JP3803691B2 - 感知電流の消耗を低減しうる半導体メモリ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は共用感知増幅(shared sense amplifier)方式を採用した半導体メモリ素子すなわちメモリ装置に関し、より詳しくは、感知時の電流消耗を低減しうるメモリセルアレイの配列構造を有する半導体メモリ素子すなわちメモリ装置に関する。
【0002】
【従来の技術】
図1は従来のメモリセルブロックと感知増幅器の配列状態を示すものである。同図を参照して、メモリセルブロックは多数のメモリセルアレイMCA0〜MCA2を備え、隣接するメモリセルアレイ(MCA0、MCA1)、(MCA1、MCA2)間には、ビット線対BL、/BLに連結された感知増幅器10が配列される。各メモリセルアレイMCA0〜MCA2には多数のワード線WL0、WLiが配列され、前記ワード線WL0、WLiとビット線BL、/BLが交差する部分に多数のメモリセル(図示せず)がそれぞれ配列される。
【0003】
このとき、前記感知増幅器10は、隣接するメモリセルアレイ(MCA0、MCA1)、(MCA1、MCA2)に共通に連結されたビット線対BL、/BLの電圧差を利用して、データの感知または復元(restore)機能を持つ折返しビット線(Folded bit line)構造からなる。
【0004】
図1に示すように、従来の感知増幅器10は、メモリセルアレイ間の分割(sharing)及びセンスアンプのレイアウトピッチ(Layout pitch)確保のために、センスアンプをメモリセルアレイMCA0〜MCA2の上下にそれぞれ配列する共用感知増幅方式を採択している。
【0005】
前述した様な構造を持つ感知増幅器の動作について説明する。ビット線対BL、/BLが、その初期には、ビット線プリチャージ電圧Vblp値(0<Vblp<Vcc、一般にVcc/2)を有し、ワード線WLがイネーブル(enable)されると、選択したセルに連結されたビット線対BL、/BL間にだけΔv分の電位変化が生ずる。
【0006】
以後、前記セルに連結された感知増幅器がイネーブルされると、ビット線対BL、/BLのうち、高電位の線はVccに、低電位の線は0Vに転移することにより、選択されたセルのデータを書き込み、セルのデータもVccあるいは0Vとなるリフレッシュ機能を行う。
【0007】
【発明が解決しようとする課題】
このとき、セルの記憶容量(storage cap=Cs)とビット線対BL、/BLの記憶容量Cbを見れば、Cs<<Cb(一般に、Cs=10Cb)であって、感知増幅器で必要とされる電流のほとんどは、ビット線対BL、/BLの駆動によって消耗される。
【0008】
従って、感知増幅器の感知電流を低減する一つの方法として、感知動作時に駆動されるビット線対のキャパシタンスを低減する方法が研究されている。
【0009】
このように、本発明の目的は、あるメモリセルアレイでのビット線対を多数のセグメントに分割し、ビット線対のキャパシタンスを低減することにより感知電流を低減させることにある。
【0010】
【課題を解決するための手段】
前記目的を達成するために本発明に係る感知電流の消耗を低減しうる半導体メモリ装置は、複数のセル領域に分割されるメモリセルアレイと;前記メモリセルアレイの上部に配列した複数の第1感知増幅器、及び前記メモリセルアレイの下部に配列した複数の第2感知増幅器から構成された感知増幅部と;それぞれが前記複数の感知増幅器に連結され、複数のビット線セグメント対に分割される複数のビット線対と;分割されたビット線セグメント対のそれぞれを、制御信号対により該感知増幅器と連結或いは遮断するための複数の連結手段と、複数のセル領域のうちの対応する一つのセル領域を選択するための複数のセル領域選択信号が入力され、前記連結手段に対し複数の制御信号対を発生するための制御回路とを備え、前記制御回路は、複数のセル領域のうちの対応する一つのセル領域を選択するためのセル領域選択信号が入力され、前記連結手段の各手段に対し前記制御信号対を発生するための複数の制御手段を備え、前記複数の制御手段の最終制御手段は、複数のセル領域選択信号のうちの該当セル領域選択信号と接地信号を二入力とし、最終制御信号対のうちの第1制御信号を発生するための第1ノアゲートと;前記第1ノアゲートの出力を反転させて最終制御信号対のうちの第2制御信号を発生するための第1反転ゲートとを備え、前記複数の制御手段の残りの制御手段は、複数のセル領域選択信号のうちの該当セル領域選択信号と次の制御手段から発生した第1制御信号とを二入力とし、第1制御信号を発生する第2ノアゲートと;前記第2ノアゲートの出力を反転させて第2制御信号を発生するための第2反転ゲートとを備えることを特徴とする。
【0011】
上述した本発明の目的及び新規な特長は、本明細書の記述及び添付図面から明らかになるであろう。
【0012】
【発明の実施の形態】
以下、添付図面に基づき本発明の好適実施例を詳細に説明する。図2は、本発明に係るメモリ素子におけるメモリセルアレイと感知増幅器の配列構造を示したものである。同図を参照すれば、メモリセルアレイ23は2個のセル領域23−1、23−2に分割された例を示している。
【0013】
メモリセルアレイ23の上下にそれぞれ感知増幅器21−1、21−2が4ビット線ピッチ(4bitline pitch)で配列される。さらに各ビット線対BL、/BLは2個のビット線セグメント(24−1、24−2)、(/24−1、/24−2)と(25−1、25−2)、(/25−1、/25−2)に分割され、この分割されたセグメントをセル領域23−1、23−2の選択による制御信号対control_1、/control_1に沿って連結するための連結手段26を備える。
【0014】
連結手段26は、各ビット線対BL、/BLの分割されたセグメント対(24−1、24−2)、(/24−1、/24−2)と(25−1、25−2)、(/25−1、/25−2)を、それぞれ制御信号対control_1、/control_1に沿って連結するためのパストランジスタ対(N24−1、N24−2)と(N25−1、N25−2)を備える。
【0015】
又、本発明のメモリ素子は、前記連結手段26のパストランジスタ対(N24−1、N24−2)と(N25−1、N25−2)を制御するための制御回路22をさらに備える。
【0016】
本発明の実施例に係る制御回路22は、メモリセルアレイの多数のセル領域のうちの該セル領域を選択するための選択信号を利用して、第1制御信号control_1と、前記第1制御信号control_1の反転信号の第2制御信号/control_1を発生する。
【0017】
前記の様な構造を持つメモリ素子の動作を、図3のタイミング図に基づき説明する。ローデコーダ(図示せず)を通してローアドレスがデコードされて第1セル領域23−1を選択する場合、制御回路22は、前記第1セル領域23−1を選択するための信号によって、各々ロー及びワード線イネーブル電位Vppのハイ状態となった第1及び第2制御信号control_1、/control_1を発生する。
【0018】
したがって、パストランジスタ対のNMOSトランジスタN24−1、N24−2はターンオフし、NMOSトランジスタN25−1、N25−2はターンオンする。
【0019】
そして、セル領域23−1が選択されると、セル領域23−1に配列されたワード線WL0〜WLjのうちの該ワード線がイネーブルされて、メモリセルアレイ23の第1セル領域23−1のメモリセルから読出されるデータは、前記ビット線対24、/24に連結されたメモリセルから読出されるデータビット線セグメント対24−1、/24−1を通してメモりセルアレイ23の上部に配列された感知増幅器21−1に提供される。
【0020】
一方、パストランジスタ対N25−1、/N25−2がターンオンしてデータ伝達パスが形成されるので、ビット線対25、/25に連結されたメモリセルから読出されるデータが、連結手段26のパストランジスタ対N25−1、N25−2及びビット線セグメント対25−1、/25−1と25−2、/25−2を通してメモリセルアレイ23の下部に配列された感知増幅器21−2に提供される。
【0021】
このとき、ビット線セグメント対24−2、/24−2は、パストランジスタ対N24−1、N24−2がターンオフし、前記感知増幅器21−1に連結されないことにより、感知には関与しなくなる。
【0022】
以後、感知増幅器21−1、21−2がイネーブルされてデータの感知動作を行うと、感知増幅器21−1、21−2に連結されたビット線対24、/24と25、/25に載せたデータが感知されてメモリセルのデータが読出される。
【0023】
この時、感知増幅器21−2に連結したビット線対25、/25は、従来と同様にCbのビット線キャパシタンスを持ってVccと0Vで駆動される。しかし、感知増幅器21−1に連結したビット線対24、/24は、ビット線セグメント対24−1、/24−1だけが感知動作に関与するため、1/2Cbのキャパシタンスを持ってVccと0Vで駆動されるので、従来に比べて電流消耗の低減が可能となる。
【0024】
本発明の実施例に係るメモリ素子のデータの感知動作時に消耗される感知電流量と従来のものを比較すれば次の通りである。基本的に、メモリセルアレイ23には複数の感知増幅器がアレイの上下にそれぞれ1/2ずつ分かれて配列され、メモリセルアレイ23のコラム数をNo_colとすれば、感知時に消耗されるチャージ量は次の式のようになる。
【0025】
制御信号対control_1、/control_1により制御される連結手段26のパストランジスタ対(N24−1、N24−2)と(N25−1、N25−2)が、各ビット線対(24、/24)と(25、/25)の中央に位置し、各ビット線セグメント対(24−1、24−2)、(/24−1、/24−2)、(25−1、25−2)、(/25−1、/25−3)の長さが同一で、ビット線プリチャージ電圧VblpがVcc/2と仮定する。
【0026】
ビット線対BL、/BLにチャージされる総電荷量Cは下記の式と同様である。
チャージ量C=メモリセルアレイ23の上部に配列された感知増幅器の数*電位変化量*ローディングキャパシタンス+メモリセルアレイ23の下部に配列された感知増幅器の数*電位変化量*ローディングキャパシタンス
【0027】
したがって、本発明のメモリ素子において、ビット線対BL、/BLにチャージされる電荷量C1は下記の式(1)と同様である。
C1=No_col/2*Vcc/2*Cb/2+No_col/2*Vcc/2*Cb=3/8*(No_col*Vcc*Cb)..(1)
【0028】
従来のメモリ素子において、ビット線対BL、/BLにチャージされる電荷量C2は下記の式(2)と同様である。
C2=No_col/2*Vcc/2*Cb+No_col/2*Vcc/2*Cb=1/2*(No_col*Vcc*Cb)..(2)
前記式(1)と(2)のように、本発明のメモリ素子は従来のものに比べて感知電流を低減させることができる。
【0029】
したがって、本発明はメモリセルアレイ23を2個のセル領域に分割し、これにより、ビット線対を2個のビット線セグメント対に分割した後、メモリセルアレイの中央に制御信号対により制御されるパス用トランジスタ対を配列することで、感知電流が従来の3/4で低減することが分かる。
【0030】
図4は本発明の他の実施例に係るメモリ素子において、メモリセルアレイと感知増幅器の配列状態を示すものである。図を参照して、本発明の他の実施例に係るメモリ素子は、メモリセルアレイ33をn個のセル領域33−1〜33−nに分割した一例を示す。
【0031】
このメモリ素子は、メモリセルアレイ23の上下のそれぞれに感知増幅器31−1、31−2が4ビット線ピッチで配列される。さらに各ビット線対BL、/BLは、n個のビット線セグメント対(34−1〜34−n)、(/34−1〜/34−n)と、(35−1〜35−n)、(/35−1〜/35−n)に分割され、この分割されたビット線セグメント対をセル領域33−1〜33−kの選択による制御信号対(control_1、/control_1)〜(control_n、/control_n)に沿って連結するための連結手段36を備える。
【0032】
連結手段36は、各ビット線対BL、/BLの分割されたセグメント(34−1〜34−n)、(/34−1〜/34−n)と、(35−1〜35−n)、(/35−1〜/35−n)のうちの隣接するビット線セグメント対を、それぞれ制御信号対(control_1、/control_1)〜(control_n、/control_n)に沿って連結するための複数の手段36−1〜36−nを備える。
【0033】
連結手段36の複数の手段36−1〜36−nは、それぞれ制御信号対(control_1、/control_1)〜(control_n、/control_n)に沿って前記隣接するビット線セグメント対を連結するためのパストランジスタ対からなる。
【0034】
各パストランジスタ対は、それぞれ制御信号対(control_1、/control_1)〜(control_n、/control_n)のうち、第1制御信号control_1〜/control_nにより、前記ビット線対(BL、/BL)、(34、/34)、(35、/35)の前記メモリセルアレイ33の上部に配列された感知増幅器31−1に連結されるビット線対34、/34の隣接するビット線セグメントを連結するための第1パストランジスタ対(N31、N41)〜(N3n〜N4n)と、第2制御信号/control_1〜/control_n)により、前記メモリセルアレイ33の下部に配列された感知増幅器31−2に連結するビット線対35、/35の隣接するビット線セグメントを連結するための第2パストランジスタ対(N51、N61)〜(N5n〜N6n)とからなる。
【0035】
また、本発明の他の実施例に係るメモリ素子は、前記連結手段36のパストランジスタ対(N31〜N41)〜(N3n〜N4n)、(N51〜N61)〜(N5n〜N6n)を制御するための多数の制御信号対(control_1、/control_1)〜(control_n、/control_n)を発生するための制御回路32をさらに備える。
【0036】
本発明の他の実施例に係る制御信号32は、図5に示すように、メモリセルアレイ33の多数のセル領域33−1〜33−nのうちの該セル領域を選択するための信号CRS2〜CRSn+1を入力とし、それぞれ制御信号対を連結手段36の各手段36−1〜36−nに発生する多数の制御手段32−1〜32−n+1を備える。
【0037】
前記制御手段32−1〜32−n+1のうち、control_n、/control_nを発生するための制御手段32−n+1は、最終セル領域33−nを選択するための信号CRSn+1と0Vの接地信号を二入力とし、制御信号対のうちの第1制御信号control_nを発生するノアゲートN3n+1と、前記ノアゲートN3n+1の出力を反転させて第2制御信号/control_nを発生する反転ゲートI3n+1とを備える。
【0038】
前記制御手段32−1〜32−n+1のうち、(control_1、/control_1)〜(control_n−1、/control_n−1)を発生するための残りの制御手段32−1〜32−nは、該セル領域を選択するための信号と、その次の制御手段32−2〜32−n+1からの制御信号対のうちの第1制御信号(control_2、/control_2)〜(control_n、/control_n)とを入力とし、該セル領域を選択するための制御信号対のうちの第1制御信号control_1、/control_n−1を発生するためのノアゲートN32〜N3nと、前記ノアゲートN32〜N3nの出力を反転させて第2制御信号/control_1、/control_n−1を発生する反転ゲートI32〜I3n+1とを備える。
【0039】
前記の様な構造を持つメモリ素子の動作について説明する。前記セル領域を選択するための信号は、基本的にメモリセルアレイがm個のセル領域に分かれると、ローアドレスの上位i個を利用して2i=mになるようにiを設定することになる。
【0040】
i個のローアドレスを利用してデコードすると、すべて2iのデコードされた信号が形成され、この2i=m個がセル領域を選択するための信号として用いられる。
【0041】
セル領域k(33−k)でワード線がイネーブルされると、セル領域k(33−k)を選択するための信号CRSkだけハイ状態となり、残りのセル領域選択信号(CRS2〜CRSk−1)、(CRSk+1〜CRSn+1)はロー状態となる。
【0042】
これにより、複数の制御信号対(control_1、/control_1)〜(control_n、/control_n)のうち、第1制御信号control_1〜control_kはハイ状態、残りの第1制御信号control_k+1〜control_nはロー状態となる。また、第2制御信号/control_1〜/control_kはロー状態、残りの第2制御信号/control_k+1〜/control_nはVppのハイ状態となる。
【0043】
したがって、連結手段36−1〜36−kのパストランジスタ対のうち、前記メモリセルアレイ33の上部に配列された感知増幅器31−1に連結するビット線対34、/34のビット線セグメント対(34−1〜34−k−1)、(/34−1〜/34−k−1)を連結するためのパストランジスタ対(N31、N41)〜(N3k、N4k)は、第1制御信号(control_1〜control_k−1)によりターンオンし、ビット線セグメント対(34−k〜34−n)、(/34−k〜/34−n)を連結するためのパストランジスタ対(N3k+1、N4k+1)〜(N3n−l、N4n−1)は、第1制御信号(control_k〜control_n)によりターンオフする。一方、連結手段36−1〜36−kのパストランジスタ対のうち、前記メモリセルアレイ33の下部に配列された感知増幅器31−2に連結するビット線対35、/35のビット線セグメント対(35−1〜35−k)、(/35−1〜/35−k)を連結するためのパストランジスタ(N51、N61)〜(N5k、N6k)は、第2制御信号(/control_1〜/control_k)によりターンオフし、ビット線セグメント(35−k〜35−n)、(/35−k〜35−n)を連結するためのパストランジスタ対(N5k+1、N6k+1)〜(N5n−l、N6n−1)は、第2制御信号(/control_k〜/control_n)によりターンオンする。
【0044】
したがって、パストランジスタ対のうち、前記メモリセルアレイ33の上部に配列された感知増幅器31−1に連結するビット線対34、/34のための第1制御信号control_1〜control_k−1にはVpp、その次の第2制御信号control_k〜control_nには0Vの電圧が印加され、下部センスアンプ31−2が連結したビット線対35、/35のための制御信号/control_1〜/control_k−1には0V、その次制御信号/control_k〜/control_nにはVppの電圧が印加される。
【0045】
このようにして、上部センスアンプに連結したビット線34、/34を分けるNMOSパストランジスタ対のうち、N31、N41〜N3k−1、N4k−1はターン−オンし、N3k、N4k〜N3n−1、N4n−1はターン−オフし、下部センスアンプ31−2に連結したビット線35、/35を分けるNMOSパストランジスタ対のうち、N51、N61〜N5k−1、N6k−1はターン−オフし、N5k、N6k〜N5n−1、N6n−1はターン−オンする。
【0046】
この様に形成されたパスを通してデータが感知される場合、必要なチャージ量を見ると、No_col/2*Vcc/2*Cb*k/(n+1)+No_col/2*Vcc/2*Cb*(n−k+2)/(n+1)
前記のように、本発明は従来のメモリセルアレイ配列方法に比べて、感知電流が(n+2)/(2n+2)で低減することが分かる。
【0047】
参考までに、イネーブルされた領域で各センスアンプにデータが入力される通路を見れば、上部のセンスアンプに入力されるデータは、イネーブルされたセル領域からその上のセル領域まで読出されるもので、下部のセンスアンプに入力されるデータはイネーブルされた領域からその下の領域までである。
【0048】
【発明の効果】
以上、詳細に説明したように、本発明は、メモリセルアレイでビット線を上下に分け、感知に関与しない部分にセンスアンプへのパスを形成するようにし、ビット線キャパシタンスを低減させることにより、感知時に消耗される感知電流を低減することができるという効果がある。
【0049】
なお、本発明は前記実施例に限定されず、本発明の技術的要旨から逸脱しない範囲内で多様に変形・実施が可能であるのは言うまでもない。
【図面の簡単な説明】
【図1】 従来のメモリ素子において、メモリセルアレイと感知増幅器の配列構造を示す図である。
【図2】 本発明の一実施例に係るメモリ素子において、ビット線対を2個のビット線セグメントに分割した場合メモリセルアレイと感知増幅器の配列構造を示す図である。
【図3】 図2のメモリ素子の動作のためのタイミング図である。
【図4】 本発明の他の実施例に係るメモリ素子において、ビット線対を多数のセグメントに分割した場合の感知増幅器とメモリセルアレイの配列構造を示す図である。
【図5】 図4のメモリ素子において、制御回路の詳細図である。
【符号の説明】
23 メモリセルアレイ
23−1、23−2 セル領域
21−1、21−2 感知増幅器
BL、/BL ビット線
24−1、24−2、/24−1、/24−2、25−1、25−2、/25−1、/25−2 ビット線セグメント
26 連結手段
Claims (1)
- 複数のセル領域に分割されるメモリセルアレイと;
前記メモリセルアレイの上部に配列した複数の第1感知増幅器、及び前記メモリセルアレイの下部に配列した複数の第2感知増幅器から構成された感知増幅部と;
それぞれが前記複数の感知増幅器に連結され、複数のビット線セグメント対に分割される複数のビット線対と;
分割されたビット線セグメント対のそれぞれを、制御信号対により該感知増幅器と連結或いは遮断するための複数の連結手段と、
複数のセル領域のうちの対応する一つのセル領域を選択するための複数のセル領域選択信号が入力され、前記連結手段に対し複数の制御信号対を発生するための制御回路とを備え、
前記制御回路は、複数のセル領域のうちの対応する一つのセル領域を選択するためのセル領域選択信号が入力され、前記連結手段の各手段に対し前記制御信号対を発生するための複数の制御手段を備え、
前記複数の制御手段の最終制御手段は、複数のセル領域選択信号のうちの該当セル領域選択信号と接地信号を二入力とし、最終制御信号対のうちの第1制御信号を発生するための第1ノアゲートと;前記第1ノアゲートの出力を反転させて最終制御信号対のうちの第2制御信号を発生するための第1反転ゲートとを備え、
前記複数の制御手段の残りの制御手段は、複数のセル領域選択信号のうちの該当セル領域選択信号と次の制御手段から発生した第1制御信号とを二入力とし、第1制御信号を発生する第2ノアゲートと;前記第2ノアゲートの出力を反転させて第2制御信号を発生するための第2反転ゲートとを備えることを特徴とする感知電流の消耗を低減しうる半導体メモリ装置。
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