JP3393923B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、メモリセルが接続される副ビット線と、セン
スアンプへこの副ビット線上の信号電位を伝達する主ビ
ット線とを含む階層ビット線構成を備える半導体記憶装
置に関する。

【０００２】

【従来の技術】半導体記憶装置においては、複数の配線
層を用いてビット線を階層化した階層ビット線を備えた
ものがある。

【０００３】このような階層ビット線は、メモリセルに
接続される副ビット線（以下セグメントビット線とい
う）と、その副ビット線が接続される主ビット線（以下
グローバルビット線という）とを含む。グローバルビッ
ト線とセグメントビット線とは、異なる配線層に形成さ
れる。

【０００４】図５は、階層ビット線を備えた従来の半導
体記憶装置の要部の構成を示す模式的回路図である。

【０００５】図５を参照して、この半導体記憶装置は、
メモリセルＭＣ１，ＭＣ１，…およびＭＣ２，ＭＣ２，
…、ワード線ＷＬ１１，ＷＬ１２，…、グローバルビッ
ト線対ＧＢＬ１，ＺＧＢＬ１およびＧＢＬ２，ＺＧＢＬ
２、セグメントビット線対ＳＢＬ１，ＺＳＢＬ１，…お
よびＳＢＬ２，ＺＳＢＬ２，…、センスアンプＳＡ１お
よびＳＡ２を含む。

【０００６】グローバルビット線対ＧＢＬ１，ＺＧＢＬ
１は、一列に配列されたメモリセルＭＣ１，ＭＣ１，…
に対応して延在される。グローバルビット線対ＧＢＬ
２，ＺＧＢＬ２も同様に、一列に配設されたメモリセル
ＭＣ２，ＭＣ２，…に対応して延在される。

【０００７】グローバルビット線対ＧＢＬ１，ＺＧＢＬ
１に対応してセンスアンプＳＡ１が設けられ、グローバ
ルビット線対ＧＢＬ２，ＺＧＢＬ２に対応してセンスア
ンプＳＡ２が設けられる。これらのセンスアンプＳＡ１
およびＳＡ２の各々は、たとえば、ゲートとドレインと
が交差結合された２つのＮＭＯＳトランジスタと、ゲー
トとドレインとが交差結合された２つのＰＭＯＳトラン
ジスタとを有するものである（図示せず）。

【０００８】センスアンプＳＡ１は、グローバルビット
線対ＧＢＬ１，ＺＧＢＬ１およびＧＢＬ２，ＺＧＢＬ２
の延在方向の一方端に配置され、グローバルビット線対
ＧＢＬ１，ＺＧＢＬ１の電位差を検知し増幅する。セン
スアンプＳＡ２は、グローバルビット線対ＧＢＬ１，Ｚ
ＧＢＬ１およびＧＢＬ２，ＺＧＢＬ２の延在方向の他方
端に配置され、グローバルビット線対ＧＢＬ２，ＺＧＢ
Ｌ２の電位差を検知し増幅する。

【０００９】メモリセルＭＣ１，…およびＭＣ２，…
は、複数（たとえばＮ個）のブロックＢ１，Ｂ２，…Ｂ
Ｎに分割される。それらのブロックＢ１〜ＢＮの各々に
おいて、セグメントビット線対ＳＢＬ１，ＺＳＢＬ１お
よびＳＢＬ２，ＺＳＢＬ２が配置される。

【００１０】セグメントビット線対ＳＢＬ１，ＺＳＢＬ
１は、グローバルビット線対ＧＢＬ１，ＺＧＢＬ１に接
続される。セグメントビット線対ＳＢＬ２，ＺＳＢＬ２
は、グローバルビット線対ＧＢＬ２，ＺＧＢＬ２に接続
される。

【００１１】１つのメモリセルのブロックＢ１に着目す
ると、グローバルビット線ＧＢＬ１，ＺＧＢＬ１および
ＧＢＬ２，ＺＧＢＬ２のそれぞれと交差するようにワー
ド線ＷＬ１１およびＷＬ１２が配置される。また、メモ
リセルＭＣ１およびＭＣ２は、ワード線ＷＬ１１および
ＷＬ１２と、セグメントビット線対ＳＢＬ１，ＺＳＢＬ
１およびＳＢＬ２，ＺＳＢＬ２との交差部にそれぞれ配
置される。

【００１２】具体的には、ワード線ＷＬ１１とセグメン
トビット線ＢＬ１との交差部およびワード線ＷＬ１２と
セグメントビット線ＺＢＬ１との交差部のそれぞれに対
応してメモリセルＭＣ１が配置される。また、ワード線
ＷＬ１１とセグメントビット線ＳＢＬ２との交差部およ
びワード線ＷＬ１２とセグメントビット線ＺＢＬ２との
交差部のそれぞれに対応してメモリセルＭＣ２が配置さ
れる。

【００１３】次に、図５の半導体記憶装置の動作につい
て説明する。選択されたワード線ＷＬ（ワード線ＷＬ１
１，ＷＬ１２，…の総称）が活性化されると、そのワー
ド線ＷＬに接続されたメモリセルＭＣ（メモリセルＭＣ
１，…およびＭＣ２，…の総称）の記憶情報が、対応す
るセグメントビット線ＳＢＬ（セグメントビット線ＳＢ
Ｌ１，ＺＳＢＬ１，…の総称）を介して、対応するグロ
ーバルビット線ＧＢＬ（グローバルビット線ＧＢＬ１，
ＺＧＢＬ，ＧＢＬ２およびＺＧＢＬ２の総称）に伝達さ
れる。

【００１４】階層化されていないビット線を備えた従来
の半導体記憶装置においては、メモリセルの１ブロック
ごとにセンスアンプが設けられていた。しかし、図５の
ような半導体記憶装置においては、ビット線を階層化し
たことにより、センスアンプをグローバルビット線対ご
とに設けるだけで済む。

【００１５】したがって、階層ビット線を備えた半導体
記憶装置においては、センスアンプの数を大幅に減少さ
せることができるという利点がある。

【００１６】

【発明が解決しようとする課題】しかし、前述のような
従来の階層ビット線を備えた半導体記憶装置では、グロ
ーバルビット線対の全長が長い。このため、各グローバ
ルビット線対の寄生容量およびグローバルビット線間の
線間容量が大きくなるという欠点があった。

【００１７】また、このように容量が増加すると、グロ
ーバルビット線にノイズが乗ることによる動作マージン
の劣化およびグローバルビット線の充放電における消費
電流の増加が生じるという問題があった。

【００１８】このような問題を解決する方法としては、
グローバルビット線の厚み（膜厚）を薄くしてグローバ
ルビット線の線間容量を減少させることが考えられる。
しかし、そのような方法を用いると、グローバルビット
線の抵抗値が大きくなり、これによって、読出および書
込における動作マージンを劣化させるという問題が生じ
る。したがって、そのような方法は、妥当なものではな
い。

【００１９】この発明は、このような問題を解決するた
めになされたものである。この発明の目的は、動作マー
ジンを向上させることが可能な、階層ビット線を備えた
半導体記憶装置を提供することである。

【００２０】この発明の他の目的は、消費電流を低減す
ることが可能な、階層ビット線を備えた半導体記憶装置
提供することである。

【００２１】

【課題を解決するための手段】請求項１に記載の本発明
は、半導体記憶装置であって、主ビット線対、複数の副
ビット線対、複数のメモリセル、センスアンプ手段およ
びビット線分割手段を備える。

【００２２】主ビット線対は、所定の分割位置での分割
可能に設けられる。複数の副ビット線対は、主ビット線
対に接続される。複数のメモリセルは、複数の副ビット
線対のそれぞれに対応して接続される。センスアンプ手
段は、主ビット線対の一方端に接続され、その主ビット
線対の電位差を検知し増幅する。

【００２３】ビット線分割手段は、主ビット線対を分割
位置で分割する。このビット線分割手段は、主ビット線
対における分割位置よりも主ビット線対の一方端側に接
続される副ビット線対からメモリセルのデータの伝達が
行なわれる場合に、主ビット線対を分割する。

【００２４】請求項２に記載の本発明は、半導体記憶装
置であって、第１および第２の主ビット線対、第１およ
び第２の複数の副ビット線対、複数のワード線、複数の
メモリセル、第１および第２のセンスアンプ手段、第１
および第２のビット線分割手段を備える。

【００２５】第１の主ビット線対は、所定の分割位置で
の分割可能に延在される。第２の主ビット線対は、第１
の主ビット線対に沿って延在され、所定の分割位置での
分割可能とされる。

【００２６】複数の第１の副ビット線対は、第１の主ビ
ット線対に接続される。複数の第２の副ビット線対は、
第２の主ビット線対に接続される。複数のワード線は、
第１および第２の副ビット線対に交差するように設けら
れる。

【００２７】複数のメモリセルは、複数の第１および第
２の副ビット線対と、複数のワード線との交差部のそれ
ぞれに対応して設けられ、各々が、対応する副ビット線
対およびワード線に接続される。

【００２８】第１のセンスアンプ手段は、第１および第
２の主ビット線対の延在方向の一方端側において第１の
主ビット線対に接続され、その第１の主ビット線対の電
位差を検知し増幅する。

【００２９】第２のセンスアンプ手段は、第１および第
２の主ビット線対の延在方向の他方端側において第２の
主ビット線対に接続され、その第２の主ビット線対の電
位差を検知し増幅する。

【００３０】第１のビット線分割手段は、第１の主ビッ
ト線対を、その分割位置で分割する。第２のビット線分
割手段は、第２の主ビット線対を、その分割位置で分割
する。

【００３１】これらの第１および第２のビット線分割手
段の各々は、対応する主ビット線対における分割位置よ
りも、対応するセンスアンプ手段に近い側に接続される
副ビット線対に接続されるメモリセルが選択された場合
に、対応する主ビット線対を分割する。

【００３２】請求項３に記載の本発明は、請求項２に記
載の発明に、第１および第２のスイッチ手段をさらに備
える。

【００３３】第１のスイッチ手段は、第１の主ビット線
対と第１のセンスアンプ手段との間に設けられ、第１の
センスアンプ手段による電位差の増幅動作時に第１の主
ビット線対と第１のセンスアンプ手段との接続を切離
す。

【００３４】第２のスイッチ手段は、第２の主ビット線
対と第２のセンスアンプ手段との間に設けられ、第２の
センスアンプ手段による電位差の増幅動作時に第２の主
ビット線対と第２のセンスアンプ手段との接続を切離
す。

【００３５】請求項４に記載の本発明は、半導体記憶装
置であって、第１および第２の主ビット線対、第１およ
び第２の複数の副ビット線対、複数のワード線、複数の
第１および第２のメモリセル、第１および第２のセンス
アンプ手段、第１および第２のビット線分割手段、第１
および第２のスイッチ手段を備える。

【００３６】第１の主ビット線対は、所定の分割位置で
の分割可能に延在される。第２の主ビット線対は、第１
のビット線対に沿って延在され、所定の分割位置での分
割が可能とされる。

【００３７】複数の第１の副ビット線対は、第１の主ビ
ット線対に接続される。複数の第２の副ビット線対は、
第２の主ビット線対に接続される。複数のワード線は、
第１および第２の副ビット線対に交差するように設けら
れる。

【００３８】複数の第１のメモリセルは、複数の第１の
副ビット線対と複数のワード線との交差部のそれぞれに
対応して設けられ、各々が、対応する第１の副ビット線
対およびワード線に接続される。

【００３９】複数の第２のメモリセルは、複数の第２の
副ビット線対と複数のワード線との交差部のそれぞれに
対応して設けられ、各々が、対応する第２の副ビット線
対およびワード線に接続される。

【００４０】１つのワード線に接続される第１および第
２のメモリセルは、一方がアクセスの対象とされ、か
つ、他方がリフレッシュの対象とされるようになってい
る。

【００４１】第１のセンスアンプ手段は、第１および第
２の主ビット線対の延在方向の一方端側に設けられ、そ
れらの主ビット線対の一方の電位差を検知し増幅する。
第２のセンスアンプ手段は、第１および第２の主ビット
線対の延在方向の他方端側に設けられ、それらの主ビッ
ト線対の一方の電位差を検知し増幅する。

【００４２】第１のビット線分割手段は、第１の主ビッ
ト線対を、その分割位置で分割する。第２のビット線分
割手段は、第２の主ビット線対を、その分割位置で分割
する。第１および第２のビット線分割手段の各々は、対
応する主ビット線対にアクセス対象のメモリセルが接続
される場合にその主ビット線対を分割するようになって
いる。

【００４３】第１のスイッチ手段は、第１のセンスアン
プ手段に対応して設けられ、その第１のセンスアンプ手
段と第１および第２の主ビット線対の一方端とを選択的
に接続する。第２のスイッチ手段は、第２のセンスアン
プ手段に対応して設けられ、その第２のセンスアンプ手
段と第１および第２の主ビット線対の他方端とを選択的
に接続する。

【００４４】これらの第１および第２のスイッチ手段
は、一方が、アクセス対象のメモリセルが接続される分
割された主ビット線対と、対応するセンスアンプ手段と
を接続し、他方が、リフレッシュ対象のメモリセルが接
続される主ビット線対と、対応するセンスアンプ手段と
を接続する。

【００４５】請求項５に記載の本発明は、請求項４に記
載の発明において、第１のセンスアンプ手段動作時期
と、第２のセンスアンプ手段の動作時期とが異なること
を特徴とする。

【００４６】

【作用】請求項１に記載の本発明によれば、主ビット線
対における分割位置よりもセンスアンプ手段側の一方端
側に接続される副ビット線対から、メモリセルのデータ
の伝達が行なわれる第１の状態の場合は、ビット線分割
手段によって主ビット線対が分割される。逆に、主ビッ
ト線対の他方端側に接続される副ビット線対からメモリ
セルのデータの伝達が行なわれる第２の状態の場合は、
主ビット線対が分割されない。

【００４７】このように、第１の状態においては、主ビ
ット線対が分割されるため、その場合の主ビット線対の
容量は、分割されない場合よりも小さくなる。したがっ
て、その場合には、主ビット線対の充放電による消費電
流が減少し、主ビット線対の線間容量に起因するノイズ
の影響を受けにくくなる。

【００４８】請求項２に記載の本発明によれば、第１お
よび第２の主ビット線対の各々においては、主ビット線
対における分割位置よりも、センスアンプ手段側である
一方端側に接続される副ビット線対からメモリセルのデ
ータの伝達が行なわれる場合は、ビット線分割手段によ
って主ビット線対が分割される。

【００４９】逆に、主ビット線対の他方端側に接続され
る副ビット線対からメモリセルのデータの伝達が行なわ
れる場合は、主ビット線対が分割されない。

【００５０】したがって、１つのワード線が選択された
場合に、第１および第２の主ビット線対の一方が分割さ
れる。このように、どちらか一方の主ビット線対が分割
されるため、第１および第２の主ビット線対の各々の容
量は、分割された場合において、分割されない場合より
も小さくなる。

【００５１】そして、一方の主ビット線対が分割されて
容量が小さくなることにより、第１の主ビット線対と第
２の主ビット線対との間の線間容量も小さくなる。した
がって、隣り合う主ビット線対を１つの単位とした場
合、その単位の消費電流が減少し、線間容量に起因する
ノイズの影響を受けにくくなる。その結果、動作マージ
ンを向上し得る。

【００５２】請求項３に記載の本発明によれば、第１お
よび第２の主ビット線対は、一方が分割されている場合
に、他方が分割されない。このため、対応するセンスア
ンプ手段により第１および第２の主ビット線対の電位差
が増幅される際には、これらの主ビット線対の線間容量
が異なる。

【００５３】しかし、第１および第２のセンスアンプ手
段による増幅が行なわれる際に第１および第２のスイッ
チ手段のそれぞれによって、第１および第２の主ビット
線対のと第１および第２のスイッチ手段との対応するも
のが切離される。

【００５４】このため、第１および第２のセンスアンプ
手段のそれぞれは、増幅動作時にビット線容量の影響を
受けない。したがって、第１および第２のセンスアンプ
手段の増幅動作時の読出マージンを、第１および第２の
主ビット線対の間で異ならないようにし得る。

【００５５】請求項４に記載の本発明によれば、第１お
よび第２のビット線分割手段の各々は、対応する主ビッ
ト線対に接続されるメモリセルが、アクセス対象のもの
である場合に、その主ビット線対を分割する。このた
め、分割された主ビット線対の容量が小さくなる。一
方、対応する主ビット線対に接続されるメモリセルがリ
フレッシュ対象のものである場合には、その主ビット線
対は分割されない。

【００５６】そして、分割された主ビット線対のうち、
アクセス対象のメモリセルからのデータが伝達されるも
のは、第１および第２のスイッチ手段の一方のものによ
って、そのスイッチ手段に対応するセンスアンプ手段と
接続される。一方、分割されてない主ビット線対は、第
１および第２のスイッチ手段の他方のものによって、そ
のスイッチ手段に対応するセンスアンプ手段と接続され
る。

【００５７】分割された主ビット線対に伝達されたアク
セス対象のメモリセルのデータは、第１および第２のセ
ンスアンプ手段のうち、そのメモリセルから近いものに
伝達される。一方、分割されていない主ビット線対に伝
達されたリフレッシュ対象のメモリセルのデータは、第
１および第２のセンスアンプ手段のうち、そのメモリセ
ルから遠いものに伝達される。

【００５８】したがって、アクセス対象のメモリセルの
データは、リフレッシュ対象のメモリセルのデータより
も早くセンスアンプ手段に伝達される。リフレッシュ対
象のメモリセルのデータは、伝達速度が遅くても特に問
題にはならない。

【００５９】請求項５に記載の本発明によれば、第１の
センスアンプ手段の動作時期と、第２のセンスアンプ手
段の動作時期とが異なる。このため、たとえば、アクセ
ス対象のメモリセルのデータが伝達される主ビット線対
の増幅動作が、リフレッシュ対象のメモリセルのデータ
が伝達される主ビット線対の増幅動作よりも先に行なわ
れる場合には、後に増幅される対象の主ビット線対が、
先に増幅される対象の主ビット線対のノイズシールドの
役割を果たす。

【００６０】その理由は、後に増幅される対象の主ビッ
ト線対が、先に増幅される対象の主ビット線対の増幅中
にフローティング状態となるからである。

【００６１】

【実施例】次に、この発明の実施例を図面に基づいて詳
細に説明する。

【００６２】第１実施例 まず、第１実施例について説明する。この第１実施例で
は、グローバルビット線を分割可能に設けた例について
説明する。

【００６３】図１は、第１実施例による階層ビット線を
備えた半導体記憶装置の要部の構成を示す模式的回路図
である。この図１において図５と共通するものには同一
の参照符号を付しその説明を省略する。

【００６４】図１の半導体記憶装置が図５のものと異な
るのは、グローバルビット線対ＧＢＬ１，ＺＧＢＬ１を
分割するためのビット線分割スイッチ回路ＳＷ１と、グ
ローバルビット線対ＧＢＬ２，ＺＧＢＬ２を分割するた
めのビット線分割スイッチ回路ＳＷ２とが設けられてい
ることである。

【００６５】ビット線分割スイッチ回路ＳＷ１は、グロ
ーバルビット線対ＧＢＬ１，ＺＧＢＬ１の延在方向の中
央部に設けられる。ビット線分割スイッチ回路ＳＷ２
は、グローバルビット線対ＧＢＬ２，ＺＧＢＬ２の延在
方向の中央部に設けられる。メモリセルのブロックＢ１
〜Ｂ４は、ビット線分割スイッチ回路ＳＷ１およびＳＷ
２の存在位置を境界として、グローバルビット線対ＧＢ
Ｌ１，ＺＧＢＬ１およびＧＬＢ２，ＺＧＢＬ２の延在方
向に２つのエリアＡ１およびＡ２に分けられる。

【００６６】ビット線分割スイッチ回路ＳＷ１は、スイ
ッチ１１および１２を含む。スイッチ１１は、グローバ
ルビット線ＧＢＬ１に設けられ、スイッチ１２は、グロ
ーバルビット線ＺＧＢＬ１に設けられる。これらのスイ
ッチ１１および１２は、そのオンオフ動作をともにす
る。

【００６７】ビット線分割スイッチ回路ＳＷ２は、スイ
ッチ２１および２２を含む。スイッチ２１は、グローバ
ルビット線ＧＢＬ２に設けられ、スイッチ２２はグロー
バルビット線ＺＧＢＬ２に設けられる。これらのスイッ
チ２１および２２は、そのオンオフ動作をともにする。

【００６８】ビット線分割スイッチ回路ＳＷ１は、所定
の制御回路から出力される制御信号φ１に応答して動作
する。ビット線分割スイッチ回路ＳＷ２は、所定の制御
回路から出力される制御信号φ２に応答して動作する。
これらの制御信号φ１およびφ２により、ビット線分割
スイッチ回路ＳＷ１およびＳＷ２は、一方がオンさせら
れる場合に、他方がオフさせられる。すなわち、一方の
グローバルビット線対が分割され、他方のグローバルビ
ット線対が分割されない。

【００６９】ビット線分割スイッチ回路ＳＷ１は、エリ
アＡ１に存在するメモリセルＭＣ１が選択された場合に
オフさせられ、エリアＡ２に存在するメモリセルＭＣ１
が選択された場合にオンさせられる。ビット線分割スイ
ッチ回路ＳＷ２は、エリアＡ２に存在するメモリセルＭ
Ｃ２が選択された場合にオフさせられ、エリアＡ１に存
在するメモリセルＭＣ２が選択された場合にオンさせら
れる。

【００７０】すなわち、ビット線分割スイッチ回路ＳＷ
１およびＳＷ２の各々は、選択されたメモリセルが、そ
のビット線分割スイッチ回路よりも、対応するセンスア
ンプに近いエリアにある場合にオフされ、一方、選択さ
れたメモリセルが、そのビット線分割スイッチ回路より
も、対応するセンスアンプに遠いエリアにある場合にオ
ンされる。

【００７１】次に、図１の半導体記憶装置の動作につい
て説明する。たとえば、ワード線ＷＬ１１が活性化され
ると、ブロックＢ１において、そのワード線ＷＬ１１に
接続されるメモリセルＭＣ１およびＭＣ２がそれぞれ選
択される。

【００７２】このため、選択されたメモリセルＭＣ１お
よびＭＣ２のそれぞれの記憶データが、対応するセグメ
ントビット線ＳＢＬ１およびＳＢＬ２を介してグローバ
ルビット線ＧＢＬ１およびＧＢＬ２にそれぞれ伝達され
る。これにより、グローバルビット線対ＧＢＬ１，ＺＧ
ＢＬ１およびＧＢＬ２，ＺＧＢＬ２のそれぞれに電位差
が生じる。

【００７３】この場合は、ビット線分割スイッチ回路Ｓ
Ｗ１のスイッチ１１および１２がともにオフし、ビット
線分割スイッチ回路ＳＷ２のスイッチ２１および２２が
ともにオンする。

【００７４】これにより、分割されたグローバルビット
線対ＧＢＬ１，ＺＧＢＬ１の電位差がセンスアンプＳＡ
１によって検知されて増幅され、一方、分割されていな
いグローバルビット線対ＧＢＬ２，ＺＧＢＬ２の電位差
がセンスアンプＳＡ２によって検知されて増幅される。

【００７５】このように、この場合には、エリアＡ２の
グローバルビット線対ＧＢＬ１，ＺＧＢＬ１が使用され
ない。そのほかのワード線が選択された場合にも、この
ような動作と同様の原理での動作が行なわれる。したが
って、隣り合うグローバルビット線対ＧＢＬ１，ＺＧＢ
Ｌ１およびＧＢＬ２，ＺＧＢＬ２は、動作において、常
に一方が分割されることになる。

【００７６】次に、以上のような動作が行なわれる場合
の図１の半導体記憶装置における容量について説明す
る。

【００７７】図２は、図１の半導体記憶装置における動
作時の容量の状態を示す模式図である。この図２には、
代表例として、グローバルビット線対ＧＢＬ１，ＺＧＢ
Ｌ１が分割された状態を示す。

【００７８】この図２においては、グローバルビット線
対ＧＢＬ１，ＺＧＢＬ１の間の固有の線間容量Ｃ１、グ
ローバルビット線対ＧＢＬ２，ＺＧＢＬ２の間の固有の
線間容量Ｃ２およびグローバルビット線対ＧＢＬ１，Ｚ
ＧＢＬ１と、グローバルビット線対ＧＢＬ２，ＺＧＢＬ
２との線間容量Ｃ３が示される。

【００７９】ここでは、分割されていない状態における
グローバルビット線対の間の固有の線間容量をたとえば
Ｃ_BBと仮定し、ともに分割されていない状態における隣
り合う２対のグローバルビット線対の間の容量をたとえ
ばＣ_BBと仮定する。このような仮定の下に以下の説明を
行なう。

【００８０】前述した仮定の下で、隣り合う２対のグロ
ーバルビット線対がともに分割されない従来の半導体記
憶装置の場合を考えると、隣り合う２対のグローバルビ
ット線対の各々の実際の線間容量は、隣り合う２対のビ
ット線対の間の容量Ｃ_BBの存在により、２Ｃ_BBとなる。

【００８１】これに対し、図１の半導体記憶装置では、
線間容量Ｃ１〜Ｃ３が図に示されるような値になる。す
なわち、線間容量Ｃ１が１／２Ｃ_BBとなり、線間容量Ｃ
３が１／２Ｃ_BBとなる。それは、この場合にグローバル
ビット線対ＧＢＬ１，ＺＧＢＬ１が１／２の長さに分割
されたためである。また、この場合は、グローバルビッ
ト線対ＧＢＬ２，ＺＧＢＬ２が分割されないため、線間
容量Ｃ２は、Ｃ_BBである。

【００８２】この場合、グローバルビット線対ＧＢＬ
１，ＺＧＢＬ１の容量が元の容量の１／２になり、グロ
ーバルビット線対ＧＢＬ２，ＺＧＢＬ２の容量は元のま
まである。このため、これらの隣合うグローバルビット
線対を１単位とした場合の消費電流は、従来のものの場
合の３／４の値になる。

【００８３】この場合のグローバルビット線対ＧＢＬ
１，ＺＧＢＬ１の実際の線間容量は、Ｃ_BBとなる。一
方、この場合のグローバルビット線対ＧＢＬ２，ＺＧＢ
Ｌ２の間の線間容量は、３／２Ｃ_BBとなる。

【００８４】このように、図１に示される半導体記憶装
置においては、従来のものと比べて、グローバルビット
線対の消費電流を低減できる。さらに、従来のものと比
べて、グローバルビット線対の線間容量を減少すること
ができるため、線間容量によるカップリングノイズも減
少し、動作マージンを向上させることができる。

【００８５】第２実施例 次に、第２実施例について説明する。この第２実施例に
おいては、第１実施例に示されるような階層ビット線の
構成をラッチ型センスアンプを備えた半導体記憶装置に
適用した例について説明する。

【００８６】図１の半導体記憶装置では、グローバルビ
ット線対ＧＢＬ１，ＺＧＢＬ１およびＧＢＬ２，ＺＧＢ
Ｌ２の一方が分割されることにより、これらの２対のビ
ット線対の容量が異なる状態が生じる。このように容量
が異なると、グローバルビット線対ＧＢＬ１，ＺＧＢＬ
１の側と、グローバルビット線対ＧＢＬ２，ＺＧＢＬ２
の側とで読出マージンが異なる状態が生じる場合があ
る。

【００８７】この第２実施例では、グローバルビット線
対ＧＢＬ１，ＺＧＢＬ１と、グローバルビット線対ＧＢ
Ｌ２，ＺＧＢＬ２との間の読出マージンの差を減少させ
得る例について説明する。

【００８８】図３は、第２実施例による階層ビット線を
備えた半導体記憶装置の要部の構成を示す模式的回路図
である。この図３において図１と共通する部分には同一
の参照符号を付し、その説明を省略する。

【００８９】図３を参照して、図３の半導体記憶装置が
図１のものと異なるのは、接続制御スイッチＴ１１，Ｔ
１２，Ｔ２１およびＴ２２が設けられていることであ
る。これらの接続制御スイッチの各々は、ＮＭＯＳトラ
ンジスタで構成される。センスアンプＳＡ１０およびＳ
Ａ２０の各々は、ラッチ型センスを行なうためのもので
あり、交差結合されたＭＯＳトランジスタで構成され
る。

【００９０】接続制御スイッチＴ１１は、センスアンプ
ＳＡ１０と、グローバルビット線ＧＢＬ１との間に接続
される。接続制御スイッチＴ１２は、センスアンプＳＡ
１０と、グローバルビット線ＺＧＢＬ１との間に接続さ
れる。接続制御スイッチＴ１１およびＴ１２の各々は、
ゲートに制御信号φ３を受け、その制御信号φ３に応答
してスイッチング動作をする。

【００９１】接続制御スイッチＴ２１は、センスアンプ
ＳＡ２０と、グローバルビット線ＧＢＬ２との間に接続
される。接続制御スイッチＴ２２は、センスアンプＳＡ
２０とグローバルビット線ＺＧＢＬ２との間に接続され
る。接続制御スイッチＴ２１およびＴ２２の各々は、ゲ
ートに制御信号φ４を受け、その制御信号φ４に応答し
てスイッチング動作をする。

【００９２】次に、図３の半導体記憶装置の動作につい
て説明する。ここでは、たとえば、ワード線ＷＬ１１が
活性化された場合を考える。この場合には、ワード線Ｗ
Ｌ１１に接続されるメモリセルＭＣ１およびＭＣ２のそ
れぞれの記憶データが、セグメントビット線ＳＢＬ１お
よびＳＢＬ２を介してグローバルビット線対ＧＢＬ１，
ＺＧＢＬ１およびＧＢＬ２，ＺＧＢＬ２にそれぞれ伝達
される。

【００９３】この状態においては、制御信号φ３および
φ４はともにＨレベルにあり、このため、接続制御スイ
ッチＴ１１，Ｔ１２，Ｔ２１およびＴ２２はそれぞれオ
ン状態を維持している。このため、グローバルビット線
対ＧＢＬ１，ＺＧＢＬ１に伝達されたデータがセンスア
ンプＳＡ１０へ伝達される。それとともに、グローバル
ビット線対ＧＢＬ２，ＺＧＢＬ２へ伝達されたデータが
センスアンプＳＡ２０に伝達される。

【００９４】このように選択されたメモリセルのデータ
がセンスアンプＳＡ１０およびＳＡ２０のそれぞれに伝
達されると、制御信号φ３およびφ４がともにＬレベル
に立下がる。これにより、接続制御スイッチＴ１１，Ｔ
１２，Ｔ２１およびＴ２２はそれぞれオフ状態となる。
この状態で、センスアンプＳＡ１０およびＳＡ２０がセ
ンス動作を実行する。

【００９５】このセンス動作において、センスアンプＳ
Ａ１０およびＳＡ２０の各々は、伝達されているデータ
に基づくグローバルビット線対の電位差を差動的に増幅
する。このようにセンスアンプＳＡ１０およびＳＡ２０
においては、予め伝達された電荷をラッチしてセンス動
作を実行する。

【００９６】このようなセンス動作を行なう場合には、
センス動作において、センスアンプＳＡ１０とグローバ
ルビット線対ＧＢＬ１，ＺＧＢＬ１とが切離され、セン
スアンプＳＡ２０とグローバルビット線対ＧＢＬ２，Ｚ
ＧＢＬ２とが切離される。

【００９７】このため、グローバルビット線対ＧＢＬ
１，ＺＧＢＬ１およびＧＢＬ２，ＺＧＢＬ２の一方が分
割されることにより生じる読出マージンの差を抑止する
ことができる。

【００９８】このようなスイッチＴ１１〜Ｔ２２は、階
層ビット線を備えていない従来の半導体記憶装置にも適
用可能である。しかし、そのような従来の半導体記憶装
置では、メモリセルの各ブロックにセンスアンプが設け
られているため、前述のようなスイッチＴ１１〜Ｔ２２
が各ブロックごとに必要となる。

【００９９】このため、そのような場合には、チップ面
積が増加するという不都合が生じる。したがって、第２
実施例のような構成は、センスアンプの数が少ない構成
となっている階層ビット線を備えた半導体記憶装置に適
用することに意義がある。

【０１００】第３実施例 次に第３実施例について説明する。この第３実施例にお
いては、隣合うグローバルビット線対を分割可能とし、
かつ、グローバルビット線対に対応するセンスアンプを
切換えて使用する例について説明する。

【０１０１】図４は、第３実施例による階層ビット線を
備えた半導体記憶装置の要部の構成を示す模式的回路図
である。この図４において図１のものと共通する部分に
は同一の参照符号を付し、その説明を省略する。

【０１０２】図４の半導体記憶装置が図１のものと異な
るのは次の点である。センスアンプＳＡ１およびＳＡ２
の各々が、グローバルビット線対ＧＢＬ１，ＺＧＢＬ１
およびＧＢＬ２，ＺＧＢＬ２の双方に対応して設けられ
る。

【０１０３】グローバルビット線対ＧＢＬ１，ＺＧＢＬ
１およびＧＢＬ２，ＺＧＢＬ２と、センスアンプＳＡ１
との間に、切換スイッチ回路ＳＷ１０が設けられる。グ
ローバルビット線対ＧＢＬ１，ＺＧＢＬ１およびＧＢＬ
２，ＺＧＢＬ２と、センスアンプＳＡ２との間に、切換
スイッチ回路ＳＷ２０が設けられる。

【０１０４】センスアンプＳＡ１は、制御信号φ１１を
受け、その制御信号φ１１に応答してセンス動作を行な
う。センスアンプＳＡ２は、制御信号φ１２を受け、そ
の制御信号φ１２に応答してセンス動作を行なう。

【０１０５】切換スイッチ回路ＳＷ１０は、センスアン
プＳＡ１およびグローバルビット線対ＧＢＬ１，ＺＧＢ
Ｌ１を接続する第１の接続状態と、センスアンプＳＡ１
およびグローバルビット線対ＧＢＬ２，ＺＧＢＬ２を接
続する第２の接続状態とを選択的に形成する。この切換
スイッチ回路ＳＷ１０は、制御信号φ２１を受け、その
信号に応答して、前記第１の接続状態と前記第２の接続
状態とを切換える。

【０１０６】切換スイッチ回路ＳＷ２０は、センスアン
プＳＡ２およびグローバルビット線対ＧＢＬ１，ＺＧＢ
Ｌ１を接続する第１の接続状態と、センスアンプＳＡ１
およびグローバルビット線対ＧＢＬ２，ＺＧＢＬ２を接
続する第２の接続状態とを選択的に形成する。この切換
スイッチ回路ＳＷ２０は、制御信号φ２２を受け、その
信号に応答して前記第１の接続手段と前記第２の接続状
態とを切換える。

【０１０７】この半導体記憶装置は、アクセスされるメ
モリセルおよびリフレッシュされるメモリセルをそれぞ
れ判別可能なものである。詳しく説明すると、この半導
体記憶装置は、たとえば、アドレスノンマルチプレクス
のＤＲＡＭ等のように、センス動作前に、コラムアドレ
スによって、アクセスするメモリセルを指定することが
可能なものである。

【０１０８】次に、図４の半導体記憶装置の動作につい
て説明する。まず、動作の概略について説明する。切換
スイッチ回路ＳＷ１およびＳＷ２は、アクセス対象のメ
モリセルからのデータの伝達がなされるグローバルビッ
ト線対に対応する方が、そのグローバルビット線対を分
割する。一方、リフレッシュ対象のメモリセルからのデ
ータの伝達がなされるグローバルビット線対に対応する
方がそのグローバルビット線対を分割しない。そのよう
な動作の制御は、前記信号φ１およびφ２に基づいて行
なわれる。

【０１０９】切換スイッチ回路ＳＷ１０は、アクセス対
象のメモリセルがエリアＡ１に存在する場合に、そのメ
モリセルのデータが伝達されるグローバルビット線対と
センスアンプＳＡ１とを接続する。

【０１１０】一方、アクセス対象のメモリセルがエリア
Ａ２に存在する場合に、切換スイッチ回路ＳＷ１０は、
リフレッシュ対象のメモリセルのデータが伝達されるグ
ローバルビット線対とセンスアンプＳＡ１とを接続す
る。このような制御は、制御信号φ２１に基づいて行な
われる。

【０１１１】切換スイッチ回路ＳＷ２０は、アクセス対
象のメモリセルがエリアＡ２に存在する場合に、そのメ
モリセルのデータが伝達されるグローバルビット線対と
センスアンプＳＡ２とを接続する。

【０１１２】一方、アクセス対象のメモリセルがエリア
Ａ１に存在する場合に、切換スイッチ回路ＳＷ２０は、
リフレッシュ対象のメモリセルのデータが伝達されるグ
ローバルビット線対とセンスアンプＳＡ２とを接続す
る。このような制御は、制御信号φ２２に基づいて行な
われる。

【０１１３】このように、アクセス対象のメモリセルの
データは、センスアンプＳＡ１およびＳＡ２のうちの近
い位置の方のセンスアンプに伝達され、リフレッシュ対
象のメモリセルのデータは、遠い位置の方のセンスアン
プに伝達される。

【０１１４】そして、アクセス対象のメモリセルのデー
タが伝達されたグローバルビット線対に接続されたセン
スアンプが、リフレッシュ対象のメモリセルからのデー
タが伝達されたグローバルビット線対に接続されたセン
スアンプよりも先にセンス動作を行なう制御がなされ
る。そのような制御は、制御信号φ１１およびφ１２に
基づいて行なわれる。

【０１１５】次に、詳細な動作について説明する。ここ
では、たとえば、ワード線ＷＬ１１が活性化される場合
に、そのワード線ＷＬ１１に接続されるメモリセルＭＣ
１がアクセスの対象として指定され、そのワード線ＷＬ
１１に接続されるメモリセルＭＣ２がリフレッシュの対
象として指定される状態について説明する。

【０１１６】この場合には、ビット線分割スイッチ回路
ＳＷ１のスイッチ１１および１２がともにオフし、ビッ
ト線分割スイッチ回路ＳＷ２のスイッチ２１および２２
がともにオンする。

【０１１７】そして、切換スイッチ回路ＳＷ１０がセン
スアンプＳＡ１とグローバルビット線対ＧＢＬ１，ＺＧ
ＢＬ１とを接続し、切換スイッチ回路ＳＷ２０がセンス
アンプＳＡ２とグローバルビット線対ＧＢＬ２，ＺＧＢ
Ｌ２とを接続する。この場合には、グローバルビット線
対ＧＢＬ１，ＺＧＢＬ１の容量が、グローバルビット線
対ＧＢＬ２，ＺＧＢＬ２の容量の１／２の値になる。

【０１１８】このような接続態様により、メモリセルＭ
Ｃ１からグローバルビット線対ＧＢＬ１，ＺＧＢＬ１に
伝達されたデータは、センスアンプＳＡ１に伝達され
る。一方、メモリセルＭＣ２からグローバルビット線対
ＧＢＬ２，ＺＧＢＬ２に伝達されたデータはセンスアン
プＳＡ２に伝達される。そして、この場合には、センス
アンプＳＡ１がセンスアンプＳＡ２よりも先にセンス動
作を行なう。

【０１１９】次に、ワード線ＷＬ１１が活性化される際
に、メモリセルＭＣ１がリフレッシュ対象として指定さ
れ、メモリセルＭＣ２がアクセス対象として指定された
場合について説明する。

【０１２０】この場合には、ビット線分割スイッチ回路
ＳＷ１のスイッチ１１および１２がともにオンし、ビッ
ト線分割スイッチ回路ＳＷ２のスイッチ２１および２２
がともにオフする。

【０１２１】そして、切換スイッチ回路ＳＷ１０がセン
スアンプＳＡ１とグローバルビット線対ＧＢＬ２，ＺＧ
ＢＬ２とを接続し、切換スイッチ回路ＳＷ２０がセンス
アンプＳＡ２とグローバルビット線対ＧＢＬ１，ＺＧＢ
Ｌ１とを接続する。この場合には、グローバルビット線
対ＧＢＬ２，ＺＧＢＬ２の容量が、グローバルビット線
対ＧＢＬ１，ＺＧＢＬ１の容量の１／２の値になる。

【０１２２】このような接続態様により、メモリセルＭ
Ｃ１からグローバルビット線対ＧＢＬ１，ＺＧＢＬ１に
伝達されたデータはセンスアンプＳＡ２に伝達される。
一方、メモリセルＭＣ２からグローバルビット線対ＧＢ
Ｌ２，ＺＧＢＬ２に伝達されたデータはセンスアンプＳ
Ａ１に伝達される。そして、この場合には、センスアン
プＳＡ２がセンスアンプＳＡ１よりも先にセンス動作を
行なう。

【０１２３】このように、図４に示される半導体記憶装
置においては、アクセス対象のメモリセルのデータが、
近い方のセンスアンプに伝達され、リフレッシュ対象の
メモリセルのデータが、遠い方のセンスアンプに伝達さ
れる。したがって、アクセス対象のメモリセルのデータ
は常に高速でセンスアンプに伝達される。

【０１２４】この場合、リフレッシュ対象のメモリセル
のデータは、アクセス対象のメモリセルのデータのよう
に高速で伝達されないが、リフレッシュの場合のデータ
の伝達は高速性が要求されないため、特に不都合はな
い。

【０１２５】この第３実施例で説明した半導体記憶装置
では、第１実施例で説明した消費電流の低減および動作
マージンの向上の効果に加えて次のような効果がさらに
得られる。すなわち、第３実施例の半導体記憶装置にお
いては、アクセス対象のメモリセルのデータが常に近い
方のセンスアンプに伝達されることによりアクセス対象
のメモリセルのデータの伝達を高速化することができ
る。そして、リフレッシュ対象のメモリセルのデータが
伝達されるグローバルビット線対がノイズシールドの役
割をするため、グローバルビット線対の線間容量に起因
するノイズの影響を受けにくくすることができる。

【０１２６】

【発明の効果】請求項１に記載の本発明によれば、主ビ
ット線対における分割位置よりもセンスアンプ手段に近
い部分に接続される副ビット線対からのメモリセルのデ
ータの伝達が行なわれる場合に、主ビット線対を分割す
るようにした。

【０１２７】このため、主ビット線対の容量は、主ビッ
ト線対が分割される場合に、分割されない場合よりも小
さくなる。したがって、線間容量に起因するノイズの影
響を受けにくくすることができ、動作マージンを向上さ
せることができる。さらに、消費電流を減少させること
もできる。

【０１２８】請求項２に記載の本発明によれば、１つの
ワード線が選択された場合に、第１および第２の主ビッ
ト線対の一方が分割される。このため、これらの主ビッ
ト線対の各々の容量は、分割された場合に、分割されな
い場合よりも小さくなり、第１のビット線対と第２のビ
ット線対との間の線間容量も小さくなる。したがって、
隣り合う主ビット線対を１つの単位と見た場合に、その
単位において、線間容量に起因するノイズの影響を受け
にくくすることができ、動作マージンを向上させること
ができる。さらに、消費電流を減少させることもでき
る。

【０１２９】請求項３に記載の本発明によれば、第１お
よび第２のセンスアンプ手段による増幅が行なわれる際
に、第１および第２のスイッチ手段のそれぞれによっ
て、第１および第２の主ビット線対と、第１および第２
のセンスアンプ手段との対応するものが第１および第２
のスイッチ手段によって切離される。

【０１３０】このため、第１および第２のセンスアンプ
手段のそれぞれは、対応するグローバルビット線対の電
位差の増幅動作時に、ビット線容量の影響を受けなくな
る。このため、線間容量に起因するノイズの影響を受け
にくくすること、動作マージンを向上させることおよび
消費電流を減少させることに加えて、第１および第２の
センスアンプ手段の増幅動作時の読出マージンを、第１
および第２の主ビット線対の間で異ならないようにする
ことができる。

【０１３１】請求項４に記載の本発明によれば、分割さ
れる主ビット線対に伝達されたアクセス対象のメモリセ
ルのデータは、第１および第２のセンスアンプ手段のう
ちの近いものに伝達され、一方、分割されていない主ビ
ット線対に伝達されたリフレッシュ対象のメモリセルの
データは、第１および第２のセンスアンプ手段のうちの
遠いものに伝達されるようにした。このため、アクセス
対象のメモリセルのデータを、リフレッシュ対象のメモ
リセルのデータよりも常に早くセンスアンプ手段に伝達
させることができる。

【０１３２】したがって、ノイズの影響を受けにくくす
ること、動作マージンを向上することおよび消費電流を
減少させることに加えて、アクセス対象のメモリセルの
データのセンスアンプ手段への伝達速度を、常に、リフ
レッシュ対象のメモリセルのデータのセンスアンプ手段
への伝達速度よりも速くすることができる。

【０１３３】請求項５に記載の本発明によれば、第１の
センスアンプ手段の動作時期と第２のセンスアンプ手段
の動作時期とが異なる。このため、たとえば、アクセス
対象のメモリセルが伝達される主ビット線対の増幅動作
が、リフレッシュ対象のメモリセルが伝達される主ビッ
ト線対の増幅動作よりも先に行なわれる場合には、後に
増幅動作が行なわれる対象の主ビット線対が、先に増幅
動作が行なわれる対象の主ビット線対のノイズシールド
の役割を果たすことができる。したがって、請求項４に
記載の発明の効果に加えて、さらにノイズの影響を受け
にくくすることができ、動作マージンを向上させること
ができる。

【図面の簡単な説明】

【図１】 第１実施例による階層ビット線を備えた半導
体記憶装置の要部の構成を示す模式的回路図である。

【図２】 図１の半導体記憶装置における動作時の容量
の状態を示す模式図である。

【図３】 第２実施例による階層ビット線を備えた半導
体記憶装置の要部の構成を示す模式的回路図である。

【図４】 第３実施例による階層ビット線を備えた半導
体記憶装置の要部の構成を示す模式的回路図である。

【図５】 階層ビット線を備えた従来の半導体記憶装置
の要部の構成を示す模式的回路図である。

【符号の説明】

ＧＢＬ１，ＺＧＢＬ１，ＧＢＬ２，ＺＧＢＬ２ グロー
バルビット線、ＭＣ１，ＭＣ２ メモリセル、ＳＡ１，
ＳＡ２，ＳＡ１０，ＳＡ２０ センスアンプ、ＳＢＬ
１，ＺＳＢＬ１，ＳＢＬ２，ＺＳＢＬ２ セグメントビ
ット線、ＳＷ１，ＳＷ２ ビット線分割スイッチ回路、
ＳＷ１０，ＳＷ２０ 切換スイッチ回路、Ｔ１１，Ｔ１
２，Ｔ２１，Ｔ２２ 接続制御スイッチ、ＷＬ１１〜Ｗ
Ｌ４１ ワード線。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/4091

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 所定の分割位置での分割可能に延在され
   た第１の主ビット線対と、 前記第１の主ビット線対に沿って延在され、所定の分割
   位置での分割が可能な第２の主ビット線対と、 前記第１の主ビット線対に接続される複数の第１の副ビ
   ット線対と、 前記第２の主ビット線対に接続される複数の第２の副ビ
   ット線対と、 前記第１および第２の副ビット線対に交差するように設
   けられた複数のワード線と、 前記複数の第１の副ビット線対と前記複数のワード線と
   の交差部のそれぞれに対応して設けられ、各々が、対応
   する第１の副ビット線対およびワード線に接続される複
   数の第１のメモリセルと、 前記複数の第２の副ビット線対と前記複数のワード線と
   の交差部のそれぞれに対応して設けられ、各々が、対応
   する第２の副ビット線対およびワード線に接続される複
   数の第２のメモリセルとを備え、 １つの前記ワード線に接続される前記第１および第２の
   メモリセルは、一方がアクセスの対象とされ、かつ、他
   方がリフレッシュの対象とされるようになっており、 前記第１および第２の主ビット線対の延在方向の一方端
   側に設けられ、それらの主ビット線対の一方の電位差を
   検知し増幅するための第１のセンスアンプ手段と、 前記第１および第２の主ビット線対の延在方向の他方端
   側に設けられ、それらの主ビット線対の一方の電位差を
   検知し増幅するための第２のセンスアンプ手段と、 前記第１の主ビット線対を、その分割位置で分割するた
   めの第１のビット線分割手段と、 前記第２の主ビット線対を、その分割位置で分割するた
   めの第２のビット線分割手段とを備え、 前記第１および第２のビット線分割手段の各々は、対応
   する主ビット線対にア クセス対象のメモリセルが接続さ
   れる場合にその主ビット線対を分割するようになってお
   り、 前記第１のセンスアンプ手段に対応して設けられ、その
   第１のセンスアンプ手段と前記第１および第２の主ビッ
   ト線対の前記一方端とを選択的に接続する第１のスイッ
   チ手段と、 前記第２のセンスアンプ手段に対応して設けられ、その
   第２のセンスアンプ手段と前記第１および第２の主ビッ
   ト線対の前記他方端とを選択的に接続する第２のスイッ
   チ手段とを備え、 前記第１および第２のスイッチ手段は、一方が、アクセ
   ス対象のメモリセルが接続される分割された主ビット線
   対と、対応するセンスアンプ手段とを接続し、他方が、
   リフレッシュ対象のメモリセルが接続される主ビット線
   対と、対応するセンスアンプ手段とを接続し、 前記第１のセンスアンプ手段の動作時期と、前記第２の
   センスアンプ手段の動作時期とを異ならせた、半導体記
   憶装置。
2. 【請求項２】 前記複数の第１のメモリセルがアクセス
   の対象で、前記複数の第２のメモリセルがリフレッシュ
   の対象のとき、前記第１のビット線分割手段は非接続状
   態となり、前記第２のビット線分割手段は接続状態とな
   り、前記第１のスイッチ手段は前記第１のセンスアンプ
   手段と前記第１の主ビット線対との接続を行ない、前記
   第２のスイッチ手段は前記第２のセンスアンプと前記第
   ２の主ビット線対との接続を行なう、請求項１に記載の
   半導体記憶装置。