KR100422948B1 - 분할된 비트 라인 구조를 갖는 반도체 메모리 소자 - Google Patents

분할된 비트 라인 구조를 갖는 반도체 메모리 소자 Download PDF

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Abstract

본 발명은 분할된 비트 라인(Bit line) 구조를 갖는 반도체 메모리 소자에 관한 것으로, 특히 비트 라인과 비트 라인 바의 캐패시턴스(Capacitance)가 동일 되게 구성되어 데이터 센싱(Data sensing)의 안정성을 향상시키므로 소자의 수율 및 신뢰성을 향상시키는 기술이다.

Description

분할된 비트 라인 구조를 갖는 반도체 메모리 소자{A semiconductor device having divided bit line}
본 발명은 분할된 비트 라인 구조를 갖는 반도체 메모리 소자에 관한 것으로, 특히 비트 라인과 비트 라인 바의 캐패시턴스(Capacitance)가 동일 되게 하여 소자의 수율 및 신뢰성을 향상시키는 분할된 비트 라인 구조를 갖는 반도체 메모리 소자에 관한 것이다.
최근에 메모리 칩의 집적도를 증가시키기 위하여 분할된 비트 라인 구조가 개발되었다.
상기 분할된 비트 라인 구조는 주어진 메모리 셀의 수에 대하여 공간을 차지하는 센스 앰프의 수를 감소시기 때문에 칩 사이즈를 감소시킬 수 있고, 또한 주어진 크기의 칩에 대하여 메모리 용량을 증가시킬 수 있었다.
또한, 비트 라인 캐패시턴스는 비트 라인 길이 즉 비트 라인의 표면적에 비례한다. 따라서, 비트 라인 길이는 허용될 수 있는 최대 비트라인 캐패시턴스에 의하여 제한된다. 최대 캐패시턴스는 일반적으로 허용 가능한 센스 마진 및 전력 소비에 의하여 결정된다.
도 1은 종래의 분할된 비트 라인 구조를 갖는 반도체 메모리 소자를 도시한 개략도이다.
도 1을 참조하면, 분할된 비트 라인 구조를 갖는 반도체 메모리 소자는 메모리 셀 어레이(11)와 센스 앰프부(21)로 구성된다.
상기 메모리 셀 어레이(11) 각각의 칼럼은 다수의 단위 셀에 연결된 다수의동일한 길이의 국부 비트 라인(13) 및 국부 비트 라인 바(15) 그리고 상기 국부 비트 라인(13) 상측에 형성되어 상기 국부 비트 라인 바(15)에 접속되며 고전도 금속으로 구성된 마스터 비트 라인 바(17)로 구성된다. 이때, 비트 라인은 상기 국부 비트 라인(13)으로 구성되고, 비트 라인 바는 상기 국부 비트 라인 바(15)와 마스터 비트 라인 바(17)로 구성된다.
그리고, 상기 센스 앰프부(21)는 다수개의 센스 앰프로 구성되며, 상기 국부 비트 라인(13)은 상기 센스 앰프부(21)에 직접 연결되고, 상기 비트 라인 바(15)는 상기 마스터 비트 라인 바(17)룰 통하여 상기 센스 앰프부(21)에 간접적으로 연결된다.
그러나 종래의 분할된 비트 라인 구조를 갖는 반도체 메모리 소자는 국부 비트 라인은 센스 앰프부에 직접 연결되고, 국부 비트 라인 바는 마스터 비트 라인 바를 통하여 상기 센스 앰프부에 간접적으로 연결되기 때문에 상기 마스터 비트 라인 바만큼 비트 라인 바가 비트 라인보다 캐패시턴스가 커 데이터 센싱 시 오류가 발생되므로 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 비트 라인과 비트 라인 바의 캐패시턴스를 동일시키는 분할된 비트 라인 구조를 갖는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
도 1은 종래의 분할된 비트 라인 구조를 갖는 반도체 메모리 소자를 도시한 개략도.
도 2는 본 발명의 제 1 실시 예에 따른 분할된 비트 라인 구조를 갖는 반도체 메모리 소자를 도시한 개략도.
도 3은 본 발명의 제 2 실시 예에 따른 분할된 비트 라인 구조를 갖는 반도체 메모리 소자를 도시한 개략도.
도 4는 본 발명의 제 3 실시 예에 따른 분할된 비트 라인 구조를 갖는 반도체 메모리 소자를 도시한 개략도.
도 5는 본 발명의 제 4 실시 예에 따른 분할된 비트 라인 구조를 갖는 반도체 메모리 소자를 도시한 개략도.
< 도면의 주요부분에 대한 부호의 설명 >
31 : 메모리 셀 어레이 33 : 국부 비트 라인
35 : 비트 라인 바 37 : 마스터 비트 라인
39 : 마스터 비트 라인 바 41 : 센스 앰프부
이상의 목적을 달성하기 위한 본 발명은 다수의 단위 셀에 연결된 국부 비트라인 및 국부 비트 라인 바에 각각 마스터 비트 라인 및 마스터 비트 라인 바가 연결되어 비트 라인과 비트 라인 바의 표면적이 동일되게 형성된 메모리 셀 어레이와,
상기 비트 라인과 비트 라인 바에 연결된 센스 앰프부를 포함하는 분할된 비트 라인 구조를 갖는 반도체 메모리 소자를 제공하는 것과,
상기 국부 비트 라인이 상기 센스 앰프부에 연결되고, 상기 국부 비트 라인 바가 상기 마스터 비트 라인 바를 통하여 상기 센스 앰프부에 연결되는 것을 특징으로 하는 것과,
상기 국부 비트 라인과 상기 국부 비트 라인 바는 각각 상기 마스터 비트 라인과 마스터 비트 라인 바를 통하여 상기 센스 앰프부에 연결되는 것을 특징으로 한다.
또한, 본 발명은 다수의 단위 셀에 각각 연결된 국부 비트 라인과 국부 비트 라인 바가 형성되되, 상기 국부 비트 라인이 상기 국부 비트 라인 바보다 길게 형성되어 상기 국부 비트 라인으로 구성된 비트 라인과 상기 국부 비트 라인 바에 연결된 마스터 비트 라인 바와 상기 국부 비트 라인 바로 구성된 비트 라인 바의 표면적 차이를 줄이며 형성되는 메모리 셀 어레이와,
상기 국부 비트 라인에 연결되고, 상기 국부 비트 라인 바에 상기 마스터 비트 라인 바를 통하여 연결된 센스 앰프부를 포함하는 분할된 비트 라인 구조를 갖는 반도체 메모리 소자를 제공하는 것을 특징으로 한다.
본 발명의 원리는 비트 라인과 비트 라인 바의 캐패시턴스가 동일되게 구성되어 데이터 센싱의 안정성을 향상시키기 위한 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2는 본 발명의 제 1 실시 예에 따른 분할된 비트 라인 구조를 갖는 반도체 메모리 소자를 도시한 개략도이다.
도 2를 참조하면, 분할된 비트 라인 구조를 갖는 반도체 메모리 소자는 메모리 셀 어레이(31)와 센스 앰프부(41)로 구성된다.
상기 메모리 셀 어레이(31) 각각의 칼럼은 다수의 단위 셀에 연결된 다수의 동일한 길이의 국부 비트 라인(33) 및 국부 비트 라인 바(35) 그리고 상기 국부 비트 라인 바(35) 상측에 형성되어 상기 국부 비트 라인(33)에 접속된 고전도 금속층의 마스터 비트 라인(37) 및 상기 국부 비트 라인(33) 상측에 형성되어 상기 국부 비트 라인 바(35)에 접속된 고전도 금속층의 마스터 비트 라인 바(39)가 포함되어 구성된다. 이때, 상기 마스터 비트 라인(37)의 길이와 마스터 비트 라인 바(39)의 길이는 동일하다.
여기서, 비트 라인은 상기 국부 비트 라인(33)과 마스터 비트 라인(37)으로 구성되고, 비트 라인 바는 상기 국부 비트 라인 바(35)와 마스터 비트 라인 바(39)로 구성된다.
그리고, 상기 센스 앰프부(41)는 다수개의 센스 앰프로 구성되며, 상기 국부 비트 라인(33)은 상기 센스 앰프부(41)에 직접 연결되고, 상기 국부 비트 라인 바(35)는 상기 마스터 비트 라인 바(39)를 통하여 상기 센스 앰프부(21)에 간접적으로 연결된다.
상기한 바와 같이, 상기 국부 비트 라인 바(35) 상측에 마스터 비트 라인(37)을 추가 구성하여 비트 라인과 비트 라인 바의 캐패시턴스를 동일시킨다.
도 3은 본 발명의 제 2 실시 예에 따른 분할된 비트 라인 구조를 갖는 반도체 메모리 소자를 도시한 개략도이다.
도 3을 참조하면, 분할된 비트 라인 구조를 갖는 반도체 메모리 소자는 메모리 셀 어레이(31)와 센스 앰프부(41)로 구성된다.
상기 메모리 셀 어레이(31) 각각의 칼럼은 다수의 단위 셀에 연결된 다수의 동일한 길이의 국부 비트 라인(33) 및 국부 비트 라인 바(35) 그리고 상기 국부 비트 라인(33) 상측에 형성되어 상기 국부 비트 라인(33)에 접속된 고전도 금속층의 마스터 비트 라인(37) 및 상기 국부 비트 라인(33) 상측에 상기 마스터 비트 라인(37)과 격리되어 형성되며 상기 국부 비트 라인 바(35)에 접속된 고전도 금속층의 마스터 비트 라인 바(39)가 포함되어 구성된다. 이때, 상기 마스터 비트 라인(37)의 길이와 마스터 비트 라인 바(39)의 길이는 동일하다.
여기서, 비트 라인은 상기 국부 비트 라인(33)과 마스터 비트 라인(37)로 구성되고, 비트 라인 바는 상기 국부 비트 라인 바(35)와 마스터 비트 라인 바(39)로 구성된다.
그리고, 상기 센스 앰프부(41)는 다수개의 센스 앰프로 구성되며, 상기 국부 비트 라인(33)은 상기 마스터 비트 라인(37)을 통하여 상기 센스 앰프부(41)에 연결되고, 상기 국부 비트 라인 바(35)는 상기 마스터 비트 라인 바(39)를 통하여 상기 센스 앰프부(21)에 연결된다.
상기한 바와 같이, 상기 국부 비트 라인(33) 상측에 상기 마스터 비트 라인 바(39)와 격리되어 형성된 마스터 비트 라인(37)을 추가 구성하여 비트 라인과 비트 라인 바의 캐패시턴스를 동일시킨다.
도 4는 본 발명의 제 3 실시 예에 따른 분할된 비트 라인 구조를 갖는 반도체 메모리 소자를 도시한 개략도이다.
도 4를 참조하면, 분할된 비트 라인 구조를 갖는 반도체 메모리 소자는 메모리 셀 어레이(31)와 센스 앰프부(41)로 구성된다.
상기 메모리 셀 어레이(31) 각각의 칼럼은 다수의 단위 셀에 연결된 다수의 국부 비트 라인(33) 및 국부 비트 라인 바(35) 그리고 상기 국부 비트 라인(33) 상측에 형성되어 상기 국부 비트 라인 바(35)에 접속된 고전도 금속층의 마스터 비트 라인 바(39)가 포함되어 구성된다. 이때, 상기 국부 비트 라인(33)의 길이가 국부 비트 라인 바(35)의 길이보다 길다.
이때, 비트 라인은 상기 국부 비트 라인(33)으로 구성되고, 비트 라인 바는 상기 국부 비트 라인 바(35)와 마스터 비트 라인 바(39)로 구성된다.
그리고, 상기 센스 앰프부(41)는 다수개의 센스 앰프로 구성되며, 상기 국부 비트 라인(33)은 상기 센스 앰프부(41)에 직접 연결되고, 상기 국부 비트 라인 바(35)는 상기 마스터 비트 라인 바(39)를 통하여 상기 센스 앰프부(21)에 간접적으로 연결된다.
상기한 바와 같이, 상기 국부 비트 라인 바(35)의 길이와 마스터 비트 라인 바(39)의 길이를 합한 길이와 상기 국부 비트 라인(39)의 길이 차를 종래 기술보다줄여 비트 라인과 비트 라인 바의 캐패시턴스 차를 감소시킨다.
도 5는 본 발명의 제 4 실시 예에 따른 분할된 비트 라인 구조를 갖는 반도체 메모리 소자를 도시한 개략도이다.
도 5를 참조하면, 분할된 비트 라인 구조를 갖는 반도체 메모리 소자는 메모리 셀 어레이(31)와 센스 앰프부(41)로 구성된다.
상기 메모리 셀 어레이(31) 각각의 칼럼은 다수의 단위 셀에 연결된 다수의 동일한 길이의 국부 비트 라인(33) 및 국부 비트 라인 바(35) 그리고 상기 국부 비트 라인(33) 상측에 형성되어 상기 국부 비트 라인(33)에 접속된 고전도 금속층의 마스터 비트 라인(37) 및 상기 국부 비트 라인(33) 상측에 상기 마스터 비트 라인(37)과 격리되어 형성되며 상기 국부 비트 라인 바(35)에 접속된 고전도 금속층의 마스터 비트 라인 바(39)가 포함되어 구성된다. 이때, 상기 마스터 비트 라인(37)의 길이와 마스터 비트 라인 바(39)의 길이는 동일하다.
여기서, 비트 라인은 상기 국부 비트 라인(33)과 마스터 비트 라인(37)으로 구성되고, 비트 라인 바는 상기 국부 비트 라인 바(35)와 마스터 비트 라인 바(39)로 구성된다.
그리고, 상기 센스 앰프부(41)는 다수개의 센스 앰프로 구성되며, 상기 국부 비트 라인(33)은 상기 센스 앰프부(41)에 직접 연결되고, 상기 국부 비트 라인 바(35)는 상기 마스터 비트 라인 바(39)를 통하여 상기 센스 앰프부(21)에 간접적으로 연결된다.
상기한 바와 같이, 상기 국부 비트 라인(33) 상측에 상기 마스터 비트 라인바(39)와 격리되어 형성된 마스터 비트 라인(37)을 추가 구성하여 비트 라인과 비트 라인 바의 캐패시턴스를 동일시킨다.
본 발명의 분할된 비트 라인 구조를 갖는 반도체 메모리 소자는 비트 라인과 비트 라인 바의 캐패시턴스가 동일되게 구성되어 데이터 센싱의 안정성을 향상시키므로 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (4)

  1. 분할된 비트 라인 구조를 갖는 반도체 메모리 소자에 있어서,
    다수의 단위 셀에 연결된 국부 비트 라인 및 국부 비트 라인 바에 각각 마스터 비트 라인 및 마스터 비트 라인 바가 연결되어 비트 라인과 비트 라인 바의 표면적이 동일되게 형성된 메모리 셀 어레이와,
    상기 비트 라인과 비트 라인 바에 연결된 센스 앰프부를 포함하는 분할된 비트 라인 구조를 갖는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 국부 비트 라인이 상기 센스 앰프부에 연결되고, 상기 국부 비트 라인 바가 상기 마스터 비트 라인 바를 통하여 상기 센스 앰프부에 연결되는 것을 특징으로 하는 분할된 비트 라인 구조를 갖는 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 국부 비트 라인과 상기 국부 비트 라인 바는 각각 상기 마스터 비트 라인과 마스터 비트 라인 바를 통하여 상기 센스 앰프부에 연결되는 것을 특징으로 하는 분할된 비트 라인 구조를 갖는 반도체 메모리 소자.
  4. 분할된 비트 라인 구조를 갖는 반도체 메모리 소자에 있어서,
    다수의 단위 셀에 각각 연결된 국부 비트 라인과 국부 비트 라인 바가 형성되되, 상기 국부 비트 라인이 상기 국부 비트 라인 바보다 길게 형성되어 상기 국부 비트 라인으로 구성된 비트 라인과 상기 국부 비트 라인 바에 연결된 마스터 비트 라인 바와 상기 국부 비트 라인 바로 구성된 비트 라인 바의 표면적 차이를 줄이며 형성되는 메모리 셀 어레이와,
    상기 국부 비트 라인에 연결되고, 상기 국부 비트 라인 바에 상기 마스터 비트 라인 바를 통하여 연결된 센스 앰프부를 포함하는 분할된 비트 라인 구조를 갖는 반도체 메모리 소자.
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