JPH0778465A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0778465A JPH0778465A JP5225536A JP22553693A JPH0778465A JP H0778465 A JPH0778465 A JP H0778465A JP 5225536 A JP5225536 A JP 5225536A JP 22553693 A JP22553693 A JP 22553693A JP H0778465 A JPH0778465 A JP H0778465A
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- JP
- Japan
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- bit line
- sense amplifier
- semiconductor integrated
- integrated circuit
- bit
- Prior art date
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Abstract
(57)【要約】
【目的】 複数のビット線対でセンスアンプを共有する
ことでセンスアンプの個数を減らし、高集積化を実現で
きる折り返しビット線構成の半導体集積回路を提供する
こと。 【構成】 各ビット線ＢＬはスイッチＴ１〜Ｔ４のドレ
インに接続され、そのソースにはセンスアンプＳＡに接
続される。ビット線ＢＬ１の情報をデータバスＳＤＢに
出力する場合、ワード線ＷＬ１が選択されてビット線Ｂ
Ｌに微小電位差が生じると、ワード線ＷＬ１の立上がり
と同時に制御信号ＴＧ２を降下してＳＡとＢＬ２とを切
り離す。ＳＡにＢＬ１間の電位差が入力されると、セン
スアンプＳＡを動作させて増幅を行い、電位差が充分に
ついたらカラム選択線Ｃ０Ｄを立ち上げてデータをバス
ＳＤＢに出力する。同様に、ビット線ＢＬ２も時分割で
センス動作を行い、１つのセンスアンプＳＡでのビット
線ＢＬの共有を可能とする。
ことでセンスアンプの個数を減らし、高集積化を実現で
きる折り返しビット線構成の半導体集積回路を提供する
こと。 【構成】 各ビット線ＢＬはスイッチＴ１〜Ｔ４のドレ
インに接続され、そのソースにはセンスアンプＳＡに接
続される。ビット線ＢＬ１の情報をデータバスＳＤＢに
出力する場合、ワード線ＷＬ１が選択されてビット線Ｂ
Ｌに微小電位差が生じると、ワード線ＷＬ１の立上がり
と同時に制御信号ＴＧ２を降下してＳＡとＢＬ２とを切
り離す。ＳＡにＢＬ１間の電位差が入力されると、セン
スアンプＳＡを動作させて増幅を行い、電位差が充分に
ついたらカラム選択線Ｃ０Ｄを立ち上げてデータをバス
ＳＤＢに出力する。同様に、ビット線ＢＬ２も時分割で
センス動作を行い、１つのセンスアンプＳＡでのビット
線ＢＬの共有を可能とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路、より具
体的には折り返しビット線（folded bit line)のメモリ
構成を備えたＭＯＳ型トランジスタを用いたダイナミッ
ク型記憶回路（ＤＲＡＭ）のセンスアンプ動作に関す
る。
体的には折り返しビット線（folded bit line)のメモリ
構成を備えたＭＯＳ型トランジスタを用いたダイナミッ
ク型記憶回路（ＤＲＡＭ）のセンスアンプ動作に関す
る。
【０００２】なお、図面符号上にバー“￣”の付いた反
転記号は本明細書では符号の前に“−”を付けて記す。
転記号は本明細書では符号の前に“−”を付けて記す。
【０００３】
【従来の技術】従来、この種のダイナミック型記憶回路
は、たとえば西澤潤一編、工業調査会発行、半導体研究
第２４巻 超ＬＳＩ技術１０−超ＬＳＩ回路とプロセ
ス 第５２〜５３頁に記述されているように、一対のビ
ット線（ｂｉｔ線）に対して、一個のセンスアンプを配
置している。図６はこのような従来技術における折り返
しビット線構成のセンスアンプ方式を示した構成図であ
る。
は、たとえば西澤潤一編、工業調査会発行、半導体研究
第２４巻 超ＬＳＩ技術１０−超ＬＳＩ回路とプロセ
ス 第５２〜５３頁に記述されているように、一対のビ
ット線（ｂｉｔ線）に対して、一個のセンスアンプを配
置している。図６はこのような従来技術における折り返
しビット線構成のセンスアンプ方式を示した構成図であ
る。
【０００４】このようなＤＲＡＭにおいて、ワード線が
選択されると、そのワード線に接続されているメモリセ
ルのトランジスタがＯＮし、ビット線ｂｉｔ，−ｂｉｔ
間に微小電位差を生じる。センスアンプでこの電位差を
充分増幅すると、カラムデコーダでビット線を選択して
データバスとビット線を接続し、ビット線のデータをデ
ータバスに出力する。
選択されると、そのワード線に接続されているメモリセ
ルのトランジスタがＯＮし、ビット線ｂｉｔ，−ｂｉｔ
間に微小電位差を生じる。センスアンプでこの電位差を
充分増幅すると、カラムデコーダでビット線を選択して
データバスとビット線を接続し、ビット線のデータをデ
ータバスに出力する。
【０００５】
【発明が解決しようとする課題】一方、近年、ＤＲＡＭ
プロセスは大容量・高集積化の社会的ニーズにより微細
化の一途をたどっており、メモリセルの面積は世代をお
うごとに縮小されている。しかしながら、従来技術の回
路構成では１ビット線対にセンスアンプが１個配置され
るため、メモリセル面積が小さくなり、ビット線ピッチ
を狭くするとセンスアンプが配置できなくなるという問
題点があった。
プロセスは大容量・高集積化の社会的ニーズにより微細
化の一途をたどっており、メモリセルの面積は世代をお
うごとに縮小されている。しかしながら、従来技術の回
路構成では１ビット線対にセンスアンプが１個配置され
るため、メモリセル面積が小さくなり、ビット線ピッチ
を狭くするとセンスアンプが配置できなくなるという問
題点があった。
【０００６】この問題を解決するため、たとえば図７に
示すＡＬＳ方式が提案されている。この方式は、センス
アンプをビット線対の左右に配置し、さらにセンスアン
プを隣あったアレイで共有するものである。しかし、こ
の方式ではセンスアンプの数が多くなるため面積的に不
利であり、しかもコントロール信号が複雑になるという
欠点があった。
示すＡＬＳ方式が提案されている。この方式は、センス
アンプをビット線対の左右に配置し、さらにセンスアン
プを隣あったアレイで共有するものである。しかし、こ
の方式ではセンスアンプの数が多くなるため面積的に不
利であり、しかもコントロール信号が複雑になるという
欠点があった。
【０００７】また、特開昭５５−７７０８３号公報に
は、アドレス信号に対応する信号によって制御されるス
イッチング素子により、ビット線対の接続の切替えを行
うことで、センスアンプ回路のパターン設計上のピッチ
を大きくとることが可能な半導体記憶装置の従来技術が
開示されている。
は、アドレス信号に対応する信号によって制御されるス
イッチング素子により、ビット線対の接続の切替えを行
うことで、センスアンプ回路のパターン設計上のピッチ
を大きくとることが可能な半導体記憶装置の従来技術が
開示されている。
【０００８】しかしながらこの文献では、開放ビット線
構成の実施例が開示されているにすぎず、パターンレイ
アウトが有利な折り返しビット線構成の技術は何ら開示
されていない。近年のＤＲＡＭでは、周知のようにワー
ド線の発生する大きな誘導雑音を同相で除去できる折り
返しビット線構成が主流となっており、開放ビット線構
成はほとんど用いられていない。
構成の実施例が開示されているにすぎず、パターンレイ
アウトが有利な折り返しビット線構成の技術は何ら開示
されていない。近年のＤＲＡＭでは、周知のようにワー
ド線の発生する大きな誘導雑音を同相で除去できる折り
返しビット線構成が主流となっており、開放ビット線構
成はほとんど用いられていない。
【０００９】本発明はこのような従来技術の欠点を解消
し、複数のビット線対でセンスアンプを共有することで
センスアンプの個数を減らし、結果として面積を小さく
するとともに、折り返しビット線構成の半導体集積回路
に適用した場合でも複雑な処理を必要としない半導体集
積回路を提供することを目的とする。
し、複数のビット線対でセンスアンプを共有することで
センスアンプの個数を減らし、結果として面積を小さく
するとともに、折り返しビット線構成の半導体集積回路
に適用した場合でも複雑な処理を必要としない半導体集
積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は上述の課題を解
決するために、ビット線間に生じた微小電位差を増幅す
るセンスアンプを備えた折り返しビット線構成の半導体
集積回路において、センスアンプは複数のビット線対と
スイッチ手段を介して接続され、スイッチ手段のスイッ
チング制御を行うことにより、複数のビット線対の中の
１対のビット線とセンスアンプとを順次接続し、当該接
続されたビット線対の増幅を行う。
決するために、ビット線間に生じた微小電位差を増幅す
るセンスアンプを備えた折り返しビット線構成の半導体
集積回路において、センスアンプは複数のビット線対と
スイッチ手段を介して接続され、スイッチ手段のスイッ
チング制御を行うことにより、複数のビット線対の中の
１対のビット線とセンスアンプとを順次接続し、当該接
続されたビット線対の増幅を行う。
【００１１】
【作用】本発明によれば、スイッチ手段を介してセンス
アンプと接続された複数のビット線対はそれぞれ、スイ
ッチ手段により順次、時分割にセンスアンプに接続され
てセンス動作が行われる。
アンプと接続された複数のビット線対はそれぞれ、スイ
ッチ手段により順次、時分割にセンスアンプに接続され
てセンス動作が行われる。
【００１２】
【実施例】次に添付図面を参照して本発明による半導体
集積回路の実施例を詳細に説明する。
集積回路の実施例を詳細に説明する。
【００１３】図１は本発明による半導体集積回路を、折
り返しビット線構成のＤＲＡＭに適用したときの実施例
を示す回路図である。なお、同図では本発明の理解を容
易にするため、その特徴部分が図示されているが、実際
の半導体集積回路では図示されている構成要素が複数２
次元的に配列される。
り返しビット線構成のＤＲＡＭに適用したときの実施例
を示す回路図である。なお、同図では本発明の理解を容
易にするため、その特徴部分が図示されているが、実際
の半導体集積回路では図示されている構成要素が複数２
次元的に配列される。
【００１４】図１において、ＷＬ１，ＷＬ２はワード
線、ＢＬ１，−ＢＬ１，ＢＬ２，−ＢＬ２はビット線、
ＴＧ１，ＴＧ２はビット線とセンスアンプの接続を制御
するための制御信号の信号線である。同図に示すよう
に、ビット線ＢＬ１，−ＢＬ１，ＢＬ２，−ＢＬ２は、
スイッチングトランジスタＴ１〜Ｔ４のドレインに接続
され、そのソースにはセンスアンプＳＡ（ＳＡ，−Ｓ
Ａ）に接続される。スイッチングトランジスタＴ１，Ｔ
２のゲートには信号線ＴＧ１が、またスイッチングトラ
ンジスタＴ３，Ｔ４のゲートには信号線ＴＧ２が接続さ
れる。
線、ＢＬ１，−ＢＬ１，ＢＬ２，−ＢＬ２はビット線、
ＴＧ１，ＴＧ２はビット線とセンスアンプの接続を制御
するための制御信号の信号線である。同図に示すよう
に、ビット線ＢＬ１，−ＢＬ１，ＢＬ２，−ＢＬ２は、
スイッチングトランジスタＴ１〜Ｔ４のドレインに接続
され、そのソースにはセンスアンプＳＡ（ＳＡ，−Ｓ
Ａ）に接続される。スイッチングトランジスタＴ１，Ｔ
２のゲートには信号線ＴＧ１が、またスイッチングトラ
ンジスタＴ３，Ｔ４のゲートには信号線ＴＧ２が接続さ
れる。
【００１５】センスアンプＳＡは、スイッチＴ１，Ｔ２
を介して接続されるビット線ＢＬ１，−ＢＬ１間、また
はスイッチＴ３，Ｔ４を介して接続されるビット線ＢＬ
２，−ＢＬ２間の微小電位差を増幅する回路である。セ
ンスアンプＳＡは、Ｙデコーダの選択線Ｃ０Ｄによりス
イッチング制御されるスイッチングトランジスタＴ５を
介してデータバスＳＤＢ，−ＳＤＢに接続されている。
センスアンプＳＡにはまた、イコライズ信号ＳＡＥＱに
より動作するイコライズ回路が接続されている。
を介して接続されるビット線ＢＬ１，−ＢＬ１間、また
はスイッチＴ３，Ｔ４を介して接続されるビット線ＢＬ
２，−ＢＬ２間の微小電位差を増幅する回路である。セ
ンスアンプＳＡは、Ｙデコーダの選択線Ｃ０Ｄによりス
イッチング制御されるスイッチングトランジスタＴ５を
介してデータバスＳＤＢ，−ＳＤＢに接続されている。
センスアンプＳＡにはまた、イコライズ信号ＳＡＥＱに
より動作するイコライズ回路が接続されている。
【００１６】データ転送の際、センスアンプＳＡにより
ビット線ＢＬ，−ＢＬ間の電位差が十分とられ、ワード
線ＷＬで指定されたメモリセルＭＣの情報がデータバス
ＳＤＢ，−ＳＤＢに出力される。また、ビット線ＢＬ
１，−ＢＬ１，ＢＬ２，−ＢＬ２には、制御信号ＢＬＥ
ＱによりＨＶＣＣレベルにイコライズされるイコライズ
回路が設けられている。
ビット線ＢＬ，−ＢＬ間の電位差が十分とられ、ワード
線ＷＬで指定されたメモリセルＭＣの情報がデータバス
ＳＤＢ，−ＳＤＢに出力される。また、ビット線ＢＬ
１，−ＢＬ１，ＢＬ２，−ＢＬ２には、制御信号ＢＬＥ
ＱによりＨＶＣＣレベルにイコライズされるイコライズ
回路が設けられている。
【００１７】図２は図１に示した実施例における動作タ
イミングチャートである。これら図を用いて本実施例に
おける動作を説明する。なお、この動作説明ではワード
線ＷＬ１が選択されたときを示す。
イミングチャートである。これら図を用いて本実施例に
おける動作を説明する。なお、この動作説明ではワード
線ＷＬ１が選択されたときを示す。
【００１８】まずワード線ＷＬ１が選択され、これに接
続されているメモリセルＭＣが選択されるとビット線Ｂ
Ｌ１，−ＢＬ１、ＢＬ２，−ＢＬ２間に微小電位差ΔＶ
が生じる。ワード線ＷＬ１の立上がりと同時に制御信号
ＴＧ２は降下するので、ビット線ＢＬ２，−ＢＬ２とセ
ンスアンプＳＡ，−ＳＡとを接続するスイッチングトラ
ンジスタＴ３，Ｔ４はＯＦＦし、センスアンプＳＡ，−
ＳＡにはビット線ＢＬ１，−ＢＬ１間の電位差が入力さ
れる。
続されているメモリセルＭＣが選択されるとビット線Ｂ
Ｌ１，−ＢＬ１、ＢＬ２，−ＢＬ２間に微小電位差ΔＶ
が生じる。ワード線ＷＬ１の立上がりと同時に制御信号
ＴＧ２は降下するので、ビット線ＢＬ２，−ＢＬ２とセ
ンスアンプＳＡ，−ＳＡとを接続するスイッチングトラ
ンジスタＴ３，Ｔ４はＯＦＦし、センスアンプＳＡ，−
ＳＡにはビット線ＢＬ１，−ＢＬ１間の電位差が入力さ
れる。
【００１９】そこでセンスアンプＳＡ，−ＳＡを動作さ
せ、まずビット線ＢＬ１，−ＢＬ１を増幅させる。電位
差が充分についたら、カラム選択線Ｃ０Ｄを立ち上げて
スイッチングトランジスタＴ５をＯＮにし、センスアン
プＳＡ，−ＳＡのデータをデータバスＳＤＢ，−ＳＤＢ
に出力する。その後、カラム選択線Ｃ０Ｄを降下し、セ
ンスアンプＳＡ，−ＳＡとデータバスＳＤＢ，−ＳＤＢ
を切り離すと同時に、制御信号ＴＧ１も降下させ、セン
スアンプＳＡ，−ＳＡとビット線ＢＬ１，−ＢＬ１も切
り離す。
せ、まずビット線ＢＬ１，−ＢＬ１を増幅させる。電位
差が充分についたら、カラム選択線Ｃ０Ｄを立ち上げて
スイッチングトランジスタＴ５をＯＮにし、センスアン
プＳＡ，−ＳＡのデータをデータバスＳＤＢ，−ＳＤＢ
に出力する。その後、カラム選択線Ｃ０Ｄを降下し、セ
ンスアンプＳＡ，−ＳＡとデータバスＳＤＢ，−ＳＤＢ
を切り離すと同時に、制御信号ＴＧ１も降下させ、セン
スアンプＳＡ，−ＳＡとビット線ＢＬ１，−ＢＬ１も切
り離す。
【００２０】次にセンスアンプＳＡ，−ＳＡをリセット
するため、制御信号ＳＡＥＱを立上げ、センスアンプＳ
Ａ，−ＳＡをＨＶＣＣのレベルにイコライズする。イコ
ライズが終了すると、制御信号ＳＡＥＱを降下させ、今
度は制御信号ＴＧ２を立上げてトランジスタＴ３，Ｔ４
をＯＮし、ビット線ＢＬ２，−ＢＬ２の微小電位をセン
スアンプＳＡ，−ＳＡに入力する。そして、再度センス
アンプＳＡ，−ＳＡを動作させて、ビット線ＢＬ２，−
ＢＬ２間を増幅する。
するため、制御信号ＳＡＥＱを立上げ、センスアンプＳ
Ａ，−ＳＡをＨＶＣＣのレベルにイコライズする。イコ
ライズが終了すると、制御信号ＳＡＥＱを降下させ、今
度は制御信号ＴＧ２を立上げてトランジスタＴ３，Ｔ４
をＯＮし、ビット線ＢＬ２，−ＢＬ２の微小電位をセン
スアンプＳＡ，−ＳＡに入力する。そして、再度センス
アンプＳＡ，−ＳＡを動作させて、ビット線ＢＬ２，−
ＢＬ２間を増幅する。
【００２１】この増幅が終了すると、ワード線ＷＬ１を
降下させて動作を終了する。ワード線ＷＬ１の降下が終
了すると、センスアンプＳＡ，−ＳＡをリセットし、制
御信号ＳＡＥＱを立上げてイコライズを開始するととも
に、制御信号ＴＧ１も立上げてビット線ＢＬ２，−ＢＬ
２もイコライズし、１サイクルにおけるすべての動作を
終了する。
降下させて動作を終了する。ワード線ＷＬ１の降下が終
了すると、センスアンプＳＡ，−ＳＡをリセットし、制
御信号ＳＡＥＱを立上げてイコライズを開始するととも
に、制御信号ＴＧ１も立上げてビット線ＢＬ２，−ＢＬ
２もイコライズし、１サイクルにおけるすべての動作を
終了する。
【００２２】このように本実施例ではスイッチングトラ
ンジスタＴ１，Ｔ２、Ｔ３，Ｔ４を時分割で制御するこ
とにより、センスアンプＳＡで２対のビット線ＢＬのセ
ンス動作を行うようにする。このため、従来では１サイ
クル中にセンスアンプの動作は１回であったが、本実施
例ではセンスアンプＳＡとビット線をつなぎ換える２回
の動作を行う。
ンジスタＴ１，Ｔ２、Ｔ３，Ｔ４を時分割で制御するこ
とにより、センスアンプＳＡで２対のビット線ＢＬのセ
ンス動作を行うようにする。このため、従来では１サイ
クル中にセンスアンプの動作は１回であったが、本実施
例ではセンスアンプＳＡとビット線をつなぎ換える２回
の動作を行う。
【００２３】図３には図１の半導体集積回路に適用され
るＲＡＳ系コントロール回路のブロック図が、また図４
には同回路における動作波形がそれぞれ示されている。
また、図５にはタイミング信号ＴＧ１，ＴＧ２の発生回
路である図３の点線で示したＴＧｇｅｎのブロック図の
一例が示されている。
るＲＡＳ系コントロール回路のブロック図が、また図４
には同回路における動作波形がそれぞれ示されている。
また、図５にはタイミング信号ＴＧ１，ＴＧ２の発生回
路である図３の点線で示したＴＧｇｅｎのブロック図の
一例が示されている。
【００２４】図３および図４を用いてＲＡＳ系コントロ
ール回路の動作を以下に述べる。まず、−ＲＡＳを降下
すると、制御信号−ＢＬＥＱ（図１参照）が降下し、ビ
ット線ＢＬのイコライズが解除されると同時に、センス
アンプＳＡのイコライズ信号ＳＡＥＱも降下する。その
後、Ｘアドレスにより選択されたワード線ＷＬの駆動信
号ＰＷＰが立ち上がり、ワード線ＷＬが立ち上がる。
ール回路の動作を以下に述べる。まず、−ＲＡＳを降下
すると、制御信号−ＢＬＥＱ（図１参照）が降下し、ビ
ット線ＢＬのイコライズが解除されると同時に、センス
アンプＳＡのイコライズ信号ＳＡＥＱも降下する。その
後、Ｘアドレスにより選択されたワード線ＷＬの駆動信
号ＰＷＰが立ち上がり、ワード線ＷＬが立ち上がる。
【００２５】次に、Ｘアドレスにより選択された制御信
号ＴＧの動作イネーブル信号ＴＧＥ１が立ち上がり、こ
れによりＴＧ１／ＴＧ２のいずれかが立ち上がる。この
タイミングによりビット線ＢＬとセンスアンプＳＡが接
続されるので、１回目のセンスアンプ駆動信号ＳＡ１を
イネーブルにする。センスアンプの動作が開始される
と、Ｙデコーダの選択線Ｃ０Ｄ（図１参照）が立ち上が
り、センスアンプＳＡのデータがデータバスＳＤＢ，−
ＳＤＢに出力される。以上でアクチィブサイクル中の動
作が終了する。
号ＴＧの動作イネーブル信号ＴＧＥ１が立ち上がり、こ
れによりＴＧ１／ＴＧ２のいずれかが立ち上がる。この
タイミングによりビット線ＢＬとセンスアンプＳＡが接
続されるので、１回目のセンスアンプ駆動信号ＳＡ１を
イネーブルにする。センスアンプの動作が開始される
と、Ｙデコーダの選択線Ｃ０Ｄ（図１参照）が立ち上が
り、センスアンプＳＡのデータがデータバスＳＤＢ，−
ＳＤＢに出力される。以上でアクチィブサイクル中の動
作が終了する。
【００２６】次に、−ＲＡＳが“Ｈ”に立ち上がってリ
セット動作が開始されると、ＴＧＥ１，ＳＡ１がそれぞ
れリセットされて“Ｌ”に降下する。その後、−ＥＮＤ
１がでるとＳＡＥＱが一旦“Ｈ”になり、センスアンプ
ノードをイコライズした後“Ｌ”に降下する。それを受
けて、非選択側のＴＧを立ち上げるための信号ＴＧ２が
立ち上がり、さらにセンスアンプのイネーブル信号ＳＡ
２が立ち上がる。
セット動作が開始されると、ＴＧＥ１，ＳＡ１がそれぞ
れリセットされて“Ｌ”に降下する。その後、−ＥＮＤ
１がでるとＳＡＥＱが一旦“Ｈ”になり、センスアンプ
ノードをイコライズした後“Ｌ”に降下する。それを受
けて、非選択側のＴＧを立ち上げるための信号ＴＧ２が
立ち上がり、さらにセンスアンプのイネーブル信号ＳＡ
２が立ち上がる。
【００２７】これにより、ビット線ＢＬは選択側、非選
択側両方が動作したことになる。非選択側のセンスアン
プ動作が終了すると、ＥＮＤが出力され、これによりワ
ード線ＷＬ，ＴＧ，センスアンプＳＡがすべてリセット
され、最後にビット線ＢＬおよびセンスアンプＳＡのイ
コライズを行ってすべての動作を終了する。
択側両方が動作したことになる。非選択側のセンスアン
プ動作が終了すると、ＥＮＤが出力され、これによりワ
ード線ＷＬ，ＴＧ，センスアンプＳＡがすべてリセット
され、最後にビット線ＢＬおよびセンスアンプＳＡのイ
コライズを行ってすべての動作を終了する。
【００２８】図８は、本実施例を適用したときの半導体
集積回路の回路構成（ａ）と、従来技術における半導体
集積回路の回路構成（ｂ）と、ＡＬＳ方式を適用したと
きの半導体集積回路の回路構成（ｃ）を示したものであ
る。同図では区別できないが、センスアンプを２ビット
線対で共有している本実施例（ａ）と、１センスアンプ
に１ビット線対の従来例（ｂ）とでは、明らかに本実施
例（ａ）の方が高集積化に有利である。また、本実施例
（ａ）とＡＬＳ方式（ｃ）とを比較した場合でも、セン
スアンプの数の点で本実施例のほうが有利である。
集積回路の回路構成（ａ）と、従来技術における半導体
集積回路の回路構成（ｂ）と、ＡＬＳ方式を適用したと
きの半導体集積回路の回路構成（ｃ）を示したものであ
る。同図では区別できないが、センスアンプを２ビット
線対で共有している本実施例（ａ）と、１センスアンプ
に１ビット線対の従来例（ｂ）とでは、明らかに本実施
例（ａ）の方が高集積化に有利である。また、本実施例
（ａ）とＡＬＳ方式（ｃ）とを比較した場合でも、セン
スアンプの数の点で本実施例のほうが有利である。
【００２９】なお、本実施例では１つのセンスアンプＳ
Ａに２つのビット線対ＢＬを接続する場合を例に説明し
たが、１センスアンプＳＡで共有するビット線対ＢＬの
数はこれに限定されるものではなく、２つのビット線対
ＢＬ以上でも本発明を適用可能である。ビット線対ＢＬ
の数が増えると、ワード線上の非選択メモリを復元する
ため、その数に応じたセンスアンプ動作が必要となる。
Ａに２つのビット線対ＢＬを接続する場合を例に説明し
たが、１センスアンプＳＡで共有するビット線対ＢＬの
数はこれに限定されるものではなく、２つのビット線対
ＢＬ以上でも本発明を適用可能である。ビット線対ＢＬ
の数が増えると、ワード線上の非選択メモリを復元する
ため、その数に応じたセンスアンプ動作が必要となる。
【００３０】
【発明の効果】このように本発明によれば、複数ビット
線対にセンスアンプが１個なので、センスアンプの配置
ピッチよりもっと小さくビット線ピッチをつめることが
できる。また、センス動作を複数回に分割して行うの
で、ピークノイズを減少させることができる。
線対にセンスアンプが１個なので、センスアンプの配置
ピッチよりもっと小さくビット線ピッチをつめることが
できる。また、センス動作を複数回に分割して行うの
で、ピークノイズを減少させることができる。
【図１】本発明による半導体集積回路の実施例を示すブ
ロック図。
ロック図。
【図２】図１の実施例における動作例を示す動作タイミ
ングチャート。
ングチャート。
【図３】本実施例におけるコントロール回路のブロック
図。
図。
【図４】図３に示したコントロール回路の動作例を示す
動作タイミングチャート。
動作タイミングチャート。
【図５】図３に示したコントロール回路におけるタイミ
ング信号発生回路のブロック図。
ング信号発生回路のブロック図。
【図６】従来技術における半導体集積回路のセンスアン
プ方式を示した構成図。
プ方式を示した構成図。
【図７】従来技術における半導体集積回路のＡＬＳ方式
を示した構成図。
を示した構成図。
【図８】本実施例と従来技術におけるレイアウト比較の
説明図。
説明図。
ＢＬ１，−ＢＬ１，ＢＬ２，−ＢＬ２ ビット線 ＳＡ，−ＳＡ センスアンプ ＳＤＢ，−ＳＤＢ データバス Ｔ１〜Ｔ４ スイッチングトランジスタ ＴＧ１，ＴＧ２ 制御信号線 ＷＬ１，ＷＬ２ ワード線
Claims (1)
- 【請求項１】 ビット線間に生じた微小電位差を増幅す
るセンスアンプを備えた折り返しビット線構成の半導体
集積回路において、 前記センスアンプは複数のビット線対とスイッチ手段を
介して接続され、 前記スイッチ手段のスイッチング制御を行うことによ
り、前記複数のビット線対の中の１対のビット線と前記
センスアンプとを順次接続し、当該接続されたビット線
対の増幅を行うことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225536A JPH0778465A (ja) | 1993-09-10 | 1993-09-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225536A JPH0778465A (ja) | 1993-09-10 | 1993-09-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778465A true JPH0778465A (ja) | 1995-03-20 |
Family
ID=16830836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5225536A Pending JPH0778465A (ja) | 1993-09-10 | 1993-09-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778465A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334530B1 (ko) * | 1999-04-03 | 2002-04-26 | 박종섭 | 분할 비트라인 구동장치 |
| KR100422948B1 (ko) * | 2002-05-20 | 2004-03-16 | 주식회사 하이닉스반도체 | 분할된 비트 라인 구조를 갖는 반도체 메모리 소자 |
| US7567474B2 (en) | 2005-03-16 | 2009-07-28 | Elpida Memory, Inc. | Semiconductor storage device |
| JP6389925B1 (ja) * | 2016-05-25 | 2018-09-12 | 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． | 低読み出し電力を備えたメモリシステム |
-
1993
- 1993-09-10 JP JP5225536A patent/JPH0778465A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334530B1 (ko) * | 1999-04-03 | 2002-04-26 | 박종섭 | 분할 비트라인 구동장치 |
| KR100422948B1 (ko) * | 2002-05-20 | 2004-03-16 | 주식회사 하이닉스반도체 | 분할된 비트 라인 구조를 갖는 반도체 메모리 소자 |
| US7567474B2 (en) | 2005-03-16 | 2009-07-28 | Elpida Memory, Inc. | Semiconductor storage device |
| JP6389925B1 (ja) * | 2016-05-25 | 2018-09-12 | 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． | 低読み出し電力を備えたメモリシステム |
| US10090027B2 (en) | 2016-05-25 | 2018-10-02 | Ememory Technology Inc. | Memory system with low read power |
| JP2018198105A (ja) * | 2016-05-25 | 2018-12-13 | 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． | 低読み出し電力を備えたメモリシステム |
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