JPH08273368A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH08273368A
JPH08273368A JP7069157A JP6915795A JPH08273368A JP H08273368 A JPH08273368 A JP H08273368A JP 7069157 A JP7069157 A JP 7069157A JP 6915795 A JP6915795 A JP 6915795A JP H08273368 A JPH08273368 A JP H08273368A
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JP
Japan
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circuit
data
bits
column
cell array
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JP7069157A
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Kenichi Nakamura
健一 中村
Takahiro Tsuruto
孝博 鶴戸
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】 【目的】複数ビット単位の読み出しが可能であり、読み
出しの単位となるビット数が増加した場合でも、チップ
の消費電流の増加およびチップサイズの増大を抑制し得
る半導体メモリを提供する。 【構成】複数カラムを単位として区分けされた複数のセ
クション１１１、１１２が同時にアクセスされるメモリ
セルアレイと、このメモリセルアレイにおける各カラム
を選択する複数のカラム選択回路１２と、メモリセルア
レイから複数のカラム選択回路を経て読み出されるデー
タをセンス増幅する１個のセンスアンプ回路１３と、メ
モリセルアレイにおけるセクション選択およびこのセク
ション内のカラム選択を行い、選択された特定の１カラ
ムからビットデータを読み出す操作を複数のセクション
に対して順次行うように、複数のカラム選択回路を制御
するカラム選択制御回路１４とを具備することを特徴と
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置（半導
体メモリ）に係り、特に複数ビット単位の読み出しが可
能な多ビット構成のメモリにおけるセンスアンプ回路に
関する。
【０００２】
【従来の技術】従来、複数ビット（例えば８ビット）単
位の読み出しが可能な多ビット構成の半導体メモリ（例
えばＳＲＡＭ；スタティック型メモリ）においては、セ
ンスアンプ回路は、複数ビットの読み出しデータのうち
の同一ビットに属する読み出しデータに対してのみセン
ス増幅を行う。換言すれば、メモリセルアレイから読み
出される複数ビットのデータをそれぞれセンス増幅する
ために上記複数ビット分のセンスアンプ回路が設けられ
ている。
【０００３】図８は、従来の多ビット構成のＳＲＡＭに
おける読み出し系の一部のブロック構成を示している。
この読み出し系では、第１のメモリセルアレイ８１の例
えば２カラムのビット線から選択的に読み出された第１
のビットデータを第１のセンスアンプ回路８２によりセ
ンス増幅して第１の出力バッファ回路８３を介して第１
の出力ピン８４に出力する。同時に、第２のメモリセル
アレイ８５の２カラムのビット線から選択的に読み出さ
れた第２のビットデータを第２のセンスアンプ回路８６
によりセンス増幅して第２の出力バッファ回路８７を介
して第２の出力ピン８８に出力する。
【０００４】しかし、上記したようにメモリセルアレイ
から同時に読み出される複数ビット分のセンスアンプ回
路８２、８６を必要とすることは、読み出しの単位とな
るビット数が増加すると、センスアンプ回路８２、８６
の動作電流が増加してメモリチップの消費電流が増加
し、センスアンプ回路８２、８６のパターン領域が増大
してメモリチップのサイズが増大する。
【０００５】
【発明が解決しようとする課題】上記したように従来の
複数ビット単位の読み出しが可能な半導体メモリは、読
み出しの単位となるビット数が増加すると、センスアン
プ回路の動作電流が増加し、チップの消費電流が増加す
るという問題、センスアンプ回路のパターン領域が増大
し、チップサイズが増大するという問題があった。
【０００６】本発明は上記の問題点を解決すべくなされ
たもので、複数ビット単位の読み出しが可能であり、読
み出しの単位となるビット数が増加した場合でも、チッ
プの消費電流の増加およびチップサイズの増大を抑制し
得る半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルが行列状に配列され、複数カラムを単位
として区分けされた複数のセクションが同時にアクセス
されるメモリセルアレイと、このメモリセルアレイにお
ける各カラムを選択する複数のカラム選択回路と、前記
メモリセルアレイから上記複数のカラム選択回路を経て
読み出されるデータを伝搬させるデータ線と、このデー
タ線を介して伝搬されたデータをセンス増幅する１個の
センスアンプ回路と、前記メモリセルアレイにおけるセ
クション選択およびこのセクション内のカラム選択を行
い、選択された特定の１カラムからビットデータを読み
出す操作を前記複数のセクションに対して順次行うよう
に、前記複数のカラム選択回路を制御するカラム選択制
御回路とを具備することを特徴とする。
【０００８】
【作用】カラム選択制御回路は、同時にアクセスされる
複数のセクションを有するメモリセルアレイにおけるセ
クション選択およびこのセクション内のカラム選択を行
い、選択された特定の１カラムからビットデータを読み
出す操作をメモリセルアレイの複数のセクションに対し
て順次行うように複数のカラム選択回路を制御する。
【０００９】これにより、メモリセルアレイの複数のセ
クションから複数のカラム選択回路を経てデータ線に順
次読み出される複数ビットのデータは１個のセンスアン
プ回路により順次センス増幅される。
【００１０】このように１個のセンスアンプ回路により
順次センス増幅された複数ビットのデータは、必要に応
じて読み出しタイミングを適宜制御することにより、出
力バッファ回路を介して同時あるいはほぼ同時に外部へ
出力することが可能になる。
【００１１】従って、従来のＳＲＡＭと比べて大幅な遅
れを伴うことなく複数ビット単位の読み出しが可能であ
りながら、メモリセルアレイの複数のセクションから複
数のカラム選択回路を経てデータ線に順次読み出される
複数ビットのデータをセンス増幅するために必要なセン
スアンプ回路は１個で済むので、読み出しの単位となる
ビット数が増加した場合でも、チップの消費電流の増加
およびチップサイズの増大を抑制することが可能にな
る。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係る多ビッ
ト構成のＳＲＡＭにおける読み出し系の一部のブロック
構成を示している。
【００１３】このＳＲＡＭは、ＳＲＡＭセル１０が行列
状に配列され、複数カラム（本例では２カラムを示す）
を単位として区分けされた同時にアクセスされる複数の
セクション（本例では２個のセクション１１１、１１
２）を有するメモリセルアレイと、このメモリセルアレ
イの同じ行（ロウ）のＳＲＡＭセルに接続されたワード
線ＷＬ１、ＷＬ２（本例では代表的に２行分を示す）
と、上記メモリセルアレイの同じ列（カラム）のＳＲＡ
Ｍセルに接続されたビット線対（ＢＬ、／ＢＬ）と、上
記メモリセルアレイにおける各カラムを選択する複数の
カラム選択回路（トランスファゲート）１２と、前記メ
モリセルアレイから上記カラム選択回路１２を経て読み
出されるデータを伝搬させるデータ線対（ＤＬ、／Ｄ
Ｌ）と、このデータ線対（ＤＬ、／ＤＬ）を介して伝搬
されたデータをセンス増幅する１個のセンスアンプ回路
１３と、前記メモリセルアレイにおけるセクション選択
およびこのセクション内のカラム選択を行い、選択され
た特定の１カラムからビットデータを読み出す操作を前
記複数のセクションに対して順次行うように、前記複数
のカラム選択回路１２を制御するカラム選択制御回路１
４とを具備する。
【００１４】本例では、上記カラム選択制御回路１４
は、相補的なカラムアドレス信号Ｙ0、／Ｙ0 およびセ
クション選択制御信号Ａ、Ｂの組み合わせに応じて４カ
ラムを択一的に選択する４個の二入力アンドゲート１４
ａからなる。この場合、上記制御信号Ａ、Ｂは、ＳＲＡ
Ｍ外部からの入力信号を取り入れてもよく、例えばアド
レス入力信号の変化をＳＲＡＭ内部で検知して生成する
ようにしてもよい。
【００１５】さらに、本実施例では、前記センスアンプ
回路１３の出力側が複数ビット（本例では２ビット）分
に分岐されており、２ビット分に対応する出力ピン１５
１、１５２にそれぞれ読み出しデータが伝搬されるよう
に構成されている。
【００１６】この構成の一例として、前記センスアンプ
回路１３と２ビット分の出力ピン１５１、１５２との間
に、それぞれ対応して第１のスイッチ回路（例えばＣＭ
ＯＳトランスファゲート）１６１、１６２、第１のラッ
チ回路１７１、１７２および出力バッファ回路１８１、
１８２の順に挿入されている。
【００１７】さらに、制御信号ａ、ｂに基づいて上記２
ビット分の第１のＣＭＯＳトランスファゲート１６１、
１６２を順次択一的にオン状態に制御するために、イン
バータ回路１９が設けられている。この場合、上記制御
信号ａ、ｂは、ＳＲＡＭ外部からの入力信号を取り入れ
てもよく、例えばアドレス入力信号の変化をＳＲＡＭ内
部で検知して生成するようにしてもよい。
【００１８】次に、図１のＳＲＡＭの動作の概要を説明
する。カラム選択制御回路１４は、同時にアクセスされ
る２個のセクションを有するメモリセルアレイにおける
セクション選択およびこのセクション内のカラム選択を
行い、選択された特定の１カラムからビットデータを読
み出す操作を２個のセクションに対して順次行うように
複数のカラム選択回路１２を制御する。
【００１９】これにより、２個のセクションからカラム
選択回路１２を経てデータ線対（ＤＬ、／ＤＬ）に順次
読み出される２ビットのデータは１個のセンスアンプ回
路１３により順次センス増幅される。この２ビットのデ
ータは、２ビット分の第１のトランスファゲート１６
１、１６２が順次択一的にオン状態に制御されることに
より２ビット分の第１のラッチ回路１７１、１７２に順
次ラッチされる。
【００２０】このように２ビット分の第１のラッチ回路
１７１、１７２に順次ラッチされた２ビットのデータ
は、２ビット分の出力バッファ回路１８１、１８２を介
して２ビット分の出力ピン１５１、１５２からほぼ同時
に出力される。
【００２１】図２（ａ）乃至（ｍ）は、図１のＳＲＡＭ
の一動作例を示すタイミング波形図である。次に、上記
第１実施例のＳＲＡＭの一動作例について、図２のタイ
ミング波形図を参照しながら説明する。
【００２２】図２は、第１ビットの出力ピン１５１から
第１のビットデータ／Ｄ1nが出力し、第２ビットの出力
ピン１５２から第２のビットデータ／Ｄ2nが出力してい
る状態の時にアドレス入力信号が変化し、ワード線ＷＬ
１がオンからオフ、ワード線ＷＬ２がオフからオンした
場合のタイミング波形を示している。この場合、カラム
アドレス信号Ｙ0 、／Ｙ0 は“Ｈ”レベルで一定であ
り、制御信号Ａ、Ｂはアドレス入力信号の変化をＳＲＡ
Ｍ内部で検知して生成されたものであるとする。
【００２３】アドレス入力信号が変化し、選択アドレス
がＡn からＡn+1 へ変化することにより、ワード線ＷＬ
１がオンからオフ、ワード線ＷＬ２がオフからオンへ変
化し、第１のビットに属するビット線上のデータが／Ｄ
1nからＤ1n+1へ変化し、第２のビットに属するビット線
上のデータが／Ｄ2nからＤ2n+1へ変化する。
【００２４】そして、制御信号Ａ、ａが一時的にオフ状
態、制御信号Ｂ、ｂが一時的にオン状態になると、セン
スアンプ回路１３の入力データおよびその出力データ
は、／Ｄ1n→Ｄ2n+1→Ｄ1n+1と変化し、出力データＤ1n
+1は第１のビットに属する第１のラッチ回路１７１にラ
ッチされ、出力データＤ2n+1は第２のビットに属する第
２のラッチ回路１７２にラッチされる。これにより、第
２ビットの出力ピン１５２から出力する第２のビットデ
ータは／Ｄ2nからＤ2n+1へ変化し、第１ビットの出力ピ
ン１５１から出力する第１のビットデータは／Ｄ1nから
Ｄ1n+1へ変化する。
【００２５】即ち、上記第１実施例のＳＲＡＭによれ
ば、従来のＳＲＡＭと比べて大幅な遅れを伴うことなく
複数ビット単位の読み出しが可能でありながら、メモリ
セルアレイの複数のセクションからカラム選択回路１２
を経てデータ線に順次読み出される複数ビットのデータ
をセンス増幅するために必要なセンスアンプ回路１３は
１個で済むので、チップの消費電流の増加およびチップ
サイズの増大を抑制することが可能になる。
【００２６】図３は、図１のＳＲＡＭの一変形例を示し
ている。このＳＲＡＭは、図１のＳＲＡＭと比べて、セ
ンスアンプ回路１３の出力側が２ビット分に分岐され
ず、センスアンプ回路１３の出力が１個の出力バッファ
回路１８を経て１ビット分の出力ピン１５に伝搬される
ように構成されている点が異なり、その他は同じであ
る。
【００２７】このようなＳＲＡＭによれば、図１のＳＲ
ＡＭの動作と比べて、１個のセンスアンプ回路１３によ
り順次センス増幅された２ビットのデータが同一の出力
ピン１５から順次（ほぼ同時に）出力される点が異なる
が、図１のＳＲＡＭとほぼ同様の効果が得られ、しか
も、回路構成の簡略化、出力ピン数の減少化、チップサ
イズの一層の抑制が可能になる。
【００２８】図４は、図１のＳＲＡＭの他の変形例を示
している。このＳＲＡＭは、図１のＳＲＡＭと比べて、
さらに、前記２ビット分の第１のラッチ回路１６１、１
６２と出力バッファ回路１８１、１８２との間に、それ
ぞれ第２のスイッチ回路（例えばＣＭＯＳトランスファ
ゲート）２０１、２０２および第２のラッチ回路２１
１、２１２が挿入されている点、さらに、制御信号ｃに
基づいて前記２ビット分の第２のＣＭＯＳトランスファ
ゲート２０１、２０２を同時にオン状態に制御するため
のインバータ回路２２が設けられている点が異なり、そ
の他は同じであるので同一符号を付している。
【００２９】この場合、上記制御信号ｃは、ＳＲＡＭ外
部からの入力信号を取り入れしてもよく、例えばアドレ
ス入力信号の変化をＳＲＡＭ内部で検知して生成するよ
うにしてもよい。
【００３０】図５は、図４のＳＲＡＭの動作例における
センスアンプ出力信号以降の信号波形を示すタイミング
図である。図４のＳＲＡＭの動作は、図２を参照して前
述した図１のＳＲＡＭの動作と比べて、センスアンプ１
３より後段の動作が異なる。即ち、図５に示すタイミン
グ波形図から明らかなように、２ビット分の第１のラッ
チ回路１６１、１６２に順次ラッチされた２ビットのデ
ータは、２ビット分の第２のトランスファゲート２０
１、２０２が同時にオン状態に制御されることにより２
ビット分の第２のラッチ回路２１１、２１２に同時にラ
ッチされる。
【００３１】これにより、図１のＳＲＡＭと同様の効果
が得られるほかに、２ビット分の出力バッファ回路１８
１、１８２を介して２ビット分の出力ピン１５１、１５
２から同時に出力される（つまり、２ビットの読み出し
速度が揃う）ようになる利点が得られる。
【００３２】ところで、例えばＢｉ−ＣＭＯＳ型のメモ
リでは、センスアンプ回路の前段にデータ信号線の信号
の電位を変換する、あるいは、データ線の信号を電圧モ
ードから電流モードに変換するデータ線信号変換回路が
挿入されることがある。
【００３３】図６は、上記のようなデータ線信号変換回
路を有する本発明の第２実施例に係るＳＲＡＭにおける
読み出し系の一部のブロック構成を示している。このＳ
ＲＡＭは、図１のＳＲＡＭと比べて、センスアンプ回路
１３が２ビット分設けられており、データ線対（ＤＬ、
／ＤＬ）と上記２ビット分のセンスアンプ回路１３との
間に１個のデータ線信号変換回路６０が挿入されている
点が異なり、その他は同じであるので同一符号を付して
いる。
【００３４】図７は、図６中のデータ線信号変換回路６
０の一例を示している。このデータ線信号変換回路６０
は、データ線対（ＤＬ、／ＤＬ）のデータＤＩ、／ＤＩ
の電位をそれぞれ対応してバイポーラ型レベルシフト回
路７１により例えば０．８Ｖだけ下げた後、このレベル
シフトされたデータＤＪ、／ＤＪの微少な電位差をバイ
ポーラ型電圧電流変換回路７２により大きな電流（Ｉ、
／Ｉ）差に変換するものであり、この電流（Ｉ、／Ｉ）
をセンスアンプ回路１３でセンス増幅すると共に大きな
電圧差に変換することが可能になる。
【００３５】図６のＳＲＡＭによれば、図１のＳＲＡＭ
の効果が得られるほかに、１個のデータ線信号変換回路
６０をメモリセルアレイの複数のセクションで共有して
いるので、これに伴い、チップの消費電流の増加および
チップサイズの増大を抑制することが可能になる。
【００３６】しかも、図６中に点線で示すように、第１
のトランスファゲート１６１、１６２を制御するための
インバータ回路２２の出力信号により、第１のトランス
ファゲート１６１、１６２の制御に関連してセンスアン
プ回路１３を制御するようにしてもよい。この場合、第
１のトランスファゲート１６１、１６２がオフ状態の間
にセンスアンプ回路１３をオフ状態に制御し、第１のト
ランスファゲート１６１、１６２がオン状態の間にセン
スアンプ回路１３をオン状態に制御するようにすれば、
センスアンプ回路１３の消費電流の増加を抑制すること
が可能になる。なお、上記実施例ではＳＲＡＭを示した
が、複数ビット単位の読み出しが可能な多ビット構成の
他の半導体メモリにも本発明を適用することが可能であ
る。
【００３７】
【発明の効果】上述したように本発明によれば、複数ビ
ット単位の読み出しが可能であり、読み出しの単位とな
るビット数が増加した場合でも、チップの消費電流の増
加およびチップサイズの増大を抑制し得る半導体記憶装
置を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るＳＲＡＭにおける読
み出し系の一部を示すブロック図。
【図２】図１のＳＲＡＭの動作例を示すタイミング波形
図。
【図３】図１のＳＲＡＭの一変形例を示すブロック図。
【図４】図１のＳＲＡＭの他の変形例を示すブロック
図。
【図５】図４のＳＲＡＭの動作例を示すタイミング波形
図。
【図６】本発明の第２実施例に係るＳＲＡＭにおける読
み出し系の一部を示すブロック図。
【図７】図６中のデータ線信号変換回路の一例を示す回
路図。
【図８】従来のＳＲＡＭにおける読み出し系の一部を示
すブロック図。
【符号の説明】
１１１、１１２…メモリセルアレイのセクション、１２
…カラム選択回路、１３…センスアンプ回路、１４…カ
ラム選択制御回路、１５１、１５２…出力ピン、１６
１、１６２…第１のスイッチ回路、１７１、１７２…第
１のラッチ回路、１８１、１８２…出力バッファ回路、
６０…データ線信号変換回路。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルが行列状に配列され、複数カ
    ラムを単位として区分けされた複数のセクションが同時
    にアクセスされるメモリセルアレイと、このメモリセル
    アレイにおける各カラムを選択する複数のカラム選択回
    路と、前記メモリセルアレイから上記複数のカラム選択
    回路を経て読み出されるデータを伝搬させるデータ線
    と、このデータ線を介して伝搬されたデータをセンス増
    幅する１個のセンスアンプ回路と、前記メモリセルアレ
    イにおけるセクション選択およびこのセクション内のカ
    ラム選択を行い、選択された特定の１カラムからビット
    データを読み出す操作を前記複数のセクションに対して
    順次行うように、前記複数のカラム選択回路を制御する
    カラム選択制御回路とを具備することを特徴とする半導
    体記憶装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置におい
    て、さらに、前記センスアンプ回路が順次センス増幅す
    る複数ビット分のビットデータを外部へ出力するための
    複数ビット分の出力ピンと、前記センスアンプ回路と上
    記複数ビット分の出力ピンとの間にそれぞれ挿入された
    第１のスイッチ回路および第１のラッチ回路および出力
    バッファ回路と、第１の制御信号に基づいて上記複数ビ
    ット分の第１のスイッチ回路を順次択一的にオン状態に
    制御する第１の制御回路とを具備することを特徴とする
    半導体記憶装置。
  3. 【請求項３】 請求項２記載の半導体記憶装置におい
    て、さらに、前記第１のラッチ回路と出力バッファ回路
    との間に挿入された第２のスイッチ回路および第２のラ
    ッチ回路と、第２の制御信号に基づいて上記複数ビット
    分の第２のスイッチ回路を同時にオン状態に制御する第
    ２の制御回路とを具備することを特徴とする半導体記憶
    装置。
  4. 【請求項４】 請求項１記載の半導体記憶装置におい
    て、さらに、前記前記センスアンプ回路が順次センス増
    幅する複数ビット分のビットデータを外部へ順次出力す
    るための１ビット分の出力ピンと、前記センスアンプ回
    路と上記１ビット分の出力ピンとの間に挿入された出力
    バッファ回路とを具備することを特徴とする半導体記憶
    装置。
  5. 【請求項５】 メモリセルが行列状に配列され、複数カ
    ラムを単位として区分けされた複数のセクションが同時
    にアクセスされるメモリセルアレイと、このメモリセル
    アレイにおける各カラムを選択する複数のカラム選択回
    路と、前記メモリセルアレイから上記複数のカラム選択
    回路を経て読み出されるデータを伝搬させるデータ線
    と、このデータ線を介して伝搬されたデータの信号の電
    位を変換する、あるいは、上記データ線の信号を電圧モ
    ードから電流モードに変換する１個のデータ線信号変換
    回路と、前記メモリセルアレイにおけるセクション選択
    およびこのセクション内のカラム選択を行い、選択され
    た特定の１カラムからビットデータを読み出す操作を前
    記複数のセクションに対して順次行うように、前記複数
    のカラム選択回路を制御するカラム選択制御回路とを具
    備することを特徴とする半導体記憶装置。
JP7069157A 1995-03-28 1995-03-28 半導体記憶装置 Pending JPH08273368A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP7069157A JPH08273368A (ja) 1995-03-28 1995-03-28 半導体記憶装置
US08/625,394 US5777938A (en) 1995-03-28 1996-03-27 Semiconductor memory device capable of outputting multi-bit data using a reduced number of sense amplifiers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7069157A JPH08273368A (ja) 1995-03-28 1995-03-28 半導体記憶装置

Publications (1)

Publication Number Publication Date
JPH08273368A true JPH08273368A (ja) 1996-10-18

Family

ID=13394579

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