JPH11185467A

JPH11185467A - 半導体集積回路装置

Info

Publication number: JPH11185467A
Application number: JP9351870A
Authority: JP
Inventors: Naoshi Higaki; 直志檜垣
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-12-22
Filing date: 1997-12-22
Publication date: 1999-07-09

Abstract

(57)【要約】【課題】本発明は、ＤＲＡＭと論理ブロックとが混在
する半導体集積回路装置において、ＤＲＡＭと論理ブロ
ック間の配線遅延及び配線領域の増大化、センスアンプ
部における増幅動作に伴う遅延、データの繰り返し読み
書き動作に伴う遅延及びレジスタ設置領域の増大化を抑
制し、処理速度の高速化及び集積度の向上を図ることが
できる半導体集積回路装置を提供することを課題とす
る。【解決手段】ＬＳＩは、ＤＲＡＭ１０ａ、１０ｂと論
理領域２０が同一のチップ上、或いは、プリント基板上
等に混在して形成され、ＤＲＡＭ１０ａを構成するメモ
リセルアレイＡに付属するセンスアンプＡの近傍に隣接
するように論理ブロックＡが配置される。また、同様
に、ＤＲＡＭ１０ｂを構成するセルアレイＢに付属する
センスアンプＢの近傍に隣接するように論理ブロックＢ
が配置される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、マイクロプロセッサのように、ダイナ
ミックＲＡＭと、ＤＲＡＭに記憶されたデータを使用し
て論理演算を行う論理回路とが、混在した半導体集積回
路装置に関する。

【０００２】

【従来の技術】ダイナミックＲＡＭ（以下、ＤＲＡＭと
記す。）は、スタティックメモリ等の他のメモリに比較
して記憶容量が大きく、かつ、安価であるため、コンピ
ュータをはじめとする種々のＯＡ機器に使用されてい
る。また、近年のコンピュータ等の情報機器の著しい普
及と、そこで取り扱われる情報の大容量化に伴い、情報
処理速度のより高速化が求められている。

【０００３】従来のＤＲＡＭと、ＤＲＡＭに記憶された
データを使用する論理ブロックとが混在する半導体集積
回路装置（以下、ＬＳＩと記す。）について、図２２を
参照して説明する。図２２において、ＤＲＡＭ１０は、
所定のデータが記憶されたメモリセルがマトリクス状に
配列されたメモリセルアレイＡ、Ｂ、Ｃ、Ｄと、各メモ
リセルから読み出したデータを増幅して出力するセンス
アンプＡ、Ｂ、Ｃ、Ｄとから構成されている。

【０００４】一方、ＤＲＡＭ１０から出力されるデータ
を用いて所定の論理演算を行う論理ブロック２０´は、
上記ＤＲＡＭ１０とは隔離して配置されている。そし
て、ＤＲＡＭ１０のセンスアンプＡ、Ｂ、Ｃ、Ｄから論
理ブロック２０´までは、各メモリセル１１ｄから読み
出されたデータが、論理ブロック２０´の所定の演算領
域に伝達されるように所定の経路で配線３０が設けられ
ている。

【０００５】なお、図示を省略したが、ＤＲＡＭ１０、
論理ブロック２０´は、ＣＰＵやＩ／Ｏブロック等とと
もに、同一のチップ、或いは、プリント配線基板等に搭
載されている。このような構成のＬＳＩにおいて、ＤＲ
ＡＭ１０に記憶された所定のデータについて、ＣＰＵか
ら論理演算処理の命令がなされると、演算処理に使用す
るデータが、センスアンプＤのセンスアンプ部１２ｄに
よりメモリセル１１ｄからビット線ＢＬ、ＢＬＸを介し
て読み出され、所定の経路を有する配線３０を介して論
理ブロック２０´に入力され、所定の演算処理が実行さ
れる。演算処理の結果は、例えば、再びＤＲＡＭ１０の
所定のメモリセルに書き込むように処理されるか、Ｉ／
Ｏブロックを介してチップ外に出力されるように処理さ
れるか、或いは、次の演算処理に使用されるようにレジ
スタ等に保持するように処理等される。

【０００６】

【発明が解決しようとする課題】上述した従来のＬＳＩ
においては、ＤＲＡＭ１０に記憶されたデータを使用し
て論理ブロック２０´により所定の演算処理する場合、
次に示すような原因により情報処理速度及び集積度の悪
化を生じるという問題があった。ＤＲＡＭ１０と論理ブロック２０´が隔離されている
ことに伴う配線遅延及び配線領域の増大化センスアンプＡ、Ｂ、Ｃ、Ｄの増幅処理に伴う遅延ＤＲＡＭ１０の同一メモリセルに対するデータの繰り
返し読み書き動作に伴う遅延論理ブロック２０´による論理結果を一時保持するテ
ンポラリレジスタ領域の増大化以下、各原因について説明する。

【０００７】上記の配線遅延の問題は、図２２に示す
ように、ＤＲＡＭ１０のメモリセル１１ｄからセンスア
ンプ部１１ｄを介して読み出されたデータが、センスア
ンプＤを横切って出力され、配線３０を介して論理ブロ
ック２０´の所定の領域に伝達されるため、演算処理に
使用されるデータが記憶されているメモリセルアレイ
Ａ、Ｂ、Ｃ、Ｄの配置や規模によっては、センスアンプ
Ａ、Ｂ、Ｃ、Ｄから論理ブロック２０´の所定の演算領
域までの配線距離が数ｍｍから数十ｍｍに達することに
より生じる。

【０００８】特に、ＤＲＡＭ１０から読み出したデータ
を論理ブロック２０´で演算後、再びＤＲＡＭ１０へ書
き込むという処理動作を行う場合には、配線長に起因す
るデータ伝送時間の遅延は、処理動作全体の数十％に及
ぶ場合がある。また、上記の配線領域の増大化の問題
は、図２２に示すように、ＤＲＡＭ１０の大容量化と論
理ブロック２０´における論理演算の複雑化に伴い、Ｄ
ＲＡＭ１０から論理ブロック２０´の所定の演算領域ま
での配線数が増大し、かつ、その配線経路が複雑化する
ことにより生じる。

【０００９】そして、上記の増幅動作に伴う遅延の問
題は、ＤＲＡＭ１０に記憶されたデータが極めて小さな
電圧レベルの差（小振幅）で保持されているので、これ
を論理ブロック２０´における演算に使用することがで
きる電圧レベル（例えば、ＣＭＯＳレベル）に増幅する
必要があり、ビット線ＢＬ、ＢＬＸに現れた小振幅の信
号レベルをセンスアンプＡ、Ｂ、Ｃ、Ｄにおいて増幅す
る処理を行うことにより生じる。

【００１０】そして、上記のＤＲＡＭ１０への読み書
き動作に伴う遅延の問題は、論理ブロック２０´におい
て、同一のアドレスのメモリセルに記憶されたデータに
ついて、読み出し、演算、書き込みといった処理を繰り
返し実行する場合、その都度、当該メモリセルへのアク
セス、センスアンプＡ、Ｂ、Ｃ、Ｄによる読み出し、増
幅といった動作を実行することにより生じる。

【００１１】さらに、上記のテンポラリレジスタ設置
領域の増大化の問題は、上記に示したような読み書き
動作に伴う遅延の問題を解決するために、論理ブロック
２０´による演算結果を一時保持するテンポラリレジス
タを別個に設置することにより生じる。そこで、本発明
は、上述した問題点を解決し、ＤＲＡＭと論理ブロック
とが混在する半導体集積回路装置において、ＤＲＡＭと
論理ブロック間の配線遅延及び配線領域の増大化、セン
スアンプ部における増幅動作に伴う遅延、データの繰り
返し読み書き動作に伴う遅延及びレジスタ設置領域の増
大化を抑制し、処理速度の高速化及び集積度の向上を図
ることができる半導体集積回路装置を提供することを目
的とする。

【００１２】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、所定の情報が記憶された記
憶部をマトリクス状に配列した記憶領域と、該記憶部に
記憶された前記情報をビット線を介して読み出し、判定
するセンスアンプ部と、該センスアンプ部により読み出
された前記情報を使用し、所定の論理演算を行う論理回
路部と、を有する半導体集積回路装置において、前記論
理回路部は、前記論理演算で使用する前記情報が記憶さ
れた前記記憶部に対応する前記センスアンプ部の近傍に
配置されていることを特徴としている。

【００１３】このような構成の半導体集積回路装置によ
れば、センスアンプ部の近傍に論理回路が配置されてい
るため、センスアンプ部から論理回路までの配線長を短
縮することができ、配線遅延時間を短縮することができ
るとともに、従来のＬＳＩのように、ＤＲＡＭから論理
回路までの配線領域を確保する必要がなくなるため、Ｌ
ＳＩの集積度を高めることができる。

【００１４】また、請求項２記載の発明は、請求項１記
載の半導体集積回路装置において、前記論理回路部は、
前記記憶領域に記憶された前記情報の各々に対応して分
割されていることを特徴としている。このような構成の
半導体集積回路装置によれば、論理回路を演算処理の内
容に応じて分割し、その演算処理に使用されるデータが
記憶されたメモリセルに対応するセンスアンプ部に隣接
するように配置することにより、論理回路とＤＲＡＭに
記憶されたデータとの関係を対応付けることができるた
め、配線長を一層短縮することができ、配線遅延時間を
短縮することができる。

【００１５】特に、ＤＲＡＭから読み出したデータを演
算後、再びＤＲＡＭへ書き込むという処理動作を行う場
合には、従来のＬＳＩに比較して配線長を大幅に短縮す
ることができるため、論理動作の高速化を図ることがで
きる。また、請求項３記載の発明は、請求項１又は２記
載の半導体集積回路装置において、前記論理回路部は、
前記記憶部から前記ビット線に伝えられた前記情報の信
号振幅をそのまま使用し、前記所定の論理演算を行うこ
とを特徴としている。

【００１６】このような構成の半導体集積回路装置によ
れば、ビット線上に現れるメモリセルのデータを、セン
スアンプ部による増幅処理を経ることなく、小振幅信号
のまま直接論理回路に入力し、演算処理を行うことがで
きるため、センスアンプ部による増幅処理に伴う処理時
間を削減することができ、高速で読み出し動作を実行す
ることができるＬＳＩを実現することができる。

【００１７】なお、小振幅信号入力により動作する論理
回路としては、後述するように、小振幅信号入力により
動作するＡＮＤ回路、ＸＯＲ回路、ＸＮＯＲ回路等を用
いることができるが、これらの回路を組み合わせて２入
力ＡＮＤ回路、大小比較回路、半加算器等の種々の演算
回路を構成することができる。そして、請求項４記載の
発明は、請求項３記載の半導体集積回路装置において、
前記センスアンプ部は、前記論理回路部により前記情報
を使用して行われた前記所定の論理演算の結果を前記記
憶部に書き込む際に、該演算結果が直接印加されて保持
される情報保持部を有することを特徴としている。

【００１８】このような構成の半導体集積回路装置によ
れば、センスアンプ部に論理演算の結果を保持する情報
保持部を有しているため、再びこの演算結果を使用して
演算処理を実行する場合に、メモリセルに記憶された情
報を読み出すことなく、情報保持部に保持された情報を
そのまま出力することができ、高速で読み出し動作を実
行することができるとともに、センスアンプ部のラッチ
を情報保持部として利用することができるため、新たな
レジスタを設けるための領域を必要とせず、ＬＳＩの集
積度の向上を図ることができる。

【００１９】

【発明の実施の形態】まず、本発明に係る半導体集積回
路装置の基本構成について、図１を参照して説明する。
図１に示すように、ＬＳＩは、ＤＲＡＭ１０ａ、１０ｂ
と論理領域２０が同一のチップ上、或いは、プリント基
板上等に混在して形成され、ＤＲＡＭ１０ａを構成する
メモリセルアレイＡに付属するセンスアンプＡの近傍に
隣接するように論理ブロックＡが配置される。また、同
様に、ＤＲＡＭ１０ｂを構成するセルアレイＢに付属す
るセンスアンプＢの近傍に隣接するように論理ブロック
Ｂが配置される。ここでは、論理ブロックＡ及びＢが隣
接して配置され、これらにより論理領域２０が形成され
ている。

【００２０】すなわち、従来技術として図２２に示した
ようなＤＲＡＭ１０において、メモリセルアレイＡ及び
センスアンプＡからなるＤＲＡＭ領域とメモリセルアレ
イＢ及びセンスアンプＢからなるＤＲＡＭ領域とのセン
スアンプＡ、Ｂ間に論理ブロック２０´を配置した構成
を有している。ここで、論理領域２０の論理ブロック
Ａ、Ｂは、各演算領域を各ＤＲＡＭ領域に対応させて各
々個別にセンスアンプＡ、Ｂの近傍に配置している。具
体的には、論理ブロックＡは、メモリセルアレイＡに記
憶されたデータを使用して所定の演算処理を行う論理回
路を有し、論理ブロックＢは、メモリセルアレイＢに記
憶されたデータを使用して所定の演算処理を行う論理回
路を有するように構成されている。

【００２１】なお、図１においては、図２２に示した構
成に対応させるために、メモリセルアレイＡ及びセンス
アンプＡからなるＤＲＡＭ１０ａとメモリセルアレイＢ
及びセンスアンプＢからなるＤＲＡＭ１０ｂとの間に論
理ブロックＡ、Ｂを配置する構成を示したが、本発明は
これに限定されるものではなく、メモリセルアレイＡ及
びセンスアンプＡからなるＤＲＡＭ１０ａのセンスアン
プＡの近傍に隣接するように論理ブロックＡのみを配置
した構成であってもよい。

【００２２】図１に示した配置で構成されたＬＳＩにお
ける動作について、図２の要部構成図を参照して説明す
る。図２は、図１に示したメモリセルアレイＡ及びセン
スアンプＡからなるＤＲＡＭ１０ａと、センスアンプＡ
の近傍に隣接して配置される論理ブロックＡのみを示し
たものである。図２において、メモリセルアレイＡは、
マトリクス状に配列された複数のメモリセルにより構成
されている。ここではメモリセル１１ａのみを示す。メ
モリセル１１ａは、単一のＭＯＳトランジスタと容量か
ら構成される１トランジスタメモリセルであって、デー
タの読込み、書込み時に活性化されるワード線ＷＬと、
一対のビット線ＢＬ、ＢＬＸに接続されている。ビット
線ＢＬ、ＢＬＸは、メモリセルアレイＡに付属するセン
スアンプＡのセンスアンプ部１２ａに接続され、また、
センスアンプ部１２ａからデータを出力する配線３１
ａ、３１ａｘは、センスアンプＡに隣接して配置されて
いる論理ブロックＡの所定の演算領域に接続されてい
る。

【００２３】このようなＬＳＩにおいて、図示を省略し
たＣＰＵから論理ブロックＡの演算処理の実行が命令さ
れると、当該演算処理に使用されるデータが記憶された
メモリセルアレイＡのメモリセル１１ａがアクセスさ
れ、保持されているデータがビット線ＢＬ、ＢＬＸを介
して読み出される。メモリセル１１ａに保持されている
データは、極めて小さな電圧レベルの差で記憶されてい
るので、センスアンプ部１２ａは、ビット線ＢＬ、ＢＬ
Ｘに現れた電圧レベル差を、論理ブロックＡでの演算処
理に使用することができる電圧レベル、例えば、ＣＭＯ
Ｓレベルに増幅する。センスアンプ部１２ａから出力さ
れるデータは、配線３１ａ、３１ａｘを介して隣接して
配置された論理ブロックＡに入力される。

【００２４】このように、センスアンプＡから出力され
るデータは、極短い配線３１ａ、３１ａｘを介して論理
ブロックＡに伝達される、すなわち、従来技術として図
２２に示したようなセンスアンプＤから論理ブロック２
０´までの配線３０の引き回し（配線経路）を必要とせ
ず、極短い配線３１ａ、３１ａｘでデータの伝達を行う
ことができるため、配線長に起因する遅延時間を短縮す
ることができ、処理速度の向上を図ることができる。ま
た、センスアンプＡの出力が論理ブロックＡの所定の演
算領域に直接入力されるため、配線の引き回しに伴う配
線領域を削減することができ、集積密度の向上を図るこ
とができる。

【００２５】なお、図２においては、メモリセルアレイ
Ａ、センスアンプＡ及び論理ブロックＡの相互が、便宜
的に間隙を有して隣接するように示したが、実際のＬＳ
Ｉにおいては、メモリセルアレイＡとセンスアンプＡと
は一体的に形成される。また、ＤＲＡＭ１０ａと論理ブ
ロックＡについても一体的に構成されるものであっても
よい。

【００２６】次に、上述した基本構成を応用した第１の
実施例について、図３を参照して説明する。図３は、メ
モリセルアレイ及びセンスアンプに対する論理ブロック
の分割、配置の例を示す概念図である。図３において、
論理ブロック２１を構成する各論理ブロック部２１ａ、
２１ｂ、・・・は、メモリセルアレイ１１に記憶された
１ビットデータを使用して所定の演算処理を実行する論
理回路を有するものであって、１ビット分のメモリセル
アレイ１１に付属して設けられたセンスアンプ１２の形
成ピッチに対応して分割形成されて、隣接配置されてい
る。そのため、メモリセルアレイ１１、センスアンプ１
２及び論理ブロック２１は直列的に配置されるように形
成される。

【００２７】また、別の論理ブロック部２１ｍは、メモ
リセルアレイ１１に記憶された２ビットのデータを使用
して所定の演算処理を実行する論理回路を有するもので
あって、２ビット分のメモリセルアレイ１１に付属して
設けられたセンスアンプ１２の形成ピッチに対応して分
割形成されて、隣接配置されている。このように、演算
処理で使用するデータが記憶されているメモリセルアレ
イ１１の領域に対応して論理ブロック２１を分割して配
置することにより、センスアンプ１２を介して読み出さ
れたデータをより短い配線３１ａ、３１ａｘ、・・・、
３１ｍｘ、３１ｍ、３１ｎｘ、３１ｎで所定の論理ブロ
ック部２１ａ、・・・、２１ｍ、２１ｎに伝達すること
ができるため、配線遅延を一層抑制して論理動作を高速
化することができる。

【００２８】そのため、このような構成によれば、例え
ば、２４ビットのデータを比較処理する、いわゆるＺバ
ッファ処理や、８ビット或いは３２ビットのデータを乗
算、加算処理する、いわゆるαブレンド処理といった画
像処理を実行する論理ブロックにも良好に適用すること
ができ、高速で画像処理を行うことができるＬＳＩを提
供することができる。

【００２９】ところで、一般に、論理ブロックで実行さ
れる演算処理は、上述したように、メモリセルアレイ
（ＤＲＡＭ）に記憶されたデータのみを用いる場合の他
に、メモリセルアレイ外部からのデータを用いる場合も
ある。この場合には、メモリセルアレイ外部からの所定
のデータを論理ブロックまで伝達する処理と、メモリセ
ルアレイ内部の所定のデータをセンスアンプを介して読
み出す処理とは、別個の処理として制御されるため、こ
れら双方の処理を並列的に実行することができ、高速で
演算処理を行うことができるＬＳＩを提供することがで
きる。

【００３０】次に、本発明に係る半導体集積回路装置の
第２の実施例について、図４を参照して説明する。図４
において、ＬＳＩは、メモリセルがマトリクス状に配列
されたメモリセルアレイＡと、メモリセルに保持された
データを読み出すセンスアンプＡと、センスアンプＡに
より読み出されたデータを使用して所定の演算処理を実
行する論理ブロックＸとを有している。

【００３１】ここで、メモリセルアレイＡのメモリセル
１１ａに接続される一対のビット線ＢＬ、ＢＬＸは、セ
ンスアンプ部１２ａに接続されることなく、センスアン
プＡの領域を貫通し、配線３２ａ、３２ａｘを介して直
接論理ブロックＸに接続される。詳しくは後述する。一
方、論理ブロックＸは、メモリセルアレイＡに記憶され
たデータを使用して所定の演算処理を実行する論理回路
を有するものであって、メモリセルアレイＡに付属して
設けられたセンスアンプＡに隣接して配置されている。
また、この論理ブロックＸは、上述した実施例において
示したようなＣＭＯＳレベルのデータを使用して演算処
理を行うものではなく、後述する小振幅信号を入力とし
て動作する論理回路を有し、メモリセル１１ａからビッ
ト線ＢＬ、ＢＬＸに現れた極めて小さな電圧レベル差
（小振幅）のデータにより、所定の演算処理を実行す
る。

【００３２】このように、メモリセルアレイＡの所定の
アドレスのメモリセル１１ａに保持されたデータを読み
出す際に、ビット線ＢＬ、ＢＬＸに現れたデータを、セ
ンスアンプ部１２ａにより増幅することなく、小振幅信
号のまま、センスアンプＡに隣接して配置された論理ブ
ロックＸに短い配線３２ａ、３２ａｘを介して入力する
ことができるため、センスアンプＡにおける読み出しデ
ータの増幅処理を行う必要がなく、かつ、配線遅延を削
減することができるので、メモリセルアレイＡからのデ
ータの読み出し動作速度を向上させることができる。

【００３３】この場合、論理ブロックＸに入力される読
み出しデータは、小振幅信号であるため、データを伝達
する配線の容量等の影響を受けて、信号振幅の減衰が著
しいが、ＤＲＡＭ１０ａと論理ブロックＸとは隣接して
配置されているため、データは短い配線３２ａ、３２ａ
ｘを経由するだけで済み、データの信号振幅の減衰を論
理ブロックＸの演算処理に支障のない程度に抑制して、
良好に伝達することができる。

【００３４】次に、本実施例に適用されるセンスアンプ
部の回路構成について、図５を参照して説明する。図５
において、センスアンプ部１２ａは、メモリセル１１ａ
に保持されているデータが現れるビット線ＢＬ、ＢＬＸ
間に接続されたインバータの帰還閉回路からなるラッチ
部Ｌａと、ラッチ部Ｌａへのデータの入出力を制御する
ＭＯＳトランジスタＱ１、Ｑ１Ｘ及びＱ２、Ｑ２Ｘとを
具備する周知の構成を有している。また、ビット線Ｂ
Ｌ、ＢＬＸの端部には、センスアンプ部１２ａで読み出
されたデータを周知の増幅手順により所定の信号レベル
に増幅した後、出力する出力端子ＤＯ、ＤＯＸが接続さ
れている。さらに、ビット線ＢＬ、ＢＬＸには、センス
アンプ部１２ａへの入力の手前に設けられた接点Ｎ１、
Ｎ１Ｘを介して論理ブロックＸに接続される配線３２
ａ、３２ａｘが各々設けられている。

【００３５】このような構成のセンスアンプ部１２ａに
おいて、メモリセル１１ａに保持されたデータを読み出
す場合、ビット線ＢＬ、ＢＬＸに現れたデータは接点Ｎ
１、Ｎ１Ｘ及び配線３２ａ、３２ａｘを介して小振幅信
号で動作する論理ブロックＸに入力される。すなわち、
ビット線ＢＬ、ＢＬＸに現れたデータは、センスアンプ
部１２ａによる増幅処理を受けることなく、隣接して配
置された論理ブロックＸに直接出力される。

【００３６】そのため、ビット線ＢＬ、ＢＬＸに現れた
データの信号振幅の減衰を抑制することができるととも
に、従来構成において説明したような読み出しデータの
増幅処理に要する時間が削減でき、高速かつ良好な読み
出し処理を実行することができる。なお、図４に示した
ＬＳＩにおいては、ビット線ＢＬ、ＢＬＸに現れたデー
タを論理ブロックＸに直接出力する構成のみを示した
が、本実施例はこれに限定するものではなく、センスア
ンプ部１２ａにより増幅されたデータを、論理ブロック
Ｘ内に設けられたＣＭＯＳレベルの信号を入力とする所
定の演算領域供給する構成と併用するものであってもよ
い。

【００３７】次に、本実施例に適用される小振幅信号を
入力とする論理回路について、図６〜図１６を参照して
説明する。図６は、小振幅信号を入力とする２入力ＡＮ
Ｄ回路を示す回路図、図７は、その真理値表、図８は、
そのタイミングチャートである。図６において、２入力
ＡＮＤ論理の出力を決定するＭＯＳトランジスタＱ１
１、Ｑ１１Ｘのゲートには、メモリセルアレイから読み
出し、配線３２ａ、３２ａｘを介して入力された小振幅
のデータＡ、ＡＸが印加される。データＡ、ＡＸの信号
振幅は、極めて小さい電圧レベルの差ΔＶであって、こ
の差ΔＶによって、ＭＯＳトランジスタＱ１１、Ｑ１１
ＸのＯＮ／ＯＦＦ動作が制御され、出力ＯＵＴの論理が
決定される。

【００３８】具体的には、図７及び図８に示すように、
２入力ＡＮＤ回路の動作を制御する信号Ｂ、Enableのい
ずれかがＬレベルのとき、データＡ、ＡＸの電圧レベル
に関わらず、出力ＯＵＴはＬレベル（”０”）となる。
そして、信号Ｂ、Enableの双方がＨレベルのとき、出力
ＯＵＴはデータＡ、ＡＸの電圧レベルに基づいて、変化
する。

【００３９】すなわち、データＡがＨレベルに相当する
Ｖdd、データＡＸがＬレベルに相当するＶdd−ΔＶのと
き、ＭＯＳトランジスタＱ１１がＯＮ状態となって、出
力ＯＵＴ側の接点Ｎ１１はＬレベルとなり、インバータ
ＩＮＶにより信号が反転されて出力ＯＵＴに論理”１”
が現れる。一方、データＡがＬレベルに相当するＶdd−
ΔＶ、データＡＸがＨレベルに相当するＶddのとき、Ｍ
ＯＳトランジスタＱ１１ＸがＯＮ状態となって、出力Ｏ
ＵＴ側の接点Ｎ１１はＨレベルとなり、インバータＩＮ
Ｖにより信号が反転されて出力ＯＵＴに論理”０”が現
れる。

【００４０】このようにして、メモリセルアレイからセ
ンスアンプによる信号増幅処理を受けることなく、極め
て小さい信号振幅のまま入力されたビット線ＢＬ、ＢＬ
ＸのデータＡ、ＡＸにより、２入力ＡＮＤ論理が実行さ
れ、所定の電圧レベルを有する論理出力が得られる。図
９は、小振幅信号を入力とする１ビット大小比較回路を
示す論理回路図、図１０は、１ビット大小比較回路に用
いられるＸＯＲ／ＸＮＯＲ回路図、１１は、１ビット大
小比較回路の真理値表、図１２は、そのタイミングチャ
ートである。

【００４１】図９において、大小比較の一方の対象とな
る１ビットデータＡ、ＡＸは、上述した小振幅信号を入
力とするＡＮＤ回路（以下、単にＡＮＤ回路という）、
及び、後述する小振幅を入力とするＸＯＲ／ＸＮＯＲ回
路（以下、単にＸＯＲ／ＸＮＯＲ回路という）に入力さ
れる。一方、大小比較の他方の対象となる１ビットデー
タＢ、ＢＸは、ＸＯＲ／ＸＮＯＲ回路に入力される。Ｘ
ＯＲ／ＸＮＯＲ回路のＸＮＯＲ論理は、出力ＥＱを決定
し、また、ＮＯＲ論理出力は、ＡＮＤ回路に入力され
て、ＡＮＤ論理が、出力ＧＴを決定する。

【００４２】図９におけるＡＮＤ回路は、図６に示した
２入力のＡＮＤ回路と同等の回路構成を有する。図９に
おけるＸＯＲ／ＸＮＯＲ回路は、図１０に示すように、
ＭＯＳトランジスタＱ２１、Ｑ２１Ｘのゲートには、メ
モリセルアレイから読み出された小振幅のデータＡ、Ａ
Ｘが各々印加される。また、ＭＯＳトランジスタＱ２
２、Ｑ２２Ｘ及びＱ２３、Ｑ２３Ｘのゲートには、通常
の演算処理に使用される、例えばＣＭＯＳレベルの信号
振幅を有するデータＢ、ＢＸが各々印加される。データ
Ａ、ＡＸの信号振幅は、極めて小さい電圧レベルの差Δ
Ｖであって、この差ΔＶによって、ＭＯＳトランジスタ
Ｑ２１、Ｑ２１ＸのＯＮ／ＯＦＦ動作が制御される。

【００４３】このようなＸＯＲ／ＸＮＯＲ回路を用い
た、小振幅信号を入力とする１ビット大小比較回路は、
図１１及び図１２に示すように、２入力ＡＮＤ回路の動
作を制御する信号EnableがＬレベルのとき、データＡ、
ＡＸ、Ｂ、ＢＸの電圧レベルに関わらず、出力ＧＴはＬ
レベル（”０”）となり、出力ＥＱはＨレベル（”
１”）となる。そして、信号EnableがＨレベルのとき、
出力ＧＴ、ＥＱはデータＡ、ＡＸ、Ｂ、ＢＸの電圧レベ
ルに基づいて、変化する。

【００４４】具体的には、データＡがＨレベルに相当す
るＶdd（データＡＸがＬレベルに相当するＶdd−Δ
Ｖ）、データＢがＨレベルのとき、すなわち、データ
Ａ、ＢがともにＨレベルのとき、出力ＧＴはＬレベ
ル（”０”）となり、出力ＥＱはＨレベル（”１”）と
なる。同様に、データＡがＬレベルに相当するＶdd−Δ
Ｖ（データＡＸがＨレベルに相当するＶdd）、データＢ
がＬレベルのとき、すなわち、データＡ、ＢがともにＬ
レベルのとき、出力ＧＴはＬレベル（”０”）となり、
出力ＥＱはＨレベル（”１”）となる。

【００４５】一方、データＡがＨレベル、データＢがＬ
レベルのとき、出力ＧＴはＨレベル（”１”）となり、
出力ＥＱはＬレベル（”０”）となり、また、データＡ
がＬレベル、データＢがＨレベルのとき、出力ＧＴ及び
出力ＥＱはともにＬレベル（”０”）となる。このよう
にして、メモリセルアレイからセンスアンプによる信号
増幅処理を受けることなく、極めて小さい信号振幅のま
ま入力されたビット線ＢＬ、ＢＬＸのデータＡ、ＡＸ
と、所定の信号振幅を有するデータＢ、ＢＸとの１ビッ
ト大小比較処理が実行され、所定の電圧レベルを有する
比較結果が出力される。

【００４６】図１３は、小振幅信号を入力とする４ビッ
ト大小比較回路を示す論理回路図、図１４は、そのタイ
ミングチャートである。図１３（ａ）に示すように、上
述した小振幅信号を入力とする１ビット大小比較回路に
は、メモリセルアレイのビット線ＢＬ、ＢＬＸを介して
伝達されるデータＡ［ｉ］、ＡＸ［ｉ］と、大小比較の
対象となるデータＢ［ｉ］、ＢＸ［ｉ］が各々入力さ
れ、図１１に示した真理値表にしたがって、出力ＧＴ
［ｉ］、ＥＱ［ｉ］が決定される。ここで、変数ｉは、
ｉ＝０〜ｎの整数であって、本実施例では、４ビットの
データの大小比較であるので、ｎ＝３である。

【００４７】このようにして、各ビット毎に大小比較さ
れた論理結果ＧＴ［ｉ］、ＥＱ［ｉ］を入力として、図
１３（ｂ）、（ｃ）に示すような回路構成により、ＧＴ
［ｉ］、ＥＱ［ｉ］相互の大小比較処理が実行される。
図１３（ｂ）、（ｃ）に示した回路構成は、具体的に
は、以下の論理式に基づいている。

【００４８】ＧＴ４＝ＧＴ［０］ or （ＥＱ［０］ and ＧＴ［１］）or （ＥＱ［０］ and ＥＱ［１］ and ＧＴ［２］）or （ＥＱ［０］ and ＥＱ［１］ and ＥＱ［２］ and ＧＴ［３］）・・（１）ＥＱ４＝ＥＱ［０］ and ＥＱ［１］ and ＥＱ［２］ and ＥＱ［３］・・（２）具体的な回路動作は、図１４に示すように、クロックＣ
ＬＫ及び駆動信号Enableが、ともにＬレベルのとき、４
ビット大小比較回路は「ｓｔａｎｄ−ｂｙ状態」にあっ
て、図１３（ｂ）のダイナミックノード、すなわち、接
点ＮがＨレベルにプリチャージされているため、入力信
号となる１ビット大小比較処理の論理結果ＧＴ［ｉ］、
ＥＱ［ｉ］に関わらず、出力論理ＧＴ４はＬレベル（”
０”）となる。

【００４９】次いで、クロックＣＬＫ及び駆動信号Enab
leが、ともにＨレベルとなると、４ビット大小比較回路
は「ｅｓｔｉｍａｔｅ状態」となり、上述した論理式
（１）、（２）にしたがって、大小比較処理が実行さ
れ、入力データＡ［ｉ］が比較対象データＢ［ｉ］と比
較して大きいとき、出力論理ＧＴ４はＨレベル（”
１”）となる。

【００５０】このようにして、メモリセルアレイからセ
ンスアンプによる信号増幅処理を受けることなく、極め
て小さい信号振幅のまま入力された４ビットのデータＡ
［ｉ］、ＡＸ［ｉ］と、所定の信号振幅を有する４ビッ
トのデータＢ［ｉ］、ＢＸ［ｉ］との大小比較処理が実
行される。図１５は、小振幅信号を入力とする１ビット
半加算器を示す論理回路図、図１６は、そのタイミング
チャートである。

【００５１】図１５において、１ビットデータＡ、ＡＸ
は、上述したＡＮＤ回路、及び、ＸＯＲ回路に入力され
る。一方、加算対象となる１ビットデータＢ、ＢＸは、
ＸＯＲ回路に入力される。ＡＮＤ回路の論理出力がCarr
y出力となり、ＸＯＲ回路の論理出力がＳＵＭ出力とな
る。このような小振幅信号を入力とする１ビット半加算
器は、図１６に示すように、１ビット半加算器の動作を
制御する信号EnableがＬレベルのとき、データＡ、Ａ
Ｘ、Ｂ、ＢＸの電圧レベルに関わらず、Carry出力はＬ
レベル（”０”）となり、ＳＵＭ出力はＨレベル（”
１”）となる。そして、信号EnableがＨレベルのとき、
Carry出力、ＳＵＭ出力はデータＡ、ＡＸ、Ｂ、ＢＸの
電圧レベルに基づいて、変化する。

【００５２】具体的には、データＡがＨレベルに相当す
るＶdd（データＡＸがＬレベルに相当するＶdd−Δ
Ｖ）、データＢがＨレベルのとき、すなわち、データ
Ａ、ＢがともにＨレベルのとき、Carry出力はＨレベル
（”１”）となり、ＳＵＭ出力はＬレベル（”０”）と
なる。一方、データＡがＨレベル、データＢがＬレベル
のとき、及び、データＡがＬレベル、データＢがＨレベ
ルのとき、Carry出力はＬレベル（”０”）となり、Ｓ
ＵＭ出力はＨレベル（”１”）となる。

【００５３】また、データＡ、ＢがともにＬレベルのと
き、Carry出力及びＳＵＭ出力はともにＬレベル（”
０”）となる。このようにして、メモリセルアレイから
センスアンプによる信号増幅処理を受けることなく、極
めて小さい信号振幅のまま入力されたビット線ＢＬ、Ｂ
ＬＸのデータＡ、ＡＸと、所定の信号振幅を有するデー
タＢ、ＢＸとの１ビット半加算論理が実行される。

【００５４】次に、本発明に係る半導体集積回路装置の
第３実施例について、図１７を参照して説明する。本実
施例のＬＳＩに適用される、センスアンプ部は、図１７
に示すように、メモリセル１１ａに接続されたビット線
ＢＬ、ＢＬＸ間に設けられたラッチ部Ｌａと、ラッチ部
Ｌａへのデータの入出力動作を信号φ１、φ２により制
御するＭＯＳトランジスタＱ１、Ｑ１Ｘ及びＱ２、Ｑ２
Ｘとを具備する周知の構成を有している。また、ビット
線ＢＬ、ＢＬＸの端部には、センスアンプ部１２ａで読
み出されたデータを周知の増幅手順により所定の信号レ
ベルに増幅した後、出力する出力端子ＤＯ、ＤＯＸが接
続されている。さらに、ビット線ＢＬ、ＢＬＸには、セ
ンスアンプ部１２ａへの入力の手前に設けられた接点Ｎ
１、Ｎ１Ｘを介して、ビット線ＢＬ、ＢＬＸに現れたデ
ータが小振幅信号を入力とする論理ブロックに出力され
る（ＢＬＯ、ＢＬＯＸ）。一方、ラッチ部Ｌａには、小
振幅信号を入力とする論理ブロックにより演算処理され
た結果（論理出力）ＬＯ、ＬＯＸが、接点Ｎ２、Ｎ２Ｘ
を介して直接入力される。このラッチ部Ｌａへのデータ
の論理出力ＬＯ、ＬＯＸの入力は、信号φ３により動作
するＭＯＳトランジスタＱ３１、Ｑ３１Ｘにより制御さ
れる。

【００５５】このようなセンスアンプ部１２ａの具体的
な回路構成は、図１８に示すように、ラッチ部Ｌａを構
成するＭＯＳトランジスタＱ３３、Ｑ３４から構成され
るインバータと、ＭＯＳトランジスタＱ３５、Ｑ３６か
ら構成されるインバータの各々の入出力が互いに接続さ
れた帰還閉回路を構成し、論理ブロックからの出力Ｌ
Ｏ、ＬＯＸは接点Ｎ２、Ｎ２Ｘを介してラッチ部に入力
される。

【００５６】次いで、本実施例のＬＳＩの動作を説明す
ると、センスアンプに隣接して配置された小振幅信号を
入力とする論理回路へのメモリセル１１ａのデータの出
力動作は、上述した第２の実施例と同等であるので説明
を省略する。センスアンプ部１２ａ（ラッチ部Ｌａ）
は、初期状態においては、図１８に示すように、その動
作を制御する信号ＳＥＰがＨレベル（信号ＳＥＮがＬレ
ベル）にあって、ラッチ部Ｌａが接続されるビット線Ｂ
Ｌ、ＢＬＸは電気的に接続されて、共通の中間電位を示
している。

【００５７】そして、信号ＳＥＰがＬレベル（信号ＳＥ
ＮがＨレベル）になると、センスアンプ１２ａは書込み
状態となり、ＭＯＳトランジスタＱ３１、Ｑ３１Ｘを介
して接点Ｎ２、Ｎ２Ｘに印加される論理ブロックからの
論理出力ＬＯ、ＬＯＸが、ラッチ部Ｌａに保持される。
信号φ３をＬレベルとすることにより、論理ブロックか
らの論理出力の印加が遮断される。

【００５８】さらに、信号φ１をＨレベルとすることに
より、センスアンプ１２ａは読み出し状態となって、ラ
ッチ部Ｌａに保持された論理出力ＬＯ、ＬＯＸが、出力
端子ＤＯ、ＤＯＸに出力される。なお、ラッチ部Ｌａに
保持された論理出力ＬＯ、ＬＯＸは、信号φ２を制御
し、周知の書込み動作を実行することにより、所定のア
ドレスのメモリセルに書込み、保持される。

【００５９】このようにして、論理ブロックにより演算
処理された論理出力ＬＯ、ＬＯＸは、センスアンプのラ
ッチ部Ｌａに直接入力されて保持され、その論理出力Ｌ
Ｏ、ＬＯＸが演算処理等で再び必要となったときには、
メモリセルからデータを読み出す処理を行うのではな
く、ラッチ部Ｌａに保持されているデータを出力する処
理を行う。すなわち、センスアンプのラッチ部Ｌａをテ
ンポラリレジスタとして機能させている。

【００６０】そのため、メモリセルをアクセスするため
の読み出し動作を簡略化することができるとともに、読
み出し動作に要する時間を削減することができ、ＤＲＡ
Ｍと論理ブロックとの間で演算結果を繰り返し使用する
演算処理等において、処理速度の向上を図ることができ
る。また、一般に、演算結果を繰り返し使用する演算処
理等においては、演算結果を一時保持するテンポラリレ
ジスタを別構成として設けることが行われているが、本
実施例によれば、論理ブロックからの論理結果を伝達す
る配線と、論理結果をセンスアンプに印加する動作を制
御するＭＯＳトランジスタ及びその制御信号線を設ける
だけでよく、テンポラリレジスタを設置する領域を削減
して集積度の向上を図ることができる。

【００６１】次に、本実施例のセンスアンプの他の回路
構成について、図２０、図２１を参照して説明する。図
２０において、ラッチ部ＬＢのインバータを構成するＭ
ＯＳトランジスタＱ３３、Ｑ３４及びＱ３５、Ｑ３６に
ＭＯＳトランジスタＱ４３、Ｑ４３Ｘが各々直列に接続
され、ＭＯＳトランジスタＱ４３、Ｑ４３Ｘは、信号φ
２、φ３によってＯＮ／ＯＦＦ状態が制御される。信号
φ２は、その反転信号がＭＯＳトランジスタＱ４１、Ｑ
４１Ｘに印加され、信号φ３は、ＭＯＳトランジスタＱ
４２、Ｑ４２Ｘに印加される。信号φ２はメモリセルか
らビット線ＢＬ、ＢＬＸを介して保持されているデータ
を読み出す動作を制御し、信号φ３は論理ブロックから
の論理出力をセンスアンプに直接入力する動作を制御す
る。ＭＯＳトランジスタＱ４１、Ｑ４２及びＱ４１Ｘ、
Ｑ４２Ｘは各々直列に接続され、相互ＭＯＳトランジス
タの中間接点がＭＯＳトランジスタＱ４３、Ｑ４３Ｘに
印加される。

【００６２】このような回路構成のセンスアンプにおい
て、信号φ２がＬレベル、信号φ３がＨレベルになる
と、センスアンプは書込み状態となり、ＭＯＳトランジ
スタＱ４３、Ｑ４３Ｘには、論理ブロックの論理出力Ｌ
Ｏ、ＬＯＸが印加され、いずれか一方がＯＮ状態とな
り、他方がＯＦＦ状態となり、論理出力に応じた論理デ
ータがインバータの帰還閉回路に保持される。信号φ３
をＬレベルとすることにより、論理ブロックからの論理
出力の印加が遮断される。

【００６３】そして、信号φ２をＨレベルにすると、セ
ンスアンプ１２ａはメモリセルへの書込み状態となっ
て、ビット線ＢＬ、ＢＬＸを介してラッチ部Ｌｂに保持
された論理データが所定のアドレスのメモリセルに書き
込まれる。また、信号φ１をＨレベルにすると、センス
アンプは読み出し状態となって、ラッチ部Ｌｂに保持さ
れた論理データが出力端子ＤＯ、ＤＯＸに出力される。

【００６４】図２１に示したセンスアンプは、ラッチ部
Ｌｃの回路構成が、上述したインバータによる帰還閉回
路ではなく、ＭＯＳトランジスタＱ５１、Ｑ５２をクロ
スカップルした構成を有している。このような回路構成
による動作は、上述したセンスアンプ（図２０）と同等
である。

【００６５】

【発明の効果】以上説明したように、請求項１記載の発
明によれば、センスアンプ部の近傍に論理回路が配置さ
れているため、センスアンプ部から論理回路までの配線
長を短縮することができ、配線遅延時間を短縮すること
ができるとともに、従来のＬＳＩのように、ＤＲＡＭか
ら論理回路までの配線領域を確保する必要がなくなるた
め、ＬＳＩの集積度を高めることができる。

【００６６】また、請求項２記載の発明によれば、論理
回路を演算処理の内容に応じて分割し、その演算処理に
使用されるデータが記憶されたメモリセルに対応するセ
ンスアンプ部に隣接するように配置することにより、論
理回路とＤＲＡＭに記憶されたデータとの関係を対応付
けることができるため、配線長を一層短縮することがで
き、配線遅延時間を短縮することができる。

【００６７】特に、ＤＲＡＭから読み出したデータを演
算後、再びＤＲＡＭへ書き込むという処理動作を行う場
合には、従来のＬＳＩに比較して配線長を大幅に短縮す
ることができるため、論理動作の高速化を図ることがで
きる。また、請求項３記載の発明によれば、ビット線上
に現れるメモリセルのデータを、センスアンプ部による
増幅処理を経ることなく、小振幅信号のまま直接論理回
路に入力し、演算処理を行うことができるため、センス
アンプ部による増幅処理に伴う処理時間を削減すること
ができ、高速で読み出し動作を実行することができるＬ
ＳＩを実現することができる。

【００６８】そして、請求項４記載の発明によれば、セ
ンスアンプ部に論理演算の結果を保持する情報保持部を
有しているため、再びこの演算結果を使用して演算処理
を実行する場合に、メモリセルに記憶された情報を読み
出すことなく、情報保持部に保持された情報をそのまま
出力することができ、高速で読み出し動作を実行するこ
とができるとともに、センスアンプ部のラッチを情報保
持部として利用することができるため、新たなレジスタ
を設けるための領域を必要とせず、ＬＳＩの集積度の向
上を図ることができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路装置の基本構成を
示す概略図である。

【図２】本発明に係る半導体集積回路装置の要部を示す
図である。

【図３】本発明の第１の実施例を示す概略構成図であ
る。

【図４】本発明の第２の実施例を示す概略構成図であ
る。

【図５】本発明の第２の実施例に適用されるセンスアン
プ部の回路図である。

【図６】小振幅信号を入力とする２入力ＡＮＤ回路を示
す回路図である。

【図７】２入力ＡＮＤ回路の真理値表である。

【図８】２入力ＡＮＤ回路のタイミングチャートであ
る。

【図９】小振幅信号を入力とする１ビット大小比較回路
を示す論理回路図である。

【図１０】小振幅信号を入力とするＸＯＲ／ＸＮＯＲ回
路を示す回路図である。

【図１１】１ビット大小比較回路の真理値表である。

【図１２】１ビット大小比較回路のタイミングチャート
である。

【図１３】小振幅信号を入力とする４ビット大小比較回
路を示す論理回路図である。

【図１４】４ビット大小比較回路のタイミングチャート
である。

【図１５】小振幅信号を入力とする１ビット半加算器を
示す論理回路図である。

【図１６】１ビット半加算器のタイミングチャートであ
る。

【図１７】本発明の第３の実施例を示す回路図である。

【図１８】本発明の第３の実施例のセンスアンプ（その
１）を示す回路図である。

【図１９】本発明の第３の実施例のタイミングチャート
である。

【図２０】第３の実施例に適用されるセンスアンプ（そ
の２）を示す回路図である。

【図２１】第３の実施例に適用されるセンスアンプ（そ
の３）を示す回路図である。

【図２２】ＬＳＩ上のＤＲＡＭと論理ブロックの関係を
示す概略構成図である。

【符号の説明】

１０、１０ａ、１０ｂＤＲＡＭ１１メモリセルアレイ１１ａ、１１ｄメモリセル１２センスアンプ１２ａ、１２ｄセンスアンプ部２０、２０´、２１論理ブロック２１ａ〜２１ｍ論理ブロック部３１ａ〜３１ｎ、３１ａｘ〜３１ｎｘ、３２ａ〜３２ａ
ｘ配線

Claims

【特許請求の範囲】

【請求項１】所定の情報が記憶された記憶部をマトリク
ス状に配列した記憶領域と、該記憶部に記憶された前記
情報をビット線を介して読み出し、判定するセンスアン
プ部と、該センスアンプ部により読み出された前記情報
を使用し、所定の論理演算を行う論理回路部と、を有す
る半導体集積回路装置において、前記論理回路部は、前記論理演算で使用する前記情報が
記憶された前記記憶部に対応する前記センスアンプ部の
近傍に配置されていることを特徴とする半導体集積回路
装置。
【請求項２】前記論理回路部は、前記記憶領域に記憶さ
れた前記情報の各々に対応して分割されていることを特
徴とする請求項１記載の半導体集積回路装置。
【請求項３】前記論理回路部は、前記記憶部から前記ビ
ット線に伝えられた前記情報の信号振幅をそのまま使用
し、前記所定の論理演算を行うことを特徴とする請求項
１又は２記載の半導体集積回路装置。
【請求項４】前記センスアンプ部は、前記論理回路部に
より前記情報を使用して行われた前記所定の論理演算の
結果を前記記憶部に書き込む際に、該演算結果が直接印
加されて保持される情報保持部を有することを特徴とす
る請求項３記載の半導体集積回路装置。