JPH08203274A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】半導体メモリのページアクセスモードにおいて
センスアンプを常に活性化しておく必要をなくし、セン
スアンプでの消費電流を抑制する。 【構成】ページアクセスモードを有する半導体メモリに
おいて、ロウアドレス入力Ａ2 〜Ａn により選択された
複数のメモリセル１０からの読み出しデータを検出する
複数のセンスアンプ１３と、複数のセンスアンプからの
データをラッチするための複数のラッチ回路１５と、複
数のラッチ回路に対応したページアドレス入力Ａ0 〜Ａ
1 によりラッチデータを読み出すデコード回路１６、１
７と、Ａ2〜Ａn 入力の変化時にパルス信号Ｓ１を、Ａ0
〜Ａ1 入力の変化時にパルス信号Ｓ２を発生する回路
２０と、信号Ｓ１の活性状態検知時にセンスアンプを一
定期間以内活性化し、信号Ｓ２の活性状態検知時にセン
スアンプを非活性状態に制御する回路３０ａとを具備す
ることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にＳＲＡＭ（スタティック型ランダムアクセスメ
モリ）、ＲＯＭ（読み出し専用メモリ）などのうちペー
ジアクセスモードを有する半導体記憶装置におけるペー
ジモード読み出し制御・センスアンプ制御回路に関す
る。

【０００２】

【従来の技術】半導体記憶装置には、特定アドレスの高
速アクセスが可能なページアクセスモードを有するもの
がある。このページアクセスモードの読み出し動作で
は、メモリセルアレイの複数個のデータを並行にセンス
アンプまで読み出した状態でページモード用カラムアド
レスを変化させることにより、前記複数カラムのデータ
を高速で切り換えて出力する。従って、ページアクセス
モードは、ランダムアクセス上の制約が生じるが、高速
の読み出し動作を実現でき、データをシリアルに読み出
すような使い方をする場合には非常に有効である。

【０００３】図１０は、ページアクセスモードを有する
ＳＲＡＭの一部として、例えば４ビット・ページモード
を有する場合の従来の読み出し回路を示している。この
ＳＲＡＭにおいて、１０はそれぞれメモリセル、１１は
メモリセルアレイ、１２はロウアドレスＡ2 〜Ａn に応
じて上記メモリセルアレイ１１から複数のメモリセルの
データを読み出すようにメモリセルを選択するロウデコ
ーダ、１３はそれぞれ選択された複数のメモリセルから
ビット線対ＢＬｉ、／ＢＬｉのそれぞれおよび各カラム
選択回路１４を経て入／出力線対Ｉ／Ｏｉ、／（Ｉ／Ｏ
ｉ）に読み出されたデータをセンスするセンスアンプ、
１６はそれぞれ上記センスアンプ１３からデータ線対Ｄ
Ｌｉ、／ＤＬｉに出力されたデータを選択するページ選
択回路、１７はページモード用アドレスＡ0 〜Ａ1 に応
じて上記ページ選択回路１６を選択するページデコー
ダ、１８は前記ページ選択回路１６からデータバス線Ｂ
ＵＳ、／ＢＵＳに出力されたデータを出力端子１９に出
力する出力バッファである。

【０００４】次に、上記ＳＲＡＭにおける読み出し動作
を説明する。通常アクセスモードでの読み出しに際して
は、アドレス信号Ａ0 〜Ａn を設定し、そのロウアドレ
ス（ノーマルアドレス）Ａ2 〜Ａn により選択した４ビ
ットのデータを並行にセンスアンプ１３まで読み出し、
このうちの１ビットのデータをアドレス信号のうちのＡ
0 〜Ａ1 に応じて選択して出力する。

【０００５】ページアクセスモードでの読み出しに際し
ては、まず、アドレス信号Ａ0 〜Ａn を設定し、このア
ドレス信号の遷移を受けてロウアドレスＡ2 〜Ａn に応
じて４ビットのデータ（ページデータ）を選択して並行
にセンスアンプ１３まで読み出し、このうちの１ビット
のデータをページモード用アドレスＡ0 〜Ａ1 に応じて
選択して出力する。

【０００６】次に、ページモード用アドレス信号Ａ0 〜
Ａ1 を変化（遷移）させて残りの３ビットのデータを順
次選択して出力バッファ１８を介して出力端子１９に順
次出力することにより、高速読み出しが可能になる。

【０００７】さらに、連続的にページデータの読み出し
を行う際には、ロウアドレスＡ2 〜Ａn の内容を変化さ
せて新しい４ビットのデータを選択して並行にセンスア
ンプ１３まで読み出し、このうちの１ビットのデータを
ページモード用アドレスＡ0〜Ａ1 に応じて選択して出
力する。そして、ページモード用アドレスＡ0 〜Ａ1を
変化させて残りの３ビットのデータを順次選択して出力
バッファ１８を介して出力端子１９に順次出力する。

【０００８】上記したような従来の読み出し回路におい
ては、ページアクセスモードに際して、センスアンプ１
３を常に活性化しておくことにより読み出しデータを出
力状態にしておく必要があるので、センスアンプでの消
費電流が大きい。

【０００９】このような問題を解決すべく、本願発明者
は特願平６−１９４０１２号により、ページアクセスモ
ードにおいてセンスアンプを常に活性化しておく必要が
なくなり、センスアンプでの消費電流を抑制し得る半導
体記憶装置を提案した。

【００１０】しかし、上記提案に係る半導体記憶装置に
おいても、さらに、ノーマルアドレスが変化した後にペ
ージアドレスが変化するまでセンスアンプを常に活性化
しておくと、ノーマルアドレスが変化してからページア
ドレスが変化するまでのサイクル時間が長い場合にはセ
ンスアンプでの消費電流が大きい。

【００１１】

【発明が解決しようとする課題】上記したように従来の
半導体記憶装置は、ページアクセスモードにおいてセン
スアンプを常に活性化しておく必要があるので、センス
アンプでの消費電流が大きいという問題があった。

【００１２】本発明は上記の問題点を解決すべくなされ
たもので、ページアクセスモードにおいてセンスアンプ
を常に活性化しておく必要がなくなり、かつ、ノーマル
アドレスが変化してからページアドレスが変化するまで
のサイクル時間が長い場合でもノーマルアドレス変化後
にセンスアンプを常に活性化しておく必要がなくなり、
センスアンプでの消費電流を抑制し得る半導体記憶装置
を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルと、このメモリセルがマトリクス状に配
列されたメモリセルアレイと、このメモリセルアレイ中
の複数のメモリセルを選択するための第１のアドレス入
力に基づいて選択された複数のメモリセルから読み出さ
れたデータをそれぞれ検出するための複数のセンスアン
プと、この複数のセンスアンプからのデータをそれぞれ
ラッチするための複数のラッチ回路と、この複数のラッ
チ回路に対応した第２のアドレス入力に基づいて前記複
数のラッチ回路からラッチデータを読み出すためのデコ
ード回路と、前記第１のアドレス入力が変化した時に第
１のパルス信号を発生し、前記第２のアドレス入力が変
化した時に第２のパルス信号を発生するアドレス遷移検
知回路と、上記アドレス遷移検知回路の出力信号のうち
第１のパルス信号が活性化したことを検知した時に前記
センスアンプを一定期間以内活性化するように制御し、
上記アドレス遷移検知回路の出力信号のうち第２のパル
ス信号が活性化したことを検知した時に前記センスアン
プを非活性状態に制御するセンスアンプ制御回路とを具
備することを特徴とする。

【００１４】

【作用】センスアンプ制御回路は、アドレス入力のうち
の第１のアドレス入力のみが変化した時（あるいは第１
のアドレス入力と第２のアドレス入力とが共に変化した
時）にはセンスアンプを一定期間以内活性化する。そし
て、第２のアドレス入力のみが変化した時にはセンスア
ンプが非活性状態になるように制御する。

【００１５】これにより、ページアクセスモードでの読
み出し動作を行う際、第１のアドレス入力に基づいて選
択された複数のメモリセルのデータを検出するためにセ
ンスアンプを活性化し、この検出されたデータがラッチ
回路にラッチされた後はセンスアンプを非活性状態にな
るように制御することが可能になる。

【００１６】従って、この半導体記憶装置によれば、ペ
ージアクセスモードにおいてセンスアンプを常に活性化
しておく必要がなくなり、センスアンプでの消費電流を
抑制（従来例よりも削減）することができ、かつ、通常
アクセスモードにおけるセンスアンプの活性化期間を短
くすることができるので、センスアンプの消費電流をさ
らに抑制することができる。

【００１７】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るページア
クセスモードを有するＳＲＡＭの一部として、例えば４
ビット・ページモードを有する場合の読み出し回路を示
している。

【００１８】このＳＲＡＭにおいて、１０はそれぞれメ
モリセル、１１はメモリセルがマトリクス状に配列され
たメモリセルアレイ、１２はメモリセルアレイ中の複数
のメモリセルを選択するためのロウアドレスＡ2 〜Ａn
に応じて複数のメモリセルを選択するロウデコーダ、１
３はそれぞれこのロウデコーダにより選択された複数の
メモリセル１０から各ビット線対ＢＬｉ、／ＢＬｉおよ
び各カラム選択回路１４を経て各入／出力線対Ｉ／Ｏ
ｉ、／（Ｉ／Ｏｉ）に読み出されたデータをそれぞれ検
出するための複数のセンスアンプである。

【００１９】ＤＬｉ、／ＤＬｉは上記複数のセンスアン
プ１３の出力データをデータバス線ＢＵＳ、／ＢＵＳに
転送するためのデータ線対である。１５はそれぞれ上記
センスアンプ１３からデータ線対ＤＬｉ、／ＤＬｉに出
力されたデータをそれぞれラッチするための複数のラッ
チ回路、１６はそれぞれデータ線対ＤＬｉ、／ＤＬｉに
直列に挿入され、上記ラッチ回路１５にラッチされたデ
ータを選択してデータバス線ＢＵＳ、／ＢＵＳに出力す
るページ選択回路である。

【００２０】１７は前記複数のラッチ回路１５からラッ
チデータを読み出すためのページデコーダであり、複数
のラッチ回路１５に対応したページモード用アドレスＡ
0 〜Ａ1 に応じて前記ページ選択回路１６を制御するた
めのページデコード信号ＰＤｉを出力する。１８は前記
ページ選択回路１６からデータバス線ＢＵＳ、／ＢＵＳ
に出力されたデータを出力端子１９に出力する出力バッ
ファである。

【００２１】さらに、アドレスＡ0 〜Ａn が変化した時
にパルス信号を発生するためのアドレス遷移検知回路２
０と、このアドレス遷移検知回路２０から発生するパル
ス信号を利用して前記センスアンプ１３の活性化／非活
性化を制御するためセンスアンプ制御信号ＳＥをセンス
アンプ制御信号線に出力するセンスアンプ制御回路３０
が設けられている。

【００２２】図２は、図１中のセンスアンプ１３、ラッ
チ回路１５およびページ選択回路１６の１組を取り出し
て一具体例を示す回路図である。図２において、センス
アンプ１３は、入／出力線対Ｉ／Ｏｉ、／（Ｉ／Ｏｉ）
のデータを相補的に検出するための２個のＣＭＯＳ型セ
ンスアンプ１３１、１３２と、この２個のセンスアンプ
に共通接続され、前記センスアンプ制御信号ＳＥにより
制御される活性化／非活性化制御用のＭＯＳトランジス
タＴ１と、上記２個のセンスアンプ１３１、１３２の各
出力が入力するＣＭＯＳ型センスアンプ１３３と、この
センスアンプ１３３に接続された活性化／非活性化制御
用の２個のＭＯＳトランジスタＴ２、Ｔ３とを有する。

【００２３】ラッチ回路１５は、前記センスアンプ１３
の一対の出力ノードに接続されたデータ線対ＤＬｉ、／
ＤＬｉ間に互いに逆向きに接続された２個のＭＯＳイン
バータ回路１５１、１５２を有する。

【００２４】ページ選択回路１６は、前記データ線対Ｄ
Ｌｉ、／ＤＬｉのそれぞれに直列に挿入接続され、前記
ページデコーダ１７からのページデコード信号ＰＤｉに
より制御されるＭＯＳトランジスタＴ４、Ｔ５を有す
る。

【００２５】なお、本例では、アドレス信号Ａ0 〜Ａn
のうちの２ビット分（Ａ0 〜Ａ1 ）のページモード用ア
ドレスに対応して４個のセンスアンプ１３、４個のラッ
チ回路１５およびページ選択回路１６を設けているが、
ページモード用アドレスがＡ0 〜Ａｉの場合には、セン
スアンプ１３、ラッチ回路１５およびページ選択回路１
６をそれぞれ２ⁱ個分用意する必要がある。

【００２６】図３は、図１中のアドレス遷移検知回路２
０およびセンスアンプ制御回路３０ａを取り出して一具
体例を示す回路図である。図３において、アドレス遷移
検知回路２０は、前記ロウアドレスＡ2 〜Ａn が変化し
た時に第１のパルス信号Ｓ１を発生するための第１のア
ドレス遷移検知回路２１と、前記ページモード用アドレ
スＡ0 〜Ａ1 が変化した時に第２のパルス信号Ｓ２を発
生するための第２のアドレス遷移検知回路２２と、前記
ロウアドレスＡ2 〜Ａn あるいは前記ページモード用ア
ドレスＡ0 〜Ａ1 のいずれか一方が変化した時に第３の
パルス信号Ｓ３を発生するための第３のアドレス遷移検
知回路２３とを有する。

【００２７】なお、上記第３のアドレス遷移検知回路２
３に代えて、図８に示すように、第１のパルス信号Ｓ１
と第２のパルス信号Ｓ２との論理和をとる論理回路８１
を設けるようにしてもよい。

【００２８】また、アドレス遷移を検知する回路自体の
構成は、よく知られているので、図示を省略する。図３
中のセンスアンプ制御回路３０ａは、アドレス入力のう
ちの第１のアドレス入力Ｓ１のみが変化した時および第
１のアドレス入力Ｓ１と第２のアドレス入力Ｓ２とが共
に変化した時にはセンスアンプ１３を一定期間以内活性
化し、第２のアドレス入力Ｓ２のみが変化した時にはセ
ンスアンプ１３が非活性状態になるように制御するよう
に、例えば図示のように構成されている。

【００２９】即ち、上記センスアンプ制御回路３０ａ
は、前記アドレス遷移検知回路の出力信号のうち第１の
パルス信号Ｓ１が活性化したことを検知した時には活性
化し、前記アドレス遷移検知回路の出力信号のうち第２
のパルス信号が活性化したことを検知した時には非活性
状態になる出力信号Ｓ７を生成する第１の回路３０と、
前記第１のパルス信号Ｓ１が入力し、この第１のパルス
信号Ｓ１を所定時間遅延させて出力する遅延回路９１
と、上記遅延回路９１の出力信号Ｓ８と前記第１の回路
３０の出力信号Ｓ７との論理積をとり、前記センスアン
プを制御するための信号ＳＥを生成する論理回路（例え
ばナンド回路９２およびインバータ回路９３）とを具備
する。

【００３０】上記第１の回路３０は、例えば４個のナン
ド回路３１〜３４からなり、第１のナンド回路３１は、
前記第１のパルス信号Ｓ１および第３のパルス信号Ｓ３
が入力する。第２のナンド回路３２は、第１のナンド回
路３１の出力信号Ｓ４および第４の二入力ナンド回路３
４の出力信号Ｓ６が入力する。第３のナンド回路３３
は、第１のナンド回路３１の出力信号Ｓ４、前記第２の
パルス信号Ｓ２および第３のパルス信号Ｓ３が入力す
る。第４のナンド回路３４は、第３のナンド回路３３の
出力信号Ｓ５および第２のナンド回路３２の出力信号
（センスアンプ制御信号出力ＳＥ）が入力する。

【００３１】図４は、図３中の遅延回路９１の一例を示
す回路図であり、図４において、１０１〜１０６はイン
バータ回路、１１０〜１１３はナンド回路である。次
に、図３中のアドレス遷移検知回路２０およびセンスア
ンプ制御回路３０ａの動作例について、図５および図６
に示すタイミング波形図を参照しながら説明しておく。

【００３２】図５は、図３の回路においてノーマルアド
レスＡ2 〜Ａn が変化した後にページモード用アドレス
Ａ0 〜Ａ1 が変化するまでの期間が長い場合の動作例を
示しており、図６は、図３の回路においてノーマルアド
レスＡ2 〜Ａn が変化した後にページモード用アドレス
Ａ0 〜Ａ1 が変化するまでの期間が短い場合の動作例を
示している。

【００３３】いま、ロウアドレスＡ2 〜Ａn とページモ
ード用アドレスＡ0 〜Ａ1 とが同時に遷移した時、第１
のアドレス遷移検知回路２１から第１のパルス信号Ｓ
１、第２のアドレス遷移検知回路２２から第２のパルス
信号Ｓ２、第３のアドレス遷移検知回路２３から第３の
パルス信号Ｓ３が活性化する。これにより、センスアン
プ制御回路３０ａの制御信号出力ＳＥが一定期間以内
“Ｈ”レベルになり、センスアンプ１３を一定期間以内
活性化する。この場合、上記信号ＳＥの“Ｈ”レベルの
期間は、前記遅延回路９１の出力信号Ｓ８のパルス幅ま
たはノーマルアドレスＡ2 〜Ａn が変化した後にページ
モード用アドレスＡ0 〜Ａ1 が変化するまでの期間に制
限される。

【００３４】また、ページモード用アドレス信号Ａ0 〜
Ａ1 のみが遷移した時、第２のアドレス遷移検知回路２
２から第２のパルス信号Ｓ２、第３のアドレス遷移検知
回路２３から第３のパルス信号Ｓ３が活性化するが、第
１のパルス信号Ｓ１は活性化しない。これにより、セン
スアンプ制御回路３０ａの制御信号出力ＳＥが“Ｌ”レ
ベルになり、センスアンプ１３を非活性状態に制御す
る。

【００３５】また、ロウアドレスＡ2 〜Ａn のみが遷移
した時、第１のアドレス遷移検知回路２１から第１のパ
ルス信号Ｓ１、第３のアドレス遷移検知回路２３から第
３のパルス信号Ｓ３が活性化するが、第２のパルス信号
Ｓ２は活性化しない。これにより、センスアンプ制御回
路３０ａの制御信号出力ＳＥが再び一定期間以内“Ｈ”
レベルになり、センスアンプ１３を一定期間以内活性化
する。

【００３６】次に、上記ＳＲＡＭにおける読み出し動作
を説明する。通常アクセスモードでの読み出しに際して
は、アドレス信号Ａ0 〜Ａn を設定し、そのロウアドレ
ス（ノーマルアドレス）Ａ2 〜Ａn により選択した４ビ
ットのデータを並行にセンスアンプ１３まで読み出す。
この場合には、ロウアドレスＡ2 〜Ａn のみが遷移する
ので前記パルス信号Ｓ１のみ発生し、あるいは、ロウア
ドレスＡ2 〜Ａn とページモード用アドレスＡ0 〜Ａ1
とが共に遷移するので前記パルス信号Ｓ１およびＳ３が
発生し、センスアンプ制御回路３０ａがセンスアンプ１
３を一定期間以内活性化するように制御する。

【００３７】これにより、４ビットのデータがセンスア
ンプ１３により検出され、この検出されたデータはラッ
チ回路１５によりラッチされ、ラッチされているデータ
のうちの１ビットのデータをアドレス信号Ａ0 〜Ａn の
うちのＡ0 〜Ａ1 に応じて選択して出力する。

【００３８】ページアクセスモードでの読み出しに際し
ては、まず、アドレス信号Ａ0 〜Ａn を設定し、このア
ドレス信号の遷移を受けてロウアドレスＡ2 〜Ａn に応
じて４ビットのデータ（ページデータ）を選択して並行
にセンスアンプ１３まで読み出す。この場合には、ロウ
アドレスＡ2 〜Ａn のみが遷移するので前記パルス信号
Ｓ１およびＳ３が発生し、センスアンプ制御回路３０ａ
がセンスアンプ１３を一定期間以内活性化するように制
御する。

【００３９】これにより、ページデータがセンスアンプ
１３により検出され、この検出されたページデータはラ
ッチ回路１５によりラッチされ、このうちの１ビットの
データがページモード用アドレスＡ0 〜Ａ1 に応じて選
択されて出力する。

【００４０】この後、ページモード用アドレス信号Ａ0
〜Ａ1 のみを遷移させた時、前記パルス信号Ｓ２および
Ｓ３が発生し、センスアンプ制御回路３０ａはセンスア
ンプ１３を非活性状態にするように制御し、前記ラッチ
回路１５によりラッチされているページデータをページ
モード用アドレス信号Ａ0 〜Ａ1 に応じて順次選択して
出力することが可能になる。

【００４１】さらに、連続的にページデータの読み出し
を行う際には、ロウアドレスＡ2 〜Ａn のみ、または、
ロウアドレスＡ2 〜Ａn とページアドレスＡ0 〜Ａ1 を
遷移させると、センスアンプ制御回路３０ａがセンスア
ンプ１３を一定期間以内活性化するように制御する。こ
れにより、入／出力線対Ｉ／Ｏｉ、／（Ｉ／Ｏｉ）のデ
ータがセンスアンプ１３により検出され、この検出され
たページデータはラッチ回路１５によりラッチされるの
で、ページアドレスによるデータの読み出しが可能にな
る。

【００４２】従って、図３の回路を用いたＳＲＡＭによ
れば、ページアドレス選択時に高速読み出しが可能にな
ると共に、ページアクセスモードにおけるセンスアンプ
１３の消費電流を抑制（従来例よりも削減）することが
できるだけでなく、通常アクセスモードにおけるセンス
アンプの活性化期間を短くすることによりセンスアンプ
の消費電流をさらに抑制することができる。

【００４３】ところで、メモリチップのサイズが増大す
るにつれて、データバス線ＢＵＳ、／ＢＵＳの寄生容量
Ｃ、抵抗成分Ｒも増加する。このようにデータバス線Ｂ
ＵＳ、／ＢＵＳのＣＲが大きい場合には、ページ選択回
路１６がオン状態になってラッチ回路１５とデータバス
線ＢＵＳ、／ＢＵＳとが接続された時、ラッチ回路１５
がラッチしようとしているデータ線ＤＬｉ、／ＤＬｉの
データがデータバス線ＢＵＳ、／ＢＵＳのデータと異な
る場合には、この時点でのデータバス線ＢＵＳ、／ＢＵ
Ｓのデータの影響によりラッチ回路１５の入力レベルが
不安定になり、ラッチ回路１５がデータを正しくラッチ
できなくなり、結果として、正しいデータを読み出せな
くなるおそれがある。

【００４４】前記実施例において、上記したような懸念
をなくするためには、前記ラッチ回路１５とデータバス
線ＢＵＳ、／ＢＵＳとの間の各データ線ＤＬｉ、／ＤＬ
ｉに挿入されているページ選択回路１６に対して、例え
ば図７に示すように、バッファ回路を直列に挿入接続す
るように実施すればよい。

【００４５】即ち、図７においては、前記ラッチ回路１
５とページ選択回路１６との間にバッファ回路としてＭ
ＯＳインバータ回路５１を挿入接続している。なお、図
７において、図２中と同一部分には同一符号を付してい
る。

【００４６】図７に示すような回路によれば、ページ選
択回路１６がオン状態になってラッチ回路１５とデータ
バス線ＢＵＳ、／ＢＵＳとが接続された時、インバータ
回路５１が存在するためにデータバス線ＢＵＳ、／ＢＵ
Ｓのデータがラッチ回路１５に伝わらなくなるので、ラ
ッチ回路１５の入力レベルがデータバス線ＢＵＳ、／Ｂ
ＵＳのデータの影響を受けなくなり、ラッチ回路１５が
データを正しくラッチすることができ、結果として正し
いデータを読み出すことが可能になる。

【００４７】なお、前記各実施例において、ラッチ回路
１５は、スタティック型のラッチ回路であればよく、ラ
ッチ制御信号により制御される構成の一例を図９に示
す。図９に示すラッチ回路は、２個のＣＭＯＳインバー
タ回路部９１、９２を互いに逆向きに接続し、上記２個
のＭＯＳインバータ回路部９１、９２の低電位側電源ノ
ードと接地ノードとの間にラッチ制御用のＮＭＯＳトラ
ンジスタ９３を挿入接続し、このＮＭＯＳトランジスタ
９３のゲートにラッチ制御信号が与えられる。なお、本
発明は上記実施例のＳＲＡＭに限らず、ＲＯＭなどのう
ちページアクセスモードを有する他の半導体メモリにも
適用することができる。

【００４８】

【発明の効果】上述したように本発明の半導体記憶装置
によれば、ページアクセスモードにおいてセンスアンプ
を常に活性化しておく必要がなくなり、センスアンプで
の消費電流を抑制することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＳＲＡＭの一部を示す
ブロック図。

【図２】図１中のセンスアンプ、ラッチ回路およびペー
ジ選択回路の１組を取り出して一具体例を示す回路図。

【図３】図１中のアドレス遷移検知回路およびセンスア
ンプ制御回路を取り出して一例を示す回路図。

【図４】図３中の遅延回路の一例を示す回路図。

【図５】図３の回路の一動作例を示すタイミング波形
図。

【図６】図３の回路の他の動作例を示すタイミング波形
図。

【図７】図１中のラッチ回路とデータバス線との間の回
路の一変形例を示すブロック図。

【図８】図３中のアドレス遷移検知回路の変形例を示す
回路図。

【図９】図２中のラッチ回路の変形例を示す回路図。

【図１０】従来のＳＲＡＭの一部を示すブロック図。

【符号の説明】

１０…メモリセル、１１…メモリセルアレイ、１２…ロ
ウデコーダ、１３…センスアンプ、１５…ラッチ回路、
１６…ページ選択回路、１７…ページデコーダ、１８…
出力バッファ、２０…アドレス遷移検知回路、２１…第
１のアドレス遷移検知回路、２２…第２のアドレス遷移
検知回路、２３…第３のアドレス遷移検知回路、３０ａ
…センスアンプ制御回路、３０…第１の回路、５１、９
３…ＭＯＳインバータ回、９１…遅延回路、９２…ナン
ド回路、ＢＬｉ、／ＢＬｉ…ビット線、Ｉ／Ｏｉ、／
（Ｉ／Ｏｉ）…入／出力線、ＤＬｉ、／ＤＬｉ…データ
線、ＢＵＳ、／ＢＵＳ…データバス線、Ａ2 〜Ａn …ロ
ウアドレス、Ａ0 〜Ａ1 …ページモード用アドレス、Ｐ
Ｄ…ページデコード信号、Ｓ１…第１のパルス信号、Ｓ
２…第２のパルス信号、Ｓ３…第３のパルス信号、ＳＥ
…センスアンプ制御信号。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 メモリセルと、このメモリセルがマトリ
   クス状に配列されたメモリセルアレイと、このメモリセ
   ルアレイ中の複数のメモリセルを選択するための第１の
   アドレス入力に基づいて選択された複数のメモリセルか
   ら読み出されたデータをそれぞれ検出するための複数の
   センスアンプと、この複数のセンスアンプからのデータ
   をそれぞれラッチするための複数のラッチ回路と、この
   複数のラッチ回路に対応した第２のアドレス入力に基づ
   いて前記複数のラッチ回路からそれぞれのラッチデータ
   を複数のデータ線を介してデータバス線に読み出すため
   のデコード回路と、前記第１のアドレス入力が変化した
   時に第１のパルス信号を発生し、前記第２のアドレス入
   力が変化した時に第２のパルス信号を発生するアドレス
   遷移検知回路と、上記アドレス遷移検知回路の出力信号
   のうち第１のパルス信号が活性化したことを検知した時
   に前記センスアンプを一定期間以内活性化するように制
   御し、上記アドレス遷移検知回路の出力信号のうち第２
   のパルス信号が活性化したことを検知した時に前記セン
   スアンプを非活性状態に制御するセンスアンプ制御回路
   とを具備することを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、前記センスアンプ制御回路は、前記アドレス遷移検
   知回路の出力信号のうち第１のパルス信号が活性化した
   ことを検知した時には活性化し、前記アドレス遷移検知
   回路の出力信号のうち第２のパルス信号が活性化したこ
   とを検知した時には非活性状態になる出力信号を生成す
   る第１の回路と、前記第１のパルス信号が入力し、この
   第１のパルス信号を所定時間遅延させて出力する遅延回
   路と、上記遅延回路の出力信号と前記第１の回路の出力
   信号との論理積をとり、前記センスアンプを制御するた
   めの信号を生成する論理回路を具備することを特徴とす
   る半導体記憶装置。
3. 【請求項３】 請求項１または２記載の半導体記憶装置
   において、前記アドレス遷移検知回路は、前記第１のア
   ドレス入力が変化した時に第１のパルス信号および第３
   のパルス信号を発生し、前記第２のアドレス入力が変化
   した時に第２のパルス信号および第３のパルス信号を発
   生し、前記センスアンプ制御回路は、上記アドレス遷移
   検知回路の出力信号のうち第１のパルス信号および第３
   のパルス信号のみが活性化したことを検知した時には前
   記センスアンプを活性化し、上記アドレス遷移検知回路
   の出力信号の全てが活性化したことを検知した時には前
   記センスアンプを活性化し、上記アドレス遷移検知回路
   の出力信号のうち第２のパルス信号および第３のパルス
   信号のみが活性化したことを検知した時には前記センス
   アンプを非活性状態に制御することを特徴とする半導体
   記憶装置。
4. 【請求項４】 請求項３記載の半導体記憶装置におい
   て、前記アドレス遷移検知回路は、前記第１のアドレス
   入力が変化した時に第１のパルス信号を発生するための
   第１のアドレス遷移検知回路と、前記第２のアドレス入
   力が変化した時に第２のパルス信号を発生するための第
   ２のアドレス遷移検知回路と、前記第１のアドレス入力
   および第２のアドレス入力のいずれか一方が変化した時
   に第３のパルス信号を発生するための第３のアドレス遷
   移検知回路とからなることを特徴とする半導体記憶装
   置。
5. 【請求項５】 請求項３記載の半導体記憶装置におい
   て、前記アドレス遷移検知回路は、前記第１のアドレス
   入力が変化した時に第１のパルス信号を発生するための
   第１のアドレス遷移検知回路と、前記第２のアドレス入
   力が変化した時に第２のパルス信号を発生するための第
   ２のアドレス遷移検知回路と、前記第１のパルス信号と
   第２のパルス信号との論理和をとって前記第３のパルス
   信号を生成する論理回路とからなることを特徴とする半
   導体記憶装置。
6. 【請求項６】 請求項１乃至５のいずれか１に記載の半
   導体記憶装置において、前記デコード回路は、前記複数
   のデータ線にそれぞれ挿入されたページ選択用の複数の
   ＭＯＳトランジスタと、前記第２のアドレス入力に応じ
   て前記ページ選択用のＭＯＳトランジスタを制御するた
   めのページデコード信号を出力するページデコーダとを
   具備し、さらに、前記複数のデータ線にそれぞれ挿入さ
   れ、前記ページ選択用のＭＯＳトランジスタに直列に接
   続された複数のバッファ回路を具備することを特徴とす
   る半導体記憶装置。