JPH0628846A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0628846A JPH0628846A JP4182260A JP18226092A JPH0628846A JP H0628846 A JPH0628846 A JP H0628846A JP 4182260 A JP4182260 A JP 4182260A JP 18226092 A JP18226092 A JP 18226092A JP H0628846 A JPH0628846 A JP H0628846A
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4082—Address Buffers; level conversion circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
Abstract
(57)【要約】
【構成】 ＤＲＡＭ１において、コラムアドレスバッフ
ァを構成する各バッファ回路２１０が、これに入力され
るべき外部アドレス信号Ａａ〜Ａｃを受けるアドレス入
力パッド１０ａ〜１０ｃの近傍に設けられ、かつ、各ア
ドレス入力パッドＡａ〜Ａｃとロウアドレスバッファ３
との間に、このアドレス入力パッドの近傍に配置された
スイッチ回路８ａ〜８ｃが接続される。各バッファ回路
２１０の駆動能力は従来よりも大きく設定される。各ス
イッチ回路８ａ〜８ｃは、対応するアドレス入力パッド
にコラムアドレス信号が供給されている期間、ＯＦＦ状
態に制御される。 【効果】 アドレス入力パッドＡａ〜Ａｃにコラムアド
レス信号が外部から供給されている期間において、内部
コラムアドレス信号ｉｎｔＡｃｌの波形に影響を与える
配線層の容量および抵抗が低減されるので、外部コラム
アドレス信号に応答して各メモリセルアレイブロック２
ａ，２ｂにおいて１つのメモリセル列が選択されるのに
要する時間が短縮され、ＤＲＡＭのアクセスタイムが短
縮される。
ァを構成する各バッファ回路２１０が、これに入力され
るべき外部アドレス信号Ａａ〜Ａｃを受けるアドレス入
力パッド１０ａ〜１０ｃの近傍に設けられ、かつ、各ア
ドレス入力パッドＡａ〜Ａｃとロウアドレスバッファ３
との間に、このアドレス入力パッドの近傍に配置された
スイッチ回路８ａ〜８ｃが接続される。各バッファ回路
２１０の駆動能力は従来よりも大きく設定される。各ス
イッチ回路８ａ〜８ｃは、対応するアドレス入力パッド
にコラムアドレス信号が供給されている期間、ＯＦＦ状
態に制御される。 【効果】 アドレス入力パッドＡａ〜Ａｃにコラムアド
レス信号が外部から供給されている期間において、内部
コラムアドレス信号ｉｎｔＡｃｌの波形に影響を与える
配線層の容量および抵抗が低減されるので、外部コラム
アドレス信号に応答して各メモリセルアレイブロック２
ａ，２ｂにおいて１つのメモリセル列が選択されるのに
要する時間が短縮され、ＤＲＡＭのアクセスタイムが短
縮される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、外部アドレス信号を受ける入力ピン数の多い
半導体記憶装置に関する。
し、特に、外部アドレス信号を受ける入力ピン数の多い
半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置、特にＤＲＡＭ（ダイナ
ミックランダムアクセスメモリ）の大容量化は近年ます
ます進みつつある。このような大容量化に伴い、ＤＲＡ
Ｍのチップ面積は大きくなりつつあり、また、データ書
込またはデータ読出の対象となるメモリセルを特定する
ためのアドレス信号のビット長も長くなりつつある。
ミックランダムアクセスメモリ）の大容量化は近年ます
ます進みつつある。このような大容量化に伴い、ＤＲＡ
Ｍのチップ面積は大きくなりつつあり、また、データ書
込またはデータ読出の対象となるメモリセルを特定する
ためのアドレス信号のビット長も長くなりつつある。
【０００３】一般に、大容量のＤＲＡＭは、メモリセル
アレイが複数のブロックに分割された構成を有する。図
６は、従来の大容量ＤＲＡＭの全体構成を示す概略ブロ
ック図である。図６には、メモリセルアレイが２つのブ
ロックに分割された場合が例示される。
アレイが複数のブロックに分割された構成を有する。図
６は、従来の大容量ＤＲＡＭの全体構成を示す概略ブロ
ック図である。図６には、メモリセルアレイが２つのブ
ロックに分割された場合が例示される。
【０００４】以下、図６を参照しながら、従来の大容量
ＤＲＡＭの構成および動作について説明する。
ＤＲＡＭの構成および動作について説明する。
【０００５】各メモリセルアレイブロック２ａ，２ｂ
は、複数の行および複数の列のマトリックス状に配列さ
れた複数のメモリセルＭＣと、これら複数の行に対応し
て設けられた複数のワード線ＷＬと、これら複数の列に
対応して設けられた複数のビット線ＢＬ１，ＢＬ２とを
含む。
は、複数の行および複数の列のマトリックス状に配列さ
れた複数のメモリセルＭＣと、これら複数の行に対応し
て設けられた複数のワード線ＷＬと、これら複数の列に
対応して設けられた複数のビット線ＢＬ１，ＢＬ２とを
含む。
【０００６】隣接する２本のビット線ＢＬ１およびＢＬ
２の一方に接続されたメモリセルＭＣと、他方の接続さ
れたメモリセルＭＣとには、異なるワード線ＷＬが接続
される。隣接する２本のビット線ＢＬ１およびＢＬ２は
１つのビット線対ＢＬを構成する。
２の一方に接続されたメモリセルＭＣと、他方の接続さ
れたメモリセルＭＣとには、異なるワード線ＷＬが接続
される。隣接する２本のビット線ＢＬ１およびＢＬ２は
１つのビット線対ＢＬを構成する。
【０００７】各メモリセルアレイブロック２ａ，２ｂに
対応して、１つのコラムデコーダ２４ａ，２４ｂ，１つ
のロウデコーダ２５ａ，２５ｂ，および１つのセンスア
ンプ，ＩＯ線回路２６ａ，２６ｂが設けられる。
対応して、１つのコラムデコーダ２４ａ，２４ｂ，１つ
のロウデコーダ２５ａ，２５ｂ，および１つのセンスア
ンプ，ＩＯ線回路２６ａ，２６ｂが設けられる。
【０００８】コラムプリデコーダ６およびコラムアドレ
スバッファ２１は、コラムデコーダ２４ａおよび２４ｂ
に対応して共通に設けられる。
スバッファ２１は、コラムデコーダ２４ａおよび２４ｂ
に対応して共通に設けられる。
【０００９】同様に、ロウプリデコーダ４およびロウア
ドレスバッファ３は、ロウデコーダ２５ａおよび２５ｂ
に対応して共通に設けられる。
ドレスバッファ３は、ロウデコーダ２５ａおよび２５ｂ
に対応して共通に設けられる。
【００１０】コラムアドレスバッファ２１およびロウア
ドレスバッファ３の各々には、アドレス入力パッド１０
ａ，１０ｂ，１０ｃに外部から供給されたアドレス信号
Ａａ，Ａｂ，Ａｃが与えられる。
ドレスバッファ３の各々には、アドレス入力パッド１０
ａ，１０ｂ，１０ｃに外部から供給されたアドレス信号
Ａａ，Ａｂ，Ａｃが与えられる。
【００１１】図６には、アドレス入力パッドとして３個
のパッドのみが代表的に図示されているが、実際には、
このような大容量ＤＲＡＭ１には、アドレス入力パッド
としてさらに多くのパッドが設けられる。たとえば、４
Ｍの容量のＤＲＡＭチップには、少なくとも１１個のア
ドレス入力パッドが設けられる。これらのアドレス入力
パッドがそれぞれ、外部アドレス信号のそれぞれのビッ
トのデータを並列に受ける（多重アドレス入力方式）。
のパッドのみが代表的に図示されているが、実際には、
このような大容量ＤＲＡＭ１には、アドレス入力パッド
としてさらに多くのパッドが設けられる。たとえば、４
Ｍの容量のＤＲＡＭチップには、少なくとも１１個のア
ドレス入力パッドが設けられる。これらのアドレス入力
パッドがそれぞれ、外部アドレス信号のそれぞれのビッ
トのデータを並列に受ける（多重アドレス入力方式）。
【００１２】ロウアドレスバッファ３およびコラムアド
レスバッファ２１はそれぞれ、外部制御信号であるロウ
アドレスストローブ信号／ＲＡＳおよびコラムアドレス
ストローブ信号／ＣＡＳによって制御される。明細書中
において、信号を表わす記号の前に付加された“／”
は、その信号がローアクティブな信号であることを示
す。
レスバッファ２１はそれぞれ、外部制御信号であるロウ
アドレスストローブ信号／ＲＡＳおよびコラムアドレス
ストローブ信号／ＣＡＳによって制御される。明細書中
において、信号を表わす記号の前に付加された“／”
は、その信号がローアクティブな信号であることを示
す。
【００１３】制御信号入力パッド２２およびバッファ２
８は、外部からのロウアドレスストローブ信号／ＲＡＳ
をロウアドレスバッファ３に供給するために設けられ
る。
８は、外部からのロウアドレスストローブ信号／ＲＡＳ
をロウアドレスバッファ３に供給するために設けられ
る。
【００１４】同様に、制御信号入力パッド２３およびバ
ッファ２９は、外部からのコラムアドレスストローブ信
号／ＣＡＳをコラムアドレスバッファ２１に供給するた
めに設けられる。
ッファ２９は、外部からのコラムアドレスストローブ信
号／ＣＡＳをコラムアドレスバッファ２１に供給するた
めに設けられる。
【００１５】ＲＡＳバッファ２８は、パッド２２に外部
から与えられたロウアドレスストローブ信号／ＲＡＳを
バッファリングしてロウアドレスバッファ３に与える。
以下、ＲＡＳバッファ２８の出力信号を内部ロウアドレ
スストローブ信号ｉｎｔ／ＲＡＳと呼ぶ。
から与えられたロウアドレスストローブ信号／ＲＡＳを
バッファリングしてロウアドレスバッファ３に与える。
以下、ＲＡＳバッファ２８の出力信号を内部ロウアドレ
スストローブ信号ｉｎｔ／ＲＡＳと呼ぶ。
【００１６】同様に、ＣＡＳバッファ２９は、パッド２
３に外部から与えられたコラムアドレスストローブ信号
／ＣＡＳをバッファリングしてコラムアドレスバッファ
２１に与える。以下、ＣＡＳバッファ２９の出力信号を
内部コラムアドレスストローブ信号ｉｎｔ／ＣＡＳと呼
ぶ。
３に外部から与えられたコラムアドレスストローブ信号
／ＣＡＳをバッファリングしてコラムアドレスバッファ
２１に与える。以下、ＣＡＳバッファ２９の出力信号を
内部コラムアドレスストローブ信号ｉｎｔ／ＣＡＳと呼
ぶ。
【００１７】コラムアドレスバッファ２１は、バッファ
２９からの内部コラムアドレスストローブ信号ｉｎｔ／
ＣＡＳがローレベルである期間、アドレス入力パッド１
０ａ〜１０ｃからの外部アドレス信号Ａａ〜Ａｃをバッ
ファリングしてコラムプリデコーダ６およびＡＴＤ（Ａ
ｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏ
ｒ）回路７に供給する。以下、コラムアドレスバッファ
２１からコラムプリデコーダ６およびＡＴＤ回路７に供
給された信号を内部コラムアドレス信号ｉｎｔＡｃｌと
呼ぶ。
２９からの内部コラムアドレスストローブ信号ｉｎｔ／
ＣＡＳがローレベルである期間、アドレス入力パッド１
０ａ〜１０ｃからの外部アドレス信号Ａａ〜Ａｃをバッ
ファリングしてコラムプリデコーダ６およびＡＴＤ（Ａ
ｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏ
ｒ）回路７に供給する。以下、コラムアドレスバッファ
２１からコラムプリデコーダ６およびＡＴＤ回路７に供
給された信号を内部コラムアドレス信号ｉｎｔＡｃｌと
呼ぶ。
【００１８】一方、ロウアドレスバッファ３は、バッフ
ァ２９からの内部ロウアドレスストローブ信号ｉｎｔ／
ＲＡＳの立下がりに応答してアドレス入力パッド１０ａ
〜１０ｃからの外部アドレス信号Ａａ〜Ａｃを取込み一
時記憶する。
ァ２９からの内部ロウアドレスストローブ信号ｉｎｔ／
ＲＡＳの立下がりに応答してアドレス入力パッド１０ａ
〜１０ｃからの外部アドレス信号Ａａ〜Ａｃを取込み一
時記憶する。
【００１９】ロウアドレスバッファ３に記憶された信号
は、ロウプリデコーダ４に供給される。以下の説明にお
いては、ロウアドレスバッファ３からロウプリデコーダ
４に与えられた信号を内部ロウアドレス信号ｉｎｔＡｒ
ｗと呼ぶ。
は、ロウプリデコーダ４に供給される。以下の説明にお
いては、ロウアドレスバッファ３からロウプリデコーダ
４に与えられた信号を内部ロウアドレス信号ｉｎｔＡｒ
ｗと呼ぶ。
【００２０】コラムアドレスバッファ２１は、すべての
アドレス入力パッド１０ａ〜１０ｃにそれぞれ対応して
設けられた複数のバッファ回路２１０を含む。各バッフ
ァ回路２１０が、内部コラムアドレスストローブ信号ｉ
ｎｔ／ＣＡＳがローレベルである期間動作して、対応す
るアドレス入力パッドからの外部アドレス信号をバッフ
ァリングしてコラムプリデコーダ６およびＡＴＤ回路７
に与える。
アドレス入力パッド１０ａ〜１０ｃにそれぞれ対応して
設けられた複数のバッファ回路２１０を含む。各バッフ
ァ回路２１０が、内部コラムアドレスストローブ信号ｉ
ｎｔ／ＣＡＳがローレベルである期間動作して、対応す
るアドレス入力パッドからの外部アドレス信号をバッフ
ァリングしてコラムプリデコーダ６およびＡＴＤ回路７
に与える。
【００２１】同様に、ロウアドレスバッファ３は、すべ
てのアドレス入力パッド１０ａ〜１０ｃにそれぞれ対応
して設けられた複数のバッファ回路３００を含む。各バ
ッファ回路３００は、内部ロウアドレスストローブ信号
ｉｎｔ／ＲＡＳの立下がりに応答して、対応するアドレ
ス入力パッドからの外部アドレス信号を取込み一時記憶
する。各バッファ回路３００に記憶された信号はロウプ
リデコーダ４に与えられる。
てのアドレス入力パッド１０ａ〜１０ｃにそれぞれ対応
して設けられた複数のバッファ回路３００を含む。各バ
ッファ回路３００は、内部ロウアドレスストローブ信号
ｉｎｔ／ＲＡＳの立下がりに応答して、対応するアドレ
ス入力パッドからの外部アドレス信号を取込み一時記憶
する。各バッファ回路３００に記憶された信号はロウプ
リデコーダ４に与えられる。
【００２２】コラムプリデコーダ６は、コラムアドレス
バッファ２１からの内部コラムアドレス信号ｉｎｔＡｃ
ｌをデコードして、コラムデコーダ２４ａおよび２４ｂ
に与える。
バッファ２１からの内部コラムアドレス信号ｉｎｔＡｃ
ｌをデコードして、コラムデコーダ２４ａおよび２４ｂ
に与える。
【００２３】ロウプリデコーダ４は、ロウアドレスバッ
ファ３からの内部ロウアドレス信号ｉｎｔＡｒｗをデコ
ードして、ロウデコーダ２５ａおよび２５ｂに与える。
ファ３からの内部ロウアドレス信号ｉｎｔＡｒｗをデコ
ードして、ロウデコーダ２５ａおよび２５ｂに与える。
【００２４】コラムデコーダ２４ａは、コラムプリデコ
ーダ６によってデコードされた信号をさらにデコードし
て、対応するメモリセルアレイブロック２ａ内のビット
線対ＢＬのうちのいずれか１対のみをセンスアンプ・Ｉ
Ｏ線２６ａに電気的に接続する。
ーダ６によってデコードされた信号をさらにデコードし
て、対応するメモリセルアレイブロック２ａ内のビット
線対ＢＬのうちのいずれか１対のみをセンスアンプ・Ｉ
Ｏ線２６ａに電気的に接続する。
【００２５】同様に、コラムデコーダ２４ｂは、コラム
プリデコーダ６によってデコードされた信号をさらにデ
コードして、対応するメモリセルアレイブロック２ｂ内
のビット線対ＢＬのうちのいずれか１対のみをセンスア
ンプ・ＩＯ線２６ｂに電気的に接続する。
プリデコーダ６によってデコードされた信号をさらにデ
コードして、対応するメモリセルアレイブロック２ｂ内
のビット線対ＢＬのうちのいずれか１対のみをセンスア
ンプ・ＩＯ線２６ｂに電気的に接続する。
【００２６】ロウデコーダ２５ａは、ロウプリデコーダ
４からの信号をさらにデコードして、対応するメモリセ
ルアレイ２ａ内のワード線ＷＬのうちのいずれか１本の
みを活性化する。
４からの信号をさらにデコードして、対応するメモリセ
ルアレイ２ａ内のワード線ＷＬのうちのいずれか１本の
みを活性化する。
【００２７】同様に、ロウデコーダ２５ｂは、ロウプリ
デコーダ４からの信号をさらにデコードして、対応する
メモリセルアレイブロック２ｂ内のワード線ＷＬのうち
のいずれか１本のみを活性化する。
デコーダ４からの信号をさらにデコードして、対応する
メモリセルアレイブロック２ｂ内のワード線ＷＬのうち
のいずれか１本のみを活性化する。
【００２８】各メモリセルＭＣに対するデータ書込およ
びデータ読出は、このメモリセルに接続されたワード線
ＷＬが活性状態である場合にのみ行なわれ得る。
びデータ読出は、このメモリセルに接続されたワード線
ＷＬが活性状態である場合にのみ行なわれ得る。
【００２９】活性状態のワード線ＷＬに接続された各メ
モリセルＭＣの記憶データに応じて、このメモリセルに
接続されたビット線ＢＬ１またはＢＬ２の電位が僅かに
変化する。この結果、各ビット線対ＢＬを構成するＢＬ
１およびＢＬ２間に僅かな電位差が生じる。データ読出
時には、センスアンプ・ＩＯ線回路がこのような僅かな
電位差を増幅して入出力回路２７に供給するように動作
する。
モリセルＭＣの記憶データに応じて、このメモリセルに
接続されたビット線ＢＬ１またはＢＬ２の電位が僅かに
変化する。この結果、各ビット線対ＢＬを構成するＢＬ
１およびＢＬ２間に僅かな電位差が生じる。データ読出
時には、センスアンプ・ＩＯ線回路がこのような僅かな
電位差を増幅して入出力回路２７に供給するように動作
する。
【００３０】データ書込時には、センスアンプ・ＩＯ線
回路が、ビット線ＢＬ１およびこれと対をなすビット線
ＢＬ２の電位を入出力回路２７からのデータ信号に応じ
た相補的な電位に強制するように動作する。活性状態の
ワード線ＷＬに接続された各メモリセルＭＣの記憶デー
タは、このメモリセルに接続されたビット線ＢＬ１また
はＢＬ２のこのような強制後の電位に応じたデータに書
換えられる。
回路が、ビット線ＢＬ１およびこれと対をなすビット線
ＢＬ２の電位を入出力回路２７からのデータ信号に応じ
た相補的な電位に強制するように動作する。活性状態の
ワード線ＷＬに接続された各メモリセルＭＣの記憶デー
タは、このメモリセルに接続されたビット線ＢＬ１また
はＢＬ２のこのような強制後の電位に応じたデータに書
換えられる。
【００３１】入出力回路２７は、データ読出時に、セン
スアンプ・ＩＯ線回路２６ａおよび２６ｂの出力信号を
読出データＤｏｕｔとして、図示されないパッドを介し
て外部に供給する。データ書込時には、入出力回路２７
は、このパッドに外部から与えられたデータ信号Ｄｉｎ
をセンスアンプ・ＩＯ線回路２６ａおよび２６ｂに供給
する。
スアンプ・ＩＯ線回路２６ａおよび２６ｂの出力信号を
読出データＤｏｕｔとして、図示されないパッドを介し
て外部に供給する。データ書込時には、入出力回路２７
は、このパッドに外部から与えられたデータ信号Ｄｉｎ
をセンスアンプ・ＩＯ線回路２６ａおよび２６ｂに供給
する。
【００３２】一方、データ読出時およびデータ書込時の
いずれにおいても、各ロウデコーダ２５ａ，２５ｂは対
応するメモリセルアレイブロック２ａ，２ｂ内の１本の
ワード線ＷＬのみを活性状態にし、かつ、各コラムデコ
ーダ２４ａ，２４ｂは対応するメモリセルアレイブロッ
ク２ａ，２ｂ内の１組のビット線対ＢＬのみを対応する
センスアンプ・ＩＯ線回路２６ａ，２６ｂに電気的に接
続する。
いずれにおいても、各ロウデコーダ２５ａ，２５ｂは対
応するメモリセルアレイブロック２ａ，２ｂ内の１本の
ワード線ＷＬのみを活性状態にし、かつ、各コラムデコ
ーダ２４ａ，２４ｂは対応するメモリセルアレイブロッ
ク２ａ，２ｂ内の１組のビット線対ＢＬのみを対応する
センスアンプ・ＩＯ線回路２６ａ，２６ｂに電気的に接
続する。
【００３３】したがって、データ読出時には、各メモリ
セルアレイ２ａ，２ｂにおいて、活性状態のワード線Ｗ
Ｌと、センスアンプ・ＩＯ線回路２６ａ，２６ｂに電気
的に接続されたビット線対ＢＬを構成する２本のビット
線ＢＬ１およびＢＬ２のうちのいずれか一方とに接続さ
れた１つのメモリセルＭＣの記憶データが入出力回路２
７を介して外部に読出される。
セルアレイ２ａ，２ｂにおいて、活性状態のワード線Ｗ
Ｌと、センスアンプ・ＩＯ線回路２６ａ，２６ｂに電気
的に接続されたビット線対ＢＬを構成する２本のビット
線ＢＬ１およびＢＬ２のうちのいずれか一方とに接続さ
れた１つのメモリセルＭＣの記憶データが入出力回路２
７を介して外部に読出される。
【００３４】データ書込時には、各メモリセルアレイブ
ロック２ａ，２ｂにおいて、外部データが入出力回路２
７を介して、活性状態のワード線ＷＬと、センスアンプ
・ＩＯ線回路２６ａ，２６ｂに電気的に接続されたビッ
ト線対ＢＬを構成する２本のビット線ＢＬ１およびＢＬ
２のうちのいずれか一方とに接続された１つのメモリセ
ルにのみ書込まれる。
ロック２ａ，２ｂにおいて、外部データが入出力回路２
７を介して、活性状態のワード線ＷＬと、センスアンプ
・ＩＯ線回路２６ａ，２６ｂに電気的に接続されたビッ
ト線対ＢＬを構成する２本のビット線ＢＬ１およびＢＬ
２のうちのいずれか一方とに接続された１つのメモリセ
ルにのみ書込まれる。
【００３５】各メモリセルアレイブロック２ａ，２ｂに
おいてどのワード線ＷＬが活性状態とされるか、およ
び、どのビット線対ＢＬがセンスアンプ・ＩＯ線回路２
６ａ，２６ｂに電気的に接続されるかは、それぞれ、ロ
ウアドレスバッファ３からの内部ロウアドレス信号ｉｎ
ｔＡｒｗおよび、コラムアドレスバッファ２１からの内
部コラムアドレス信号ｉｎｔＡｃｌによって決定され
る。このため、各メモリセルアレイブロック２ａ，２ｂ
において、内部ロウアドレスストローブ信号ｉｎｔ／Ｒ
ＡＳの立下がり時におけるアドレス入力パッド１０ａ〜
１０ｃの外部アドレス信号Ａａ〜Ａｃが指示する行と、
内部コラムアドレスストローブ信号ｉｎｔ／ＣＡＳがロ
ーレベルである期間にアドレス入力パッド１０ａ〜１０
ｃに与えられた外部アドレス信号Ａａ〜Ａｃが指示する
列との交点に配置された１つのメモリセルＭＣに対して
データ書込またはデータ読出が行なわれる。
おいてどのワード線ＷＬが活性状態とされるか、およ
び、どのビット線対ＢＬがセンスアンプ・ＩＯ線回路２
６ａ，２６ｂに電気的に接続されるかは、それぞれ、ロ
ウアドレスバッファ３からの内部ロウアドレス信号ｉｎ
ｔＡｒｗおよび、コラムアドレスバッファ２１からの内
部コラムアドレス信号ｉｎｔＡｃｌによって決定され
る。このため、各メモリセルアレイブロック２ａ，２ｂ
において、内部ロウアドレスストローブ信号ｉｎｔ／Ｒ
ＡＳの立下がり時におけるアドレス入力パッド１０ａ〜
１０ｃの外部アドレス信号Ａａ〜Ａｃが指示する行と、
内部コラムアドレスストローブ信号ｉｎｔ／ＣＡＳがロ
ーレベルである期間にアドレス入力パッド１０ａ〜１０
ｃに与えられた外部アドレス信号Ａａ〜Ａｃが指示する
列との交点に配置された１つのメモリセルＭＣに対して
データ書込またはデータ読出が行なわれる。
【００３６】ＤＲＡＭの記憶データは、電源投入中も、
放っておくと時間と共に消滅する。そこで、各メモリセ
ルＭＣの記憶データが消滅するよりも早いタイミング
で、このメモリセルＭＣにその記憶データと同じデータ
を再書込することによって、このメモリセルのデータの
消滅を妨げる必要がある。このようなデータの再書込み
は、データのリフレッシュと呼ばれる。
放っておくと時間と共に消滅する。そこで、各メモリセ
ルＭＣの記憶データが消滅するよりも早いタイミング
で、このメモリセルＭＣにその記憶データと同じデータ
を再書込することによって、このメモリセルのデータの
消滅を妨げる必要がある。このようなデータの再書込み
は、データのリフレッシュと呼ばれる。
【００３７】内部アドレスカウンタ５は、各メモリセル
アレイブロック２ａ，２ｂ内のすべてのメモリセル行を
それぞれ指示するアドレス信号を順次発生してロウアド
レスバッファ３に供給する。
アレイブロック２ａ，２ｂ内のすべてのメモリセル行を
それぞれ指示するアドレス信号を順次発生してロウアド
レスバッファ３に供給する。
【００３８】内部アドレスカウンタ５は、このような、
データのリフレッシュの目的で各メモリセルＭＣに所定
の周期でデータを再書込するために設けられる。
データのリフレッシュの目的で各メモリセルＭＣに所定
の周期でデータを再書込するために設けられる。
【００３９】具体的には、内部アドレスカウンタ５は、
ロウアドレスバッファ３内のすべてのバッファ回路３０
０にそれぞれ対応して設けられたカウンタ５００を含
む。
ロウアドレスバッファ３内のすべてのバッファ回路３０
０にそれぞれ対応して設けられたカウンタ５００を含
む。
【００４０】各カウンタ５００は、対応するバッファ回
路３００に接続されたアドレス入力パッド（１０ａ〜１
０ｃのいずれか）に供給されるべき外部アドレス信号
（Ａａ〜Ａｃのうちのいずれか）と同じビットのアドレ
ス信号を出力する。この結果、ロウアドレスバッファ３
には、各メモリセルアレイブロック２ａ，２ｂ内のいず
れか１つのメモリセル行を指示する複数ビットのロウア
ドレス信号がアドレス入力パッド１０ａ〜１０ｃからだ
けでなく内部アドレスカウンタ５からも供給される。
路３００に接続されたアドレス入力パッド（１０ａ〜１
０ｃのいずれか）に供給されるべき外部アドレス信号
（Ａａ〜Ａｃのうちのいずれか）と同じビットのアドレ
ス信号を出力する。この結果、ロウアドレスバッファ３
には、各メモリセルアレイブロック２ａ，２ｂ内のいず
れか１つのメモリセル行を指示する複数ビットのロウア
ドレス信号がアドレス入力パッド１０ａ〜１０ｃからだ
けでなく内部アドレスカウンタ５からも供給される。
【００４１】ロウアドレスバッファ３は、内部ロウアド
レスストローブ信号ｉｎｔ／ＲＡＳおよび内部コラムア
ドレスストローブ信号ｉｎｔ／ＣＡＳが共にハイレベル
である期間、すなわち、いずれのメモリセルＭＣに対す
るデータ書込およびデータ読出も行なわれない期間に
は、アドレス入力パッド１０ａ〜１０ｃからの信号の代
わりに、内部アドレスカウンタ５からの信号を取込んで
ロウプリデコーダ４に与える。
レスストローブ信号ｉｎｔ／ＲＡＳおよび内部コラムア
ドレスストローブ信号ｉｎｔ／ＣＡＳが共にハイレベル
である期間、すなわち、いずれのメモリセルＭＣに対す
るデータ書込およびデータ読出も行なわれない期間に
は、アドレス入力パッド１０ａ〜１０ｃからの信号の代
わりに、内部アドレスカウンタ５からの信号を取込んで
ロウプリデコーダ４に与える。
【００４２】したがって、このような期間には、各メモ
リセルアレイブロック２ａ，２ｂにおいて、内部アドレ
スカウンタ５の出力信号によって指示された行に対応す
るワード線ＷＬが活性化されるので、すべてのメモリセ
ルＭＣの記憶データがリフレッシュされる。
リセルアレイブロック２ａ，２ｂにおいて、内部アドレ
スカウンタ５の出力信号によって指示された行に対応す
るワード線ＷＬが活性化されるので、すべてのメモリセ
ルＭＣの記憶データがリフレッシュされる。
【００４３】ＡＴＤ回路７は、内部コラムアドレス信号
ｉｎｔＡｃｌの変化を検知して、ワンショットパルスの
検知信号を出力する。コラムデコーダ２４ａおよび２４
ｂ等の、外部コラムアドレス信号／ＣＡＳによって制御
されるべき回路系は、この検知信号に応答してデータ書
込またはデータ読出のための一連の動作を開始する。
ｉｎｔＡｃｌの変化を検知して、ワンショットパルスの
検知信号を出力する。コラムデコーダ２４ａおよび２４
ｂ等の、外部コラムアドレス信号／ＣＡＳによって制御
されるべき回路系は、この検知信号に応答してデータ書
込またはデータ読出のための一連の動作を開始する。
【００４４】このように、ＡＴＤ回路７は、外部アドレ
スストローブ信号／ＣＡＳによって制御されるべき回路
系の動作タイミングを制御するために設けられる。
スストローブ信号／ＣＡＳによって制御されるべき回路
系の動作タイミングを制御するために設けられる。
【００４５】このような大容量ＤＲＡＭの多くは、アク
セスタイムの短縮を目的として、種々の高速動作モード
を有する。図７は、ＤＲＡＭの代表的な高速動作モード
における制御信号，アドレス信号，および出力データ信
号の切換わりタイミングを示すタイミングチャート図で
ある。
セスタイムの短縮を目的として、種々の高速動作モード
を有する。図７は、ＤＲＡＭの代表的な高速動作モード
における制御信号，アドレス信号，および出力データ信
号の切換わりタイミングを示すタイミングチャート図で
ある。
【００４６】図７を参照して、スタティックコラムモー
ドの場合、外部ロウアドレスストローブ信号／ＲＡＳが
外部コラムアドレスストローブ信号／ＣＡＳよりも先に
立下げられる（図７（ａ），（ｂ）参照）。
ドの場合、外部ロウアドレスストローブ信号／ＲＡＳが
外部コラムアドレスストローブ信号／ＣＡＳよりも先に
立下げられる（図７（ａ），（ｂ）参照）。
【００４７】一方、外部アドレス信号Ａａ〜Ａｃは、図
７（ｃ）に示されるように、外部ロウアドレスストロー
ブ信号／ＲＡＳの立下がり時には、各メモリセルアレイ
ブロック２ａ，２ｂ内の１つのメモリセル行を指示する
ロウアドレス信号Ｒｏｗとされ、外部コラムアドレスス
トローブ信号／ＣＡＳがローレベルである期間には、各
メモリセルアレイブロック２ａ，２ｂの複数のメモリセ
ル列をそれぞれ指示するコラムアドレス信号Ｃｏｌ−
１，Ｃｏｌ−２，…に順次切換えられる。
７（ｃ）に示されるように、外部ロウアドレスストロー
ブ信号／ＲＡＳの立下がり時には、各メモリセルアレイ
ブロック２ａ，２ｂ内の１つのメモリセル行を指示する
ロウアドレス信号Ｒｏｗとされ、外部コラムアドレスス
トローブ信号／ＣＡＳがローレベルである期間には、各
メモリセルアレイブロック２ａ，２ｂの複数のメモリセ
ル列をそれぞれ指示するコラムアドレス信号Ｃｏｌ−
１，Ｃｏｌ−２，…に順次切換えられる。
【００４８】したがって、ロウアドレスバッファ３から
の内部ロウアドレス信号ｉｎｔＡｒｗは、図７（ｄ）に
示されるように、外部アドレスストローブ信号／ＲＡＳ
の立下がり時における外部アドレス信号Ａａ〜Ａｃが指
示するメモリセル行に対応する信号Ｒｏｗに固定され
る。
の内部ロウアドレス信号ｉｎｔＡｒｗは、図７（ｄ）に
示されるように、外部アドレスストローブ信号／ＲＡＳ
の立下がり時における外部アドレス信号Ａａ〜Ａｃが指
示するメモリセル行に対応する信号Ｒｏｗに固定され
る。
【００４９】一方、コラムアドレスバッファ２１からの
内部コラムアドレス信号ｉｎｔＡｃｌは、図７（ｅ）に
示されるように、内部ロウアドレス信号ｉｎｔＡｒｗが
このように固定されている期間に、各メモリセルブロッ
ク２ａ，２ｂ内の複数のメモリセル列を順次指示する信
号Ｃｏｌ−１，Ｃｏｌ−２，…に順次切換わる。
内部コラムアドレス信号ｉｎｔＡｃｌは、図７（ｅ）に
示されるように、内部ロウアドレス信号ｉｎｔＡｒｗが
このように固定されている期間に、各メモリセルブロッ
ク２ａ，２ｂ内の複数のメモリセル列を順次指示する信
号Ｃｏｌ−１，Ｃｏｌ−２，…に順次切換わる。
【００５０】したがって、データ読出時には、このよう
なスタティックコラムモードによれば、各メモリセルア
レイブロック２ａ，２ｂにおいて、外部ロウアドレスス
トローブ信号／ＲＡＳの立下がり時における外部アドレ
ス信号Ａａ〜Ａｃが指示する単一の行に配列された複数
のメモリセルＭＣの記憶データが、対応するセンスアン
プ・ＩＯ線回路２６ａ，２６ｂおよび入出力回路２７を
介してこのＤＲＡＭの出力データＤｏｕｔ（図７
（ｆ））として、信号Ｃｏｌ−１が指示する列のメモリ
セルの記憶データ，信号Ｃｏｌ−２が指示する列のメモ
リセルの記憶データ，…の順に供給される。
なスタティックコラムモードによれば、各メモリセルア
レイブロック２ａ，２ｂにおいて、外部ロウアドレスス
トローブ信号／ＲＡＳの立下がり時における外部アドレ
ス信号Ａａ〜Ａｃが指示する単一の行に配列された複数
のメモリセルＭＣの記憶データが、対応するセンスアン
プ・ＩＯ線回路２６ａ，２６ｂおよび入出力回路２７を
介してこのＤＲＡＭの出力データＤｏｕｔ（図７
（ｆ））として、信号Ｃｏｌ−１が指示する列のメモリ
セルの記憶データ，信号Ｃｏｌ−２が指示する列のメモ
リセルの記憶データ，…の順に供給される。
【００５１】外部アドレス信号Ａａ〜Ａｃが別の列を指
示する信号に切換わると、コラムアドレスバッファ２１
の動作によって内部コラムアドレス信号ｉｎｔＡｃｌが
この別の列を指示する信号に切換わり、続いて、コラム
プリデコーダ６，コラムデコーダ２４ａおよび２４ｂの
動作によって、各メモリセルアレイブロック２ａ，２ｂ
においてこの別の列に対応するビット線対ＢＬに現われ
た信号が入出力回路２７に供給される。
示する信号に切換わると、コラムアドレスバッファ２１
の動作によって内部コラムアドレス信号ｉｎｔＡｃｌが
この別の列を指示する信号に切換わり、続いて、コラム
プリデコーダ６，コラムデコーダ２４ａおよび２４ｂの
動作によって、各メモリセルアレイブロック２ａ，２ｂ
においてこの別の列に対応するビット線対ＢＬに現われ
た信号が入出力回路２７に供給される。
【００５２】また、ファーストページモードにおいて
は、外部ロウアドレスストローブ信号／ＲＡＳおよび外
部コラムアドレスストローブ信号／ＣＡＳがスタティッ
クコラムモードの場合と同様のタイミングで立下げられ
る。しかし、スタティックコラムモードの場合と異なり
外部コラムアドレスストローブ信号／ＣＡＳは図７
（ｂ）において破線で示されるように、外部ロウアドレ
スストローブ信号／ＲＡＳがローレベルである期間に、
一定のタイミングで立上げおよび立下げを繰返される。
は、外部ロウアドレスストローブ信号／ＲＡＳおよび外
部コラムアドレスストローブ信号／ＣＡＳがスタティッ
クコラムモードの場合と同様のタイミングで立下げられ
る。しかし、スタティックコラムモードの場合と異なり
外部コラムアドレスストローブ信号／ＣＡＳは図７
（ｂ）において破線で示されるように、外部ロウアドレ
スストローブ信号／ＲＡＳがローレベルである期間に、
一定のタイミングで立上げおよび立下げを繰返される。
【００５３】一方、外部アドレス信号Ａａ〜Ａｃは、図
７（Ｃ）において破線で示されるように、外部ロウアド
レスストローブ信号／ＲＡＳの立下がり時には各メモリ
セルアレイブロック２ａ，２ｂの１つのメモリセル列を
指示する信号Ｒｏｗとされ、かつ、外部コラムアドレス
ストローブ信号／ＣＡＳの立下がりに同期したタイミン
グで、各メモリセルアレイブロック２ａ，２ｂ内のいず
れか１つのメモリセル列を指示する信号に設定される。
７（Ｃ）において破線で示されるように、外部ロウアド
レスストローブ信号／ＲＡＳの立下がり時には各メモリ
セルアレイブロック２ａ，２ｂの１つのメモリセル列を
指示する信号Ｒｏｗとされ、かつ、外部コラムアドレス
ストローブ信号／ＣＡＳの立下がりに同期したタイミン
グで、各メモリセルアレイブロック２ａ，２ｂ内のいず
れか１つのメモリセル列を指示する信号に設定される。
【００５４】したがって、内部ロウアドレス信号ｉｎｔ
Ａｒｗが指示するメモリセル列は、図７（ｄ）に示され
るように、外部ロウアドレスストローブ信号／ＲＡＳの
立下がり時における外部アドレス信号Ａａ〜Ａｃが指示
する列Ｒｏｗに固定される一方、内部コラムアドレス信
号ｉｎｔＡｃｌは、図７（ｅ）において破線で示される
ように、内部ロウアドレス信号ｉｎｔＡｒｗがこのよう
な信号に固定されている期間に、外部アドレスストロー
ブ信号／ＣＡＳに同期したタイミングで、複数のメモリ
セル列をそれぞれ指示する信号ｃｏｌ−１，ｃｏｌ−
２，…に切換わる。
Ａｒｗが指示するメモリセル列は、図７（ｄ）に示され
るように、外部ロウアドレスストローブ信号／ＲＡＳの
立下がり時における外部アドレス信号Ａａ〜Ａｃが指示
する列Ｒｏｗに固定される一方、内部コラムアドレス信
号ｉｎｔＡｃｌは、図７（ｅ）において破線で示される
ように、内部ロウアドレス信号ｉｎｔＡｒｗがこのよう
な信号に固定されている期間に、外部アドレスストロー
ブ信号／ＣＡＳに同期したタイミングで、複数のメモリ
セル列をそれぞれ指示する信号ｃｏｌ−１，ｃｏｌ−
２，…に切換わる。
【００５５】この結果、データ読出時には、各メモリセ
ルアレイブロック２ａ，２ｂにおいて、同一行に配列さ
れた複数のメモリセルＭＣの記憶データが、外部コラム
アドレスストローブ信号／ＣＡＳの周期に応じたタイミ
ングで順次、出力データＤｏｕｔとして外部に供給され
る（図７（ｆ）の破線参照）。
ルアレイブロック２ａ，２ｂにおいて、同一行に配列さ
れた複数のメモリセルＭＣの記憶データが、外部コラム
アドレスストローブ信号／ＣＡＳの周期に応じたタイミ
ングで順次、出力データＤｏｕｔとして外部に供給され
る（図７（ｆ）の破線参照）。
【００５６】一般に、このようなスタティックコラムモ
ードやファーストページモードの場合、外部アドレス信
号Ａａ〜Ａｃが別のメモリセル列を指示する信号に切換
わってから、出力データＤｏｕｔがこの別の列のメモリ
セルの記憶データに切換わるのに要する時間ＴAAがアク
セスタイムと呼ばれる。
ードやファーストページモードの場合、外部アドレス信
号Ａａ〜Ａｃが別のメモリセル列を指示する信号に切換
わってから、出力データＤｏｕｔがこの別の列のメモリ
セルの記憶データに切換わるのに要する時間ＴAAがアク
セスタイムと呼ばれる。
【００５７】したがって、外部アドレス信号Ａａ〜Ａｃ
が切換わってからこれに応答して内部コラムアドレス信
号ｉｎｔＡｃｌが切換わるのに要する時間が長いほど、
アクセスタイムＴAAは長くなる。
が切換わってからこれに応答して内部コラムアドレス信
号ｉｎｔＡｃｌが切換わるのに要する時間が長いほど、
アクセスタイムＴAAは長くなる。
【００５８】図８は、コラムアドレスバッファ２１を構
成する各バッファ回路２１０の一般的な構成を示す回路
図である。
成する各バッファ回路２１０の一般的な構成を示す回路
図である。
【００５９】図８を参照して、コラムアドレスバッファ
を構成する各バッファ回路２１０は、電源Ｖｃｃと接地
との間に互いに直列に接続されたＰチャネルＭＯＳトラ
ンジスタ２０００およびＮチャネルＭＯＳトランジスタ
２２００と、トランジスタ２０００および２２００の接
続点Ｎ１の電位を反転するインバータ２４００と、ノー
ドＮ１と電源Ｖｃｃとの間に接続されたＰチャネルＭＯ
Ｓトランジスタ２１００と、ノードＮ１と接地ＧＮＤと
の間に接続されたＮチャネルＭＯＳトランジスタ２３０
０とを含む。
を構成する各バッファ回路２１０は、電源Ｖｃｃと接地
との間に互いに直列に接続されたＰチャネルＭＯＳトラ
ンジスタ２０００およびＮチャネルＭＯＳトランジスタ
２２００と、トランジスタ２０００および２２００の接
続点Ｎ１の電位を反転するインバータ２４００と、ノー
ドＮ１と電源Ｖｃｃとの間に接続されたＰチャネルＭＯ
Ｓトランジスタ２１００と、ノードＮ１と接地ＧＮＤと
の間に接続されたＮチャネルＭＯＳトランジスタ２３０
０とを含む。
【００６０】トランジスタ２０００および２２００は、
このバッファ回路の入力初段のインバータＩＮＶを構成
する。
このバッファ回路の入力初段のインバータＩＮＶを構成
する。
【００６１】トランジスタ２１００のゲートにはインバ
ータ２４００の出力信号が与えられる。トランジスタ２
３００のゲートには、制御信号φが与えられる。
ータ２４００の出力信号が与えられる。トランジスタ２
３００のゲートには、制御信号φが与えられる。
【００６２】制御信号φは、外部ロウアドレスストロー
ブ信号／ＲＡＳの立下がりに応答してアドレス入力パッ
ド１０ａ〜１０ｃからの信号がロウアドレスバッファ３
に記憶された後ハイレベルからローレベルに切換わるよ
うに設定される。
ブ信号／ＲＡＳの立下がりに応答してアドレス入力パッ
ド１０ａ〜１０ｃからの信号がロウアドレスバッファ３
に記憶された後ハイレベルからローレベルに切換わるよ
うに設定される。
【００６３】制御信号φがローレベルである期間に、任
意のアドレス入力パッド（１０ａ〜１０ｃのいずれか）
への外部アドレス信号（Ａａ〜Ａｃのうちのいずれか）
がハイレベルからローレベルに切換わると、この１つの
アドレス入力パッドに対応して設けられたバッファ回路
２１０において、トランジスタ２０００および２２００
がＯＮ状態およびＯＦＦ状態となることによって、ノー
ドＮ１の電位がローレベルからハイレベルに切換わり、
これに応答してインバータ２４００の出力信号がハイレ
ベルからローレベルに切換わる。インバータ２４００の
出力信号がローレベルとなると、トランジスタ２１００
がＯＮ状態となるので、以後、制御信号φがハイレベル
となってもノードＮ１の電位およびインバータ２４００
の出力信号はそれぞれハイレベルおよびローレベルに固
定される。
意のアドレス入力パッド（１０ａ〜１０ｃのいずれか）
への外部アドレス信号（Ａａ〜Ａｃのうちのいずれか）
がハイレベルからローレベルに切換わると、この１つの
アドレス入力パッドに対応して設けられたバッファ回路
２１０において、トランジスタ２０００および２２００
がＯＮ状態およびＯＦＦ状態となることによって、ノー
ドＮ１の電位がローレベルからハイレベルに切換わり、
これに応答してインバータ２４００の出力信号がハイレ
ベルからローレベルに切換わる。インバータ２４００の
出力信号がローレベルとなると、トランジスタ２１００
がＯＮ状態となるので、以後、制御信号φがハイレベル
となってもノードＮ１の電位およびインバータ２４００
の出力信号はそれぞれハイレベルおよびローレベルに固
定される。
【００６４】逆に、制御信号φがローレベルである期間
に、任意のアドレス入力パッドへの外部アドレス信号が
ローレベルからハイレベルに切換わると、このアドレス
入力パッドに対応して設けられたバッファ回路２１０に
おいて、トランジスタ２０００および２２００がそれぞ
れＯＦＦ状態およびＯＮ状態に切換わることによってノ
ードＮ１の電位がローレベルに切換わり、この結果イン
バータ２４００の出力信号がハイレベルに切換わる。イ
ンバータ２４００の出力信号がハイレベルとなると、ト
ランジスタ２１００がＯＦＦ状態となるので、制御信号
φのレベルにかかわらず、ノードＮ１およびインバータ
２４００の出力信号はそれぞれハイレベルおよびローレ
ベルに固定される。
に、任意のアドレス入力パッドへの外部アドレス信号が
ローレベルからハイレベルに切換わると、このアドレス
入力パッドに対応して設けられたバッファ回路２１０に
おいて、トランジスタ２０００および２２００がそれぞ
れＯＦＦ状態およびＯＮ状態に切換わることによってノ
ードＮ１の電位がローレベルに切換わり、この結果イン
バータ２４００の出力信号がハイレベルに切換わる。イ
ンバータ２４００の出力信号がハイレベルとなると、ト
ランジスタ２１００がＯＦＦ状態となるので、制御信号
φのレベルにかかわらず、ノードＮ１およびインバータ
２４００の出力信号はそれぞれハイレベルおよびローレ
ベルに固定される。
【００６５】このように、制御信号φがローレベルであ
る期間には、各アドレス入力パッド１０ａ〜１０ｃへの
外部アドレス信号Ａａ〜Ａｃの切換わりに応答して、こ
のアドレス入力パッドに対応して設けられたバッファ回
路２１０の出力レベルが切換わる。つまり、ロウアドレ
スバッファ３によってロウアドレス信号が取込まれた
後、コラムアドレス信号を構成する各ビットの信号Ａａ
〜Ａｃが、対応するバッファ回路２１０に取込まれる。
る期間には、各アドレス入力パッド１０ａ〜１０ｃへの
外部アドレス信号Ａａ〜Ａｃの切換わりに応答して、こ
のアドレス入力パッドに対応して設けられたバッファ回
路２１０の出力レベルが切換わる。つまり、ロウアドレ
スバッファ３によってロウアドレス信号が取込まれた
後、コラムアドレス信号を構成する各ビットの信号Ａａ
〜Ａｃが、対応するバッファ回路２１０に取込まれる。
【００６６】一般に、各バッファ回路２１０において、
インバータ２４００は、入力初段のインバータＩＮＶと
同様のＣＭＯＳ型インバータである。
インバータ２４００は、入力初段のインバータＩＮＶと
同様のＣＭＯＳ型インバータである。
【００６７】一般に、インバータＩＮＶの入力電位レベ
ルと出力電位レベルとの関係（伝達特性）は規格により
統一されている。
ルと出力電位レベルとの関係（伝達特性）は規格により
統一されている。
【００６８】具体的には、インバータＩＮＶへの入力電
位がどのような値となったときにこのインバータＩＮＶ
の出力論理レベルが変化するかという、インバータＩＮ
Ｖの出力遷移点は、ハイレベルとみなされるべき電位範
囲と、ローレベルとみなされるべき電位範囲との中間の
電位に設定される。
位がどのような値となったときにこのインバータＩＮＶ
の出力論理レベルが変化するかという、インバータＩＮ
Ｖの出力遷移点は、ハイレベルとみなされるべき電位範
囲と、ローレベルとみなされるべき電位範囲との中間の
電位に設定される。
【００６９】たとえば、ＤＲＡＭの場合には、ハイレベ
ルとみなされるべき電位範囲の最低値およびローレベル
とみなされるべき電位範囲の最大値はそれぞれ２．４Ｖ
および０．８Ｖと、規格により統一されている。このた
め、インバータＩＮＶの出力電位の遷移点（しきい値）
は、１．６Ｖ程度に設定される。
ルとみなされるべき電位範囲の最低値およびローレベル
とみなされるべき電位範囲の最大値はそれぞれ２．４Ｖ
および０．８Ｖと、規格により統一されている。このた
め、インバータＩＮＶの出力電位の遷移点（しきい値）
は、１．６Ｖ程度に設定される。
【００７０】すなわち、各バッファ回路２１０におい
て、対応するアドレス入力パッドの電位が１．６Ｖより
も高くなると、インバータＩＮＶはローレベルの電位を
出力し、対応するアドレス入力パッドの電位が１．６Ｖ
よりも低くなると、インバータＩＮＶはハイレベルの電
位を出力する。
て、対応するアドレス入力パッドの電位が１．６Ｖより
も高くなると、インバータＩＮＶはローレベルの電位を
出力し、対応するアドレス入力パッドの電位が１．６Ｖ
よりも低くなると、インバータＩＮＶはハイレベルの電
位を出力する。
【００７１】インバータＩＮＶがこのような伝達特性を
有するようにトランジスタ２０００および２２００のし
きい値電圧等が設定される。
有するようにトランジスタ２０００および２２００のし
きい値電圧等が設定される。
【００７２】一般に、このようなブロック分割構成のＤ
ＲＡＭにおいて、ロウアドレスバッファ３およびコラム
アドレスバッファ２１は、メモリセルアレイブロック２
ａ，２ｂ間に設けられる。メモリセルアレイが２つのブ
ロック２ａ，２ｂに分割される場合、図６に示されるよ
うに、コラムアドレスバッファ２１およびロウアドレス
バッファ３は、一方のメモリセルアレイブロック２ａと
他方のメモリセルアレイブロック２ｂとの間、すなわ
ち、このＤＲＡＭチップ１の中央部分に配置される。
ＲＡＭにおいて、ロウアドレスバッファ３およびコラム
アドレスバッファ２１は、メモリセルアレイブロック２
ａ，２ｂ間に設けられる。メモリセルアレイが２つのブ
ロック２ａ，２ｂに分割される場合、図６に示されるよ
うに、コラムアドレスバッファ２１およびロウアドレス
バッファ３は、一方のメモリセルアレイブロック２ａと
他方のメモリセルアレイブロック２ｂとの間、すなわ
ち、このＤＲＡＭチップ１の中央部分に配置される。
【００７３】
【発明が解決しようとする課題】以上のように、従来の
ＤＲＡＭにおいて、行アドレスを構成する各ビットのデ
ータおよび、列アドレスを構成する各ビットのデータは
いずれも、対応するバッファ回路を介してデコーダに入
力される。このため、各アドレス入力パッドとこれに対
応して設けられたバッファ回路との間に設けられた配線
の抵抗および容量の大きさが、外部アドレス信号がデコ
ーダに伝達されるのに要する時間の長さに多大な影響を
及ぼす。
ＤＲＡＭにおいて、行アドレスを構成する各ビットのデ
ータおよび、列アドレスを構成する各ビットのデータは
いずれも、対応するバッファ回路を介してデコーダに入
力される。このため、各アドレス入力パッドとこれに対
応して設けられたバッファ回路との間に設けられた配線
の抵抗および容量の大きさが、外部アドレス信号がデコ
ーダに伝達されるのに要する時間の長さに多大な影響を
及ぼす。
【００７４】たとえば、図６を参照して、コラムアドレ
スバッファ２１を構成するそれぞれのバッファ回路２１
０は、対応するアドレス入力パッド１０ａ〜１０ｃに、
チップ１上に形成された配線層Ｌａ〜Ｌｃによって接続
される。
スバッファ２１を構成するそれぞれのバッファ回路２１
０は、対応するアドレス入力パッド１０ａ〜１０ｃに、
チップ１上に形成された配線層Ｌａ〜Ｌｃによって接続
される。
【００７５】アドレス入力パッド１０ａ〜１０ｃは、外
部からの信号を取込むため、ＤＲＡＭチップ１の外側に
近い部分に設けられる。一方、コラムアドレスバッファ
２１は、ＤＲＡＭチップ１の中央部分に設けられる。
部からの信号を取込むため、ＤＲＡＭチップ１の外側に
近い部分に設けられる。一方、コラムアドレスバッファ
２１は、ＤＲＡＭチップ１の中央部分に設けられる。
【００７６】したがって、各アドレス入力パッド１０ａ
〜１０ｃとこれに対応して設けられたバッファ回路２１
０とを接続する配線層Ｌａ〜Ｌｃは、ＤＲＡＭチップ１
の一辺の長さに応じた長さを有する。
〜１０ｃとこれに対応して設けられたバッファ回路２１
０とを接続する配線層Ｌａ〜Ｌｃは、ＤＲＡＭチップ１
の一辺の長さに応じた長さを有する。
【００７７】近年のＤＲＡＭの大容量化に伴い、ＤＲＡ
Ｍチップ１のサイズは従来よりも大きくなり、それゆ
え、ＤＲＡＭチップ１の一辺の長さも従来よりも長くな
ってきた。このため、このような配線層Ｌａ〜Ｌｃの長
さは近年、従来よりも長くなってきた。
Ｍチップ１のサイズは従来よりも大きくなり、それゆ
え、ＤＲＡＭチップ１の一辺の長さも従来よりも長くな
ってきた。このため、このような配線層Ｌａ〜Ｌｃの長
さは近年、従来よりも長くなってきた。
【００７８】配線層の抵抗および容量は、その長さの増
大に比例して増大する。したがって、近年の大容量ＤＲ
ＡＭ１において、アドレス入力パッド１０ａ〜１０ｃと
コラムアドレスバッファ２１とを接続する配線層Ｌａ〜
Ｌｃの抵抗および容量はかなり大きい。
大に比例して増大する。したがって、近年の大容量ＤＲ
ＡＭ１において、アドレス入力パッド１０ａ〜１０ｃと
コラムアドレスバッファ２１とを接続する配線層Ｌａ〜
Ｌｃの抵抗および容量はかなり大きい。
【００７９】このような配線層Ｌａ〜Ｌｃの容量および
抵抗が大きいほど、コラムアドレスバッファ２１からの
内部コラムアドレス信号ｉｎｔＡｃｌが外部アドレス信
号Ａａ〜Ａｃの変化に応答して変化するのに時間がかか
る。
抵抗が大きいほど、コラムアドレスバッファ２１からの
内部コラムアドレス信号ｉｎｔＡｃｌが外部アドレス信
号Ａａ〜Ａｃの変化に応答して変化するのに時間がかか
る。
【００８０】この現象について以下に、図８および図９
を参照しながら詳細に説明する。たとえば、アドレス入
力パッド１０ａに供給された外部アドレス信号Ａａが図
９（ａ）に示されるようにハイレベルからローレベルに
切換わった場合を想定する。
を参照しながら詳細に説明する。たとえば、アドレス入
力パッド１０ａに供給された外部アドレス信号Ａａが図
９（ａ）に示されるようにハイレベルからローレベルに
切換わった場合を想定する。
【００８１】このような場合、アドレス入力パッド１０
ａに対応して設けられたバッファ回路２１０の出力信号
がこのような外部アドレス信号Ａａの切換わりに応答し
て迅速に切換わるためには、このバッファ回路２１０
（図８参照）において、トランジスタ２０００および２
２００がそれぞれ迅速にＯＮ状態およびＯＦＦ状態に切
換わる必要がある。
ａに対応して設けられたバッファ回路２１０の出力信号
がこのような外部アドレス信号Ａａの切換わりに応答し
て迅速に切換わるためには、このバッファ回路２１０
（図８参照）において、トランジスタ２０００および２
２００がそれぞれ迅速にＯＮ状態およびＯＦＦ状態に切
換わる必要がある。
【００８２】しかしながら、配線層Ｌａの容量および抵
抗が大きいと、この配線層が外部アドレス信号Ａａの切
換りによって放電されるのに時間がかかる。それゆえ、
このバッファ回路２１０の入力端、すなわち、トランジ
スタ２０００および２２００のゲート（インバータＩＮ
Ｖの入力端）における電位は、図９（ｂ）に示されるよ
うに、アドレス入力パッド１０ａの電位（図９（ａ））
が立下がっても、すぐには低下せず、外部アドレス信号
Ａａがローレベルとなってからかなりの時間が経過して
からローレベルの電位ＶI L に到達する。つまり、バッ
ファ回路２１０の入力端の電位は、外部アドレス信号Ａ
ａよりもかなりなまった波形を示す。
抗が大きいと、この配線層が外部アドレス信号Ａａの切
換りによって放電されるのに時間がかかる。それゆえ、
このバッファ回路２１０の入力端、すなわち、トランジ
スタ２０００および２２００のゲート（インバータＩＮ
Ｖの入力端）における電位は、図９（ｂ）に示されるよ
うに、アドレス入力パッド１０ａの電位（図９（ａ））
が立下がっても、すぐには低下せず、外部アドレス信号
Ａａがローレベルとなってからかなりの時間が経過して
からローレベルの電位ＶI L に到達する。つまり、バッ
ファ回路２１０の入力端の電位は、外部アドレス信号Ａ
ａよりもかなりなまった波形を示す。
【００８３】このため、バッファ回路２１０の入力端の
電位が入力初段のインバータＩＮＶによってローレベル
とみなされる範囲（１．６Ｖ以下）となるのに要する時
間τ１が長くなる。したがって、インバータＩＮＶの出
力信号は、図９（ｃ）に示されるように、インバータＩ
ＮＶの入力端の信号の低下に応答して徐々に上昇し、外
部アドレス信号Ａａの立下がりからかなり遅れてハイレ
ベルの電位ＶI H に到達する。
電位が入力初段のインバータＩＮＶによってローレベル
とみなされる範囲（１．６Ｖ以下）となるのに要する時
間τ１が長くなる。したがって、インバータＩＮＶの出
力信号は、図９（ｃ）に示されるように、インバータＩ
ＮＶの入力端の信号の低下に応答して徐々に上昇し、外
部アドレス信号Ａａの立下がりからかなり遅れてハイレ
ベルの電位ＶI H に到達する。
【００８４】このため、インバータ２４００によってイ
ンバータＩＮＶの出力信号がハイレベルとみなされる範
囲（１．６Ｖ以上）に到達するのに要する時間τ２も長
くなり、そのため、インバータ２４００の出力信号、す
なわち、内部コラムアドレス信号ｉｎｔＡｃｌは、図９
（ｄ）に示されるように、インバータＩＮＶの出力信号
の上昇に応答して徐々に低下し、外部アドレス信号Ａａ
の立下がりからかなり遅れてローレベルに対応する接地
電位Ｖｓｓに到達する。
ンバータＩＮＶの出力信号がハイレベルとみなされる範
囲（１．６Ｖ以上）に到達するのに要する時間τ２も長
くなり、そのため、インバータ２４００の出力信号、す
なわち、内部コラムアドレス信号ｉｎｔＡｃｌは、図９
（ｄ）に示されるように、インバータＩＮＶの出力信号
の上昇に応答して徐々に低下し、外部アドレス信号Ａａ
の立下がりからかなり遅れてローレベルに対応する接地
電位Ｖｓｓに到達する。
【００８５】逆に、外部アドレス信号Ａａが図９（ａ）
に示されるようにローレベルからハイレベルに切換わっ
た場合を想定する。
に示されるようにローレベルからハイレベルに切換わっ
た場合を想定する。
【００８６】このような場合、内部アドレス信号ｉｎｔ
Ａｃｌがこの外部アドレス信号Ａａの切換わりに応答し
て迅速に切換わるためには、アドレス入力パッド１０ａ
に対応して設けられたバッファ回路２１０において、イ
ンバータＩＮＶの出力信号がまず迅速にローレベルに切
換わる必要がある。
Ａｃｌがこの外部アドレス信号Ａａの切換わりに応答し
て迅速に切換わるためには、アドレス入力パッド１０ａ
に対応して設けられたバッファ回路２１０において、イ
ンバータＩＮＶの出力信号がまず迅速にローレベルに切
換わる必要がある。
【００８７】しかしながら、配線層Ｌａの容量および抵
抗が大きいと、この配線層が外部アドレス信号Ａａの切
換りによって充電されるのに時間がかかる。それゆえ、
このインバータＩＮＶの入力端の電位は、図９（ｂ）に
示されるように、外部アドレス信号Ａａに比べかなりな
まった波形を示すので、インバータＩＮＶによってハイ
レベルとみなされる範囲に達するのに長い時間τ３を要
する。
抗が大きいと、この配線層が外部アドレス信号Ａａの切
換りによって充電されるのに時間がかかる。それゆえ、
このインバータＩＮＶの入力端の電位は、図９（ｂ）に
示されるように、外部アドレス信号Ａａに比べかなりな
まった波形を示すので、インバータＩＮＶによってハイ
レベルとみなされる範囲に達するのに長い時間τ３を要
する。
【００８８】したがって、インバータＩＮＶの出力信号
は図９（ｃ）に示されるように、その入力端の電位の上
昇に応答して徐々に低下し、外部アドレス信号Ａａの立
上がりからかなり遅れてローレベルの電位ＶI L に到達
する。
は図９（ｃ）に示されるように、その入力端の電位の上
昇に応答して徐々に低下し、外部アドレス信号Ａａの立
上がりからかなり遅れてローレベルの電位ＶI L に到達
する。
【００８９】この結果、インバータＩＮＶの出力信号が
インバータ２４００によってローレベルとみなされる範
囲に到達するのに要する時間τ４が長くなるため、イン
バータ２４００の出力信号は、図９（ｄ）に示されるよ
うに、インバータＩＮＶの出力信号の低下に応答してゆ
っくりと上昇し、外部アドレス信号Ａａの立上がりから
かなり遅れてハイレベルに対応する電源電位Ｖｃｃに到
達する。
インバータ２４００によってローレベルとみなされる範
囲に到達するのに要する時間τ４が長くなるため、イン
バータ２４００の出力信号は、図９（ｄ）に示されるよ
うに、インバータＩＮＶの出力信号の低下に応答してゆ
っくりと上昇し、外部アドレス信号Ａａの立上がりから
かなり遅れてハイレベルに対応する電源電位Ｖｃｃに到
達する。
【００９０】このように、たとえば配線層Ｌａの抵抗お
よび容量が大きいと、内部アドレス信号Ａａがローレベ
ルに切換わってから、アドレス入力パッド１０ａに対応
して設けられたバッファ回路２１０の出力信号が完全に
ローレベルとなるのに要する時間Ｔ１および、外部アド
レス信号Ａａがハイレベルに切換わってから、アドレス
入力パッド１０ａに対応して設けられたバッファ回路２
１０の出力信号が完全にハイレベルとなるのに要する時
間Ｔ２の長さ、すなわち、外部アドレス信号Ａａのレベ
ル変化に応答して、アドレスパッド１０ａに対応して設
けられたバッファ回路２１０の出力レベルが切換わるの
に要する時間の長さが増大する。
よび容量が大きいと、内部アドレス信号Ａａがローレベ
ルに切換わってから、アドレス入力パッド１０ａに対応
して設けられたバッファ回路２１０の出力信号が完全に
ローレベルとなるのに要する時間Ｔ１および、外部アド
レス信号Ａａがハイレベルに切換わってから、アドレス
入力パッド１０ａに対応して設けられたバッファ回路２
１０の出力信号が完全にハイレベルとなるのに要する時
間Ｔ２の長さ、すなわち、外部アドレス信号Ａａのレベ
ル変化に応答して、アドレスパッド１０ａに対応して設
けられたバッファ回路２１０の出力レベルが切換わるの
に要する時間の長さが増大する。
【００９１】同様に、他の配線層Ｌｂ，Ｌｃの容量およ
び抵抗の増大は、対応する外部アドレス信号Ａｂ，Ａｃ
のレベル変化が対応する内部アドレス信号に伝達される
のに要する時間の増大を招く。
び抵抗の増大は、対応する外部アドレス信号Ａｂ，Ａｃ
のレベル変化が対応する内部アドレス信号に伝達される
のに要する時間の増大を招く。
【００９２】内部アドレス信号ｉｎｔＡｃｌに外部アド
レス信号Ａａ〜Ａｃの変化が伝達されるのに要する時間
が長いと、コラムプリデコーダ６およびコラムデコーダ
２４ａならびにＡＴＤ回路７の動作によって、各メモリ
セルアレイブロック２ａ，２ｂにおいて、この外部アド
レス信号の切換わりから、切換わった後の外部アドレス
信号が指示する列に対応して設けられた１つのビット線
対ＢＬがセンスアンプ・ＩＯ線回路２６ａ，２６ｂに電
気的に接続されるまでの時間が長くなる。したがって、
たとえばファーストページモードやスタティックコラム
モードの場合、外部ロウアドレスストローブ信号／ＲＡ
Ｓの立下がりに応答してロウアドレスバッファ３が外部
アドレス信号Ａａ〜Ａｃを行アドレスとして取込んだ後
の期間において、外部アドレス信号Ａａ〜Ａｃが或るメ
モリセル列を指示するものから他のメモリセル列を指示
するものに切換わってから、入出力回路２７の出力デー
タ信号Ｄｏｕｔが、この各メモリセルアレイブロック２
ａ，２ｂ内のこの１つの列に配列された１つのメモリセ
ルＭＣの記憶データから、この他の列に配列された１つ
のメモリセル列ＭＣの記憶データに切換わるのに要する
時間（データ読出時）および、外部データＤｉｎが各メ
モリセルアレイブロック２ａ，２ｂ内の、この他の列に
配列された１つのメモリセルＭＣに書込まれるのに要す
る時間（データ書込時）が長くなる。
レス信号Ａａ〜Ａｃの変化が伝達されるのに要する時間
が長いと、コラムプリデコーダ６およびコラムデコーダ
２４ａならびにＡＴＤ回路７の動作によって、各メモリ
セルアレイブロック２ａ，２ｂにおいて、この外部アド
レス信号の切換わりから、切換わった後の外部アドレス
信号が指示する列に対応して設けられた１つのビット線
対ＢＬがセンスアンプ・ＩＯ線回路２６ａ，２６ｂに電
気的に接続されるまでの時間が長くなる。したがって、
たとえばファーストページモードやスタティックコラム
モードの場合、外部ロウアドレスストローブ信号／ＲＡ
Ｓの立下がりに応答してロウアドレスバッファ３が外部
アドレス信号Ａａ〜Ａｃを行アドレスとして取込んだ後
の期間において、外部アドレス信号Ａａ〜Ａｃが或るメ
モリセル列を指示するものから他のメモリセル列を指示
するものに切換わってから、入出力回路２７の出力デー
タ信号Ｄｏｕｔが、この各メモリセルアレイブロック２
ａ，２ｂ内のこの１つの列に配列された１つのメモリセ
ルＭＣの記憶データから、この他の列に配列された１つ
のメモリセル列ＭＣの記憶データに切換わるのに要する
時間（データ読出時）および、外部データＤｉｎが各メ
モリセルアレイブロック２ａ，２ｂ内の、この他の列に
配列された１つのメモリセルＭＣに書込まれるのに要す
る時間（データ書込時）が長くなる。
【００９３】このように、アドレス入力パッドと、この
アドレス入力パッドに与えられた外部アドレス信号を取
込んでデコーダに与えるためのバッファ回路とを接続す
る配線層の抵抗および容量が大きいと、バッファ回路の
入力端の電位波形がなまるためＤＲＡＭのアクセスタイ
ムが長くなるという問題が生じる。
アドレス入力パッドに与えられた外部アドレス信号を取
込んでデコーダに与えるためのバッファ回路とを接続す
る配線層の抵抗および容量が大きいと、バッファ回路の
入力端の電位波形がなまるためＤＲＡＭのアクセスタイ
ムが長くなるという問題が生じる。
【００９４】また、このような配線層の抵抗および容量
の増大によるバッファ回路の入力端の信号波形のなまり
は、バッファ回路の消費電力にも影響を及ぼす。
の増大によるバッファ回路の入力端の信号波形のなまり
は、バッファ回路の消費電力にも影響を及ぼす。
【００９５】たとえば図８および図９を参照して、バッ
ファ回路２１０において、インバータＩＮＶの入力端の
信号が図９（ｂ）に示されるように外部アドレス信号Ａ
ａの立下がりおよび立上がりにそれぞれ応答してゆっく
りとローレベルおよびハイレベルに変化した場合を想定
する。
ファ回路２１０において、インバータＩＮＶの入力端の
信号が図９（ｂ）に示されるように外部アドレス信号Ａ
ａの立下がりおよび立上がりにそれぞれ応答してゆっく
りとローレベルおよびハイレベルに変化した場合を想定
する。
【００９６】このような場合、インバータＩＮＶの入力
端の電位がハイレベルの電位ＶI Hからローレベルの電
位ＶI L に変化するまでの期間、およびローレベルの電
位Ｖ I L からハイレベルの電位ＶI H に変化するまでの
期間の各々において、インバータＩＮＶ内のトランジス
タ２０００および２２００が共にＯＮ状態となる時間が
増大する。
端の電位がハイレベルの電位ＶI Hからローレベルの電
位ＶI L に変化するまでの期間、およびローレベルの電
位Ｖ I L からハイレベルの電位ＶI H に変化するまでの
期間の各々において、インバータＩＮＶ内のトランジス
タ２０００および２２００が共にＯＮ状態となる時間が
増大する。
【００９７】通常、ＭＯＳトランジスタのしきい値電圧
は、たとえば０．８Ｖと、ハイレベルの電位ＶI H とロ
ーレベルの電位ＶI L との差電圧に比べかなり小さい。
は、たとえば０．８Ｖと、ハイレベルの電位ＶI H とロ
ーレベルの電位ＶI L との差電圧に比べかなり小さい。
【００９８】したがって、インバータＩＮＶを構成する
Ｐチャネルトランジスタ２０００は、そのゲート電位が
ハイレベルの電位ＶI H よりもこのしきい値電圧分低い
電位Ｖｔｈｐ以下であればＯＮ状態となり、インバータ
ＩＮＶを構成するＮチャネルトランジスタ２２００は、
そのゲート電位がローレベルの電位ＶI L よりもこのし
きい値電圧分高い電位Ｖｔｈｎ以上であればＯＮ状態と
なる。
Ｐチャネルトランジスタ２０００は、そのゲート電位が
ハイレベルの電位ＶI H よりもこのしきい値電圧分低い
電位Ｖｔｈｐ以下であればＯＮ状態となり、インバータ
ＩＮＶを構成するＮチャネルトランジスタ２２００は、
そのゲート電位がローレベルの電位ＶI L よりもこのし
きい値電圧分高い電位Ｖｔｈｎ以上であればＯＮ状態と
なる。
【００９９】したがって、インバータＩＮＶの入力端の
電位が電位Ｖｔｈｎ以上、Ｖｔｈｐ以下の範囲にある期
間には、トランジスタ２０００および２２００が共にＯ
Ｎ状態となる。インバータＩＮＶの入力端の電位の低下
速度および上昇速度が遅いほど、トランジスタ２０００
および２２００のゲート電位がこのような範囲Ｖｔｈｎ
〜Ｖｔｈｐにある時間は長くなる。すなわち、トランジ
スタ２０００および２２００が共にＯＮ状態となる時間
が長くなる。
電位が電位Ｖｔｈｎ以上、Ｖｔｈｐ以下の範囲にある期
間には、トランジスタ２０００および２２００が共にＯ
Ｎ状態となる。インバータＩＮＶの入力端の電位の低下
速度および上昇速度が遅いほど、トランジスタ２０００
および２２００のゲート電位がこのような範囲Ｖｔｈｎ
〜Ｖｔｈｐにある時間は長くなる。すなわち、トランジ
スタ２０００および２２００が共にＯＮ状態となる時間
が長くなる。
【０１００】トランジスタ２０００および２２００が共
にＯＮ状態である期間には、これらのトランジスタ２０
００および２２００を介して、電源Ｖｃｃから接地に流
れる電流、すなわち、貫通電流が生じる。このため、ト
ランジスタ２０００および２２００が共にＯＮ状態であ
る期間が長いと、インバータＩＮＶにおける貫通電流の
増大により、バッファ回路２１０の消費電力が増大す
る。
にＯＮ状態である期間には、これらのトランジスタ２０
００および２２００を介して、電源Ｖｃｃから接地に流
れる電流、すなわち、貫通電流が生じる。このため、ト
ランジスタ２０００および２２００が共にＯＮ状態であ
る期間が長いと、インバータＩＮＶにおける貫通電流の
増大により、バッファ回路２１０の消費電力が増大す
る。
【０１０１】このように、アドレス入力パッドと、外部
アドレス信号をバッファリングするためのバッファ回路
と接続する配線層の抵抗および容量の増大は、バッファ
回路の消費電力の増大につながり、結果としてＤＲＡＭ
の低消費電力化を阻害する。
アドレス信号をバッファリングするためのバッファ回路
と接続する配線層の抵抗および容量の増大は、バッファ
回路の消費電力の増大につながり、結果としてＤＲＡＭ
の低消費電力化を阻害する。
【０１０２】近年のＤＲＡＭの大容量化に伴い、ＤＲＡ
Ｍチップ１の一辺の長さは従来よりも長くなってきた。
このため、配線層Ｌａ〜Ｌｃの抵抗および容量の増大に
起因した上記のような問題は、近年の大容量ＤＲＡＭに
おいてより顕著となる。
Ｍチップ１の一辺の長さは従来よりも長くなってきた。
このため、配線層Ｌａ〜Ｌｃの抵抗および容量の増大に
起因した上記のような問題は、近年の大容量ＤＲＡＭに
おいてより顕著となる。
【０１０３】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、配線層の抵抗および容量の増大によ
るアクセスタイムおよび貫通電流の増大が低減された、
大容量の半導体記憶装置を提供することである。
な問題点を解決し、配線層の抵抗および容量の増大によ
るアクセスタイムおよび貫通電流の増大が低減された、
大容量の半導体記憶装置を提供することである。
【０１０４】
【課題を解決するための手段】上記のような目的を達成
するために、ある局面に依れば、本発明に係る半導体記
憶装置は、複数のメモリセルと、これら複数のメモリセ
ルのうちのいずれかを指示する外部アドレス信号を受け
るアドレス入力パッドと、アドレス入力パッドの近傍に
設けられて、アドレス入力パッドに供給された外部アド
レス信号をバッファリングするバッファ手段と、バッフ
ァ手段の出力信号に応答して、いずれかのメモリセルを
選択する選択手段とを備える。
するために、ある局面に依れば、本発明に係る半導体記
憶装置は、複数のメモリセルと、これら複数のメモリセ
ルのうちのいずれかを指示する外部アドレス信号を受け
るアドレス入力パッドと、アドレス入力パッドの近傍に
設けられて、アドレス入力パッドに供給された外部アド
レス信号をバッファリングするバッファ手段と、バッフ
ァ手段の出力信号に応答して、いずれかのメモリセルを
選択する選択手段とを備える。
【０１０５】他の局面に依れば、本発明に係る半導体記
憶装置は、複数の行および複数の列のマトリックス状に
配列された複数のメモリセルと、複数の行のうちのいず
れかを指示する行アドレス信号および複数の列のうちの
いずれかを指示する列アドレス信号を時分割におけるア
ドレス入力パッドと、アドレス入力パッドに与えられた
列アドレス信号をバッファリングするためにアドレス入
力パッドの近傍に設けられた列アドレスバッファ手段
と、アドレス入力パッドに与えられた行アドレス信号を
バッファリングする行アドレスバッファ手段と、行アド
レスバッファ手段の出力信号に応答していずれかの行を
選択する行選択手段と、列アドレスバッファ手段の出力
信号に応答していずれかの列を選択する列選択手段とを
備える。
憶装置は、複数の行および複数の列のマトリックス状に
配列された複数のメモリセルと、複数の行のうちのいず
れかを指示する行アドレス信号および複数の列のうちの
いずれかを指示する列アドレス信号を時分割におけるア
ドレス入力パッドと、アドレス入力パッドに与えられた
列アドレス信号をバッファリングするためにアドレス入
力パッドの近傍に設けられた列アドレスバッファ手段
と、アドレス入力パッドに与えられた行アドレス信号を
バッファリングする行アドレスバッファ手段と、行アド
レスバッファ手段の出力信号に応答していずれかの行を
選択する行選択手段と、列アドレスバッファ手段の出力
信号に応答していずれかの列を選択する列選択手段とを
備える。
【０１０６】この局面において、好ましくは、列アドレ
スバッファ手段とアドレス入力パッドとの間に接続され
たスイッチング手段が設けられる。このスイッチング手
段は、アドレス入力パッドの近傍に設けられ、アドレス
入力パッドが列アドレス信号を受けている期間、アドレ
ス入力パッドを行アドレスバッファ手段から電気的に遮
断する。
スバッファ手段とアドレス入力パッドとの間に接続され
たスイッチング手段が設けられる。このスイッチング手
段は、アドレス入力パッドの近傍に設けられ、アドレス
入力パッドが列アドレス信号を受けている期間、アドレ
ス入力パッドを行アドレスバッファ手段から電気的に遮
断する。
【０１０７】
【作用】ある局面に依れば、外部アドレス信号をバッフ
ァリングするバッファ手段が、アドレス入力パッドの近
傍に設けられるので、アドレス入力パッドとバッファ手
段とを接続する配線層の長さが短縮される。このため、
この配線層の容量および抵抗が小さくなるので、外部ア
ドレス信号の変化がバッファ手段の入力端に迅速に伝達
される。他の局面に依れば、外部アドレス信号のうち列
アドレス信号をバッファリングする列アドレスバッファ
手段がアドレス入力パッドの近傍に設けられるととも
に、行アドレス信号をバッファリングする行アドレスバ
ッファ手段とアドレス入力パッドとを、アドレス入力パ
ッドに列アドレス信号が与えられている期間、電気的に
遮断するスイッチング手段が、アドレス入力パッドの近
傍に設けられる。この場合、アドレス入力パッドに列ア
ドレス信号が与えられている期間、アドレス入力パッド
に電気的に接続されている配線層は、アドレス入力パッ
ドと列アドレスバッファ手段との間に設けられる短い配
線層のみであり、スイッチング手段と列アドレスバッフ
ァ手段とを接続する配線層を含まない。したがって、こ
のような期間には、列アドレスバッファ手段とアドレス
入力パッドとの間に設けられた短い配線層の容量および
抵抗に応じた速い速度で、列アドレス信号が列アドレス
バッファ手段の入力端に伝達される。
ァリングするバッファ手段が、アドレス入力パッドの近
傍に設けられるので、アドレス入力パッドとバッファ手
段とを接続する配線層の長さが短縮される。このため、
この配線層の容量および抵抗が小さくなるので、外部ア
ドレス信号の変化がバッファ手段の入力端に迅速に伝達
される。他の局面に依れば、外部アドレス信号のうち列
アドレス信号をバッファリングする列アドレスバッファ
手段がアドレス入力パッドの近傍に設けられるととも
に、行アドレス信号をバッファリングする行アドレスバ
ッファ手段とアドレス入力パッドとを、アドレス入力パ
ッドに列アドレス信号が与えられている期間、電気的に
遮断するスイッチング手段が、アドレス入力パッドの近
傍に設けられる。この場合、アドレス入力パッドに列ア
ドレス信号が与えられている期間、アドレス入力パッド
に電気的に接続されている配線層は、アドレス入力パッ
ドと列アドレスバッファ手段との間に設けられる短い配
線層のみであり、スイッチング手段と列アドレスバッフ
ァ手段とを接続する配線層を含まない。したがって、こ
のような期間には、列アドレスバッファ手段とアドレス
入力パッドとの間に設けられた短い配線層の容量および
抵抗に応じた速い速度で、列アドレス信号が列アドレス
バッファ手段の入力端に伝達される。
【０１０８】
【実施例】図１は、本発明の一実施例のＤＲＡＭの全体
構成を示す概略ブロック図である。
構成を示す概略ブロック図である。
【０１０９】図１を参照して、本実施例のＤＲＡＭ１で
は、図６に示された従来のＤＲＡＭの場合と異なり、コ
ラムアドレスバッファ２１を構成する各バッファ回路２
１０が対応するアドレス入力パッド１０ａ〜１０ｃの近
傍に配置されるとともに、各アドレス入力パッド１０ａ
〜１０ｃと、ロウアドレスバッファ３内の対応するバッ
ファ回路３００との間にスイッチ回路８ａ〜８ｃが設け
られ、かつ、このようなスイッチ回路８ａ〜８ｃを制御
するための遅延回路３０が設けられる。各スイッチ回路
８ａ〜８ｃは、対応するアドレス入力パッド１０ａ〜１
０ｃの近傍に配置される。
は、図６に示された従来のＤＲＡＭの場合と異なり、コ
ラムアドレスバッファ２１を構成する各バッファ回路２
１０が対応するアドレス入力パッド１０ａ〜１０ｃの近
傍に配置されるとともに、各アドレス入力パッド１０ａ
〜１０ｃと、ロウアドレスバッファ３内の対応するバッ
ファ回路３００との間にスイッチ回路８ａ〜８ｃが設け
られ、かつ、このようなスイッチ回路８ａ〜８ｃを制御
するための遅延回路３０が設けられる。各スイッチ回路
８ａ〜８ｃは、対応するアドレス入力パッド１０ａ〜１
０ｃの近傍に配置される。
【０１１０】本実施例のＤＲＡＭの他の部分の構成およ
び動作は、図６に示された従来のＤＲＡＭの場合のそれ
と同様であるので説明は省略する。
び動作は、図６に示された従来のＤＲＡＭの場合のそれ
と同様であるので説明は省略する。
【０１１１】各バッファ回路２１０の構成も、図８に示
されるものとする。図１においても、従来技術の説明の
場合と同様に３個のアドレス入力パッド１０ａ〜１０ｃ
が代表的に示される。
されるものとする。図１においても、従来技術の説明の
場合と同様に３個のアドレス入力パッド１０ａ〜１０ｃ
が代表的に示される。
【０１１２】コラムアドレスバッファ２１を構成する各
バッファ回路２１０が対応するアドレス入力パッドの近
傍に設けられたので、コラムアドレスバッファ２１を構
成する各バッファ回路２１０と対応するアドレス入力パ
ッド１０ａ〜１０ｃとを接続する配線層Ｌ１ａ〜Ｌ１ｃ
の長さが従来よりも短い。このため、各配線層Ｌ１ａ〜
Ｌ１ｃの容量および抵抗は従来よりも低減される。
バッファ回路２１０が対応するアドレス入力パッドの近
傍に設けられたので、コラムアドレスバッファ２１を構
成する各バッファ回路２１０と対応するアドレス入力パ
ッド１０ａ〜１０ｃとを接続する配線層Ｌ１ａ〜Ｌ１ｃ
の長さが従来よりも短い。このため、各配線層Ｌ１ａ〜
Ｌ１ｃの容量および抵抗は従来よりも低減される。
【０１１３】一方、各アドレス入力パッドＡａ〜Ａｃ
は、ロウアドレスバッファ３内の対応するバッファ回路
３００に、対応するスイッチ回路８ａ〜８ｃを介して、
前述の配線層Ｌ１ａ〜Ｌ１ｃとは独立した配線層Ｌ２ａ
〜Ｌ２ｃによって接続される。
は、ロウアドレスバッファ３内の対応するバッファ回路
３００に、対応するスイッチ回路８ａ〜８ｃを介して、
前述の配線層Ｌ１ａ〜Ｌ１ｃとは独立した配線層Ｌ２ａ
〜Ｌ２ｃによって接続される。
【０１１４】図２は各スイッチ回路８ａ〜８ｃの構成例
を示す回路図である。図２には、１つのスイッチ回路の
構成のみが代表的に示される。
を示す回路図である。図２には、１つのスイッチ回路の
構成のみが代表的に示される。
【０１１５】図２を参照して、各スイッチ回路８ａ〜８
ｃは、対応するアドレス入力パッド１０ａ〜１０ｃと対
応するバッファ回路３００との間に互いに並列に接続さ
れたＮチャネルＭＯＳトランジスタ８０およびＰチャネ
ルＭＯＳトランジスタ８１と、インバータ８２とを含
む。
ｃは、対応するアドレス入力パッド１０ａ〜１０ｃと対
応するバッファ回路３００との間に互いに並列に接続さ
れたＮチャネルＭＯＳトランジスタ８０およびＰチャネ
ルＭＯＳトランジスタ８１と、インバータ８２とを含
む。
【０１１６】インバータ８２は、図１の遅延回路３０の
出力信号／ＲＡＳｄを反転する。トランジスタ８０およ
び８１のゲートにはそれぞれ、遅延回路３０の出力信号
／ＲＡＳｄおよびインバータ８２の出力信号が与えられ
る。
出力信号／ＲＡＳｄを反転する。トランジスタ８０およ
び８１のゲートにはそれぞれ、遅延回路３０の出力信号
／ＲＡＳｄおよびインバータ８２の出力信号が与えられ
る。
【０１１７】次に、図２および図３を参照しながら、各
スイッチ回路８ａ〜８ｃの動作について説明する。図３
は、外部制御信号／ＲＡＳ，／ＣＡＳおよびこれに応答
する内部制御信号ならびに、外部アドレス信号および内
部アドレス信号の変化を示すタイミングチャート図であ
る。図３には、スタティックコラムモードの場合が例示
される。
スイッチ回路８ａ〜８ｃの動作について説明する。図３
は、外部制御信号／ＲＡＳ，／ＣＡＳおよびこれに応答
する内部制御信号ならびに、外部アドレス信号および内
部アドレス信号の変化を示すタイミングチャート図であ
る。図３には、スタティックコラムモードの場合が例示
される。
【０１１８】遅延回路３０は、ＲＡＳバッファ２８から
の内部ロウアドレスストローブ信号ｉｎｔ／ＲＡＳを遅
延し、これによって得られた信号／ＲＡＳｄをすべての
スイッチ回路８ａ〜８ｃに与える。したがって、外部ロ
ウアドレスストローブ信号／ＲＡＳ（図３（ａ））がロ
ーレベルに立下がると、この立下がりから遅延回路３０
の遅延時間だけ遅れて、信号／ＲＡＳｄ（図３（ｂ））
がローレベルとなる。
の内部ロウアドレスストローブ信号ｉｎｔ／ＲＡＳを遅
延し、これによって得られた信号／ＲＡＳｄをすべての
スイッチ回路８ａ〜８ｃに与える。したがって、外部ロ
ウアドレスストローブ信号／ＲＡＳ（図３（ａ））がロ
ーレベルに立下がると、この立下がりから遅延回路３０
の遅延時間だけ遅れて、信号／ＲＡＳｄ（図３（ｂ））
がローレベルとなる。
【０１１９】信号／ＲＡＳｄがハイレベルであれば、各
スイッチ回路８ａ〜８ｃにおいて、トランジスタ８０が
ハイレベルの電位をゲートに受けてＯＮ状態となり、ト
ランジスタ８２もローレベルの電位をゲートに受けてＯ
Ｎ状態となる。
スイッチ回路８ａ〜８ｃにおいて、トランジスタ８０が
ハイレベルの電位をゲートに受けてＯＮ状態となり、ト
ランジスタ８２もローレベルの電位をゲートに受けてＯ
Ｎ状態となる。
【０１２０】逆に、信号／ＲＡＳｄがローレベルであれ
ば、各スイッチ回路８ａ〜８ｃにおいて、トランジスタ
８０がローレベルの電位をゲートに受けてＯＦＦ状態と
なるとともに、トランジスタ８１もハイレベルの電位を
ゲートに受けてＯＦＦ状態となる。
ば、各スイッチ回路８ａ〜８ｃにおいて、トランジスタ
８０がローレベルの電位をゲートに受けてＯＦＦ状態と
なるとともに、トランジスタ８１もハイレベルの電位を
ゲートに受けてＯＦＦ状態となる。
【０１２１】したがって、各スイッチ回路８ａ〜８ｃ
は、遅延回路３０の出力信号／ＲＡＳｄがハイレベルで
ある期間にのみ、対応するアドレス入力パッドＡａ〜Ａ
ｃを、ロウアドレスバッファ３内の対応のバッファ回路
３００に接続された配線層Ｌ２ａ〜Ｌ２ｃに電気的に接
続し、信号／ＲＡＳｄがローレベルである期間には、対
応するアドレス入力パッドＡａ〜Ａｃを、ロウアドレス
バッファ３内の対応するバッファ回路３００に接続され
た配線層Ｌ２ａ〜Ｌ２ｃから電気的に切離す。
は、遅延回路３０の出力信号／ＲＡＳｄがハイレベルで
ある期間にのみ、対応するアドレス入力パッドＡａ〜Ａ
ｃを、ロウアドレスバッファ３内の対応のバッファ回路
３００に接続された配線層Ｌ２ａ〜Ｌ２ｃに電気的に接
続し、信号／ＲＡＳｄがローレベルである期間には、対
応するアドレス入力パッドＡａ〜Ａｃを、ロウアドレス
バッファ３内の対応するバッファ回路３００に接続され
た配線層Ｌ２ａ〜Ｌ２ｃから電気的に切離す。
【０１２２】このため、外部ロウアドレスストローブ信
号／ＲＡＳがローレベルに切換わると、この切換わり時
刻から或る期間遅れて、各アドレス入力パッド１０ａ〜
１０ｃへの外部アドレス信号Ａａ〜Ａｃはロウアドレス
バッファ３に供給されなくなる。
号／ＲＡＳがローレベルに切換わると、この切換わり時
刻から或る期間遅れて、各アドレス入力パッド１０ａ〜
１０ｃへの外部アドレス信号Ａａ〜Ａｃはロウアドレス
バッファ３に供給されなくなる。
【０１２３】一方、外部コラムアドレスストローブ信号
／ＣＡＳ（図３（ｃ））は、外部ロウアドレスストロー
ブ信号／ＲＡＳよりも遅れて立下がり、かつ、外部アド
レス信号Ａａ〜Ａｃ（図３（ｄ））は、外部ロウアドレ
スストローブ信号／ＲＡＳの立下がり時には、各メモリ
セルアレイブロック２ａ，２ｂ内の１つの列を指示する
ロウアドレス信号Ｒｏｗとされ、その後、外部コラムア
ドレスストローブ信号／ＣＡＳがローレベルである期間
には、各メモリセルアレイブロック２ａ，２ｂ内の複数
のメモリセル列をそれぞれ指示するコラムアドレス信号
Ｃｏｌ−１，Ｃｏｌ−２，…に順次に切換わる。
／ＣＡＳ（図３（ｃ））は、外部ロウアドレスストロー
ブ信号／ＲＡＳよりも遅れて立下がり、かつ、外部アド
レス信号Ａａ〜Ａｃ（図３（ｄ））は、外部ロウアドレ
スストローブ信号／ＲＡＳの立下がり時には、各メモリ
セルアレイブロック２ａ，２ｂ内の１つの列を指示する
ロウアドレス信号Ｒｏｗとされ、その後、外部コラムア
ドレスストローブ信号／ＣＡＳがローレベルである期間
には、各メモリセルアレイブロック２ａ，２ｂ内の複数
のメモリセル列をそれぞれ指示するコラムアドレス信号
Ｃｏｌ−１，Ｃｏｌ−２，…に順次に切換わる。
【０１２４】遅延回路３０における遅延時間は、ロウア
ドレスバッファ３にロウアドレス信号Ｒｏｗが記憶され
てから、外部コラムアドレスストローブ信号／ＣＡＳが
立下がるまでの期間内に信号／ＲＡＳｄが立下がるよう
な長さに設定される。これによって、各スイッチ回路８
ａ〜８ｃは、対応するアドレス入力パッド１０ａ〜１０
ｃへの外部アドレス信号Ａａ〜Ａｃがロウアドレスバッ
ファ３内の対応するバッファ回路３００に外部ロウアド
レスストローブ信号／ＲＡＳの立下がりに応答して完全
に取込まれた後、ＯＦＦ状態となって、対応する外部ア
ドレス信号Ａａ〜Ａｃのロウアドレスバッファ３への伝
達を禁止する。
ドレスバッファ３にロウアドレス信号Ｒｏｗが記憶され
てから、外部コラムアドレスストローブ信号／ＣＡＳが
立下がるまでの期間内に信号／ＲＡＳｄが立下がるよう
な長さに設定される。これによって、各スイッチ回路８
ａ〜８ｃは、対応するアドレス入力パッド１０ａ〜１０
ｃへの外部アドレス信号Ａａ〜Ａｃがロウアドレスバッ
ファ３内の対応するバッファ回路３００に外部ロウアド
レスストローブ信号／ＲＡＳの立下がりに応答して完全
に取込まれた後、ＯＦＦ状態となって、対応する外部ア
ドレス信号Ａａ〜Ａｃのロウアドレスバッファ３への伝
達を禁止する。
【０１２５】このように外部アドレス信号のロウアドレ
スバッファ３への伝達が禁止されても、内部ロウアドレ
ス信号ｉｎｔＡｒｗは図３（ｅ）に示されるように、先
に取込まれたロウアドレス信号Ｒｏｗに固定されるの
で、何ら不都合は生じない。
スバッファ３への伝達が禁止されても、内部ロウアドレ
ス信号ｉｎｔＡｒｗは図３（ｅ）に示されるように、先
に取込まれたロウアドレス信号Ｒｏｗに固定されるの
で、何ら不都合は生じない。
【０１２６】外部コラムアドレスストローブ信号／ＣＡ
Ｓがローレベルである期間、すべてのスイッチ回路８ａ
〜８ｃはＯＦＦ状態にあるので、各アドレス入力パッド
Ａａ〜Ａｃは、コラムアドレスバッファを構成するバッ
ファ回路２１０のうちの対応する１つにのみ電気的に接
続される。各バッファ回路２１０は、対応する外部アド
レス信号Ａａ〜Ａｃを従来どおり取込むので、内部コラ
ムアドレス信号ｉｎｔＡｃｌは、図３（ｆ）に示される
ように、外部アドレス信号Ａａ〜Ａｃの切換わりに応答
して切換わる。
Ｓがローレベルである期間、すべてのスイッチ回路８ａ
〜８ｃはＯＦＦ状態にあるので、各アドレス入力パッド
Ａａ〜Ａｃは、コラムアドレスバッファを構成するバッ
ファ回路２１０のうちの対応する１つにのみ電気的に接
続される。各バッファ回路２１０は、対応する外部アド
レス信号Ａａ〜Ａｃを従来どおり取込むので、内部コラ
ムアドレス信号ｉｎｔＡｃｌは、図３（ｆ）に示される
ように、外部アドレス信号Ａａ〜Ａｃの切換わりに応答
して切換わる。
【０１２７】さて、本実施例では、従来と異なり、各ア
ドレス入力パッド１０ａ〜１０ｃに接続された配線層
は、このアドレス入力パッドとコラムアドレスバッファ
２１０とを接続する配線層Ｌ１ａ〜Ｌ１ｃと、このアド
レス入力パッドとロウアドレスバッファ３とを接続する
配線層Ｌ２ａ〜Ｌ２ｃとを含む。
ドレス入力パッド１０ａ〜１０ｃに接続された配線層
は、このアドレス入力パッドとコラムアドレスバッファ
２１０とを接続する配線層Ｌ１ａ〜Ｌ１ｃと、このアド
レス入力パッドとロウアドレスバッファ３とを接続する
配線層Ｌ２ａ〜Ｌ２ｃとを含む。
【０１２８】しかしながら、ロウアドレスバッファ３に
接続された配線層Ｌ２ａ〜Ｌ２ｃは、ロウアドレスバッ
ファ３によって取込まれるべきロウアドレス信号を外部
から伝達した後、対応するアドレス入力パッド１０ａ〜
１０ｃから電気的に切離される。このため、コラムアド
レス信号が外部アドレス信号１０ａ〜１０ｃとしてアド
レス入力パッド１０ａ〜１０ｃに与えられている期間に
は、アドレス入力パッドＡａ〜Ａｃのそれぞれとアドレ
スバッファ３，２１０とを接続する配線層のうち、コラ
ムアドレスバッファ２１０に接続された配線層Ｌ１ａ〜
Ｌ１ｃのみが、コラムアドレスバッファ回路２１０の入
力端の電位波形のなまりに寄与する。
接続された配線層Ｌ２ａ〜Ｌ２ｃは、ロウアドレスバッ
ファ３によって取込まれるべきロウアドレス信号を外部
から伝達した後、対応するアドレス入力パッド１０ａ〜
１０ｃから電気的に切離される。このため、コラムアド
レス信号が外部アドレス信号１０ａ〜１０ｃとしてアド
レス入力パッド１０ａ〜１０ｃに与えられている期間に
は、アドレス入力パッドＡａ〜Ａｃのそれぞれとアドレ
スバッファ３，２１０とを接続する配線層のうち、コラ
ムアドレスバッファ２１０に接続された配線層Ｌ１ａ〜
Ｌ１ｃのみが、コラムアドレスバッファ回路２１０の入
力端の電位波形のなまりに寄与する。
【０１２９】前述のように、本実施例では、各アドレス
入力パッド１０ａ〜１０ｃとコラムアドレスバッファ２
１０とを接続する配線層Ｌ１ａ〜Ｌ１ｃの容量および抵
抗は小さい。このため、コラムアドレスバッファを構成
する各バッファ回路２１０の出力信号ｉｎｔＡｃｌは、
対応するアドレス入力パッド１０ａ〜１０ｃへの外部ア
ドレス信号Ａａ〜Ａｃのレベル変化に応答して従来より
も遙かに迅速に切換わる。したがって、外部からのコラ
ムアドレス信号がコラムアドレスバッファ２１０に取込
まれるべき期間には、各バッファ回路２１０（図８参
照）において、インバータＩＮＶの入力端に、対応する
外部アドレス信号Ａａ〜Ａｃの波形が従来よりも正確に
現われる。
入力パッド１０ａ〜１０ｃとコラムアドレスバッファ２
１０とを接続する配線層Ｌ１ａ〜Ｌ１ｃの容量および抵
抗は小さい。このため、コラムアドレスバッファを構成
する各バッファ回路２１０の出力信号ｉｎｔＡｃｌは、
対応するアドレス入力パッド１０ａ〜１０ｃへの外部ア
ドレス信号Ａａ〜Ａｃのレベル変化に応答して従来より
も遙かに迅速に切換わる。したがって、外部からのコラ
ムアドレス信号がコラムアドレスバッファ２１０に取込
まれるべき期間には、各バッファ回路２１０（図８参
照）において、インバータＩＮＶの入力端に、対応する
外部アドレス信号Ａａ〜Ａｃの波形が従来よりも正確に
現われる。
【０１３０】図４は、外部アドレス信号Ａａ〜Ａｃの信
号波形と内部コラムアドレス信号ｉｎｔＡｃｌの信号波
形との関係を説明するためのタイミングチャート図であ
る。
号波形と内部コラムアドレス信号ｉｎｔＡｃｌの信号波
形との関係を説明するためのタイミングチャート図であ
る。
【０１３１】図４および図８を参照して、たとえばアド
レス入力パッド１０ａに対応して設けられたバッファ回
路２１０（図８）において、制御信号φがローレベルで
ある期間において、インバータＩＮＶの入力端の電位レ
ベルが切換わると、これに応答してインバータ２４００
の出力電位レベルに切換わる。
レス入力パッド１０ａに対応して設けられたバッファ回
路２１０（図８）において、制御信号φがローレベルで
ある期間において、インバータＩＮＶの入力端の電位レ
ベルが切換わると、これに応答してインバータ２４００
の出力電位レベルに切換わる。
【０１３２】外部アドレス信号Ａａが図４（ａ）に示さ
れるように、ハイレベルからローレベルまたは、ローレ
ベルからハイレベルに切換わると、アドレス入力パッド
１０ａに対応して設けられたコラムアドレスバッファ２
１０のインバータＩＮＶの入力端の電位は、図４（ｂ）
に示されるように、配線層Ｌ１ａの容量および抵抗の大
きさに応じた速度で低下または上昇する。
れるように、ハイレベルからローレベルまたは、ローレ
ベルからハイレベルに切換わると、アドレス入力パッド
１０ａに対応して設けられたコラムアドレスバッファ２
１０のインバータＩＮＶの入力端の電位は、図４（ｂ）
に示されるように、配線層Ｌ１ａの容量および抵抗の大
きさに応じた速度で低下または上昇する。
【０１３３】本実施例では、配線層Ｌ１ａの容量および
抵抗は小さいので、インバータＩＮＶの入力端の電位
は、外部アドレス信号Ａａの立下がりに応答して従来よ
りも迅速に低下するため、従来よりも早くローレベルの
電位ＶI L に到達し、かつ、外部アドレス信号Ａａの立
上がりに応答して従来よりも早い速度で上昇するため、
従来よりも早くハイレベルの電位ＶI H に到達する（図
４および図９参照）。
抵抗は小さいので、インバータＩＮＶの入力端の電位
は、外部アドレス信号Ａａの立下がりに応答して従来よ
りも迅速に低下するため、従来よりも早くローレベルの
電位ＶI L に到達し、かつ、外部アドレス信号Ａａの立
上がりに応答して従来よりも早い速度で上昇するため、
従来よりも早くハイレベルの電位ＶI H に到達する（図
４および図９参照）。
【０１３４】つまり、本実施例では、外部アドレス信号
Ａａがローレベルの電位ＶI L に切換わってからこの外
部アドレス信号Ａａをバッファリングするために設けら
れたコラムアドレスバッファ２１０の入力端の電位がロ
ーレベルの電位ＶI L に到達するまでの時間Ｔ３およ
び、外部アドレス信号Ａａがハイレベルの電位ＶI H に
切換わってから、このバッファ回路２１０の入力端の電
位がハイレベルの電位Ｖ I H に到達するまでの時間Ｔ４
が従来よりも短縮される。
Ａａがローレベルの電位ＶI L に切換わってからこの外
部アドレス信号Ａａをバッファリングするために設けら
れたコラムアドレスバッファ２１０の入力端の電位がロ
ーレベルの電位ＶI L に到達するまでの時間Ｔ３およ
び、外部アドレス信号Ａａがハイレベルの電位ＶI H に
切換わってから、このバッファ回路２１０の入力端の電
位がハイレベルの電位Ｖ I H に到達するまでの時間Ｔ４
が従来よりも短縮される。
【０１３５】外部アドレス信号Ａａの立下がりに応答し
て対応するバッファ回路２１０の入力端の電位が短時間
でハイレベルの電位ＶI H からローレベルの電位ＶI L
に変化すると、このバッファ回路２１０において、イン
バータＩＮＶの入力端の電位が外部アドレス信号Ａａの
立下がりに応答して迅速にインバータＩＮＶのしきい値
（通常１．６Ｖ）以下となるので、このインバータＩＮ
Ｖの出力電位は図４（ｃ）に示されるように外部アドレ
ス信号Ａａの立下がりに応答して迅速にハイレベルの電
位ＶI H に切換わる。
て対応するバッファ回路２１０の入力端の電位が短時間
でハイレベルの電位ＶI H からローレベルの電位ＶI L
に変化すると、このバッファ回路２１０において、イン
バータＩＮＶの入力端の電位が外部アドレス信号Ａａの
立下がりに応答して迅速にインバータＩＮＶのしきい値
（通常１．６Ｖ）以下となるので、このインバータＩＮ
Ｖの出力電位は図４（ｃ）に示されるように外部アドレ
ス信号Ａａの立下がりに応答して迅速にハイレベルの電
位ＶI H に切換わる。
【０１３６】同様に、外部アドレス信号Ａａがハイレベ
ルに切換わると、これに応答して、対応するバッファ回
路２１０において、インバータＩＮＶの入力端の電位が
迅速にこのインバータＩＮＶのしきい値以上となるの
で、このインバータＩＮＶの出力電位は、図４（ｃ）に
示されるように、外部アドレス信号Ａａの立上がりに応
答して迅速にローレベルの電位ＶI L に切換わる。
ルに切換わると、これに応答して、対応するバッファ回
路２１０において、インバータＩＮＶの入力端の電位が
迅速にこのインバータＩＮＶのしきい値以上となるの
で、このインバータＩＮＶの出力電位は、図４（ｃ）に
示されるように、外部アドレス信号Ａａの立上がりに応
答して迅速にローレベルの電位ＶI L に切換わる。
【０１３７】したがって、アドレス入力パッド１０ａに
対応して設けられたコラムアドレスバッファ２１０内の
インバータ２４００の出力信号は、図４（ｄ）に示され
るように、外部アドレス信号Ａａがローレベルの電位Ｖ
I L に切換わってから従来よりも短い時間Ｔ５で、ロー
レベルの電位Ｖｓｓに切換わり、かつ、外部アドレス信
号Ａａの電位がハイレベルの電位ＶI H となってから従
来よりも短い時間Ｔ７で、ハイレベルの電位Ｖｃｃに切
換わる。
対応して設けられたコラムアドレスバッファ２１０内の
インバータ２４００の出力信号は、図４（ｄ）に示され
るように、外部アドレス信号Ａａがローレベルの電位Ｖ
I L に切換わってから従来よりも短い時間Ｔ５で、ロー
レベルの電位Ｖｓｓに切換わり、かつ、外部アドレス信
号Ａａの電位がハイレベルの電位ＶI H となってから従
来よりも短い時間Ｔ７で、ハイレベルの電位Ｖｃｃに切
換わる。
【０１３８】つまり、外部アドレス信号Ａａの信号波形
は、なまることなく、この外部アドレス信号をバッファ
リングするために設けられたコラムアドレスバッファ２
１０の出力端に伝達される。
は、なまることなく、この外部アドレス信号をバッファ
リングするために設けられたコラムアドレスバッファ２
１０の出力端に伝達される。
【０１３９】他の各コラムアドレスバッファ２１０の出
力端にも、対応するアドレス入力パッド１０ｂ，１０ｃ
へ与えられた外部アドレス信号Ａｂ，Ａｃの信号波形が
同様の原理で正確に伝達される。
力端にも、対応するアドレス入力パッド１０ｂ，１０ｃ
へ与えられた外部アドレス信号Ａｂ，Ａｃの信号波形が
同様の原理で正確に伝達される。
【０１４０】各バッファ回路２１０の出力信号ｉｎｔＡ
ｃｌは、個別の配線層ＬＬ１ａ〜ＬＬ１ｃによってコラ
ムプリデコーダ６およびＡＴＤ回路７に供給される。
ｃｌは、個別の配線層ＬＬ１ａ〜ＬＬ１ｃによってコラ
ムプリデコーダ６およびＡＴＤ回路７に供給される。
【０１４１】各バッファ回路２１０が対応するアドレス
入力パッド１０ａ〜１０ｃの近傍に設けられるため、各
バッファ回路２１０とコラムプリデコーダ６およびＡＴ
Ｄ回路７とを接続する配線層ＬＬ１ａ〜ＬＬ１ｃはこの
ＤＲＡＭ１が大容量であるほど長くなる。しかしなが
ら、各バッファ回路２１０の駆動能力は、このバッファ
回路とコラムプリデコーダ６およびＡＴＤ回路７とを接
続する配線層ＬＬ１ａ〜ＬＬ１ｃの容量および抵抗に応
じて、従来よりも大きく設定される。
入力パッド１０ａ〜１０ｃの近傍に設けられるため、各
バッファ回路２１０とコラムプリデコーダ６およびＡＴ
Ｄ回路７とを接続する配線層ＬＬ１ａ〜ＬＬ１ｃはこの
ＤＲＡＭ１が大容量であるほど長くなる。しかしなが
ら、各バッファ回路２１０の駆動能力は、このバッファ
回路とコラムプリデコーダ６およびＡＴＤ回路７とを接
続する配線層ＬＬ１ａ〜ＬＬ１ｃの容量および抵抗に応
じて、従来よりも大きく設定される。
【０１４２】具体的には、各バッファ回路２１０の出力
信号のレベルの変化に応答して、このバッファ回路とコ
ラムプリデコーダ６およびＡＴＤ回路７との間に接続さ
れた配線層ＬＬ１ａ〜ＬＬ１ｃに迅速に充電または放電
が生じ、これによってコラムプリデコーダ６およびＡＴ
Ｄ回路７の入力端の電位レベルが迅速に変化するよう
に、各バッファ回路２１０の駆動能力が決められる。
信号のレベルの変化に応答して、このバッファ回路とコ
ラムプリデコーダ６およびＡＴＤ回路７との間に接続さ
れた配線層ＬＬ１ａ〜ＬＬ１ｃに迅速に充電または放電
が生じ、これによってコラムプリデコーダ６およびＡＴ
Ｄ回路７の入力端の電位レベルが迅速に変化するよう
に、各バッファ回路２１０の駆動能力が決められる。
【０１４３】各バッファ回路２１０の駆動能力は、たと
えばこれを構成するトランジスタのサイズを調整するこ
とによって調整可能である。
えばこれを構成するトランジスタのサイズを調整するこ
とによって調整可能である。
【０１４４】たとえば図６を参照して、バッファ回路２
１０を構成するトランジスタのサイズを大きくすれば、
トランジスタ２０００および２２００のゲート電位のレ
ベル変化時にインバータ２４００が、対応する配線層Ｌ
Ｌ１ａ〜ＬＬ１ｃに供給する電流または対応する配線層
ＬＬ１ａ〜ＬＬ１ｃから引き抜く電流が大きくなるの
で、このバッファ回路２１０の駆動能力は大きくなる。
１０を構成するトランジスタのサイズを大きくすれば、
トランジスタ２０００および２２００のゲート電位のレ
ベル変化時にインバータ２４００が、対応する配線層Ｌ
Ｌ１ａ〜ＬＬ１ｃに供給する電流または対応する配線層
ＬＬ１ａ〜ＬＬ１ｃから引き抜く電流が大きくなるの
で、このバッファ回路２１０の駆動能力は大きくなる。
【０１４５】したがって、コラムアドレスバッファ２１
０の出力信号ｉｎｔＡｃｌの信号波形は、正確に、コラ
ムプリデコーダ６およびＡＴＤ回路７に伝達される。
０の出力信号ｉｎｔＡｃｌの信号波形は、正確に、コラ
ムプリデコーダ６およびＡＴＤ回路７に伝達される。
【０１４６】このように、本実施例では、コラムアドレ
ス信号を構成する各ビットの信号として外部から与えら
れた信号Ａａ〜Ａｃのレベル変化が、従来よりも迅速
に、コラムプリデコーダ６およびＡＴＤ回路７に伝達さ
れる。このため、各メモリセルアレイブロック２ａ，２
ｂ内の１つの列を指示するコラムアドレス信号が外部か
ら供給されてから、このコラムアドレス信号に応答した
コラムプリデコーダ６およびＡＴＤ回路７の動作によっ
て、各メモリセルアレイブロック２ａ，２ｂ内のビット
線対ＢＬのうちこのコラムアドレス信号が指示する列に
対応して設けられた１つのビット線対がセンスアンプ・
ＩＯ線回路２６ａ，２６ｂに電気的に接続されるまでの
時間が短縮される。
ス信号を構成する各ビットの信号として外部から与えら
れた信号Ａａ〜Ａｃのレベル変化が、従来よりも迅速
に、コラムプリデコーダ６およびＡＴＤ回路７に伝達さ
れる。このため、各メモリセルアレイブロック２ａ，２
ｂ内の１つの列を指示するコラムアドレス信号が外部か
ら供給されてから、このコラムアドレス信号に応答した
コラムプリデコーダ６およびＡＴＤ回路７の動作によっ
て、各メモリセルアレイブロック２ａ，２ｂ内のビット
線対ＢＬのうちこのコラムアドレス信号が指示する列に
対応して設けられた１つのビット線対がセンスアンプ・
ＩＯ線回路２６ａ，２６ｂに電気的に接続されるまでの
時間が短縮される。
【０１４７】この結果、たとえばスタティックコラムモ
ードやファーストページモードの場合、ロウアドレスバ
ッファ３が外部からのロウアドレス信号を取込んだ後の
期間に、コラムアドレス信号として与えられた外部アド
レス信号Ａａ〜Ａｃの変化に応答して従来よりも迅速に
内部コラムアドレス信号ｉｎｔＡｃｌが変化する（図３
（ｆ）参照）。
ードやファーストページモードの場合、ロウアドレスバ
ッファ３が外部からのロウアドレス信号を取込んだ後の
期間に、コラムアドレス信号として与えられた外部アド
レス信号Ａａ〜Ａｃの変化に応答して従来よりも迅速に
内部コラムアドレス信号ｉｎｔＡｃｌが変化する（図３
（ｆ）参照）。
【０１４８】したがって、データ読出時には、入出力回
路２７の出力信号Ｄｏｕｔが、この外部アドレス信号の
切換わりに応答して従来よりも早く、各メモリセルアレ
イブロック２ａ，２ｂ内のメモリセルＭＣのうち、切換
わった後の外部アドレス信号が指示する列と、アドレス
バッファ３に取込まれたロウアドレス信号が指示する行
との交点に配列された１つのメモリセルの記憶データに
切換わる（図３（ｇ）参照）。
路２７の出力信号Ｄｏｕｔが、この外部アドレス信号の
切換わりに応答して従来よりも早く、各メモリセルアレ
イブロック２ａ，２ｂ内のメモリセルＭＣのうち、切換
わった後の外部アドレス信号が指示する列と、アドレス
バッファ３に取込まれたロウアドレス信号が指示する行
との交点に配列された１つのメモリセルの記憶データに
切換わる（図３（ｇ）参照）。
【０１４９】データ書込時には、ロウアドレスバッファ
３が外部からのロウアドレス信号を取込んだ後の期間
に、外部アドレス信号Ａａ〜Ａｃの切換わりに応答し
て、外部データ信号Ｄｉｎが、各メモリセルアレイブロ
ック２ａ，２ｂのそれまでとは異なるビット線対ＢＬに
迅速に供給されるので、このロウアドレス信号が指示す
る列と、外部アドレス信号が順次指示する複数の列のそ
れぞれの交点に配置された複数のメモリセルＭＣに従来
よりも迅速にデータが書込まれる。
３が外部からのロウアドレス信号を取込んだ後の期間
に、外部アドレス信号Ａａ〜Ａｃの切換わりに応答し
て、外部データ信号Ｄｉｎが、各メモリセルアレイブロ
ック２ａ，２ｂのそれまでとは異なるビット線対ＢＬに
迅速に供給されるので、このロウアドレス信号が指示す
る列と、外部アドレス信号が順次指示する複数の列のそ
れぞれの交点に配置された複数のメモリセルＭＣに従来
よりも迅速にデータが書込まれる。
【０１５０】このように、本実施例によれば、コラムア
ドレスバッファに外部アドレス信号が迅速に伝達される
ので、データ書込時およびデータ読出時のアクセスタイ
ムが短縮される。
ドレスバッファに外部アドレス信号が迅速に伝達される
ので、データ書込時およびデータ読出時のアクセスタイ
ムが短縮される。
【０１５１】さらに、コラムアドレスバッファを構成す
る各バッファ回路２１０（図８参照）において、インバ
ータＩＮＶの入力端の電位は対応する外部アドレス信号
Ａａ〜Ａｃの立下がりおよび立上がりにそれぞれ応答し
て迅速に低下および上昇するので、各バッファ回路２１
０の消費電力が従来よりも低減される。
る各バッファ回路２１０（図８参照）において、インバ
ータＩＮＶの入力端の電位は対応する外部アドレス信号
Ａａ〜Ａｃの立下がりおよび立上がりにそれぞれ応答し
て迅速に低下および上昇するので、各バッファ回路２１
０の消費電力が従来よりも低減される。
【０１５２】つまり、各バッファ回路２１０の入力端の
電位が、対応する外部アドレス信号Ａａ〜Ａｃのローレ
ベルへの切換わりに応答してハイレベルの電位ＶI H か
らローレベルの電位ＶI L に変化するまでの期間の長さ
および、各バッファ回路２１０の入力端の電位が、対応
する外部アドレス信号Ａａ〜Ａｃのハイレベルへの切換
わりに応答してローレベルの電位ＶI L からハイレベル
の電位ＶI H に変化するまでの期間の長さが短いので、
各バッファ回路２１０においてインバータＩＮＶを構成
する２つのトランジスタ２０００および２２００が共に
ＯＮ状態となる時間、すなわち、このインバータＩＮＶ
の入力端の電位が電位Ｖｔｈｎ以上電位Ｖｔｈｐ以下の
範囲にある時間は従来よりも短い。
電位が、対応する外部アドレス信号Ａａ〜Ａｃのローレ
ベルへの切換わりに応答してハイレベルの電位ＶI H か
らローレベルの電位ＶI L に変化するまでの期間の長さ
および、各バッファ回路２１０の入力端の電位が、対応
する外部アドレス信号Ａａ〜Ａｃのハイレベルへの切換
わりに応答してローレベルの電位ＶI L からハイレベル
の電位ＶI H に変化するまでの期間の長さが短いので、
各バッファ回路２１０においてインバータＩＮＶを構成
する２つのトランジスタ２０００および２２００が共に
ＯＮ状態となる時間、すなわち、このインバータＩＮＶ
の入力端の電位が電位Ｖｔｈｎ以上電位Ｖｔｈｐ以下の
範囲にある時間は従来よりも短い。
【０１５３】したがって、外部アドレス信号Ａａ〜Ａｃ
の変化時に、対応するバッファ回路２１０内のインバー
タＩＮＶを介して貫通電流が流れる時間が短縮されるの
で、各バッファ回路２１０の消費電力は従来よりも低減
される。
の変化時に、対応するバッファ回路２１０内のインバー
タＩＮＶを介して貫通電流が流れる時間が短縮されるの
で、各バッファ回路２１０の消費電力は従来よりも低減
される。
【０１５４】このように、本実施例によれば、このＤＲ
ＡＭ１の消費電力の低減も実現される。
ＡＭ１の消費電力の低減も実現される。
【０１５５】さて、本実施例では、コラムアドレスバッ
ファを構成する各バッファ回路２１０のみが対応するア
ドレス入力パッドの近傍に設けられ、一方、ロウアドレ
スバッファ３を構成する各バッファ回路３００は従来ど
おりこのＤＲＡＭチップ１の中央部分に設けられた。こ
れは、ＤＲＡＭの場合、ロウアドレスバッファ３はリフ
レッシュのために、アドレスカウンタ５の出力信号を受
ける必要があるためである。
ファを構成する各バッファ回路２１０のみが対応するア
ドレス入力パッドの近傍に設けられ、一方、ロウアドレ
スバッファ３を構成する各バッファ回路３００は従来ど
おりこのＤＲＡＭチップ１の中央部分に設けられた。こ
れは、ＤＲＡＭの場合、ロウアドレスバッファ３はリフ
レッシュのために、アドレスカウンタ５の出力信号を受
ける必要があるためである。
【０１５６】ロウアドレスバッファ３を構成する各バッ
ファ回路３００が対応するアドレス入力パッド１０ａ〜
１０ｃの近傍に設けられると、このバッファ回路３００
とアドレスカウンタ５内の対応するカウンタ５００とを
接続する長い配線層および、このバッファ回路３００と
ロウプリデコーダ４とを接続する長い配線層が必要とな
る。このため、ＤＲＡＭチップ１の面積が増大したり、
メモリセルアレイブロック２ａ，２ｂのデータのリフレ
ッシュ時に、各カウンタ５００から出力された信号がロ
ウプリデコーダ４に伝達されるのに時間がかかり、それ
ゆえ、データのリフレッシュが迅速に行なわれないなど
の問題が生じる。
ファ回路３００が対応するアドレス入力パッド１０ａ〜
１０ｃの近傍に設けられると、このバッファ回路３００
とアドレスカウンタ５内の対応するカウンタ５００とを
接続する長い配線層および、このバッファ回路３００と
ロウプリデコーダ４とを接続する長い配線層が必要とな
る。このため、ＤＲＡＭチップ１の面積が増大したり、
メモリセルアレイブロック２ａ，２ｂのデータのリフレ
ッシュ時に、各カウンタ５００から出力された信号がロ
ウプリデコーダ４に伝達されるのに時間がかかり、それ
ゆえ、データのリフレッシュが迅速に行なわれないなど
の問題が生じる。
【０１５７】したがって、ロウアドレスバッファ３を構
成する各バッファ回路３００を対応するアドレス入力パ
ッドの近傍に設けることは困難である。
成する各バッファ回路３００を対応するアドレス入力パ
ッドの近傍に設けることは困難である。
【０１５８】そこで、本実施例では、コラムアドレスバ
ッファを構成する各バッファ回路が対応するアドレス入
力パッドの近傍に設けられたため、外部コラムアドレス
信号に応答して各メモリセルアレイブロックにおいて１
つのビット線対が選択されるのに要する時間が短縮され
る。そのため、本実施例では、各メモリセルアレイブロ
ック２ａ，２ｂにおいてデータ読出およびデータ書込の
ために１つのメモリセル行が外部ロウアドレス信号に応
答して選択されるのに要する時間の短縮からではなく、
データ読出およびデータ書込のために１つのメモリセル
列が外部コラムアドレス信号に応答して選択されるのに
要する時間の短縮によって、アクセスタイムの短縮を図
ることが望ましい。それゆえ、本実施例によれば、ファ
ーストページモードやスタティックコラムモードにおい
て特にアクセスタイムの短縮という効果が顕著となる。
ッファを構成する各バッファ回路が対応するアドレス入
力パッドの近傍に設けられたため、外部コラムアドレス
信号に応答して各メモリセルアレイブロックにおいて１
つのビット線対が選択されるのに要する時間が短縮され
る。そのため、本実施例では、各メモリセルアレイブロ
ック２ａ，２ｂにおいてデータ読出およびデータ書込の
ために１つのメモリセル行が外部ロウアドレス信号に応
答して選択されるのに要する時間の短縮からではなく、
データ読出およびデータ書込のために１つのメモリセル
列が外部コラムアドレス信号に応答して選択されるのに
要する時間の短縮によって、アクセスタイムの短縮を図
ることが望ましい。それゆえ、本実施例によれば、ファ
ーストページモードやスタティックコラムモードにおい
て特にアクセスタイムの短縮という効果が顕著となる。
【０１５９】図４には、ファーストページモードにおけ
る、外部制御信号／ＲＡＳ，ＣＡＳや、外部アドレス信
号Ａａ〜Ａｃ，内部コラムアドレス信号ｉｎｔＡｃｌ，
内部ロウアドレス信号ｉｎｔＡｒｗ，および出力データ
信号Ｄｏｕｔなどの切換わりタイミングが例示される。
る、外部制御信号／ＲＡＳ，ＣＡＳや、外部アドレス信
号Ａａ〜Ａｃ，内部コラムアドレス信号ｉｎｔＡｃｌ，
内部ロウアドレス信号ｉｎｔＡｒｗ，および出力データ
信号Ｄｏｕｔなどの切換わりタイミングが例示される。
【０１６０】しかしながら、本発明が、ロウアドレスバ
ッファをアドレス入力パッドの近傍に設けることにより
不都合が生じないような半導体記憶装置に適用されれ
ば、ロウアドレスバッファを構成する各バッファ回路を
対応するアドレス入力パッドの近傍に設けることによ
り、外部ロウアドレス信号に応答して各メモリセルアレ
イブロックにおいて１つのメモリセル行が選択されるの
に要する時間が短縮される。したがって、本発明がＤＲ
ＡＭ以外の半導体記憶装置に適用されても、本実施例の
場合と同様の効果が得られる。
ッファをアドレス入力パッドの近傍に設けることにより
不都合が生じないような半導体記憶装置に適用されれ
ば、ロウアドレスバッファを構成する各バッファ回路を
対応するアドレス入力パッドの近傍に設けることによ
り、外部ロウアドレス信号に応答して各メモリセルアレ
イブロックにおいて１つのメモリセル行が選択されるの
に要する時間が短縮される。したがって、本発明がＤＲ
ＡＭ以外の半導体記憶装置に適用されても、本実施例の
場合と同様の効果が得られる。
【０１６１】また、ロウアドレス信号とコラムアドレス
信号とが異なるアドレスが入力パッドに供給される構成
の半導体記憶装置にも、本発明は適用可能であり、同様
の効果が得られる。
信号とが異なるアドレスが入力パッドに供給される構成
の半導体記憶装置にも、本発明は適用可能であり、同様
の効果が得られる。
【０１６２】
【発明の効果】以上のように本発明によれば、半導体記
憶装置のアクセスタイムが短縮されるとともに、アドレ
スバッファの消費電力が低減されるので半導体記憶装置
のより一層の低消費電力化が実現される。
憶装置のアクセスタイムが短縮されるとともに、アドレ
スバッファの消費電力が低減されるので半導体記憶装置
のより一層の低消費電力化が実現される。
【図１】本発明の一実施例のＤＲＡＭの全体構成を示す
概略ブロック図である。
概略ブロック図である。
【図２】図１のスイッチ回路の構成例を示す回路図であ
る。
る。
【図３】図１のＤＲＡＭのスタティックコラムモードに
おける動作を示すタイミングチャート図である。
おける動作を示すタイミングチャート図である。
【図４】図１のＤＲＡＭのファーストページモードにお
ける動作を示すタイミングチャート図である。
ける動作を示すタイミングチャート図である。
【図５】図１のＤＲＡＭにおける、外部アドレス信号波
形とコラムアドレスバッファの出力信号波形との関係を
示すタイミングチャート図である。
形とコラムアドレスバッファの出力信号波形との関係を
示すタイミングチャート図である。
【図６】従来のＤＲＡＭの全体構成を示す概略ブロック
図である。
図である。
【図７】図６のＤＲＡＭのスタティックコラムモードお
よびファーストページモードにおける動作を説明するた
めのタイミングチャート図である。
よびファーストページモードにおける動作を説明するた
めのタイミングチャート図である。
【図８】コラムアドレスバッファを構成する各バッファ
回路の一般的な構成を示す回路図である。
回路の一般的な構成を示す回路図である。
【図９】図６のＤＲＡＭにおける、外部アドレス信号波
形とコラムアドレスバッファの出力信号波形との関係を
示すタイミングチャート図である。
形とコラムアドレスバッファの出力信号波形との関係を
示すタイミングチャート図である。
１ ＤＲＡＭチップ ２ａ，２ｂ メモリセルアレイブロック ３ ロウアドレスバッファ ４ ロウプリデコーダ ５ アドレスカウンタ ６ コラムプリデコーダ ７ ＡＴＤ回路 ８ａ，８ｂ，８ｃ スイッチ回路 １０ａ，１０ｂ，１０ｃ アドレス入力パッド ２１０ コラムアドレスバッファを構成する各バッファ
回路 Ｌａ，Ｌｂ，Ｌｃ，Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃ アドレス
入力パッドとコラムアドレスバッファとを接続する配線
層 ＬＬ１ａ，ＬＬ１ｂ，ＬＬ１ｃ コラムアドレスバッフ
ァとコラムプリデコーダとを接続する配線層 Ｌ２ａ，Ｌ２ｂ，Ｌ２ｃ アドレス入力パッドとロウア
ドレスバッファとを接続する配線層 なお、図中、同一符号は同一または相当部分を示す。
回路 Ｌａ，Ｌｂ，Ｌｃ，Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃ アドレス
入力パッドとコラムアドレスバッファとを接続する配線
層 ＬＬ１ａ，ＬＬ１ｂ，ＬＬ１ｃ コラムアドレスバッフ
ァとコラムプリデコーダとを接続する配線層 Ｌ２ａ，Ｌ２ｂ，Ｌ２ｃ アドレス入力パッドとロウア
ドレスバッファとを接続する配線層 なお、図中、同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】 複数のメモリセルと、 前記複数のメモリセルのうちのいずれかを指示する外部
アドレス信号を受けるアドレス入力パッドと、 前記アドレス入力パッドの近傍に設けられ、前記アドレ
ス入力パッドに与えられた前記外部アドレス信号をバッ
ファリングするバッファ手段と、 前記バッファ手段の出力信号に応答して、前記いずれか
のメモリセルを選択する選択手段とを備えた、半導体記
憶装置。 - 【請求項２】 複数の行および複数の列のマトリックス
状に配列された複数のメモリセルと、 前記複数の行のうちのいずれかを指示する行アドレス信
号および、前記複数の列のうちのいずれかを指示する列
アドレス信号を時分割に受けるアドレス入力パッドと、 前記アドレス入力パッドの近傍に設けられ、前記アドレ
ス入力パッドに与えられた前記列アドレス信号をバッフ
ァリングする列アドレスバッファ手段と、 前記アドレス入力パッドに与えられた前記行アドレス信
号をバッファリングする行アドレスバッファ手段と、 前記行アドレスバッファ手段の出力信号に応答して、前
記いずれかの行を選択する行選択手段と、 前記列アドレスバッファ手段の出力信号に応答して、前
記いずれかの列を選択する列選択手段とを備えた、半導
体記憶装置。 - 【請求項３】 前記列アドレスバッファ手段と、前記ア
ドレス入力パッドとの間に接続されたスイッチング手段
をさらに含み、 前記スイッチング手段は、前記アドレス入力パッドの近
傍に設けられ、前記アドレス入力パッドが前記列アドレ
ス信号を受けている期間、前記アドレス入力パッドを前
記行アドレスバッファ手段から電気的に遮断する、請求
項２記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4182260A JPH0628846A (ja) | 1992-07-09 | 1992-07-09 | 半導体記憶装置 |
| US07/961,284 US5430686A (en) | 1992-07-09 | 1992-10-15 | Semiconductor memory device and operating method thereof |
| DE4235951A DE4235951C2 (de) | 1992-07-09 | 1992-10-23 | Halbleiterspeichereinrichtung und Betriebsverfahren dafür |
| IT003001A ITMI923001A1 (it) | 1992-07-09 | 1992-12-31 | Dispositivo di memoria a semiconduttore e suo metodo di funzionamento |
| KR1019930012770A KR940006138A (ko) | 1992-07-09 | 1993-07-07 | 반도체 기억장치와 그의 동작방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4182260A JPH0628846A (ja) | 1992-07-09 | 1992-07-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628846A true JPH0628846A (ja) | 1994-02-04 |
Family
ID=16115144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4182260A Pending JPH0628846A (ja) | 1992-07-09 | 1992-07-09 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5430686A (ja) |
| JP (1) | JPH0628846A (ja) |
| KR (1) | KR940006138A (ja) |
| DE (1) | DE4235951C2 (ja) |
| IT (1) | ITMI923001A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100296452B1 (ko) * | 1997-12-29 | 2001-10-24 | 윤종용 | 데이터 입력 버퍼들을 구비한 동기식 반도체 메모리 장치 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778106A (ja) * | 1993-09-08 | 1995-03-20 | Hitachi Ltd | データ処理システム |
| US5838603A (en) * | 1994-10-11 | 1998-11-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip |
| US5699315A (en) * | 1995-03-24 | 1997-12-16 | Texas Instruments Incorporated | Data processing with energy-efficient, multi-divided module memory architectures |
| KR0172781B1 (ko) * | 1995-12-31 | 1999-03-30 | 김주용 | 반도체 메모리의 내부 어드레스 발생장치 |
| US5680365A (en) * | 1996-05-16 | 1997-10-21 | Mitsubishi Semiconductor America, Inc. | Shared dram I/O databus for high speed operation |
| US5802395A (en) * | 1996-07-08 | 1998-09-01 | International Business Machines Corporation | High density memory modules with improved data bus performance |
| US5959929A (en) | 1997-12-29 | 1999-09-28 | Micron Technology, Inc. | Method for writing to multiple banks of a memory device |
| JP2003059264A (ja) * | 2001-08-08 | 2003-02-28 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150190A (en) * | 1981-02-27 | 1982-09-16 | Hitachi Ltd | Monolithic storage device |
| JPS59139646A (ja) * | 1983-01-31 | 1984-08-10 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS6018894A (ja) * | 1983-07-12 | 1985-01-30 | Fujitsu Ltd | 半導体装置 |
| DE3780551T2 (de) * | 1986-09-04 | 1993-03-11 | Fujitsu Ltd | Speichereinrichtung unter verwendung von adressenmultiplex. |
| US4870620A (en) * | 1987-01-06 | 1989-09-26 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory device with internal refresh |
| JPS63200556A (ja) * | 1987-02-16 | 1988-08-18 | Nec Corp | 半導体集積回路のレイアウト法 |
| DE3884492T2 (de) * | 1987-07-15 | 1994-02-17 | Hitachi Ltd | Integrierte Halbleiterschaltungsanordnung. |
| JPS6457495A (en) * | 1987-08-28 | 1989-03-03 | Hitachi Ltd | Semiconductor memory device |
| JP2575449B2 (ja) * | 1988-02-18 | 1997-01-22 | 株式会社東芝 | 半導体メモリ装置 |
| JPH0221490A (ja) * | 1988-07-07 | 1990-01-24 | Oki Electric Ind Co Ltd | ダイナミック・ランダム・アクセス・メモリ |
| JP2646032B2 (ja) * | 1989-10-14 | 1997-08-25 | 三菱電機株式会社 | Ｌｉｆｏ方式の半導体記憶装置およびその制御方法 |
| JP2777247B2 (ja) * | 1990-01-16 | 1998-07-16 | 三菱電機株式会社 | 半導体記憶装置およびキャッシュシステム |
| JPH03232196A (ja) * | 1990-02-07 | 1991-10-16 | Toshiba Corp | 半導体記憶装置 |
| JP2601951B2 (ja) * | 1991-01-11 | 1997-04-23 | 株式会社東芝 | 半導体集積回路 |
| JP3115623B2 (ja) * | 1991-02-25 | 2000-12-11 | 株式会社日立製作所 | スタティック型ｒａｍ |
-
1992
- 1992-07-09 JP JP4182260A patent/JPH0628846A/ja active Pending
- 1992-10-15 US US07/961,284 patent/US5430686A/en not_active Expired - Fee Related
- 1992-10-23 DE DE4235951A patent/DE4235951C2/de not_active Expired - Fee Related
- 1992-12-31 IT IT003001A patent/ITMI923001A1/it unknown
-
1993
- 1993-07-07 KR KR1019930012770A patent/KR940006138A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100296452B1 (ko) * | 1997-12-29 | 2001-10-24 | 윤종용 | 데이터 입력 버퍼들을 구비한 동기식 반도체 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5430686A (en) | 1995-07-04 |
| DE4235951A1 (de) | 1994-01-13 |
| ITMI923001A0 (it) | 1992-12-31 |
| DE4235951C2 (de) | 1995-06-29 |
| KR940006138A (ko) | 1994-03-23 |
| ITMI923001A1 (it) | 1994-07-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980818 |