JPS6018894A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6018894A JPS6018894A JP58125536A JP12553683A JPS6018894A JP S6018894 A JPS6018894 A JP S6018894A JP 58125536 A JP58125536 A JP 58125536A JP 12553683 A JP12553683 A JP 12553683A JP S6018894 A JPS6018894 A JP S6018894A
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- transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体記憶装置に関し、特にポンディング・
臂ッドと内部回路とを接続する内部配線の容量による影
響を除去して各入力端子の容量を軽減した半導体記憶装
置に関する。
臂ッドと内部回路とを接続する内部配線の容量による影
響を除去して各入力端子の容量を軽減した半導体記憶装
置に関する。
技術の背景
メモリ装置等の半導体装置の信号入力端子の寄生容量が
大きい場合には、外部から半導体記憶装置に供給される
信号の立上がシおよび立下がり時間が長くなシかつ信号
の遅延時間が大きくなる等の不都合を生ずる。特に、前
段の回路の駆動能力があまシ大きくない場合等には信号
入力端子の容量の影響が大きくなり、半導体記憶装置の
高速動作の障害となるので何らかの手段によって信号入
力端子の容量を軽減する必要がある。
大きい場合には、外部から半導体記憶装置に供給される
信号の立上がシおよび立下がり時間が長くなシかつ信号
の遅延時間が大きくなる等の不都合を生ずる。特に、前
段の回路の駆動能力があまシ大きくない場合等には信号
入力端子の容量の影響が大きくなり、半導体記憶装置の
高速動作の障害となるので何らかの手段によって信号入
力端子の容量を軽減する必要がある。
一般に、半導体記憶装置の入力端子容量は（、） パッ
ケージ容量 （ｂ） ｙｙンディングパッド部の容量（ｃ） 内部配
線部の容量 （ｄ） 内部回路の入力容量 にわけられる。これらの各部容量の内、最近は（、）の
ノ４ ッケージ容量がＱＩＴ （Ｑｕａｄｒｕｐｌｅ
ＩｎｐｕｔＴ）’ ｐ ｅ ）ｚ＋ッケージ等の採用に
よシ減少し、（Ｃ）の内部配線部の容量が入力端子容量
の内で大きな部分を占めている。したがって、アルミ配
線層等によって形成される内部配線の静電容量を軽減す
るか、あるいはこの静電容量による影響を受けないよう
にする工夫が要求される。
ケージ容量 （ｂ） ｙｙンディングパッド部の容量（ｃ） 内部配
線部の容量 （ｄ） 内部回路の入力容量 にわけられる。これらの各部容量の内、最近は（、）の
ノ４ ッケージ容量がＱＩＴ （Ｑｕａｄｒｕｐｌｅ
ＩｎｐｕｔＴ）’ ｐ ｅ ）ｚ＋ッケージ等の採用に
よシ減少し、（Ｃ）の内部配線部の容量が入力端子容量
の内で大きな部分を占めている。したがって、アルミ配
線層等によって形成される内部配線の静電容量を軽減す
るか、あるいはこの静電容量による影響を受けないよう
にする工夫が要求される。
従来技術と問題点
第１図は、従来形の半導体記憶装置としてのメモリ装置
に用いられている半導体チップの構成を示す。同図のメ
モリ装置は、−例として１６４：″ン６４にビットのダ
イナミックランダムアクセスメモリを示し、半導体チッ
プ１の中央部にメモリセルアレイ２、メモリセルアレイ
２０両辺にアドレスバッファ３やデコーダ等の周辺回路
、該周辺回路の外側にポンプイングツ’ツト４−１．４
−２、・・・、４−１６が配置されている。アドレスバ
ッファ３は、アドレス信号の各ビットに対応する８個の
アドレスバッファユニット３−１．３−２、・・・、３
−８を具備し、これらの各アドレスバッファユニットは
メモリセルアレイ２の１辺に沿ってまとめて配置されて
いる。ｙｌＰｌテンングパッド４−１．４−２．４−３
．４−５．４−６、・・・、４−９はそれぞれアドレス
信号入力用のポンディングパッドであり、それぞれ入力
保護回路５およびアドレス信号線６を介してアドレスバ
ッファ３の対応するアドレスバッファユニットに接続さ
れている。
に用いられている半導体チップの構成を示す。同図のメ
モリ装置は、−例として１６４：″ン６４にビットのダ
イナミックランダムアクセスメモリを示し、半導体チッ
プ１の中央部にメモリセルアレイ２、メモリセルアレイ
２０両辺にアドレスバッファ３やデコーダ等の周辺回路
、該周辺回路の外側にポンプイングツ’ツト４−１．４
−２、・・・、４−１６が配置されている。アドレスバ
ッファ３は、アドレス信号の各ビットに対応する８個の
アドレスバッファユニット３−１．３−２、・・・、３
−８を具備し、これらの各アドレスバッファユニットは
メモリセルアレイ２の１辺に沿ってまとめて配置されて
いる。ｙｌＰｌテンングパッド４−１．４−２．４−３
．４−５．４−６、・・・、４−９はそれぞれアドレス
信号入力用のポンディングパッドであり、それぞれ入力
保護回路５およびアドレス信号線６を介してアドレスバ
ッファ３の対応するアドレスバッファユニットに接続さ
れている。
第２図は、第１図の装置における１つのアドレス信号入
力用デンディングパッドからアドレスバッファ回路まで
の詳細な回路構成を示す。同図の回路においては、デン
ディングパッド４の直後に入力保護回路５が接続され、
入力保護回路５の出力はアルミ配線層等によって構成さ
れる内部配線すなわちアドレス信号線６を介してアドレ
スバッファ３の入力トランジスタＱ２に接続されている
。入力保護回路５は例えばＩＫΩの抵抗Ｒ１とフィール
ドトランジスタＱｌを具備し、入カッーＰＮＩＫ高電圧
が印加された場合に該トランジスタＱ１がオンとなって
該高電圧を減衰させ、アドレスバッファ３の入力トラン
ジスタＱ２のダートに（３） 高電圧が印加されることを防止するものである。
力用デンディングパッドからアドレスバッファ回路まで
の詳細な回路構成を示す。同図の回路においては、デン
ディングパッド４の直後に入力保護回路５が接続され、
入力保護回路５の出力はアルミ配線層等によって構成さ
れる内部配線すなわちアドレス信号線６を介してアドレ
スバッファ３の入力トランジスタＱ２に接続されている
。入力保護回路５は例えばＩＫΩの抵抗Ｒ１とフィール
ドトランジスタＱｌを具備し、入カッーＰＮＩＫ高電圧
が印加された場合に該トランジスタＱ１がオンとなって
該高電圧を減衰させ、アドレスバッファ３の入力トラン
ジスタＱ２のダートに（３） 高電圧が印加されることを防止するものである。
なお、フィールドトランジスタＱ１は通常のＭＯＳ）ラ
ンジスタの薄い酸化膜のかわりにフィールドの厚い酸化
膜を用いたものであって、しきい値電圧が例えばＩＯＶ
と高くなっており静電気等による高電圧でオンとなるも
のである。
ンジスタの薄い酸化膜のかわりにフィールドの厚い酸化
膜を用いたものであって、しきい値電圧が例えばＩＯＶ
と高くなっており静電気等による高電圧でオンとなるも
のである。
ところで、第１図および第２図に示す従来形の半導体装
置においては、７Ｉ？ンデイング／ｆｙド４とアドレス
バッファ３との間を接続する内部配線６の配線距離がか
彦り長く々るため配線容量が大きくなり入力端子容量が
増加するという不都合があった。入力端子容量は、一般
的には、例えば５ｐＦ以下にする必要があるが、上述の
従来形の装置においては内部配線６だけで約２ｐＦに達
するとともに、入力保護回路の抵抗Ｒ，のため入力回路
の時定数が例えば２ｎｓｅｅ程度となシアドレス信号の
遅延がかなシ大きくなってメモリ装置の高速化の障害と
々っていた。
置においては、７Ｉ？ンデイング／ｆｙド４とアドレス
バッファ３との間を接続する内部配線６の配線距離がか
彦り長く々るため配線容量が大きくなり入力端子容量が
増加するという不都合があった。入力端子容量は、一般
的には、例えば５ｐＦ以下にする必要があるが、上述の
従来形の装置においては内部配線６だけで約２ｐＦに達
するとともに、入力保護回路の抵抗Ｒ，のため入力回路
の時定数が例えば２ｎｓｅｅ程度となシアドレス信号の
遅延がかなシ大きくなってメモリ装置の高速化の障害と
々っていた。
また、一般に半導体記憶装置においては、メモリ容量が
小さい場合にはポンプイングツやラドと該（４） Ｈ？ンディングパッドと接続される回路との間を近接す
るよう各回路素子等をｌ／イアウドすることが可能であ
ったが、メモリ容量が大きくなると以下の理由によシ第
１図のようなレイアウトにならざるを得ない。
小さい場合にはポンプイングツやラドと該（４） Ｈ？ンディングパッドと接続される回路との間を近接す
るよう各回路素子等をｌ／イアウドすることが可能であ
ったが、メモリ容量が大きくなると以下の理由によシ第
１図のようなレイアウトにならざるを得ない。
（、） 半導体記憶装置においては、その大部分を占め
るメモリセルアレイが半導体チップ上で最優先的に配置
される。
るメモリセルアレイが半導体チップ上で最優先的に配置
される。
（ｂ） パッケージの外形との関係から第１図のチップ
の短辺方向への拡大には限界があり、したがって大容量
の記憶装置を実現しようとすると第１図のチップの長辺
方向に拡大し、チップ形状が長方形になる。
の短辺方向への拡大には限界があり、したがって大容量
の記憶装置を実現しようとすると第１図のチップの長辺
方向に拡大し、チップ形状が長方形になる。
（、） 第１図のチップの短辺方向にはメモリセルアレ
イが最優先に配置されてしまうので、周辺回路とがンデ
ィング・母、ドはメモリセルアレイの対向する２辺に沿
って配置される。
イが最優先に配置されてしまうので、周辺回路とがンデ
ィング・母、ドはメモリセルアレイの対向する２辺に沿
って配置される。
（ｄ）シたがって、がンディングノｏｙドの配置位置と
は反対側に位置する周辺回路と該がンディングパッドと
を接続する必要が生ずる。
は反対側に位置する周辺回路と該がンディングパッドと
を接続する必要が生ずる。
これらの理由から、特に大容量の半導体記憶装置におい
ては内部配線の配線距離が長くなり前述の問題点が顕著
とガっていた。
ては内部配線の配線距離が長くなり前述の問題点が顕著
とガっていた。
発明の目的
本発明の目的は、前述の従来形の問題点に鑑み、半導体
装置において、デンディング・ぐラド直後にバッファ回
路を挿入するという構想に基づき、がンディングノ４ツ
ドから内部回路に至る内部配線の静電容量・による影響
を除去して信号入力端子の入力容量を軽減し、半導体装
置の高速化を図ることにある。
装置において、デンディング・ぐラド直後にバッファ回
路を挿入するという構想に基づき、がンディングノ４ツ
ドから内部回路に至る内部配線の静電容量・による影響
を除去して信号入力端子の入力容量を軽減し、半導体装
置の高速化を図ることにある。
発明の構成
そしてこの目的は、本発明によれば矩形状のメモリセル
アレイと、該メモリセルアレイの対向する２辺に沿って
配置された周辺回路及び複数のデンディンダパツドとを
具備し、複数の該ビンディングＡ？ツドのうち、その位
置と該メモリセルアレイをはさんで反対側に位置する周
辺回路に内部配禄を介して接続される信号入力用のがン
ディング・母ッドには、その直後にバッファ回路が接続
されていることを特徴とする半導体記憶装置を提供する
ことによって達成される。
アレイと、該メモリセルアレイの対向する２辺に沿って
配置された周辺回路及び複数のデンディンダパツドとを
具備し、複数の該ビンディングＡ？ツドのうち、その位
置と該メモリセルアレイをはさんで反対側に位置する周
辺回路に内部配禄を介して接続される信号入力用のがン
ディング・母ッドには、その直後にバッファ回路が接続
されていることを特徴とする半導体記憶装置を提供する
ことによって達成される。
発明の実施例
以下、図面により本発明の詳細な説明する。
第３図は、本発明の１実施例に係わる半導体記憶装置と
しての１６ビン６４にビットダイナミックＲＡＭに用い
られている半導体チップ上の回路配置を示す。同図の半
導体チップ１′が第１図に示される半導体チ、ｆ１と異
なる点は、各アドレス信号入力用のｙ１？ンディングノ
Ｊ？ッド４−１．４−２．４−３．４−５、・・・、４
−９にそれぞれ接続された入力保護回路５の直後にそれ
ぞれインバータ回路７が追加されてｈる点でありその他
の部分は第１図のものと同じであり同一参照数字で示さ
れている。
しての１６ビン６４にビットダイナミックＲＡＭに用い
られている半導体チップ上の回路配置を示す。同図の半
導体チップ１′が第１図に示される半導体チ、ｆ１と異
なる点は、各アドレス信号入力用のｙ１？ンディングノ
Ｊ？ッド４−１．４−２．４−３．４−５、・・・、４
−９にそれぞれ接続された入力保護回路５の直後にそれ
ぞれインバータ回路７が追加されてｈる点でありその他
の部分は第１図のものと同じであり同一参照数字で示さ
れている。
第４図は、第３図の半導体チッｆ１′の１つのがンディ
ングパッドからアドレスバッファに至る部分の回路を示
す。同図の回路は、入力保護回路５の出力と内部信号線
６の間にインバータ回路７が設けられている点において
第２図の回路と異な（７） す、その他の部分は第２図の回路と同じであシ同−参照
数字で示されている。イン・々−タ回路７は、デシレッ
ジ璽ン型トランジスタＱｓ トエンハンスメント型トラ
ンジスタＱ４とを具備し、デゾレッシッン型トランジス
タＱ３は負荷トランジスタとして用いられている。
ングパッドからアドレスバッファに至る部分の回路を示
す。同図の回路は、入力保護回路５の出力と内部信号線
６の間にインバータ回路７が設けられている点において
第２図の回路と異な（７） す、その他の部分は第２図の回路と同じであシ同−参照
数字で示されている。イン・々−タ回路７は、デシレッ
ジ璽ン型トランジスタＱｓ トエンハンスメント型トラ
ンジスタＱ４とを具備し、デゾレッシッン型トランジス
タＱ３は負荷トランジスタとして用いられている。
第４図の回路においては、ぜンディングパッド４に通常
のレベルのアドレス信号が印加された場合には保護回路
５は動作せず、該アドレス信号がインバータ回路７を介
して内部信号線６に入力されかつアドレスバッファ３に
転送される。ポンプイングツ４ツド４に例えば静電気に
よる高電圧が印加された場合には、前述のようにフィー
ルドトランジスタＱ１がオンとなって該高電圧を遮断し
回路破壊を防止する。
のレベルのアドレス信号が印加された場合には保護回路
５は動作せず、該アドレス信号がインバータ回路７を介
して内部信号線６に入力されかつアドレスバッファ３に
転送される。ポンプイングツ４ツド４に例えば静電気に
よる高電圧が印加された場合には、前述のようにフィー
ルドトランジスタＱ１がオンとなって該高電圧を遮断し
回路破壊を防止する。
ところで、第４図の回路においては、がンディングパッ
ド４が入力保護回路５の抵抗Ｒ１を介して直接内部配線
６に接続されることがなく、単にインバ−タ回路７のト
ランジスタＱ４のダートに接続されるだけとなり入力端
子容量を大幅に減少（８） させることが可能に々る。具体的には、トランジスタＱ
４のｆ−）容量はＯ，］ ｐＦ程度以下であり、内部信
号線６の容量に比較して充分小ないため、入力端子容量
を約２９Ｆ程度減少させることが可能になる。したがっ
て、入力保護回路５の抵抗Ｒ１による信号の遅延をも極
めて少なくすることが可能になシ、半導体記憶装置の高
速化を図ることができる。
ド４が入力保護回路５の抵抗Ｒ１を介して直接内部配線
６に接続されることがなく、単にインバ−タ回路７のト
ランジスタＱ４のダートに接続されるだけとなり入力端
子容量を大幅に減少（８） させることが可能に々る。具体的には、トランジスタＱ
４のｆ−）容量はＯ，］ ｐＦ程度以下であり、内部信
号線６の容量に比較して充分小ないため、入力端子容量
を約２９Ｆ程度減少させることが可能になる。したがっ
て、入力保護回路５の抵抗Ｒ１による信号の遅延をも極
めて少なくすることが可能になシ、半導体記憶装置の高
速化を図ることができる。
第５図は、入力端子容量の軽減のために用いられる他の
インバータ回路の例を示す。第５図のインバータ回路は
、デシレッジ璽ン型のトランジスタＱｇとエンハンスメ
ント型のインノ中−タトランジスタＱ６の他に、エンハ
ンスメント型トランジスタＱ７を設けたものでラシ、と
れらの各トランジスタＱｉ Ｎ Ｑａ 、Ｑｔは電源ｖ
ａｃとグランド間に直列に接続されている。第５図のイ
ンバータ回路においては、トランジスタＣｈが信号φ、
０によってオンオフされ、所要時のみにインバータ回路
圧電流を流すことＫよって回路の低消費電力化が図られ
ている。φ０は例えばメモリ装置の場合は、ローアドレ
スストローブ信号ＲＡＳおよびコラムアドレスストロー
ブ信号ＣＡＳによってメモリチップが活性化された場合
のみ高レベルになってトランジスタＱγをオンとする。
インバータ回路の例を示す。第５図のインバータ回路は
、デシレッジ璽ン型のトランジスタＱｇとエンハンスメ
ント型のインノ中−タトランジスタＱ６の他に、エンハ
ンスメント型トランジスタＱ７を設けたものでラシ、と
れらの各トランジスタＱｉ Ｎ Ｑａ 、Ｑｔは電源ｖ
ａｃとグランド間に直列に接続されている。第５図のイ
ンバータ回路においては、トランジスタＣｈが信号φ、
０によってオンオフされ、所要時のみにインバータ回路
圧電流を流すことＫよって回路の低消費電力化が図られ
ている。φ０は例えばメモリ装置の場合は、ローアドレ
スストローブ信号ＲＡＳおよびコラムアドレスストロー
ブ信号ＣＡＳによってメモリチップが活性化された場合
のみ高レベルになってトランジスタＱγをオンとする。
これによシ第５図のインバータ回路においては、必要時
のみに電流が流れ、回路の消費電力が少なくする。これ
に対して、第４図の回路に用いられているインバータ回
路においては常時電流が流れるため、いわゆるスタンバ
イ電流が多くなる可能性がある。
のみに電流が流れ、回路の消費電力が少なくする。これ
に対して、第４図の回路に用いられているインバータ回
路においては常時電流が流れるため、いわゆるスタンバ
イ電流が多くなる可能性がある。
第６図は、０Ｍ０８回路によ多構成されたインバータ回
路の例を示す。同図のインバータ回路は、Ｐチャンネル
ＭＯ８）ランジスタＱ８およびＮチャンネルＭＯ８）ラ
ンジスタＱ９によって構成され、入力信号がいずれの場
合にも負荷回路に対する駆動能力を大きくすることが可
能であると共に、インバータ回路自体の消費電力を少な
くすることができるという利点を有している。
路の例を示す。同図のインバータ回路は、Ｐチャンネル
ＭＯ８）ランジスタＱ８およびＮチャンネルＭＯ８）ラ
ンジスタＱ９によって構成され、入力信号がいずれの場
合にも負荷回路に対する駆動能力を大きくすることが可
能であると共に、インバータ回路自体の消費電力を少な
くすることができるという利点を有している。
第７図は、本発明のさらに他の実施例に係わる半導体記
憶装置の入力部の回路を示す。同図の回路においては、
入力保護回路５の直後にバッファ回路８を設け、ノード
Ｎ３およびＮ３にそれぞれ反転アドレス信号および非反
転アドレス信号を出力し、これらの各アドレス信号を内
部配線６−１および６−２を介してアドレスバッファ３
に供給している。バッファ回路８はデシレッジ璽ン型ト
ランジスタＱｒｏおよびエンハンスメント型トランジス
タＱｌｔを具備する第１のインノ々−夕と、該第１のイ
ンバータの出力を受けデルッシヲン型トランジスタＱ１
［およびエンハンスメント型トランジスタＱｘｓを具備
する第２のインバータとによって構成されている。との
ような２個のインバータ回路によって、Ｗンディングパ
ッド４および入力保護回路５を介して印加された入力ア
ドレス信号から反転および非反転アドレス信号を作成し
ている。
憶装置の入力部の回路を示す。同図の回路においては、
入力保護回路５の直後にバッファ回路８を設け、ノード
Ｎ３およびＮ３にそれぞれ反転アドレス信号および非反
転アドレス信号を出力し、これらの各アドレス信号を内
部配線６−１および６−２を介してアドレスバッファ３
に供給している。バッファ回路８はデシレッジ璽ン型ト
ランジスタＱｒｏおよびエンハンスメント型トランジス
タＱｌｔを具備する第１のインノ々−夕と、該第１のイ
ンバータの出力を受けデルッシヲン型トランジスタＱ１
［およびエンハンスメント型トランジスタＱｘｓを具備
する第２のインバータとによって構成されている。との
ような２個のインバータ回路によって、Ｗンディングパ
ッド４および入力保護回路５を介して印加された入力ア
ドレス信号から反転および非反転アドレス信号を作成し
ている。
第７図の回路においても、入力保護回路５の出力はバッ
ファ回路８のトランジスタＱｌｌのｒ−トに接続されて
いるのみであるから入力端子容量を極めて少なくするこ
とが可能に々る。また、アドレスバッファ３は反転アド
レス信号および非反転アドレス信号、すなわち差動信号
を受けることが（１１） できるからアドレス・々ッファ内部で反転アドレス信号
または非反転アドレス信号を作成する必要がなくなシ、
かつ回路の高速化を図ることが可能となる。
ファ回路８のトランジスタＱｌｌのｒ−トに接続されて
いるのみであるから入力端子容量を極めて少なくするこ
とが可能に々る。また、アドレスバッファ３は反転アド
レス信号および非反転アドレス信号、すなわち差動信号
を受けることが（１１） できるからアドレス・々ッファ内部で反転アドレス信号
または非反転アドレス信号を作成する必要がなくなシ、
かつ回路の高速化を図ることが可能となる。
なお、上述の各実施例においては各バッファ回路として
インバータ回路を用いたが、これらは必ずしもインバ−
タ回路の回路である必要はなく、種々の形式のバッファ
回路を用いるととができることは明らかである。
インバータ回路を用いたが、これらは必ずしもインバ−
タ回路の回路である必要はなく、種々の形式のバッファ
回路を用いるととができることは明らかである。
発明の効果
このように、本発明によれば、？ンディングノヤ、ドが
内部配線を介して内部回路に接続された半導体記憶装置
において、該？ンディングパッドの近くにバッファ回路
を挿入したから、内部配線の容量による影響を除去する
ことが可能になシ、端子容量を大幅に軽減し、かつ回路
の高速化を図ることが可能に々る。
内部配線を介して内部回路に接続された半導体記憶装置
において、該？ンディングパッドの近くにバッファ回路
を挿入したから、内部配線の容量による影響を除去する
ことが可能になシ、端子容量を大幅に軽減し、かつ回路
の高速化を図ることが可能に々る。
第１図は従来形の半導体記憶装置の半導体チップ上の回
路配置を示す概略図、第２図は第１図の装（１２） 置における入力回路部分の詳細を示すブロック回路図、
第３図は本発明の１実施例に係わる半導体記憶装置の半
導体チップ上の回路配置を示す概略図、第４図は第３図
の装置の入力回路部分の詳細を示すブロック回路図、第
５図および第６図はインバータ回路の他の例を示す電気
回路、そして第７図は本発明の他の実施例に係わる半導
体記憶装置の入力回路部分の詳細な構成を示すゾロツク
回路でおる。 １・・・半導体チップ、２・・・メモリセルアレイ、３
・・・アドレスバッファ、３−１．３−２、・・・、３
−８・・・アドレスバッフアユニツ）、４．４−１．４
−２、・・・、４−１６・・・デンディングノクツト、
５・・・入力保護回路、６．６−１．６−２・・・内部
配線、７・・・インバータ回路、８・・・バッファ回路
、Ｑｌ、１；ｌａ、・・・、Ｑｌ３・・・トランジスタ
、Ｒ１・・・抵抗。
路配置を示す概略図、第２図は第１図の装（１２） 置における入力回路部分の詳細を示すブロック回路図、
第３図は本発明の１実施例に係わる半導体記憶装置の半
導体チップ上の回路配置を示す概略図、第４図は第３図
の装置の入力回路部分の詳細を示すブロック回路図、第
５図および第６図はインバータ回路の他の例を示す電気
回路、そして第７図は本発明の他の実施例に係わる半導
体記憶装置の入力回路部分の詳細な構成を示すゾロツク
回路でおる。 １・・・半導体チップ、２・・・メモリセルアレイ、３
・・・アドレスバッファ、３−１．３−２、・・・、３
−８・・・アドレスバッフアユニツ）、４．４−１．４
−２、・・・、４−１６・・・デンディングノクツト、
５・・・入力保護回路、６．６−１．６−２・・・内部
配線、７・・・インバータ回路、８・・・バッファ回路
、Ｑｌ、１；ｌａ、・・・、Ｑｌ３・・・トランジスタ
、Ｒ１・・・抵抗。
Claims (1)
- 【特許請求の範囲】 ■、矩形状のメモリセルアレイと、該メモリセルアレイ
の対向する２辺に沿って配置された周辺回路及び複数の
がンディングパッドとを具備し、複数の該がンディング
・ぐラドのうち、その位置と該メモリセルアレイをはさ
んで反対側に位置する周辺回路に内部配線を介して接続
される信号入力用の一ンディング・臂ッドには、その直
後にバッファ回路が接続されていることを特徴とする半
導体記憶装置。 ２、前記信号入力用のがンディング／４’ッドはア３、
前記信号入力用の号？ンディングノ母ッドはデ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125536A JPS6018894A (ja) | 1983-07-12 | 1983-07-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125536A JPS6018894A (ja) | 1983-07-12 | 1983-07-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6018894A true JPS6018894A (ja) | 1985-01-30 |
| JPH0419633B2 JPH0419633B2 (ja) | 1992-03-31 |
Family
ID=14912618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58125536A Granted JPS6018894A (ja) | 1983-07-12 | 1983-07-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6018894A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6340896U (ja) * | 1986-09-02 | 1988-03-17 | ||
| JPH01125017A (ja) * | 1987-11-09 | 1989-05-17 | Mitsubishi Electric Corp | 半導体装置 |
| US5430686A (en) * | 1992-07-09 | 1995-07-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and operating method thereof |
| JP2007503345A (ja) * | 2003-08-22 | 2007-02-22 | アバディーン ユニヴァーシティ | 浮力調節システム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102585051B1 (ko) | 2018-05-08 | 2023-10-04 | 그리 가부시키가이샤 | 액터의 움직임에 기초하여 생성되는 캐릭터 오브젝트의 애니메이션을 포함하는 동화상을 배신하는 동화상 배신 시스템, 동화상 배신 방법 및 동화상 배신 프로그램 |
| US11044535B2 (en) | 2018-08-28 | 2021-06-22 | Gree, Inc. | Video distribution system for live distributing video containing animation of character object generated based on motion of distributor user, distribution method, and storage medium storing video distribution program |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59207086A (ja) * | 1983-05-09 | 1984-11-24 | Fuji Xerox Co Ltd | ダイナミツクメモリ装置 |
-
1983
- 1983-07-12 JP JP58125536A patent/JPS6018894A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59207086A (ja) * | 1983-05-09 | 1984-11-24 | Fuji Xerox Co Ltd | ダイナミツクメモリ装置 |
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| JPS6340896U (ja) * | 1986-09-02 | 1988-03-17 | ||
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| US5430686A (en) * | 1992-07-09 | 1995-07-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and operating method thereof |
| JP2007503345A (ja) * | 2003-08-22 | 2007-02-22 | アバディーン ユニヴァーシティ | 浮力調節システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0419633B2 (ja) | 1992-03-31 |
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