JPH0621320A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0621320A
JPH0621320A JP4196604A JP19660492A JPH0621320A JP H0621320 A JPH0621320 A JP H0621320A JP 4196604 A JP4196604 A JP 4196604A JP 19660492 A JP19660492 A JP 19660492A JP H0621320 A JPH0621320 A JP H0621320A
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Japan
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power supply
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semiconductor integrated
input circuit
lead frame
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Yutaka Ito
伊藤　　豊
Toshiyuki Sakuta
俊之 作田
Takumi Nasu
巧 那須
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Texas Instruments Japan Ltd
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Hitachi Ltd
Texas Instruments Japan Ltd
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Abstract

(57)【要約】 【目的】 回路の大規模化と動作の安定化を実現した半
導体集積回路装置を提供することにある。 【構成】 入力回路に電源電圧と接地電位を供給する電
源配線に接続されるべきＬＯＣリードフレームを他の回
路に電源電圧及び回路の接地電位を供給するＬＯＣリー
ドフレームから分離させ、それぞれのリードフレームに
より構成された外部端子により電源電圧及び回路の接地
電位の供給を行うようにするか、あるいは半導体チップ
に形成された抵抗手段を介して相互に接続するようにす
る。 【効果】 出力回路の動作時に発生するノイズが入力側
に伝播するのが大幅に低減できるから、回路の大規模化
に伴う多ビットの同時出力を行うつつ、入力回路の動作
マージンを確保することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、ＬＯＣ（リード・オン・チップ）構造により組
み立てられ、例えば複数ビットの単位でのメモリアクセ
スが行われるダイナミック型ＲＡＭ（ランダム・アクセ
ス・メモリ）に利用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】ＬＯＣ構造に組み立てられるダイナミッ
ク型ＲＡＭの例として、特開平３−２１４６６９号公報
がある。この公報のダイナミック型ＲＡＭでは、長方形
の半導体チップの中央部を長手方向に延長するよう一対
からなるリードを設けて、接地電位ＶＳＳと電源電圧Ｖ
ＣＣの供給用リードとして用い、複数からなる接地用パ
ッド及び電源用パッドと複数個所でそれぞれワイヤーボ
ンディングさせる。これにより、リードフレームのよう
な低抵抗値からなる配線材料により、チップに対して複
数個所に接地電位ＶＳＳや、電源電圧ＶＣＣが与えられ
るから、回路の電源インピーダンスを小さく抑えること
ができる。
【０００３】
【発明が解決しようとする課題】上記のようなＬＯＣ構
造を利用して半導体チップに動作電圧を供給する方式で
は、回路の電源インピーダンスを小さく抑えることがで
きる反面、メモリアクセスの多ビット化に伴い、多数の
出力回路が一斉に動作することより発生する比較的大き
な電源ノイズを他の回路に伝播させやすくしてしまうと
いう欠点を持つ。特に、半導体集積回路装置の低消費電
力化等のために動作電圧の低電圧化が進められ、入力回
路におけるレベルマージンは益々小さくなる傾向にある
から、上記多ビット出力時に発生する電源ノイズが重要
な問題になる。
【０００４】この発明の目的は、回路の大規模化と動作
の安定化を実現した半導体集積回路装置を提供すること
にある。この発明の他の目的は、大記憶容量化と多ビッ
トでのメモリアクセスを実現しつつ、動作の安定化を実
現したダイナミック型ＲＡＭのような半導体集積回路装
置を提供することにある。この発明の前記ならびにその
ほかの目的と新規な特徴は、本明細書の記述および添付
図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、入力回路に電源電圧と接地
電位を供給する電源配線に接続されるべきＬＯＣリード
フレームを他の回路に電源電圧及び回路の接地電位を供
給するＬＯＣリードフレームから分離させ、それぞれの
リードフレームにより構成された外部端子により電源電
圧及び回路の接地電位の供給を行うようにするか、ある
いは半導体チップに形成された抵抗手段を介して相互に
接続するようにする。
【０００６】
【作用】上記した手段によれば、出力回路の動作時に発
生するノイズが入力側に伝播するのが大幅に低減できる
から、回路の大規模化に伴う多ビットの同時出力を行う
つつ、入力回路の動作マージンを確保することができ
る。
【０００７】
【実施例】図７には、この発明が適用されるＬＯＣ構造
のダイナミック型ＲＡＭの一実施例の内部透視図が示さ
れている。同図において、３１は、モールド樹脂であ
り、３２は外部端子（リードフレーム）、３３はダイナ
ミック型ＲＡＭを構成する半導体チップである。半導体
チップ３３は絶縁用のフィルム３４を介してリードの下
側と接着剤を用いて結合されている。内部において、各
リードの先端は金ワイヤー（ボンディングワイヤー）３
５により半導体チップ３３のボンディングパッド３８に
接続される。３６は半導体チップの中央を長手方向に延
長される電源供給用のバスバーリードであり、電源電圧
ＶＣＣや回路の接地電位ＶＳＳを供給するのに用いられ
る。３７は吊りリードであり、３９はインディックスで
ある。
【０００８】上記リードフレーム３２等は、モールド樹
脂によってボンディング用の接続を行うリード表面を除
く個所が覆われ、接着剤により半導体チップ３３の表面
に接続させる構成にしてもよい。このようなＬＯＣ構造
のリードフレームを用いた場合には、リードフレームを
半導体チップの配線の一部とするようにチップ表面に配
置することができ、ボンディングパッドをチップの中央
部に配置しても何等問題なくリードへの接続が可能な
る。また、電源供給用のリードをチップの長手方向に延
長させるようなバスバーリード構造にすることによって
電源インピーダンスを低く抑えることができる。
【０００９】図１には、この発明に係る半導体集積回路
装置における電源供給方法の一実施例の概略平面図が示
されている。同図には、半導体チップの中央部分とそれ
に電源供給を行うリードフレームが代表として例示的に
示されている。半導体チップは、同図に点線で示すよう
な長方形にされて、その長手方向の中央部に沿って平行
に延長される一対のリードフレーム１８と１９が設けら
れる。
【００１０】リードフレーム１８は、回路の接地電位Ｖ
ＳＳを供給するためのバスバーリードであり、リードフ
レーム１９は電源電圧ＶＣＣ（又はＶＤＤ）を供給する
ためのバスバーリードである。この実施例のダイナミッ
ク型ＲＡＭは、１６ビットの単位でのメモリアクセスが
行われ、このような多ビットでのメモリアクセスに対応
して、上記バスバーリード１８は、特に制限されない
が、上下の両端と下側中間部との合計３箇所で外側に延
びて外部端子ＶＳＳ１、ＶＳＳ３及びＶＳＳ４にされ
る。同様に、バスバーリード１９も、特に制限されない
が、上下の両端と下側中間部との合計３箇所で外側に延
びて外部端子ＶＣＣ１、ＶＣＣ３及びＶＣＣ４にされ
る。
【００１１】上記バスバーリード１８と１９は、半導体
チップの出力バッファ配置領域２２に設けられる出力バ
ッファ用の接地線１４と電源線１５に対して複数箇所に
設けられたボンディングパッド２１と２０に複数のボン
ディンクワイヤー１１によってそれぞれ接続される。同
様に、上記バスバーリード１８と１９は、同図において
点線で示された内部回路用の接地線１２と電源線１３に
設けられたボンデンィグパッド８と９にボンディングワ
イヤー１０によって接続される。この接地線１２と電源
線１３は、半導体チップの中央部において長手方向に沿
って左右に２対設けられる。内部回路用のボンディング
パッドは、代表として１個のみが示されいてるが、電源
インピーダンスを小さくするために、上記長手方向の中
間部の複数箇所にわたってボンディングパッドが設けら
れ、それぞれのボンディングパッドの箇所においてボン
ディングワイヤーによってバスバーリード１８と１９に
接続される。
【００１２】この実施例では、入力回路のレベルマージ
ンを確保するために、上記のようなバスバーリード１８
及び１９とは、それぞれ分離されたリード１６と１７が
設けられる。リード１６は、上記バスバーリード１８の
上側中間部に対応した位置に設けられ、外部端子ＶＳＳ
２と一体的に構成される。リード１７は、上記バスバー
リード１９の上側中間部に対応した位置に設けられ、外
部端子ＶＣＣ２と一体的に構成される。
【００１３】入力回路用の接地線２と電源線３がチップ
の中央部の左右の外側に１対ずつ合計２対設けられる。
接地線２に接続されるボンディングパッド６は、ボンデ
ィングワイヤー１１を介して接地用のリード１６に接続
される。電源線３に接続されるボンディングパッド７
は、ボンディングワイヤー１１を介して電源用のリード
１７に接続される。
【００１４】この実施例では、上記それぞれ４個ずつの
電源端子ＶＳＳ１〜ＶＳＳ４とＶＣＣ１〜ＶＣＣ４のう
ち、いずれか１つでも回路の接地電位と電源電圧が供給
されることによって、ダイナミック型ＲＡＭの動作を可
能にするとともに、出力回路側で発生したノイズが入力
回路側のレベルマージンを損なことの無いようにするた
めに、半導体チップ上に抵抗素子１が形成される。この
抵抗素子１の一端はそのまま入力回路用の接地線６及び
電源線７に接続され、他端にボンディンクパッド４と５
が設けられる。このボンディングパッド４と５は、それ
ぞれ上記バスバーリード１８と１９にボンディングワイ
ヤーによって接続される。
【００１５】この構成では、入力回路用の電源供給線２
と３は、抵抗１やボンディングワイヤーを介して内部回
路の電源供給線１２，１３や出力回路の電源供給線１
４，１５が接続されるバスバーリード１８，１９に接続
されることなる。このような抵抗素子の挿入によって、
直流的には電源ピンでの電位バラツキを抑えつつ、出力
回路で発生したノイズが入力回路側に侵入するのを抑制
することができる。上記抵抗素子１の抵抗値は、約１０
Ω以上あればよく半導体チップの最上層のアルミニュウ
ム等の配線材料を利用して形成することができる。
【００１６】出力回路で発生したノイズが入力側に侵入
するのを防ぐことを考えれば、上記抵抗１を省略しても
よい。このように入力回路に電源供給を行うリードを分
離した場合には、実装基板上において上記入力回路用の
電源リードにも電源供給を行うようにすればよい。
【００１７】図２には、この発明に係る半導体集積回路
装置における電源供給方法の他の一実施例の概略平面図
が示されている。同図には、半導体チップの中央部分と
それに電源供給を行うリードフレームが代表として例示
的に示され、半導体チップの全体と信号用の他のリード
は省略されている。
【００１８】リードフレーム１８は、回路の接地電位Ｖ
ＳＳを供給するためのバスバーリードであり、リードフ
レーム１９は電源電圧ＶＣＣ（又はＶＤＤ）を供給する
ためのバスバーリードである。この実施例のダイナミッ
ク型ＲＡＭは、８ビットの単位でのメモリアクセスが行
われ、このようなアクセスされるビット数の減少に伴
い、上記バスバーリード１８は、特に制限されないが、
上下の両端で外側に延びて外部端子ＶＳＳ１とＶＳＳ３
にされる。同様に、バスバーリード１９も、特に制限さ
れないが、上下の両端２箇所で外側に延びて外部端子Ｖ
ＣＣ１とＶＣＣ３にされる。
【００１９】上記のようなバスバーリード１８と１９に
対して、図１と同様に出力回路用の電源供給線１４と１
５及び内部回路用の電源供給線１２と１３には、複数箇
所に設けられたボンディングパッド２１，２０及び８，
９を介してボンディングワイヤーによって接続されてい
る。
【００２０】この実施例では、入力回路のレベルマージ
ンを確保するために、上記のようなバスバーリード１８
及び１９とは、それぞれ分離されたリード１６と１７が
中間部に設けられて外部端子ＶＳＳ２とＶＣＣ２が構成
される。入力回路用の接地線２に接続されるボンディン
グパッド６は、ボンディングワイヤーを介して接地用の
リード１６に接続される。電源線３に接続されるボンデ
ィングパッド７は、ボンディングワイヤーを介して電源
用のリード１７に接続される。
【００２１】そして、直流的には電源ピンでの電位バラ
ツキを抑えるようにするため、ボンディングパッド６及
び７の在る中央部からチップの上端に設けられたボンデ
ィングパッド４と５に向かって比較的長い内部配線を形
成して、これを抵抗１として用いる。上記ボンディング
パッド４と５は、それぞれ上記バスバーリード１８と１
９にボンディングワイヤーによって接続される。
【００２２】この構成においても、上記同様に入力回路
用の電源供給線２と３は、抵抗１やボンディングワイヤ
ーを介して内部回路の電源供給線１２，１３や出力回路
の電源供給線１４，１５が接続されるバスバーリード１
８，１９に接続されることなる。このような抵抗素子の
挿入によって、直流的には電源ピンでの電位バラツキを
抑えつつ、出力回路で発生したノイズが入力回路側に侵
入するのを抑制することができる。
【００２３】図３には、この発明に係る半導体集積回路
装置における電源供給方法の他の一実施例の概略平面図
が示されている。同図には、半導体チップの中央部分と
それに電源供給を行うリードフレームが代表として例示
的に示され、半導体チップの全体と信号用の他のリード
は省略されている。
【００２４】図３の実施例は、図１の実施例を変形した
ものであり、抵抗１の他端側のボンディングパッド４と
５の間にキャパシタ２３が設けられる。このキャパシタ
２３は、抵抗１とともにロウパスフィルタを構成して１
６ビットの出力信号を送出するときにリードフレーム１
８と１９に発生する比較的大きなノイズを効率よく吸収
するものである。キャパシタ２３は、半導体チップ上に
おいてボンディングパッド４又は５に接続される上層の
金属層と絶縁膜を誘電体としてその下層に設けられる導
体層により形成することができる。他の構成は、図１と
同様であるのでその説明を省略する。
【００２５】図４には、この発明に係る半導体集積回路
装置における電源供給方法の他の一実施例の概略平面図
が示されている。同図には、半導体チップの中央部分と
それに電源供給を行うリードフレームが代表として例示
的に示され、半導体チップの全体と信号用の他のリード
は省略されている。
【００２６】図４の実施例は、図１の実施例を変形した
ものであり、抵抗に代えてスイッチＭＯＳＦＥＴ１が設
けられる。すなわち、電源電圧側ＶＣＣ２に対応したボ
ンディングパッド７とボンディングパット５との間には
Ｐチャンネル型ＭＯＳＦＥＴが設けられ、接地電位ＶＳ
Ｓ２に対応したボンディングパッド６とボンディングパ
ッドとの間にはＮチャンネル型ＭＯＳＦＥＴが設けられ
る。これらのＭＯＳＦＥＴは、制御信号ＣＢとＣＴによ
りスイッチ制御される。
【００２７】制御信号ＣＢは、出力回路が動作を開始す
るときにハイレベルになってＰチャンネル型ＭＯＳＦＥ
Ｔをオフ状態にし、制御信号ＣＴは出力回路が動作を開
始するときにロウレベルになってＮチャンネル型ＭＯＳ
ＦＥＴをオフ状態にする。これにより、出力回路が動作
開始するときに発生されるノイズが入力回路の電源電圧
ＶＣＣ２とＶＳＳ２に伝わるのを抑制することができ
る。それ以外は、上記信号ＣＢがロウレベルにＣＴがハ
イレベルになってＰチャンネル型ＭＯＳＦＥＴとＮチャ
ンネル型ＭＯＳＦＥＴはオン状態にされて抵抗素子とし
て作用し、直流的な電源ピン相互でのバラツキを抑える
ようにする。上記信号ＣＢとＣＴは、特に制限されない
が、ダイナミック型ＲＡＭの出力回路の出力制御信号に
基づいて形成される。他の構成は、図１と同様であるの
でその説明を省略する。
【００２８】図５には、この発明に係る半導体集積回路
装置における電源供給方法の他の一実施例の概略平面図
が示されている。同図には、半導体チップの中央部分と
それに電源供給を行うリードフレームが代表として例示
的に示され、半導体チップの全体と信号用の他のリード
は省略されている。
【００２９】リードフレーム１２と２０は、回路の接地
電位ＶＳＳを供給するためのバスバーリードであり、リ
ードフレーム１１と２１は電源電圧ＶＣＣ（又はＶＤ
Ｄ）を供給するためのバスバーリードである。この実施
例のダイナミック型ＲＡＭは、４ビット又は１ビットの
単位でのメモリアクセスが行われ、このようなアクセス
されるビット数の減少に伴い、上記バスバーリードは、
上端側で上記のように１２と２０及び１１と２１のよう
に分離され、短い方２０が外部端子ＶＳＳ１とされ、下
側の長い方１２が外部端子ＶＳＳ２にされる。同様に、
上端側で分離された短い方２１が外部端子ＶＣＣ１とさ
れ、下側の長い方１１が外部端子ＶＣＣ２にされる。
【００３０】上記長い方のバスバーリード１２と１１
は、下側に出力バッファ配置領域１７を形成し、そこに
設けられたボンディングパッド１９と１８にボンディン
グワイイヤーによって接続される。同様に、長い方のバ
スバーリード１２と１１は、内部回路用の電源供給線１
４と１３には、ボンディングパッド９と８を介してボン
ディングワイヤーによって接続されている。
【００３１】上記短い方のバスバーリード２０と２１
は、入力回路用の電源供給線２と３に対応して設けられ
たボンディングパッド４と５にボンディングワイイヤー
によって接続される。これらのボンディングパッド４と
５は、抵抗１の一端が接続されて他端にはボンディング
パッド６と７が設けられる。これらのボンディングパッ
ド６と７は、上記同様に、長い方のバスバーリード１２
と１１にボンディングワイヤーによって接続されてい
る。
【００３２】この構成においても、上記同様に入力回路
用の電源供給線２と３は、抵抗１やボンディングワイヤ
ーを介して内部回路の電源供給線１３，１４や出力回路
の電源供給線１５，１６が接続されるバスバーリード１
２，１１に接続されることなる。このような抵抗素子の
挿入によって、直流的には電源ピンでの電位バラツキを
抑えつつ、出力回路で発生したノイズが入力回路側に侵
入するのを抑制することができる。
【００３３】図６には、この発明に係る半導体集積回路
装置における電源供給方法の一実施例の概略平面図が示
されている。同図には、半導体チップの中央部分とそれ
に電源供給を行うリードフレームと、信号用の他のリー
ドも合わせて描かれている。同図は、図１の実施例に信
号用のリードを加えたものである。
【００３４】出力バッファ配置領域２２付近に対応した
信号リードは、出力端子用として用いられる。外部端子
数を減らすために外部端子を入力用と出力用に共用する
場合には、出力バッファ配置付近にもデータ入力用のバ
ッファが設けられる。また、入力用の信号リードとして
は、アドレス信号を多重化して取り込むためのアドレス
ストローブ信号ＲＡＳ，ＣＡＳ、ライトイネーブル信号
ＷＥ及び出力イネーブル信号ＯＥのような制御信号、ア
ドレス信号のように多数になり、半導体チップの全体に
わたって分散されて形成される。このような入力回路に
対応して、電源供給線２と３は、左右に振り分けられた
信号リードに対応して左右にそれぞれ一対ずつ配置され
る。このような信号リードと半導体チップの関係は、図
７のが良く現している。
【００３５】図８には、上記各電源供給線と入力回路及
び内部回路との関係を説明するための一実施例の概略レ
イアウト図が示されている。半導体チップの中央部の外
側には、入力回路ＩＮＢ１〜ＩＮＢ３用の電源供給線Ｖ
ＣＣ２とＶＳＳ２が平行して配置される。この電源供給
線ＶＣＣ２とＶＳＳ２は、例えば図１の実施例では電源
供給線３と２に対応している。
【００３６】上記一対の入力回路用の電源供給線ＶＣＣ
２，ＶＳＳ２の内側には点線で示された内部論理回路Ｌ
ＯＧ１〜ＬＯＧ３用の電源供給線ＶＣＣ１，３，４及び
ＶＳＳ１，３，４が平行に配置される。これらの電源供
給線ＶＣＣ１，３，４及びＶＳＳ１，３，４は、入力回
路ＩＮＢ１〜ＩＮＢ３及び内部論理回路ＬＯＧ１〜ＬＯ
Ｇ３を挟むように離して配置される。
【００３７】そして、チップの中央部には、内部回路Ｌ
ＯＧ１〜ＬＯＧ３等の間の信号伝達を行う配線チャンネ
ルが設けられる。そして、特に制限されないが、チップ
の中央部にはボンディングパッドが一列又は二列ないし
ジクザクに適宜配置される。出力バッファ用の電源供給
線は、図１の実施例等のように上記内部論理回路用の電
源供給線ＶＣＣ１，３，４及びＶＳＳ１，３，４とは別
に形成される。
【００３８】内部論理回路ＬＯＧ１〜ＬＯＧ３では、そ
の比較的大きな信号振幅の出力信号を形成する。これら
の信号は、配線チャンネルを通して伝達される。このよ
うに大きな信号振幅の信号が伝達される配線チャンネル
が、上記入力回路ＩＮＢ１〜ＩＮＢ３や内部論理回路Ｌ
ＯＧ１〜ＬＯＧ３が形成される領域や、内部回路用の電
源供給線ＶＣＣ１，３，４及びＶＳＳ１，３，４を設け
ることによって、入力回路用の電源供給線ＶＣＣ２，Ｖ
ＳＳ２と離して形成されるため、入力回路用の電源供給
線ＶＣＣ２，ＶＳＳ２には、信号の変化に伴うカップリ
ングノイズが乗ることが防止できる。これにより、信号
のカップリングにより電源変動による入力回路の動作マ
ージンの低下を防止している。
【００３９】上記入力回路用の電源供給線ＶＣＣ２とＣ
ＳＳ２は、細長い半導体チップの中央部の両側を近接し
て比較的長い距離を持って平行に配置される。それ故、
比較的大きな寄生容量を持つようにされる。この寄生容
量は、前記ノイズの侵入を防ぐ抵抗１とともにロウパス
フィルタを構成し、入力回路側の電源電圧ＶＣＣ２と回
路の接地電位ＶＳＳ２の安定化に寄与する。この実施例
のような電源供給線のレイアウトを採ることにより、図
３の実施例のように特別なキャパシタを設けなくても出
力回路等の動作時に発生するノイズの侵入を効果的に防
ぐようにすることができる。
【００４０】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 入力回路に電源電圧と接地電位を供給する電源
配線に接続されるべきＬＯＣリードフレームを他の回路
に電源電圧及び回路の接地電位を供給するＬＯＣリード
フレームから分離させ、それぞれのリードフレームによ
り構成された外部端子により電源電圧及び回路の接地電
位の供給を行うようにするか、あるいは半導体チップに
形成された抵抗手段を介して相互に接続するようにする
ことにより、出力回路の動作時に発生するノイズが入力
側に伝播するのが大幅に低減できるから、回路の大規模
化に伴う多ビットの同時出力を行うつつ、入力回路の動
作マージンを確保することができるという効果が得られ
る。
【００４１】（２） 入力回路用の電源電圧と接地電位
を供給する電源配線間又は他の出力回路や内部回路に電
源電圧と接地電位を供給する配線経路にキャパシタを接
続することにより、出力回路の動作時に発生するノイズ
を効果的に吸収できるから入力回路の動作マージンの拡
大を図ることができるという効果が得られる。
【００４２】（３） 上記（１）ないし（２）により、
出力回路側では入力回路の動作マージンを考慮して、ノ
イズの発生そのものを低減させるために出力信号の立ち
上がりや立ち下がりを緩やかにする必要がないから、高
速動作化も実現できるという効果が得られる。
【００４３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
の実施例により、８ビット単位でのメモリアクセスを行
うようにしてもよいし、逆に３２ビットのような多ビッ
トでのメモリアクセスを行うようにしてもよい。このよ
うに、出力ビット数と電源配線に接続されるべきＬＯＣ
リードフレームの構成は、種々の実施形態を採ることが
できるものである。
【００４４】この発明は、前記実施例のようなダイナミ
ック型ＲＡＭの他にスタティック型ＲＡＭのような各種
メモリ装置や、マイクロプロセッサや各種ディジタル集
積回路といったような大規模半導体集積回路装置に広く
利用することができるものである。
【００４５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、入力回路に電源電圧と接地
電位を供給する電源配線に接続されるべきＬＯＣリード
フレームを他の回路に電源電圧及び回路の接地電位を供
給するＬＯＣリードフレームから分離させ、それぞれの
リードフレームにより構成された外部端子により電源電
圧及び回路の接地電位の供給を行うようにするか、ある
いは半導体チップに形成された抵抗手段を介して相互に
接続するようにすることにより、出力回路の動作時に発
生するノイズが入力側に伝播するのが大幅に低減できる
から、回路の大規模化に伴う多ビットの同時出力を行う
つつ、入力回路の動作マージンを確保することができ
る。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置における電
源供給方法の一実施例を示す概略平面図である。
【図２】この発明に係る半導体集積回路装置における電
源供給方法の他の一実施例を示す概略平面図である。
【図３】この発明に係る半導体集積回路装置における電
源供給方法の他の一実施例を示す概略平面図である。
【図４】この発明に係る半導体集積回路装置における電
源供給方法の他の一実施例を示す概略平面図である。
【図５】この発明に係る半導体集積回路装置における電
源供給方法の他の一実施例を示す概略平面図である。
【図６】この発明に係る半導体集積回路装置における電
源供給方法の一実施例を示す概略平面図である。
【図７】この発明が適用されるＬＯＣ構造のダイナミッ
ク型ＲＡＭの一実施例を示す内部透視図である。
【図８】上記各電源供給線と入力回路及び内部回路との
関係を説明するための一実施例の概略レイアウト図であ
る。
【符号の説明】
１…抵抗、２，３…入力回路用の電源供給線、４〜７…
入力回路電源供給用のボンディングパッド、８，９…内
部回路電源供給用のボンディングパッド、１０…配線、
１１…ボンディングワイヤー、１２，１３…内部回路用
の電源供給線、１４，１５…出力回路用の電源供給線、
１６，１７…入力回路用のリード、１８，１９…電源供
給用のリードフレーム（バスバー）、２０，２１…出力
回路電源供給用のボンディングパッド、２２…出力バッ
ファ配置領域、２３…キャパシタ、ＩＮＢ１〜ＩＮＢ３
…入力回路、ＬＯＧ１〜ＬＯＧ３…内部論理回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 作田 俊之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 那須 巧 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 入力回路に電源電圧と接地電位を供給す
    る電源配線に接続されるべきＬＯＣリードフレームを他
    の回路に電源電圧及び回路の接地電位を供給するＬＯＣ
    リードフレームから分離させ、それぞれのリードフレー
    ムにより構成された外部端子により電源電圧及び回路の
    接地電位の供給を行うようにしてなることを特徴とする
    半導体集積回路装置。
  2. 【請求項２】 入力回路に電源電圧と接地電位を供給す
    る電源配線に接続されるべきＬＯＣリードフレームを他
    の回路に電源電圧及び回路の接地電位を供給するＬＯＣ
    リードフレームから分離させ、半導体チップに形成され
    た抵抗手段を介して相互に接続してなることを特徴とす
    る半導体集積回路装置。
  3. 【請求項３】 上記入力回路用の電源電圧と接地電位を
    供給する電源配線間にはキャパシタが接続されるもので
    あることを特徴とする請求項１又は請求項２の半導体集
    積回路装置。
  4. 【請求項４】 上記キャパシタは、入力回路用の電源電
    圧線と回路の接地線とを半導体チップ上に隣接して配置
    させることにより構成される寄生容量を利用するもので
    あることを特徴とする請求項３の半導体集積回路装置。
  5. 【請求項５】 上記半導体集積回路装置は、複数ビット
    の単位での書き込み／読み出し動作を行うダイナミック
    型ＲＡＭであることを特徴とする請求項４の半導体集積
    回路装置。
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