JPH10173509A

JPH10173509A - 半導体集積回路装置

Info

Publication number: JPH10173509A
Application number: JP8342519A
Authority: JP
Inventors: Toshiro Takahashi; 敏郎高橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-12-06
Filing date: 1996-12-06
Publication date: 1998-06-26
Anticipated expiration: 2016-12-06
Also published as: US6157203A; US6140834A; KR100445841B1; JP3693204B2; KR19980063715A

Abstract

(57)【要約】【課題】シングル入力の差動回路を用いた入力回路に
おける動作マージンの大幅な改善を実現した半導体集積
回路装置を提供する。【解決手段】電源電圧に対して小さな信号振幅にされ
た受信信号がゲートに供給された第１のＭＯＳＦＥＴ
と、上記受信信号の中間値に対応した基準電圧がゲート
に供給された第２のＭＯＳＦＥＴを含んでシングル入力
の差動回路とされた入力回路において、上記受信信号が
入力される外部端子に設けられた実質的な静電保護回路
を通して上記第１のＭＯＳＦＥＴのゲートに伝えられる
電源ノイズと実質的に同等の電源ノイズを上記第２のＭ
ＯＳＦＥＴのゲートに伝えるダミー回路を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えば３．３Ｖ用スタブ直列終端型論理
（ＳＳＴＬ；Stub Series Terminated Logic）等のよう
な小振幅インターフェイスを採用する半導体集積回路装
置に利用して有効な技術に関するものである。

【０００２】

【従来の技術】従来のＣＭＯＳ(Complementary Metal-O
xide Semiconductor) 集積回路装置の相互間のインター
ファイスとして広く使用されているＴＴＬ(Transistor
Transistor Logic) 又はＣＭＯＳ信号においては、信号
伝送線路の両端で乱反射が生じるためにデータ転送周波
数としてせいぜい６０ＭＨｚ〜１００ＭＨｚが性能の限
界と言われている。これに対して、上記ＳＳＴＬやＧＴ
Ｌ(Gunning TransceiverLogic) では、信号伝送線路の
終端に終端抵抗を接続して、波形の反射を防止すること
により、データ転送周波数を高くするようにしている。
ただし、半導体集積回路装置の動作電圧が３．３Ｖであ
るのに対して、信号振幅をそれより小さく０．８Ｖ程度
にしている。上記ＳＳＴＬに関しては、１９９６年３月
に制定された日本電子機械工業会規格ＥＩＡＪＥＤ
−５５１２（３．３Ｖ用スタブ直列終端型論理（ＳＳＴ
Ｌ−３）標準機能仕様）がある。また、ＧＴＬに関して
は、米国特許公報第５，０２３，４８８号（１９９１年
１月１１日）がある。

【０００３】

【発明が解決しようとする課題】本願発明者において
は、上記のような小振幅信号を受ける入力回路として、
かかる小振幅のハイレベル／ロウレベルを基準電圧で判
定するというシングル入力の差動回路を用いた場合、電
源線や接地線からのノイズによって動作マージンが悪化
することに気が付いた。

【０００４】この発明の目的は、シングル入力の差動回
路を用いた入力回路における動作マージンの大幅な改善
を実現した半導体集積回路装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、電源電圧に対して小さな信
号振幅にされた受信信号がゲートに供給された第１のＭ
ＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect
Transistor)と、上記受信信号の中間値に対応した基準
電圧がゲートに供給された第２のＭＯＳＦＥＴを含んで
シングル入力の差動回路とされた入力回路において、上
記受信信号が入力される外部端子に設けられた実質的な
静電保護回路を通して上記第１のＭＯＳＦＥＴのゲート
に伝えられる電源ノイズと実質的に同等の電源ノイズを
上記第２のＭＯＳＦＥＴのゲートに伝えるダミー回路を
設ける。

【０００６】

【発明の実施の形態】図１には、この発明に係る半導体
集積回路装置における入出力回路の一実施例の回路図が
示されている。同図の入出力回路は、上記ＳＳＴＬ−３
の規格を適合するようにされている。同図の各回路素子
は、公知のＣＭＯＳ集積回路の製造技術により、図示し
ない内部論理回路等からなる他の回路とともに１つの半
導体基板上において形成される。

【０００７】この実施例では、出力ＭＯＳＦＥＴ及び静
電保護回路の電源系ＶＤＤ２，ＶＳＳ２は、図示しない
内部回路や、入力回路及び上記出力回路を構成する出力
ＭＯＳＦＥＴを駆動するプリバッファ回路用の電源系Ｖ
ＤＤ１，ＶＳＳ１と分離されて形成される。上記のよう
な電源系の分離に伴い、出力回路は、上記出力ＭＯＳＦ
ＥＴとそれを駆動するプリバッファと分離され、出力Ｍ
ＯＳＦＥＴは、上記のように電源系ＶＤＤ２，ＶＳＳ２
に接続され、プリバッファを構成するゲート回路及びイ
ンバータ回路は上記内部回路に対応した電源系ＶＤＤ
１，ＶＳＳ１に接続される。

【０００８】同図においては、ＰＡＤ１〜ＰＡＤ３に対
応して設けられた３個の入力回路と、パッドＰＡＤ４，
ＰＡＤ５に対応して設けられる２個の出力回路が代表と
して例示的に示されいてる。上記パッドＰＡＤ１に対応
して設けられたＭＯＳＦＥＴＱ１、Ｑ２は、出力回路を
構成するために作り込まれているものを、静電保護回路
の一部を構成する素子として利用したものである。つま
り、Ｐチャンネル型ＭＯＳＦＥＴＱ１のゲートを電源電
圧ＶＤＤ２に接続し、Ｎチャンネル型ＭＯＳＦＥＴＱ２
のゲートを回路の接地電位ＶＳＳ２に接続して定常的に
オフ状態になるようにし、そのドレインをパッドＰＡＤ
１に接続することにより、かかるＭＯＳＦＥＴＱ１，Ｑ
２のドレインでの寄生容量等を静電保護ダイオードＤ
１，Ｄ２とともに静電保護に利用するものである。

【０００９】上記パッドＰＡＤ１において、入出力機能
を設けるようにするなら、上記ＭＯＳＦＥＴＱ１とＱ２
のゲートには、上記バッドＰＡＤ４に対応した出力バッ
ファ４のようなゲート回路とインバータ回路からなるプ
リバッファが設けられる。このようにパッドＰＡＤ１に
対して入出力回路を設けた場合において、入力回路を中
心にしてみるとき、言い換えるならば、信号入力状態で
は上記プリバッファによりＰチャンネル型ＭＯＳＦＥＴ
Ｑ１のゲートにハイレベルが供給され、Ｎチャンネル型
ＭＯＳＦＥＴＱ２のゲートにはロウレベルが供給されて
上記両ＭＯＳＦＥＴＱ１とＱ２が共にオフ状態にされて
出力回路が出力ハイインピーダンス状態にされるもので
あるあるので、同図のＭＯＳＦＥＴＱ１とＱ２は、それ
と等価の状態を表すものと理解されてもよい。このこと
は、他のパッドＰＡＤ２，ＰＡＤ３の上記同様なＭＯＳ
ＦＥＴにおいても同様である。

【００１０】入力回路は、上記バッドＰＡＤ１からの信
号がゲートに供給されたＮチャンネル型ＭＯＳＦＥＴＱ
５と、基準電圧ＶＲＥＦがゲートに印加されたＮチャン
ネル型ＭＯＳＦＥＴＱ６のエミッタが共通化されること
により差動形態とされる。上記ＭＯＳＦＥＴＱ５とＱ６
の共通化されたエミッタには、動作電流を流すＮチャン
ネル型ＭＯＳＦＥＴＱ７が設けられる。特に制限されな
いが、このＭＯＳＦＥＴＱ７のゲートには、上記パッド
ＰＡＤ１から伝えられる入力信号が供給される。あるい
は、上記ＭＯＳＦＥＴＱ７は、低消費電力化を図るため
にバッドＰＡＤ１から入力信号が入力されるときにのみ
にオン状態にされるような制御信号を供給するものであ
ってもよい。上記ＭＯＳＦＥＴＱ５とＱ６のドレインに
は、電流ミラー形態にされたＰチャンネル型ＭＯＳＦＥ
ＴＱ８とＱ９が設けられる。

【００１１】上記入力信号がゲートに供給されたＭＯＳ
ＦＥＴＱ５のドレインに、上記基準電圧ＶＲＥＦがゲー
トに供給されたＭＯＳＦＥＴＱ６のドレイン電流が上記
電流ミラー回路のＭＯＳＦＥＴＱ８とＱ９を介して電流
が供給されることにより、かかるＭＯＳＦＥＴＱ５とＱ
９の接続点において、上記両ＭＯＳＦＥＴＱ５とＱ６の
ＭＯＳＦＥＴのドレイン電流差に対応した出力電流が形
成され、ＣＭＯＳインバータ回路等からなる増幅回路の
入力容量をチャージアップ又はディスチャージさせ、か
かる増幅回路を通して電源電圧ＶＤＤ１，ＶＳＳ１に対
応した信号振幅の入力信号Ｄinが形成されて、図示しな
い内部回路に伝えられる。

【００１２】特に制限されないが、基準電圧ＶＲＥＦ
は、図示しない基準電圧発生回路により形成され、信号
線を介して上記複数の入力回路に対して共通に供給され
る。このとき、後述するようなカップリングノイズの影
響を無くすために、入力バッファ１に示すように、上記
基準電圧ＶＲＥＦは、抵抗Ｒ１等を介してＭＯＳＦＥＴ
Ｑ６のゲートに伝えられる。他の入力バッファ２，３に
おいても上記同様な抵抗素子が設けられる。

【００１３】この実施例では、上記入力バッファ１を構
成するＭＯＳＦＥＴＱ５のゲートに伝えられる電源ノイ
ズの影響を低減させるために、基準電圧ＶＲＥＦが供給
されるＭＯＳＦＥＴＱ６のゲートに、上記ＭＯＳＦＥＴ
Ｑ５のゲートに付加される静電保護回路と相似とされた
ダイオードＤ３，Ｄ４とＭＯＳＦＥＴＱ３とＱ４がダミ
ー回路として付加される。ただし、上記ダイオードＤ
１，Ｄ２や出力ＭＯＳＦＥＴＱ１，Ｑ２は、本来の静電
保護や大きな出力電流を得るために比較的大きなサイズ
にされるものであるのに対して、上記ダミー回路を構成
するダイオードＤ３，Ｄ４及びＭＯＳＦＥＴＱ３，Ｑ４
は、上記静電保護回路を通して上記ＭＯＳＦＥＴＱ５の
ゲートに伝えられる電源ノイズと同等の電源ノイズをＭ
ＯＳＦＥＴＱ６のゲートに伝えるだけでよいので、その
サイズは縮小されたものとされる。つまり、上記ＭＯＳ
ＦＥＴＱ１とＱ２のサイズ比とＭＯＳＦＥＴＱ３とＱ４
のサイズ比が等しく、上記ダイオードＤ１，Ｄ２のサイ
ズ比と上記ダイオードＤ３，Ｄ４のサイズ比が等しい関
係となるように縮小される。パッドＰＡＤ２，ＰＡＤ３
に対応されて入力バッファ２と３においても、上記同様
なダミー回路が設けられる。

【００１４】図２には、上記入力バッファの動作を説明
するための波形図が示されている。同図には、本願発明
の理解を容易にするために、上記ダミー回路が付加され
てい回路を従来回路とし、上記ダミー回路を付加した回
路を本発明回路としてそれぞれの動作波形図が比較して
示されている。

【００１５】同図（Ａ）には、電源電圧ＶＤＤ２にノイ
ズの発生した場合が示されている。つまり、パッドＰＡ
Ｄ４とＰＡＤ５に対応して設けられた出力バッファが動
作状態にされて、その出力信号がロウレベルからハイレ
ベルに切り替わった場合に、Ｐチャンネル型の出力ＭＯ
ＳＦＥＴがオン状態になって電源電圧線ＶＤＤ２から上
記出力ＭＯＳＦＥＴを介して瞬間的に大電流が流れる。
このとき、電源電圧線ＶＤＤ２のインダクタンス成分に
より電源電圧線ＶＤＤ２には比較的大きなノイズが発生
する。なお、ＳＳＴＬにおいては、上記のようなＣＭＯ
Ｓ回路で形成されたハイレベル又はロウレベルの出力信
号は、伝送線路が終端抵抗を介して上記基準電圧ＶＲＥ
Ｆに接続されるものであので、上記終端抵抗と伝送線路
等との抵抗比により上記のような小振幅の信号とされる
ものである。

【００１６】このように電源電圧線ＶＤＤ２に発生した
ノイズは、上記ダイオードＤ１，Ｄ２及び出力ＭＯＳＦ
ＥＴＱ１，Ｑ２等からなる実質的な静電保護回路を通し
て上記入力回路のＭＯＳＦＥＴＱ５のゲートに伝えられ
る。このとき、上記のようなダミー回路が存在しない従
来回路では、パッドＰＡＤから入力された入力信号が基
準電圧ＶＲＥＦに対してハイレベルであるとき、上記電
源電圧ＶＤＤ２の上記インダクタンス成分による電源ノ
イズによるロウレベルへの変化が上記静電保護回路を介
してパッドＰＡＤに伝えられて基準電圧ＶＲＥＦよりも
ロウレベルに逆転してしまう。つまり、ＳＳＴＬでは、
基準電圧ＶＲＥＦと上記ハイレベルとの最小値は０．２
Ｖ程度しかないので上記のような電源ノイズによりるレ
ベルの逆転は十分に起こり得るものである。この結果、
入力回路においては、ロウレベルであるべき出力信号を
一時的にハイレベルにしてしまうという誤動作が生じ
る。

【００１７】本願発明回路では、上記ダミー回路が設け
られているので、電源電圧線ＶＤＤ２に発生したノイズ
は、上記静電保護回路とダミー回路とを介して、それぞ
れＭＯＳＦＥＴＱ５とＱ６のゲートにほぼ等しく伝えら
れる。この結果、パッドＰＡＤから入力された入力信号
が基準電圧ＶＲＥＦに対してハイレベルであるとき、上
記入力回路での両電圧ＰＡＤとＶＲＥＦ１は上記ノイズ
の影響を同等に受けて両者の相対的なレベル差が維持さ
れる。この結果、入力回路においては、ロウレベルであ
るべき出力信号は上記電源ノイズが発生してもロウレベ
ルを維持して正常動作となるものである。

【００１８】このとき、ＭＯＳＦＥＴＱ６のゲート電圧
ＶＲＥＦ１は上記のように電源ノイズにより変化する
が、基準電圧ＶＲＥＦそのものは上記抵抗Ｒ１が設けれ
ていることにより不変とされ、図示ない他の回路に不所
望な悪影響を及ぼすことはない。つまり、上記電源ノイ
ズは、上記出力回路に近い入力回路では比較的大きく、
上記出力回路より離れて設けられた入力回路では小さ
く、あるいは殆ど影響無い場合、上記基準電圧ＶＲＥＦ
そのものを変動させると他の入力回路で逆に入力レベル
マージンを悪化させてしまうことがある。そこで、上記
ダミー回路による電源ノイズは、それが設けられた入力
回路にのみ有効にするように上記抵抗Ｒ１等が設けられ
るものである。

【００１９】同図では省略されているが、回路の接地線
ＶＳＳ２にノイズの発生した場合も上記（Ａ）と同様で
ある。つまり、パッドＰＡＤ４とＰＡＤ５に対応して設
けられた出力バッファが動作状態にされて、その出力信
号がハイレベルからロウレベルに切り替わった場合に、
Ｎチャンネル型の出力ＭＯＳＦＥＴがオン状態になって
接地線ＶＳＳ２から上記出力ＭＯＳＦＥＴを介して瞬間
的に大電流が流れる。このとき、接地線ＶＳＳ２インダ
クタンス成分により上記同様な比較的大きなノイズが発
生する。このノイズに対しても、上記ダミー回路が有効
に作用して静電保護回路からのノイズを相殺させる。た
だし、このときに問題になるのは、接地線ＶＳＳ２に正
の電位に変化するノイズが乗るので、パッドＰＡＤから
入力された入力信号が基準電圧ＶＲＥＦに対してロウレ
ベルであるとき、上記入力回路での両電圧ＰＡＤとＶＲ
ＥＦ１は上記ノイズの影響を同等に受けて両者の相対的
なレベル差が維持され結果、ハイレベルであるべき出力
信号は上記電源ノイズが発生してもハイレベルを維持し
て正常動作となるものである。

【００２０】同図（Ｂ）には、基準電圧ＶＲＥＦにノイ
ズの発生した場合が示されている。上記入力バッファ１
ないし３において、パッドＰＡＤ１ないしＰＡＤ３の信
号が一斉にハイレベルからロウレベルに又はその逆にロ
ウレベルからハイレベルに変化すると、上記差動ＭＯＳ
ＦＥＴＱ５とＱ６のドレイン電位は、それに対応して一
斉に変化する。このとき、ＭＯＳＦＥＴＱ５，Ｑ６のド
レイン，ゲート間の寄生容量により、上記ドレイン電圧
の変化は、それぞれのゲート側に伝えられる。ただし、
ＭＯＳＦＥＴＱ５のゲートには、上記静電保護回路が設
けられており、ＭＯＳＦＥＴＱ５のゲートには比較的大
きな寄生容量が付いている。この寄生容量は、上記ノイ
ズからみたとき低インピーダンスの電源と見做せるから
吸収されてしまう。

【００２１】これに対して、ダミー回路が付加されない
従来回路では、比較的大きな配線抵抗で基準電圧が印加
されているだけであるので、上記カップリングノイズに
対応して変化する。同図には、入力信号がハイレベルか
らロウレベルに変化し、ＭＯＳＦＥＴＱ５のドレインが
ロウレベルからハイレベルに変化し、ＭＯＳＦＥＴＱ６
のドレインがハイレベルからロウレベルに変化した場合
が示され、入力信号ＰＡＤは上記静電保護回路の寄生容
量により上記ＭＯＳＦＥＴＱ５のドレインからのカップ
リングノイズが吸収されるのに対して、上記ＭＯＳＦＥ
ＴＱ６ドレインからのカップリングノイズにより基準電
圧ＶＲＥＦがロウレベルに変化し、同図のように入力信
号ＰＡＤのレベルより低くなると、上記同様に入力回路
においては、ハイレベルであるべき出力信号を一時的に
ロウレベルにしてしまうという誤動作が生じ、あるいは
かかる基準電圧ＶＲＥＦの振れが入力信号ＰＡＤとの位
相が合った場合には、入力バッファでの遅延を大きくし
てしまうという弊害が生じるものとなる。

【００２２】本願発明回路では、上記ダミー回路が設け
られているので、上記ＭＯＳＦＥＴＱ６のドレイン側か
らのカップリングノイズを上記寄生容量が吸収するよう
に作用し、ゲートの基準電圧ＶＲＥＦ１の変化を小さく
する。この結果、入力回路の信号マージンを大きくする
ことができるものとなる。

【００２３】同図（Ｃ）には、内部回路側の電源電圧線
ＶＤＤ１にノイズの発生した場合が示されている。内部
回路は、電源電圧ＶＤＤ１と回路の接地電位ＶＳＳ１と
の間で信号レベルが変化し、内部回路の一斉動作等によ
り上記同様なパルス性のノイズが発生する。このノイズ
は、上記入力回路のＰチャンネル型ＭＯＳＦＥＴ及び差
動ＭＯＳＦＥＴのドレイン，ゲート間寄生容量を介し
て、上記同様に差動ＭＯＳＦＥＴＱ５，Ｑ６のゲートに
伝えられる。本来、上記電源ノイズは、上記同様な回路
によりコモンモードで差動ＭＯＳＦＥＴＱ５とＱ６のゲ
ートに伝えられるので、かかる差動回路で相殺されるべ
きものである。

【００２４】しかしながら、従来のシングル入力の差動
回路では、入力信号側のＭＯＳＦＥＴＱ５のゲートには
静電保護回路が設けられて比較的大きな寄生容量が付加
されるのに対して、基準電圧側のＭＯＳＦＥＴＱ６のゲ
ートには、上記比較的大きな配線抵抗を介して基準電圧
ＶＲＥＦが印加されるのみである。したがって、上記の
ようなＭＯＳＦＥＴＱ５とＱ６のゲートに接続される寄
生容量のアンバハンスに対応して、ＭＯＳＦＥＴＱ５と
Ｑ６のゲートに伝えられる電源ノイズに差が発生してし
まい、基準電圧側が大きく変動して前記同様な誤動作が
発生してしまうという問題がある。

【００２５】本願発明回路では、上記ダミー回路が設け
られているので、上記電源電圧線ＶＤＤ１で発生した電
源ノイズがＭＯＳＦＥＴＱ８及びＭＯＳＦＥＴＱ６のド
レイン，ゲート間の寄生容量を介してゲートに伝えられ
るとき、上記ダミー回路での寄生容量がこれを吸収する
ように作用し、ゲートの基準電圧ＶＲＥＦ１の変化を小
さくする。この結果、上記同様に入力回路の信号マージ
ンを大きくすることができるものとなる。

【００２６】図３には、この発明に係る半導体集積回路
装置における入出力回路の他の一実施例の回路図が示さ
れている。同図の入出力回路は、特に制限されないが、
半導体メモリ等に向けられている。半導体メモリ等で
は、ピン数等の制限から電源電圧線は出力回路と入力回
路で共通化されるものである。それ故、入力バッファ１
〜３と出力バッファ４，５は、同じ電源電圧線ＶＤＤと
回路の接地線ＶＳＳにより接続されるものである。

【００２７】この実施例では、入力バッファ１〜３に対
応したパッドＰＡＤ１〜ＰＡＤ３に設けられる静電保護
回路は、サイリスタ方式を用いている。つまり、パッド
ＰＡＤ１側にトランジスタＴ１，Ｔ２からなるサイリス
タ素子が設けられ、抵抗Ｒ２を介して差動ＭＯＳＦＥＴ
Ｑ５のゲート側にダイオード接続されたＭＯＳＦＥＴＱ
２が設けられるものである。このような静電保護回路
は、パッドＰＡＤ１と回路の接地線ＶＳＳとの間に設け
られるものであるので、接地線ＶＳＳに発生するノイズ
が上記ＭＯＳＦＥＴＱ５のゲートに伝えられることにな
る。そこで、ダミー回路は、上記ＭＯＳＦＥＴＱ２に対
応したＭＯＳＦＥＴＱ４が、基準電圧ＶＲＥＦを受ける
差動ＭＯＳＦＥＴＱ６のゲートに接続される。

【００２８】電源電圧ＶＤＤに発生するノイズは、上記
差動回路のＰチャンネル型ＭＯＳＦＥＴＱ８とＱ９及び
差動ＭＯＳＦＥＴのドレイン，ゲート間の寄生容量を介
してそれぞれのＭＯＳＦＥＴＱ５とＱ６のゲートに伝え
られるが、それぞれが同相信号であること、及びＭＯＳ
ＦＥＴＱ５とＱ６のゲート側からみた寄生容量は、上記
ＭＯＳＦＥＴＱ２とＱ４により同様に寄生容量が付くた
めにバランスが基準電圧に対する信号レベル差を超えて
大きくくずれることなく差動回路により相殺される。こ
の静電保護用のＭＯＳＦＥＴＱ２とダミーＭＯＳＦＥＴ
Ｑ４の関係は、上記同様に入力回路のＭＯＳＦＥＴＱ５
とＱ６のドレイン電圧の変化によるノイズに対しても有
効に作用する。

【００２９】図４には、本発明に係る一実施例の半導体
集積回路装置とそれを用いた情報処理システムにおける
バス構成のブロック図が示されている。同図において、
点線で示された半導体集積回路装置ＬＳＩ１〜ＬＳＩ３
は、公知の半導体集積回路の製造技術により、それぞれ
が単結晶シリコンのような１個の半導体基板上において
形成される。この実施例では、ＧＴＬに適合するように
入出力回路が構成される。同図の各回路素子のうち、入
力回路に関しては、前記図１及び図３の回路素子に合わ
せて示しているが、それ以外は別個の回路機能を持つも
のと理解されたい。

【００３０】半導体集積回路装置ＬＳ１〜ＬＳＩ３は、
代表として示された１個の入出力バッファと内部論回路
から構成されている。半導体集積回路装置ＬＳＩ１を例
にして説明すると、出力バッファは駆動回路ＰＧ１と、
オープンドレイン構成の出力ＭＯＳＦＥＴＱ１、この出
力ＭＯＳＦＥＴＱ１のドレインと外部端子との間に挿入
されたダイオードＳＢＤ１から構成される。特に制限さ
れないが、上記ダイオードは、後述するように動作の高
速化のために寄生容量が小さいことと、ドレインコンタ
クト穴に一体的に形成できて高集積化の点で有利なショ
ットキーダイオードとされる。

【００３１】入力回路は、基準電圧ＶＲＥＦにより、入
力された信号を判定する差動形態の入力バッファＩＢ１
から構成される。内部論理回路１は、入力バッファＩＢ
１から入力された入力データを受け取り、データ処理を
行って必要に応じて上記出力バッファを通して他の半導
体集積回路装置ＬＳ１２〜ＬＳＩ３に対して信号を送出
させるものである。他の半導体集積回路装置ＬＳＩ２〜
ＬＳＩ３も、上記同様な回路により構成される。ただ
し、全ての回路が同じという意味ではない。個々の半導
体集積回路装置ＬＳＩ１〜ＬＳＩ３の機能や役割分担に
応じて、入力バッファの数や出力バッファの数が区々と
してもよいし、内部論理回路はそれぞれの機能に応じて
構成されるものである。

【００３２】上記半導体集積回路装置ＬＳＩ１〜ＬＳＩ
３の間でのデータの転送を行うバスは、特に制限されな
いが、プリント基板等の実装基板上に形成される配線に
より構成され、５０Ωバスとされる。このバスの終端
は、バス配線の特性インピーダンスに整合された抵抗Ｒ
Ｂが接続されており、例えば１．２Ｖのような電圧ＶＴ
Ｔに引かれている。

【００３３】半導体集積回路装置ＬＳＩ１において、出
力ＭＯＳＦＥＴＱ１は静電破壊耐圧を大きくするために
大きな面積の拡散層を持つようにされる。そのため、Ｍ
ＯＳＦＥＴＱ１のドレインには、大きな容量値を持つよ
うな寄生容量ＣＳＤ１が形成されることになる。出力Ｍ
ＯＳＦＥＴＱ１のドレインを直接に外部端子に接続した
のでは、その外部端子が接続されるバス配線の特性イン
ピーダンスを乱して信号波形に乱反射が生じて等価的に
遅延時間を長くしてしまう。例えば、５０Ωのバス配線
に８ｐＦのピン容量を持つ半導体集積回路装置が８ｃｍ
間隔で接続されているケースでは、２０％以上も不整合
が生じる。この結果、バス抵抗ＲＢで終端していても、
半導体集積回路装置の外部ピンが接続されている付近で
は大きな乱反射が生じる。

【００３４】この実施例では、特に制限されないが、出
力ＭＯＳＦＥＴＱ１とドレインと外部端子との間にショ
ットキーダイオードＳＢＤ１を挿入することより、この
ショットキーダイオードＳＢＤ１の寄生容量と出力ＭＯ
ＳＦＥＴＱ１のドレインにおける寄生容量ＣＳＤ１とが
直列形態にされる。この結果、外部端子からみた寄生容
量は、ショットキーダイオードＳＢＤ１がオフ状態のと
きにはその寄生容量に依存してほぼ零にできる。

【００３５】図４において、半導体集積回路装置ＬＳＩ
１〜ＬＳＩ３の出力ＭＯＳＦＥＴＱ１〜Ｑ３がオフ状態
にあるときには、バスの電位は１．２ＶのＶＴＴレベル
にされている。半導体集積回路装置ＬＳＩ１〜ＬＳＩ３
のうちのどれか１つ、又は複数の出力ＭＯＳＦＥＴがオ
ン状態になると、０．４Ｖのような接地電位ＶＳＳに近
いレベルになる。したがって、半導体集積回路装置ＬＳ
Ｉ１から半導体集積回路装置ＬＳＩ３にデータを転送す
るときには、半導体集積回路装置ＬＳＩ２とＬＳＩ３の
出力ＭＯＳＦＥＴＱ２とＱ３をオフ状態にし、半導体集
積回路装置ＬＳＩ１の出力ＭＯＳＦＥＴＱ１を、出力す
べき内部信号に応じてオン状態／オフ状態にし、上記の
ようなハイレベル又はロウレベルのデータを送出させ
る。

【００３６】出力バッファの出力ＭＯＳＦＥＴＱ２とＱ
３がオフ状態にされている半導体集積回路装置ＬＳＩ２
とＬＳＩ３では、バスがハイレベルになったときのはね
上がりでドレインの寄生容量ＣＳＤ２とＣＳＤ３がＶＴ
Ｔに近いレベルまで充電されるため、その後のバスのレ
ベルがハイレベルでもロウレベルでもショッキキーダイ
オードＳＢＤ２，ＳＢＤ３がオフ状態にされている。し
たがって、これらの寄生容量ＣＳＤ２とＣＳＤ３は、バ
ス配線側から見えなくなる。また、オン状態／オフ状態
を繰り返している半導体集積回路装置ＬＳＩ１では、出
力ＭＯＳＦＥＴＱ１がオン状態になっているタイミング
では、ショットキーダイオードＳＢＤ１もオン状態にな
っているため寄生容量ＣＳＤ１がバス配線につながる
が、出力ＭＯＳＦＥＴＱ１がオフ状態となっているタイ
ミングでは、オフ状態にされた瞬間から最初の立ち上が
りで寄生容量ＣＳＤ１がＶＴＴに充電されるため、ショ
ッキーダイオードＳＢＤ１がオフ状態になって寄生容量
ＣＳＤ１をバス配線側から見えなくする。

【００３７】すなわち、バス配線に対して常に大きな容
量値を持つ寄生容量ＣＳＤ１〜ＣＳＤ３が接続されてい
るのではなく、この実施例のように寄生容量ＣＳＤは、
動作状態にある１つの出力バッファに対応した１個若し
くは全くバス配線から見えなくなるものとなる。この結
果、配線バスを伝達される信号波形は、乱反射による振
動が大幅に低減できるから等価的な信号遅延が小さなり
信号転送を高速にできる。また、半導体集積回路装置Ｌ
ＳＩ１を単体で扱うとき等の静電耐圧は、外部端子に乗
った電荷ＱがショッキーダイオードＳＢＤ１を通してド
レインの寄生容量ＣＳＤ１に伝えられ、ここでＶＳＤ１
＝Ｑ／ＣＳＤ１の電圧となる。これにより、静電耐圧は
大きく設定することができる。

【００３８】上記のようなＧＴＬ回路では、信号振幅は
接地電位側に偏倚したものとなる。それ故、上記入力バ
ッファＩＢ３は、同図に代表として例示的に示されてい
るように、ソースが接地電位に接続されたＮチャンネル
型ＭＯＳＦＥＴＱ５に入力信号Ｄinが供給され、ソース
が接地電位に接続されたＮチャンネル型ＭＯＳＦＥＴＱ
６のゲートに基準電圧ＶＲＥＦが供給される。そして、
これらの２つのＭＯＳＦＥＴＱ５とＱ６のドレイン電流
の差を出力電流として取り出すために、電流ミラー形態
にされたＰチャンネル型ＭＯＳＦＥＴＱ８とＱ９が設け
られる。特に制限されないが、上記電流ミラー回路のＭ
ＯＳＦＥＴＱ８とＱ９には、電源スイッチとしてのＰチ
ャンネル型ＭＯＳＦＥＴＱ７を介して動作電圧が与えら
れる。つまり、出力動作あるいはチップ非選択状態のと
きに、信号ＩＥによりＭＯＳＦＥＴＱ７がオフ状態にさ
れて、上記入力回路での直流電流が流れ無いようにされ
るものである。

【００３９】他の入力回路ＩＢ１とＩＢ２も上記同様な
差動回路により構成される。これらの入力回路ＩＢ１〜
ＩＢ３において、上記図１や図３の実施例と同様に入力
端子に接続される静電保護回路の形態に対応したダミー
回路が設けられ、上記差動動作するＭＯＳＦＥＴＱ５と
Ｑ６のゲートに電源電圧線又は回路の接地線から乗るノ
イズが相殺ないし低減されるようにされる。

【００４０】図４には、本発明に係る他の一実施例の半
導体集積回路装置とそれを用いた情報処理システムにお
けるバス構成のブロック図が示されている。同図におい
て、点線で示された半導体集積回路装置ＬＳＩ１〜ＬＳ
Ｉ３は、公知の半導体集積回路の製造技術により、それ
ぞれが単結晶シリコンのような１個の半導体基板上にお
いて形成される。この実施例では、基本的にはＧＴＬに
適合するように構成されるが、入力回路と出力回路が図
４の実施例と異なるものである。

【００４１】この実施例では、出力回路として前記実施
例のようなオープンドレイン出力形式に代えて、Ｎチャ
ンネル型ＭＯＳＦＥＴ１０とＱ１１によるプッシュプル
出力形式とされる。つまり、ハイレベルを出力信号を得
るときにバスの終端抵抗ＲＢによるハイレベルとするの
ではなく、上記終端電圧ＶＴと等しい１．２Ｖで出力回
路を動作させるようにするものである。内部回路は、前
記のように３．３Ｖで動作するものであるので、上記の
ようなＮチャンネル型ＭＯＳＦＥＴＱ１０をオン状態に
させるゲート電圧を３．３Ｖのように大きくできる。し
たがって、Ｎチャンネル型ＭＯＳＦＥＴＱ１０を用いつ
つ、上記１．２Ｖのようなハイレベルの出力信号を形成
することができる。これにより、出力ハイレベルの立ち
上がりを高速にしかも安定的に変化させることができ
る。

【００４２】入力回路ＩＢ３は、上記のように入力レベ
ルがロウレベル側に偏倚されていることに対応して、Ｐ
チャンネル型の差動ＭＯＳＦＥＴＱ５とＱ６が用いられ
る。つまり、Ｐチャンネル型ＭＯＳＦＥＴＱ５のゲート
に入力信号Ｄinを供給し、Ｐチャンネル型ＭＯＳＦＥＴ
Ｑ６のゲートに基準電圧ＶＥＲＦを供給する。そして、
これらのＭＯＳＦＥＴＱ５とＱ６のドレイン側に電流ミ
ラー形態にされたＮチャンネル型ＭＯＳＦＥＴＱ８とＱ
９を設け、上記ＭＯＳＦＥＴＱ５とＱ６のドレイン電流
の差電流に対応した出力電流を形成するものである。上
記ＭＯＳＦＥＴＱ５とＱ６の共通化されたソースと電源
電圧との間には、動作電流を流すＰチャンネル型ＭＯＳ
ＦＥＴＱ７が設けられる。つまり、この差動回路は、前
記図１と図３の入力回路のＭＯＳＦＥＴの導電型を逆に
して構成したものである。

【００４３】他の入力回路ＩＢ１とＩＢ２も上記同様な
差動回路により構成される。これらの入力回路ＩＢ１〜
ＩＢ３において、上記図１や図３の実施例と同様に入力
端子に接続される静電保護回路の形態に対応したダミー
回路が設けられ、上記差動動作するＭＯＳＦＥＴＱ５と
Ｑ６のゲートに電源電圧線又は回路の接地線から乗るノ
イズが相殺ないし低減されるようにされる。

【００４４】図６には、上記ＣＭＯＳ構成の出力回路の
一実施例の全体のレイアウト図が示されている。同図に
は、３つのボンディングパッドと、それに接続される３
つのＣＭＯＳ出力回路が例示的に示されている。ホンデ
ィングパッドの配列方向を左右とすると、それと直角方
向の下方向にＰチャンネル型ＭＯＳＦＥＴとＮチャンネ
ル型ＭＯＳＦＥＴとが並んで構成される。しかも、これ
らのＭＯＳＦＥＴのドレイン−ゲート−ソースが、ボン
ディングパッドの配列方向に沿って形成される。それ
故、１つのＭＯＳＦＥＴを縦長に形成することができ、
ボンディングパッドの配列ピッチの高密度化を妨げない
ようにできる。

【００４５】図６から理解されるように、Ｐチャンネル
型ＭＯＳＦＥＴを構成するＰ⁺拡散層でいうとウェル領
域にバイアス電圧を与えるＮ⁺拡散層を基準にして左右
対称的に４個分のＭＯＳＦＥＴを形成するよう形成し、
それを隣接するボンディングパッドに対応して設けられ
る出力バッファとの境界線を基準にして左右対称的に配
置する。このような対称パターンの組み合わせによって
高密度に出力バッファを構成するＭＯＳＦＥＴを形成す
ることができる。

【００４６】上記のような拡散層及びゲート電極を作り
込んでおいて、最終のアルミニュウム等の配線等を用い
たマスタースライスによって上記６個のＭＯＳＦＥＴの
うちの２個を最小Ｉ／Ｏセル単位として選択的に接続す
ること、言い換えるならば、上記ボンディングパッドか
ら分岐して最大３つに延びる配線のうち、１本、２本及
び３本の分岐のうちの１つを選択的に形成することによ
り、駆動能力が１、２、３のように３段階に設定できる
ＣＭＯＳ出力回路を得ることができる。

【００４７】この実施例においては、ボンディングバッ
トのピッチを９０μｍまで出力駆動能力を極端に落とす
ことなく簡単に対応させることができる。これにより、
出力端子のみでいうならば、半導体集積回路装置に設け
ることのできる出力端子の数を従来の半導体装置の１６
０／９０≒１．８に増加させることができる。

【００４８】同図において、下側に設けられるＮチャン
ネル型ＭＯＳＦＥＴの更に下側にはプリバッファが配置
される。このプリパッファは、そのセルサイズが比較的
小さいこと、及び同様に縦長に配置することによりボン
ディングパッドのピッチの制約されることなく比較的自
由に形成することができる。しかし、上記のように各出
力回路が一定の向を以て規則的に配列されていることに
対応して、プリバッファもセル化し、その向も出力バッ
ファの規則性に適合するよう規則性をもって形成され
る。これにより、プリバッファを含めた出力回路を効率
よく半導体集積回路装置に搭載させることができる。

【００４９】この実施例では、Ｐチャンネル型ＭＯＳＦ
ＥＴが形成されるＮ型のウェル領域ＮＷＥＬＬにＰチャ
ンネル型のプルアップＭＯＳＦＥＴが形成される。上記
のように最小単位セルは、３つの分岐された配線に対応
した２つのＭＯＳＦＥＴであり、この２つのＭＯＳＦＥ
Ｔに対応して１つのプルアップＭＯＳＦＥＴが形成され
る。このプリアップＭＯＳＦＥＴは、出力バッファとし
てＮチャンネル型ＭＯＳＦＥＴによるオープンドレイン
構成の出力回路としたとき、他の半導体装置の出力ＭＯ
ＳＦＥＴとワイヤード論理を採るときの負荷として利用
できるようにするものである。

【００５０】上記Ｎチャンネル型ＭＯＳＦＥＴが形成さ
れるＰ型のウェル領域ＰＷＥＬＬにも、上記同様なＮチ
ャンネル型のプルダウンＭＯＳＦＥＴが形成される。こ
れは、Ｐチャンネル型ＭＯＳＦＥＴのみを用いてオープ
ンドレイン構成の出力回路を構成したときの負荷として
使用できるようにするものである。特に制限されない
が、上記Ｎチャンネル型ＭＯＳＦＥＴが形成されるＰＷ
ＥＬＬは、その外側の点線で示すように深いＮＷＥＥＬ
内に形成される。この深いＮＷＥＬＬによりＰＷＥＬＬ
がＰ型基板から分離され、内部回路との間、又は入力回
路若しくは出力回路間での電源ノイズを分離することが
できる。

【００５１】上記Ｐチャンネル型出力ＭＯＳＦＥＴの上
層部には、第２層目のアルミニュウム層で形成された太
い配線幅からなる電源電圧線ＶＤＤ２がが形成される。
同様に、上記Ｐチャンネル型出力ＭＯＳＦＥＴの上層部
には、第２層目のアルミニュウム層で形成された太い配
線幅からなる接地線線ＶＳＳ２がが形成される。また、
プリバッファの上層部には、第２層目のアルミニュウム
層で形成された回路の接地線ＶＳＳ１、基準電圧ＶＲＥ
Ｆ、電源電圧線ＶＤＤ１が形成される。また、上記出力
ＭＯＳＦＥＴ、静電保護回路、ダミー回路、プリバッフ
ァ、及び同図では省略されているが、差動入力回路等は
第１層目のアルミニュウム層で回路の結線が行われる。

【００５２】図７には、上記図６におけるＣ−Ｄ線での
素子断面図が示されている。同図には６個のＰチャンネ
ル型ＭＯＳＦＥＴが示されている。６個のＰチャンネル
型ＭＯＳＦＥＴは、同図で上側から順にソース，ドレイ
ン，ソース，ドレイン，ソースのように配置され、大き
な拡散層によりドレインが形成され、小さな拡散層によ
りソースが形成される。つまり、端部を除いてソースあ
るいはドレインは、それを挟んで両側に配置されたドレ
イン又はソースに共通に用いられる。これにより、５個
の拡散層により合計４個のＭＯＳＦＥＴを形成すること
ができる。

【００５３】上記の拡散層の配列を単位として、その両
側に上記ウェル領域ｎ−ＷＥＬＬにバイアス電圧を与え
るオーミックコンタクト領域としてのｎ⁺層が形成さ
れ、上記ソースを構成するｐ⁺層とともにに１層目アル
ミニュウムＡＬ１と２層目アルミニュウムＡＬ２を介し
てＶＤＤ２が与えられる。上記ｎ⁺層では挟まれた４個
のＭＯＳＦＥＴは、ドレインが共通化された２個のＭＯ
ＳＦＥＴが実質的に１つのＭＯＳＦＥＴとして上記第１
層目のアルミニュウム層ＡＬ１を介して上記パッドに導
かれる。

【００５４】図８には、この発明に係る半導体集積回路
の一実施例のブロック図が示されている。同図の各回路
ブロックは、実際の半導体基板上における幾何学的な配
置に合わせて描かれている。同図において、９は半導体
チップであり、１０は内部回路であり、１１，１２から
なるオンチップＲＡＭと、それ以外の論理回路部とによ
り構成される。上記オンチップＲＡＭ１１，１２は、特
に制限されないが、スタティック型ＲＡＭにより構成さ
れる。上記内部回路１０が形成される領域のうちＲＡＭ
ブロック以外は敷き詰めゲート領域となっている。この
領域の拡大パターン１５のようにＭＯＳＦＥＴが敷き詰
められ、マスタースライス方式により配線が形成されて
所望の回路機能が実現される。上記半導体チップ９の周
辺部にはボンディングパッド１４が設けられ、かかるボ
ンディングパッド１４と内部回路１０との間には入出力
回路部１３が設けられる。上記入出力回路１３は、上記
ＳＳＴＬ又はＧＴＬのような小振幅での信号の入出力を
行うインターフェイスとされ、かつ、入力回路にはシン
グル入力の差動回路が用いられるものである。

【００５５】図９には、この発明が適用されるシンクロ
ナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実施
例の概略ブロック図が示されている。同図に示されたＳ
ＤＲＡＭは、特に制限されないが、公知の半導体集積回
路の製造技術によって単結晶シリコンのような１つの半
導体基板上に形成される。

【００５６】この実施例のＳＤＲＡＭは、メモリバンク
０（ＢＡＮＫ０）を構成するメモリアレイ(MEMORY ARRA
Y)２００Ａと、メモリバンク１（ＢＡＮＫ１）を構成す
るメモリアレイ（MEMORY ARRAY）２００Ｂとを備える。
上記それぞれのメモリアレイ２００Ａ，２００Ｂは、マ
トリクス配置されたダイナミック型メモリセルを備え、
図に従えば同一列に配置されたメモリセルの選択端子は
列毎のワード線（図示せず）に結合され、同一行に配置
されたメモリセルのデータ入出力端子は行毎に相補デー
タ線（図示せず）に結合される。

【００５７】メモリアレイ２００Ａの図示しないワード
線はロウデコーダ（ROW DECODER)２０１Ａによるロウア
ドレス信号のデコード結果に従って１本が選択レベルに
駆動される。メモリアレイ２００Ａの図示しない相補デ
ータ線はセンスアンプ及びカラム選択回路(SENSE AMPLI
FIER&I/O BUS) ２０２Ａに結合される。センスアンプび
カラム選択回路２０２Ａにおけるセンスアンプ(SENSE A
MPLIFIER) は、メモリセルからのデータ読出しによって
夫々の相補データ線に現れる微小電位差を検出して増幅
する増幅回路である。それにおけるカラムスイッチ回路
は、相補データ線を各別に選択して相補共通データ線(I
/O BUS) に導通させるためのスイッチ回路である。カラ
ムスイッチ回路はカラムデコーダ(COLUMN DECODER)２０
３Ａによるカラムアドレス信号のデコード結果に従って
選択動作される。

【００５８】メモリアレイ２００Ｂ側にも上記と同様に
ロウデコーダ（ROW DECODER)２０１Ｂ，センスアンプ及
びカラム選択回路(SENSE AMPLIFIER&I/O BUS) ２０２Ｂ
及びカラムデコーダ(COLIMN DECODER)２０３Ｂが設けら
れる。上記メモリバンク２００Ａと２００Ｂの相補共通
データ線(I/O BUS) は、後述するような画像処理等のた
めに用いられるシフトレジスタ（SHIFT REGISTER) ２１
２を介して入力バッファ(INPUT BUFFER)２１０の出力端
子及び出力バッファ(OUTPUT BUFFER) ２１１の入力端子
に接続される。入力バッファ２１０の入力端子及び出力
バッファ２１１の出力端子は８ビットのデータ入出力端
子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続される。

【００５９】アドレス入力端子Ａ０〜Ａ１１から供給さ
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ(COLUMN ADDRESS BUFFER) ２０５とロウ
アドレスバッファ(ROW ADDRESS BUFFER)２０６にアドレ
スマルチプレクス形式で取り込まれる。供給されたアド
レス信号はそれぞれのバッファ２０５と２０６が保持す
る。ロウアドレスバッファ２０６はリフレッシュ動作モ
ードにおいてはリフレッシュカウンタ(REFRESH COUNTE
R) ２０８から出力されるリフレッシュアドレス信号を
ロウアドレス信号として取り込む。カラムアドレスバッ
ファ２０５の出力はカラムアドレスカウンタ(COLUMN AD
DRESS COUNTER)２０７のプリセットデータとして供給さ
れ、カラムアドレスカウンタ２０７は後述のコマンドな
どで指定される動作モードに応じて、上記プリセットデ
ータとしてのカラムアドレス信号、又はそのカラムアド
レス信号を順次インクリメントした値を、カラムデコー
ダ２０３Ａ，２０３Ｂに向けて出力する。

【００６０】コントローラ(CONTROL LOGIC & TIMING GE
NERATOR)２１３は、特に制限されなが、クロック信号Ｃ
ＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト
信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ
（記号／はこれが付された信号がロウイネーブルの信号
であることを意味する）、ロウアドレスストローブ信号
／ＲＡＳ、ライトイネーブル信号／ＷＥ、データ入出力
マスクコントロール信号ＤＱＭなどの外部制御信号と、
アドレス入力端子Ａ０〜Ａ１１からの制御データ及び基
準電圧Ｖref とが供給され、それらの信号のレベルの変
化やタイミングなどに基づいてＳＤＲＡＭの動作モード
及び上記回路ブロックの動作を制御するための内部タイ
ミング信号を形成するもので、そのためのコントロール
ロジックとモードレジスタを備える。

【００６１】クロック信号ＣＬＫは、ＳＤＲＡＭのマス
タクロックとされ、その他の外部入力信号は当該内部ク
ロック信号の立ち上がりエッジに同期して有意とされ
る。チップセレクト信号／ＣＳはそのロウレベルによっ
てコマンド入力サイクルの開始を指示する。チップセレ
クト信号／ＣＳがハイレベルのとき（チップ非選択状
態）やその他の入力は意味を持たない。但し、後述する
メモリバンクの選択状態やバースト動作などの内部動作
はチップ非選択状態への変化によって影響されない。／
ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭに
おける対応信号とは機能が相違され、後述するコマンド
サイクルを定義するときに有意の信号とされる。

【００６２】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。さらに、図示しないがリードモードにおい
て、出力バッファ２１１に対するアウトプットイネーブ
ルの制御を行う外部制御信号もコントローラ２１３に供
給され、その信号が例えばハイレベルのときには出力バ
ッファ２１１は高出力インピーダンス状態にされる。

【００６３】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１０のレベルによって
定義される。Ａ１１からの入力は、上記ロウアドレスス
トローブ・バンクアクティブコマンドサイクルにおいて
バンク選択信号とみなされる。即ち、Ａ１１の入力がロ
ウレベルの時はメモリバンクＢＡＮＫＡが選択され、ハ
イレベルの時はメモリバンクＢＡＮＫＢが選択される。
メモリバンクの選択制御は、特に制限されないが、選択
メモリバンク側のロウデコーダのみの活性化、非選択メ
モリバンク側のカラムスイッチ回路の全非選択、選択メ
モリバンク側のみの入力バッファ２１０及び出力バッフ
ァ２１１への接続などの処理によって行うことができ
る。

【００６４】後述のプリチャージコマンドサイクルにお
けるＡ１０の入力は相補データ線などに対するプリチャ
ージ動作の態様を指示し、そのハイレベルはプリチャー
ジの対象が双方のメモリバンクであることを指示し、そ
のロウレベルは、Ａ１１で指示されている一方のメモリ
バンクがプリチャージの対象であることを指示する。

【００６５】上記カラムアドレス信号は、クロック信号
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ８のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。

【００６６】上記のアドレス信号、クロック信号、各制
御信号及びデータ入出力信号は、前記ＳＳＴＬ又はＧＴ
Ｌのような小振幅のインターフェイスが採用される。つ
まり、上記アドレスバッファやクロックパッファ及び制
御入力バッファとデータ入力バッファには、上記実施例
と同様な差動回路が用いられ、その入力には前記実施例
のような静電保護回路とそれに相似のダミー回路が付加
されるものである。

【００６７】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。（１）モードレジスタセットコマンド（Ｍｏ）上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、１，２，４，８，フルページとさ
れ、設定可能なＣＡＳレイテンシイは１，２，３とさ
れ、設定可能なライトモードは、バーストライトとシン
グルライトとされる。

【００６８】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。特に制限されないが、後述するよう
な画像処理動作において、必要ならばワード線の切り換
え時間を確保するためにＣＡＳレイテンシイを大きな値
に設定するよう用いるようにできる。

【００６９】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ）これは、ロウアドレスストローブの指示とＡ１１による
メモリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ１０に供給さ
れるアドレスがロウアドレス信号として、Ａ１１に供給
される信号がメモリバンクの選択信号として取り込まれ
る。取り込み動作は上述のように内部クロック信号の立
ち上がりエッジに同期して行われる。例えば、当該コマ
ンドが指定されると、それによって指定されるメモリバ
ンクにおけるワード線が選択され、当該ワード線に接続
されたメモリセルがそれぞれ対応する相補データ線に導
通される。

【００７０】（３）カラムアドレス・リードコマンド
（Ｒｅ）このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ８に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、内部クロック信号に同期してカラムアド
レスカウンタ２０７から出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、出力バッファ２１１からのデー
タ読出し開始は上記ＣＡＳレイテンシイで規定される内
部クロック信号のサイクル数を待って行われる。

【００７１】（４）カラムアドレス・ライトコマンド
（Ｗｒ）ライト動作の態様としてモードレジスタにバーストライ
トが設定されているときは当該バーストライト動作を開
始するために必要なコマンドとされ、ライト動作の態様
としてモードレジスタにシングルライトが設定されてい
るときは当該シングルライト動作を開始するために必要
なコマンドとされる。更に当該コマンドは、シングルラ
イト及びバーストライトにおけるカラムアドレスストロ
ーブの指示を与える。当該コマンドは、／ＣＳ，／ＣＡ
Ｓ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによっ
て指示され、このときＡ０〜Ａ８に供給されるアドレス
がカラムアドレス信号として取り込まれる。これによっ
て取り込まれたカラムアドレス信号はバーストライトに
おいてはバーストスタートアドレスとしてカラムアドレ
スカウンタ２０７に供給される。これによって指示され
たバーストライト動作の手順もバーストリード動作と同
様に行われる。但し、ライト動作にはＣＡＳレイテンシ
イはなく、ライトデータの取り込みは当該カラムアドレ
ス・ライトコマンドサイクルから開始される。

【００７２】（５）プリチャージコマンド（Ｐｒ）これは、Ａ１０，Ａ１１によって選択されたメモリバン
クに対するプリチャージ動作の開始コマンドとされ、／
ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイ
レベルによって指示される。

【００７３】（６）オートリフレッシュコマンドこのコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。

【００７４】（７）バーストストップ・イン・フルペー
ジコマンドフルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。

【００７５】（８）ノーオペレーションコマンド（Ｎｏ
ｐ）これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００７６】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のために図示しない
ラッチ回路にラッチされるようになっている。

【００７７】したがって、データ入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７においてデータが衝突しない限り、処理が終了
していないコマンド実行中に、当該実行中のコマンドが
処理対象とするメモリバンクとは異なるメモリバンクに
対するプリチャージコマンド、ロウアドレスストローブ
・バンクアクティブコマンドを発行して、内部動作を予
め開始させることが可能である。

【００７８】ＳＤＲＡＭは、外部クロック信号ＣＬＫに
基づいて形成される内部クロック信号に同期してデー
タ、アドレス又は／ＲＡＳ、／ＣＡＳ等の各種制御信号
を入出力可能なメモリであると定義できる。ＳＤＲＡＭ
は、ＤＲＡＭと同様の大容量メモリをＳＲＡＭ（スタテ
ィック型ＲＡＭ）に匹敵する高速動作させることが可能
であり、また、選択された１本のワード線に対して幾つ
かのデータをアクセスするかをバーストレングスによっ
て指定することによって、内蔵カラムアドレスカウンタ
２０７で順次カラム系の選択状態を切り換えていって複
数個のデータを連続的にリード又はライトできる。した
がって、上記小振幅のインターフェイスを採用すること
により、上記１００ＭＨｚを超えるような高速なデータ
のリード／ライトが可能になるものでるあ。

【００７９】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）電源電圧に対して小さな信号振幅にされた受信
信号がゲートに供給された第１のＭＯＳＦＥＴと、上記
受信信号の中間値に対応した基準電圧がゲートに供給さ
れた第２のＭＯＳＦＥＴを含んでシングル入力の差動回
路とされた入力回路において、上記受信信号が入力され
る外部端子に設けられた実質的な静電保護回路を通して
上記第１のＭＯＳＦＥＴのゲートに伝えられる電源ノイ
ズと実質的に同等の電源ノイズを上記第２のＭＯＳＦＥ
Ｔのゲートに伝えるダミー回路を設けることより上記ノ
イズを相殺ないし低減できるという効果が得られる。

【００８０】（２）上記静電保護回路は、出力回路を
形成するために半導体基板上に作り込まれた回路素子を
その一部として利用するものであり、素子の有効利用と
耐圧の強化を図りつつ、上記ダミー回路にて上記出力回
路の回路素子に相当し、かつその素子サイズが縮小され
てオフ状態にされたダミーＭＯＳＦＥＴを設けることに
より、ノイズの相殺ないし低減を効果的に行うことがで
きるという効果が得られる。

【００８１】（３）上記入力回路は複数からなるもの
であり、各入力回路における上記第２のＭＯＳＦＥＴの
ゲートには、それぞれ抵抗素子を介して上記基準電圧を
供給することにより、基準電圧自体がノイズの影響を受
けなくすることがきるという効果が得られる。

【００８２】（４）上記入力回路は、３．３Ｖ用スタ
ブ直列終端型論理に適合するもとすることにより、かか
るスタブ直列終端型論理でのシングル差動入力回路での
レベルマージンを確保することができるという効果が得
られる。

【００８３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、半導
体集積回路装置に入力される小振幅号の全ての信号を上
記シングル入力の差動増幅回路に供給するもの他、クロ
ック等のように一部の信号について、相補信号を入力し
て上記差動回路で受けるようにするものであってもよ
い。このような相補入力の差動増幅回路では、両入力に
等しく静電保護回路が設けられるのでダミー回路を不用
である。小振幅のインターフェイスは、上記のようなＳ
ＳＴＬ、ＧＴＬの他、擬似ＥＣＬ回路等のように動作電
源電圧に対して小さくされた信号振幅での信号伝達を行
うものに広く利用できるものである。

【００８４】この発明は、動作電源電圧に対して小さく
された小振幅の信号がシングル入力される入力回路を備
えた各種ディジタル集積回路、シンクロナスＤＲＡＭの
ようなメモリ、マイクロプロセッサ等のような各種の半
導体集積回路装置に広く利用できるものである。

【００８５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、電源電圧に対して小さな信
号振幅にされた受信信号がゲートに供給された第１のＭ
ＯＳＦＥＴと、上記受信信号の中間値に対応した基準電
圧がゲートに供給された第２のＭＯＳＦＥＴを含んでシ
ングル入力の差動回路とされた入力回路において、上記
受信信号が入力される外部端子に設けられた実質的な静
電保護回路を通して上記第１のＭＯＳＦＥＴのゲートに
伝えられる電源ノイズと実質的に同等の電源ノイズを上
記第２のＭＯＳＦＥＴのゲートに伝えるダミー回路を設
けることより上記ノイズを相殺ないし低減できる。

【図面の簡単な説明】

【図１】この発明に係る半導体集積回路装置における入
出力回路の一実施例を示す回路図である。

【図２】図１の入力バッファの動作を説明するための波
形図である。

【図３】この発明に係る半導体集積回路装置における入
出力回路の他の一実施例を示す回路図である。

【図４】本発明に係る一実施例の半導体集積回路装置と
それを用いた情報処理システムにおけるバス構成を示す
ブロック図である。

【図５】本発明に係る他の一実施例の半導体集積回路装
置とそれを用いた情報処理システムにおけるバス構成を
示すブロック図である。

【図６】図６には、ＣＭＯＳ構成の出力回路の一実施例
を示す全体のレイアウト図である。

【図７】図６の一部素子構造断面図である。

【図８】この発明に係る半導体集積回路の一実施例を示
すブロック図である。

【図９】この発明が適用されるシンクロナスＤＲＡＭの
一実施例を示す概略ブロック図である。

【符号の説明】

ＬＳＩ１〜ＬＳＩ３…半導体集積回路装置、ＰＧ，ＰＧ
１〜ＰＧ３…駆動回路、ＩＢ，ＩＢ１〜ＩＢ３…入力バ
ッファ、ＲＢ…終端抵抗、９…半導体チップ、１０…内
部回路、１１，１２…オンチップＲＡＭ、１３…入出力
回路部、１４…ボンディングパッド１４、１５…拡大パ
ターン。２００Ａ，２００Ｂ…メモリアレイ、２０１
Ａ，２０１Ｂ…ロウデコーダ、２０２Ａ，２０２Ｂ…セ
ンスアンプ及びカラム選択回路、２０３Ａ，２０３Ｂ…
カラムデコーダ、２０５…カラムアドレスバッファ、２
０６…ロウアドレスバッファ、２０７…カラムアドレス
カウンタ、２０８…リフレッシュカウンタ、２１０…入
力バッファ、２１１…出力バッファ、２１２…シフトレ
ジスタ、２１３…コントローラ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/088 Ｈ０３Ｋ 19/00 １０１Ｑ

Claims

【特許請求の範囲】

【請求項１】電源電圧に対して小さな信号振幅にされ
た受信信号が外部端子を介してゲートに供給された第１
導電型の第１のＭＯＳＦＥＴと、ゲートに上記受信信号
の中間値に対応した基準電圧が印加された第１導電型の
第２のＭＯＳＦＥＴと、上記第１と第２のＭＯＳＦＥＴ
のドレインに設けられ、電流ミラー形態にされた第２導
電型の第３と第４のＭＯＳＦＥＴとを含み、上記第１の
ＭＯＳＦＥＴと第２のＭＯＳＦＥＴのドレイン電流の差
電流に対応した出力信号を形成する入力回路と、上記受信信号が入力される外部端子に設けられた実質的
な静電保護回路と、上記第２のＭＯＳＦＥＴのゲートに設けられ、上記実質
的な静電保護回路を通して上記第１のＭＯＳＦＥＴのゲ
ートに伝えられる電源ノイズに対して実質的に同一の電
源ノイズを上記第２のＭＯＳＦＥＴのゲートに伝えるダ
ミー回路とを備えなることを特徴とする半導体集積回路
装置。
【請求項２】上記第１のＭＯＳＦＥＴと第２のＭＯＳ
ＦＥＴは、そのソースが共通接続されて差動形態にされ
るものであり、上記共通化されたソースには、動作電流
を流す第１導電型のＭＯＳＦＥＴが設けられるものであ
ることを特徴とする請求項１の半導体集積回路装置。
【請求項３】上記静電保護回路は、電源電圧端子と上
記外部端子との間に逆バイアス状態で設けられた第１の
ダイオード手段と、上記外部端子と回路の接地電位との
間に逆バイアス状態で設けられた第２のダイオード手段
とを含むものであり、上記ダミー回路は、上記第１と第
２のダイオード手段のサイズを等しく縮小された第３と
第４のダイオード手段から構成されるものであることを
特徴とする請求項１の半導体集積回路装置。
【請求項４】上記外部端子には、出力回路の出力端子
が共通に接続されるものであり、上記静電保護回路は上
記出力回路を構成する出力ＭＯＳＦＥＴのオフ状態での
寄生素子を含むものであり、上記ダミー回路は、上記出
力ＭＯＳＦＥＴに相当し、かつその素子サイズが縮小さ
れてオフ状態にされたダミーＭＯＳＦＥＴを含むもので
あることを特徴とする請求項１又は請求項３の半導体集
積回路装置。
【請求項５】上記静電保護回路は、出力回路を形成す
るために半導体基板上に作り込まれた回路素子をその一
部として利用するものであり、上記ダミー回路は、上記
出力回路の回路素子に相当し、かつその素子サイズが縮
小されてオフ状態にされたダミーＭＯＳＦＥＴを含むも
のであることを特徴とする請求項１又は請求項３の半導
体集積回路装置。
【請求項６】上記入力回路は複数からなるものであ
り、各入力回路における上記第２のＭＯＳＦＥＴのゲー
トには、それぞれ抵抗素子を介して上記基準電圧が供給
されるものであることを特徴とする請求項１の半導体集
積回路装置。
【請求項７】上記入力回路は、３．３Ｖ用スタブ直列
終端型論理に適合するものであることを特徴とする請求
項１の半導体集積回路装置。