JP3437749B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型の半導体
集積回路に関し、詳しくは、ＭＯＳトランジスタにかか
る不所望な高電圧を緩和する技術に係り、例えば外部電
源と内部降圧電源とによって動作する半導体集積回路の
外部インタフェース回路に適用して有効な技術に関する
ものである。
集積回路に関し、詳しくは、ＭＯＳトランジスタにかか
る不所望な高電圧を緩和する技術に係り、例えば外部電
源と内部降圧電源とによって動作する半導体集積回路の
外部インタフェース回路に適用して有効な技術に関する
ものである。
【０００２】
【従来の技術】半導体集積回路の高速動作及び低消費電
力などの要請から、その動作電圧は５Ｖから３．３Ｖ、
２．５Ｖへと低電圧化される傾向に有る。そのため、外
部から５Ｖのような電圧をもらい、これを内部で３．３
Ｖのような電圧に降圧して、内部回路の動作電源とする
半導体集積回路が有る。このような回路においては、外
部インタフェース信号の振幅は低電圧動作される内部回
路の信号振幅よりも大きい。したがって、そのような半
導体集積回路において入出力バッファや出力バッファの
ような外部インタフェース回路の耐圧は内部回路に比べ
て高いことが望ましい。
力などの要請から、その動作電圧は５Ｖから３．３Ｖ、
２．５Ｖへと低電圧化される傾向に有る。そのため、外
部から５Ｖのような電圧をもらい、これを内部で３．３
Ｖのような電圧に降圧して、内部回路の動作電源とする
半導体集積回路が有る。このような回路においては、外
部インタフェース信号の振幅は低電圧動作される内部回
路の信号振幅よりも大きい。したがって、そのような半
導体集積回路において入出力バッファや出力バッファの
ような外部インタフェース回路の耐圧は内部回路に比べ
て高いことが望ましい。
【０００３】本発明者は、ゲート酸化膜厚が8nmのＭＯ
ＳデバイスでTTLインターフェイスを実現しようとし
た。8nmのゲート酸化膜厚では、その耐圧は真性ゲート
耐圧でも約8V程度である。それに対してTTLインターフ
ェイス規格の絶対最大定格は最大で７Vであり、プロセ
ス変動や信頼性を考慮すると、耐圧マージンが全くな
い。
ＳデバイスでTTLインターフェイスを実現しようとし
た。8nmのゲート酸化膜厚では、その耐圧は真性ゲート
耐圧でも約8V程度である。それに対してTTLインターフ
ェイス規格の絶対最大定格は最大で７Vであり、プロセ
ス変動や信頼性を考慮すると、耐圧マージンが全くな
い。
【０００４】このとき、ＭＯＳトランジスタの耐圧はゲ
ート酸化膜の厚さに影響される。ＭＯＳ型半導体集積回
路において、一部のＭＯＳトランジスタの耐圧を向上さ
せるために、当該一部のＭＯＳトランジスタのゲート酸
化膜厚を厚くすることが考えられる。
ート酸化膜の厚さに影響される。ＭＯＳ型半導体集積回
路において、一部のＭＯＳトランジスタの耐圧を向上さ
せるために、当該一部のＭＯＳトランジスタのゲート酸
化膜厚を厚くすることが考えられる。
【０００５】
【発明が解決しようとする課題】しかしながら、ゲート
酸化膜の厚さが複数種類になると、製造プロセスが複雑
になるとうい問題点の有ることが本発明者によって明ら
かにされた。
酸化膜の厚さが複数種類になると、製造プロセスが複雑
になるとうい問題点の有ることが本発明者によって明ら
かにされた。
【０００６】本発明の目的は、ウエハプロセスを変える
ことなく、高電圧入力規格を微細（薄膜ゲート酸化膜）
プロセスにて実現できる半導体集積回路を提供すること
にある。
ことなく、高電圧入力規格を微細（薄膜ゲート酸化膜）
プロセスにて実現できる半導体集積回路を提供すること
にある。
【０００７】本発明の別の目的は、外部インタフェース
回路に供給される高電圧を緩和でき、入力バッファ及び
出力バッファを構成するＭＯＳトランジスタだけゲート
酸化膜厚を大きくしなくても済む半導体集積回路を提供
することにある。
回路に供給される高電圧を緩和でき、入力バッファ及び
出力バッファを構成するＭＯＳトランジスタだけゲート
酸化膜厚を大きくしなくても済む半導体集積回路を提供
することにある。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】すなわち、外部インタフェース端子（８）
に結合された入力バッファ（１）を有する半導体集積回
路において、前記入力バッファには、ソース電極が電源
端子に、ゲート電極が前記外部インタフェース端子に結
合されたｐチャンネル型の第１ＭＯＳトランジスタ（Ｍ
Ｐ１）と、ゲート電極が前記電源端子の電源電圧（Ｖｄ
ｄ２）に対してその閾値電圧分低い電圧以下にバイアス
され前記第１ＭＯＳトランジスタに直列接続されたｐチ
ャンネル型の第２ＭＯＳトランジスタ（ＭＰ２）と、前
記第２ＭＯＳトランジスタに直列接続されソース電極が
グランド端子に結合されたｎチャンネル型の第３ＭＯＳ
トランジスタ（ＭＰ３）と、前記第３ＭＯＳトランジス
タと前記外部インタフェース端子との間に配置されゲー
ト電極が前記電源端子に結合されたｎチャンネル型の第
４ＭＯＳトランジスタ（ＭＰ４）とを含む構成を採用
し、前記第２ＭＯＳトランジスタと第３ＭＯＳトランジ
スタとの結合ノードを次段回路の入力端子に結合する。
に結合された入力バッファ（１）を有する半導体集積回
路において、前記入力バッファには、ソース電極が電源
端子に、ゲート電極が前記外部インタフェース端子に結
合されたｐチャンネル型の第１ＭＯＳトランジスタ（Ｍ
Ｐ１）と、ゲート電極が前記電源端子の電源電圧（Ｖｄ
ｄ２）に対してその閾値電圧分低い電圧以下にバイアス
され前記第１ＭＯＳトランジスタに直列接続されたｐチ
ャンネル型の第２ＭＯＳトランジスタ（ＭＰ２）と、前
記第２ＭＯＳトランジスタに直列接続されソース電極が
グランド端子に結合されたｎチャンネル型の第３ＭＯＳ
トランジスタ（ＭＰ３）と、前記第３ＭＯＳトランジス
タと前記外部インタフェース端子との間に配置されゲー
ト電極が前記電源端子に結合されたｎチャンネル型の第
４ＭＯＳトランジスタ（ＭＰ４）とを含む構成を採用
し、前記第２ＭＯＳトランジスタと第３ＭＯＳトランジ
スタとの結合ノードを次段回路の入力端子に結合する。
【００１１】 上記手段によれば、前記第１ＭＯＳトラ
ンジスタ（ＭＰ１）のゲート・ドレイン間の酸化膜には
Vin-(Vref1+Vth(MP2)）以上の電位差はかからない。Vin
は外部インタフェース端子に供給される入力信号の電
圧、Vref1は第２ＭＯＳトランジスタのゲート電極に供
給されるバイアス電圧、Vth(MP2)は第２ＭＯＳトランジ
スタ（MP2）の閾値電圧である。したがって、外部イン
タフェース端子に入力される入力信号が規定のハイレベ
ル電圧を越えて高くされても、第１ＭＯＳトランジスタ
のゲート・ドレイン間の酸化膜にかかる電位差を、上述
のVin-(Vref1+Vth(MP2)）以上にならないように緩和で
き、この点において、入力信号に対する当該第１ＭＯＳ
トランジスタの耐圧を向上させることができる。また、
第３ＭＯＳトランジスタのゲート電極にはVdd2−Vth(MN
4)以上の高電圧は印加されない。Vdd2は前記電源電圧、
Vth(MN4)は第４ＭＯＳトランジスタの閾値電圧である。
したがって、外部インタフェース端子に入力される入力
信号のハイレベルが正規の電源電圧を越えても、第３Ｍ
ＯＳトランジスタのゲート酸化膜にかかる電位差を上述
のように緩和でき、この点において、入力電圧に対する
前記第３ＭＯＳトランジスタの耐圧を向上させることが
できる。
ンジスタ（ＭＰ１）のゲート・ドレイン間の酸化膜には
Vin-(Vref1+Vth(MP2)）以上の電位差はかからない。Vin
は外部インタフェース端子に供給される入力信号の電
圧、Vref1は第２ＭＯＳトランジスタのゲート電極に供
給されるバイアス電圧、Vth(MP2)は第２ＭＯＳトランジ
スタ（MP2）の閾値電圧である。したがって、外部イン
タフェース端子に入力される入力信号が規定のハイレベ
ル電圧を越えて高くされても、第１ＭＯＳトランジスタ
のゲート・ドレイン間の酸化膜にかかる電位差を、上述
のVin-(Vref1+Vth(MP2)）以上にならないように緩和で
き、この点において、入力信号に対する当該第１ＭＯＳ
トランジスタの耐圧を向上させることができる。また、
第３ＭＯＳトランジスタのゲート電極にはVdd2−Vth(MN
4)以上の高電圧は印加されない。Vdd2は前記電源電圧、
Vth(MN4)は第４ＭＯＳトランジスタの閾値電圧である。
したがって、外部インタフェース端子に入力される入力
信号のハイレベルが正規の電源電圧を越えても、第３Ｍ
ＯＳトランジスタのゲート酸化膜にかかる電位差を上述
のように緩和でき、この点において、入力電圧に対する
前記第３ＭＯＳトランジスタの耐圧を向上させることが
できる。
【００１２】上記第３ＭＯＳトランジスタのゲート電極
に印加される電圧は入力信号電圧に対して第４ＭＯＳト
ランジスタの閾値電圧分低下される。これは、当該第４
ＭＯＳトランジスタの反転動作速度を少なからず遅延さ
せることになる。また、第２ＭＯＳトランジスタのオン
抵抗が比較的大きく、電流供給動作が比較的遅くなる。
このような動作遅延を解消する本発明による別の観点の
半導体集積回路は、外部インタフェース端子（８）に結
合される入力初段回路（３１，３２，３３）、差動増幅
回路（４０）及び選択回路（５０）を有する入力バッフ
ァ（１）を採用する。
に印加される電圧は入力信号電圧に対して第４ＭＯＳト
ランジスタの閾値電圧分低下される。これは、当該第４
ＭＯＳトランジスタの反転動作速度を少なからず遅延さ
せることになる。また、第２ＭＯＳトランジスタのオン
抵抗が比較的大きく、電流供給動作が比較的遅くなる。
このような動作遅延を解消する本発明による別の観点の
半導体集積回路は、外部インタフェース端子（８）に結
合される入力初段回路（３１，３２，３３）、差動増幅
回路（４０）及び選択回路（５０）を有する入力バッフ
ァ（１）を採用する。
【００１３】前記入力初段回路は、ソース電極が電源端
子に結合されると共にゲート電極が前記外部インタフェ
ース端子に結合されたｐチャンネル型の第１ＭＯＳトラ
ンジスタ（ＭＰ１１）、ゲート電極が前記電源端子の電
源電圧に対してその閾値電圧分低い電圧以下にバイアス
され前記第１ＭＯＳトランジスタに直列接続されたｐチ
ャンネル型の第２ＭＯＳトランジスタ（ＭＰ１２）、及
び前記第２ＭＯＳトランジスタに直列接続されると共に
ドレイン電極がグランド端子に結合されたｎチャンネル
型の第３ＭＯＳトランジスタ（ＭＰ１３）から成り、前
記電源電圧（Ｖｄｄ２）に対して第１ＭＯＳトランジス
タの閾値電圧分だけ低い電圧を論理閾値電圧とし前記外
部インタフェース端子（８）からの入力信号の反転信号
を前記第２ＭＯＳトランジスタのドレイン電極から出力
する第１入力回路（３１）と、ソース電極が電源端子に
結合されると共にゲート電極が前記第３ＭＯＳトランジ
スタのゲート電極に共通接続された第４ＭＯＳトランジ
スタ（ＭＮ１４）、ドレイン・ソース電極が前記第４Ｍ
ＯＳトランジスタとグランド端子とに結合された第５Ｍ
ＯＳトランジスタ（ＭＮ１５）、及び前記第５ＭＯＳト
ランジスタのゲート電極と前記外部インタフェース端子
との間に配置されゲート電極が前記電源端子に結合され
たｎチャンネル型の第６ＭＯＳトランジスタ（ＭＮ１
６）から成り、前記グランド端子のグランド電圧（Ｖｓ
ｓ）に対して第５ＭＯＳトランジスタの閾値電圧分だけ
高い電圧を論理閾値電圧とし前記外部インタフェース端
子（８）からの入力信号の反転信号を前記第５ＭＯＳト
ランジスタのドレイン電極から出力する第２入力回路
（３２）と、前記第１及び第２入力回路の夫々から出力
される出力信号を入力し前記外部インタフェース端子に
与えられる入力信号がグランド電圧（Ｖｓｓ）に対し第
１ＭＯＳトランジスタの閾値電圧分だけ高い電圧と電源
電圧（Ｖｄｄ２）に対し第５ＭＯＳトランジスタの閾値
電圧分だけ低い電圧との間の電圧である中間電位の期間
を検出する検出回路（３３）とを有する。
子に結合されると共にゲート電極が前記外部インタフェ
ース端子に結合されたｐチャンネル型の第１ＭＯＳトラ
ンジスタ（ＭＰ１１）、ゲート電極が前記電源端子の電
源電圧に対してその閾値電圧分低い電圧以下にバイアス
され前記第１ＭＯＳトランジスタに直列接続されたｐチ
ャンネル型の第２ＭＯＳトランジスタ（ＭＰ１２）、及
び前記第２ＭＯＳトランジスタに直列接続されると共に
ドレイン電極がグランド端子に結合されたｎチャンネル
型の第３ＭＯＳトランジスタ（ＭＰ１３）から成り、前
記電源電圧（Ｖｄｄ２）に対して第１ＭＯＳトランジス
タの閾値電圧分だけ低い電圧を論理閾値電圧とし前記外
部インタフェース端子（８）からの入力信号の反転信号
を前記第２ＭＯＳトランジスタのドレイン電極から出力
する第１入力回路（３１）と、ソース電極が電源端子に
結合されると共にゲート電極が前記第３ＭＯＳトランジ
スタのゲート電極に共通接続された第４ＭＯＳトランジ
スタ（ＭＮ１４）、ドレイン・ソース電極が前記第４Ｍ
ＯＳトランジスタとグランド端子とに結合された第５Ｍ
ＯＳトランジスタ（ＭＮ１５）、及び前記第５ＭＯＳト
ランジスタのゲート電極と前記外部インタフェース端子
との間に配置されゲート電極が前記電源端子に結合され
たｎチャンネル型の第６ＭＯＳトランジスタ（ＭＮ１
６）から成り、前記グランド端子のグランド電圧（Ｖｓ
ｓ）に対して第５ＭＯＳトランジスタの閾値電圧分だけ
高い電圧を論理閾値電圧とし前記外部インタフェース端
子（８）からの入力信号の反転信号を前記第５ＭＯＳト
ランジスタのドレイン電極から出力する第２入力回路
（３２）と、前記第１及び第２入力回路の夫々から出力
される出力信号を入力し前記外部インタフェース端子に
与えられる入力信号がグランド電圧（Ｖｓｓ）に対し第
１ＭＯＳトランジスタの閾値電圧分だけ高い電圧と電源
電圧（Ｖｄｄ２）に対し第５ＭＯＳトランジスタの閾値
電圧分だけ低い電圧との間の電圧である中間電位の期間
を検出する検出回路（３３）とを有する。
【００１４】前記差動増幅回路（４０）は、前記入力初
段回路で検出される中間電位の期間において活性化さ
れ、活性状態では前記外部インタフェース端子からの入
力信号を参照電圧（Ｖｒｅｆ２）に対して差動増幅す
る。この差動増幅回路は、例えば、一対のｐチャンネル
型の差動入力ＭＯＳトランジスタ（ＭＰ２１，ＭＰ２
２）と、カレントミラー負荷と、差動増幅回路を選択的
に活性又は非活性状態に制御するパワースイッチＭＯＳ
トランジスタ（ＭＮ２５）と、前記パワースイッチＭＯ
Ｓトランジスタのオフ状態に同期して差動増幅回路の出
力端子をプリチャージするプリチャージＭＯＳトランジ
スタ（ＭＰ２６）とによって構成することができる。
段回路で検出される中間電位の期間において活性化さ
れ、活性状態では前記外部インタフェース端子からの入
力信号を参照電圧（Ｖｒｅｆ２）に対して差動増幅す
る。この差動増幅回路は、例えば、一対のｐチャンネル
型の差動入力ＭＯＳトランジスタ（ＭＰ２１，ＭＰ２
２）と、カレントミラー負荷と、差動増幅回路を選択的
に活性又は非活性状態に制御するパワースイッチＭＯＳ
トランジスタ（ＭＮ２５）と、前記パワースイッチＭＯ
Ｓトランジスタのオフ状態に同期して差動増幅回路の出
力端子をプリチャージするプリチャージＭＯＳトランジ
スタ（ＭＰ２６）とによって構成することができる。
【００１５】前記選択回路（５０）は、前記差動増幅回
路の活性状態ではその出力を次段に供給し、前記差動増
幅回路の非活性状態では前記第１又は第２入力回路の内
の一方の回路の出力を次段に供給する。
路の活性状態ではその出力を次段に供給し、前記差動増
幅回路の非活性状態では前記第１又は第２入力回路の内
の一方の回路の出力を次段に供給する。
【００１６】上記手段において、外部インタフェース端
子（８）に供給される入力信号（Ｖｉｎ）がグランドレ
ベル（Ｖｓｓ）のローレベルから電源電圧（Ｖｄｄ２）
のハイレベルに変化される場合を一例として入力バッフ
ァの作用を説明する。外部インタフェース端子（８）か
らの入力信号（Ｖｉｎ）がグランド電圧（Ｖｓｓ）のロ
ーレベルから第５ＭＯＳトランジスタの閾値電圧（Vth
(MN15)）に至るまでは、差動増幅回路は非活性状態にさ
れ、これに応じて選択回路は例えば第2入力回路の出力
を次段回路に供給させる。外部インタフェース端子から
の入力信号レベルが第５ＭＯＳトランジスタの閾値電圧
（Vth(MN15)）を超えると、差動増幅回路が活性化され
る。差動増幅回路は、参照電圧（Ｖｒｅｆ２）に対する
入力信号の電圧の差電圧を増幅する。選択回路は差動増
幅回路の出力を次段回路に供給させる。入力信号レベル
が前記参照電圧を超えると差動増幅回路の出力は反転さ
れる。更に入力信号レベルがVdd2-Vth(MP12)を超える
と、差動増幅回路が非活性にされる。この状態において
選択回路は第2入力回路の出力を次段回路に供給させ
る。外部インタフェース端子に供給される信号がハイレ
ベルからローレベルに変化される場合も同様であり、入
力信号レベルがグランド電圧に対して第５ＭＯＳトラン
ジスタの閾値電圧分高い電圧と電源電圧に対し第１ＭＯ
Ｓトランジスタの閾値電圧分低い電圧との間の中間電位
になった時だけ差動増幅回路が活性化され、その前後に
おいては第2入力回路の出力が選択回路で選択される。
子（８）に供給される入力信号（Ｖｉｎ）がグランドレ
ベル（Ｖｓｓ）のローレベルから電源電圧（Ｖｄｄ２）
のハイレベルに変化される場合を一例として入力バッフ
ァの作用を説明する。外部インタフェース端子（８）か
らの入力信号（Ｖｉｎ）がグランド電圧（Ｖｓｓ）のロ
ーレベルから第５ＭＯＳトランジスタの閾値電圧（Vth
(MN15)）に至るまでは、差動増幅回路は非活性状態にさ
れ、これに応じて選択回路は例えば第2入力回路の出力
を次段回路に供給させる。外部インタフェース端子から
の入力信号レベルが第５ＭＯＳトランジスタの閾値電圧
（Vth(MN15)）を超えると、差動増幅回路が活性化され
る。差動増幅回路は、参照電圧（Ｖｒｅｆ２）に対する
入力信号の電圧の差電圧を増幅する。選択回路は差動増
幅回路の出力を次段回路に供給させる。入力信号レベル
が前記参照電圧を超えると差動増幅回路の出力は反転さ
れる。更に入力信号レベルがVdd2-Vth(MP12)を超える
と、差動増幅回路が非活性にされる。この状態において
選択回路は第2入力回路の出力を次段回路に供給させ
る。外部インタフェース端子に供給される信号がハイレ
ベルからローレベルに変化される場合も同様であり、入
力信号レベルがグランド電圧に対して第５ＭＯＳトラン
ジスタの閾値電圧分高い電圧と電源電圧に対し第１ＭＯ
Ｓトランジスタの閾値電圧分低い電圧との間の中間電位
になった時だけ差動増幅回路が活性化され、その前後に
おいては第2入力回路の出力が選択回路で選択される。
【００１７】上記によれば、入力初段を構成する第1及
び第2入力回路は、上記手段同様に、規定のハイレベル
電圧を越えた高い電圧の入力信号に対して、第2ＭＯＳ
トランジスタ（ＭＰ１２）の作用によって第１ＭＯＳト
ランジスタ（ＭＰ１１）のゲート・ドレイン間の酸化膜
にかかる電位差を緩和でき、また、第６ＭＯＳトランジ
スタ（ＭＮ１６）の作用によって第５ＭＯＳトランジス
タ（ＭＮ１５）のゲート酸化膜にかかる電位差を緩和で
き、入力電圧に対する第１及び第５ＭＯＳトランジスタ
の耐圧を向上させることができる。
び第2入力回路は、上記手段同様に、規定のハイレベル
電圧を越えた高い電圧の入力信号に対して、第2ＭＯＳ
トランジスタ（ＭＰ１２）の作用によって第１ＭＯＳト
ランジスタ（ＭＰ１１）のゲート・ドレイン間の酸化膜
にかかる電位差を緩和でき、また、第６ＭＯＳトランジ
スタ（ＭＮ１６）の作用によって第５ＭＯＳトランジス
タ（ＭＮ１５）のゲート酸化膜にかかる電位差を緩和で
き、入力電圧に対する第１及び第５ＭＯＳトランジスタ
の耐圧を向上させることができる。
【００１８】また、第５ＭＯＳトランジスタ（ＭＮ１
５）のゲート入力電圧が第６ＭＯＳトランジスタ（ＭＮ
１６）によって低下されるが、差動増幅回路が前記中間
レベルの入力信号を差動増幅し、その差動増幅出力を選
択回路が選択して次段回路に供給するから、入力バッフ
ァの高速動作を保証することができる。
５）のゲート入力電圧が第６ＭＯＳトランジスタ（ＭＮ
１６）によって低下されるが、差動増幅回路が前記中間
レベルの入力信号を差動増幅し、その差動増幅出力を選
択回路が選択して次段回路に供給するから、入力バッフ
ァの高速動作を保証することができる。
【００１９】前記差動増幅回路は、前記中間電位以外の
グランドレベル（Ｖｓｓ）寄り及び電源電圧（Ｖｄｄ
２）寄りの入力信号レベルに対して活性化されず、差動
増幅回路に直流電流が流れない。この機能はフルスタン
バイ時の低消費電力化を実現する。
グランドレベル（Ｖｓｓ）寄り及び電源電圧（Ｖｄｄ
２）寄りの入力信号レベルに対して活性化されず、差動
増幅回路に直流電流が流れない。この機能はフルスタン
バイ時の低消費電力化を実現する。
【００２０】前記差動増幅回路の非活性状態において入
力信号が規定のハイレベルを越える高い電圧になって
も、該差動増幅回路の出力端子がプリチャージされるの
で、差動入力ＭＯＳトランジスタ（ＭＰ２１）のゲート
・ドレイン間の電位差が過大になることは防止される。
仮に前記プリチャージを行なわない場合であっても、当
該増幅回路の出力端子はフローティングにされるので、
差動入力ＭＯＳトランジスタ（ＭＰ２１）のゲート・ド
レイン間の電位差が過大になることは防止される。
力信号が規定のハイレベルを越える高い電圧になって
も、該差動増幅回路の出力端子がプリチャージされるの
で、差動入力ＭＯＳトランジスタ（ＭＰ２１）のゲート
・ドレイン間の電位差が過大になることは防止される。
仮に前記プリチャージを行なわない場合であっても、当
該増幅回路の出力端子はフローティングにされるので、
差動入力ＭＯＳトランジスタ（ＭＰ２１）のゲート・ド
レイン間の電位差が過大になることは防止される。
【００２１】したがって、上記手段によれば、ＭＯＳト
ランジスタのゲート酸化膜に加わる過大な電圧を緩和し
つつ高速かつ低消費電力な入力バッファが実現できる。
ランジスタのゲート酸化膜に加わる過大な電圧を緩和し
つつ高速かつ低消費電力な入力バッファが実現できる。
【００２２】半導体集積回路において耐圧向上を企図し
た出力バッファは、プルアップ出力機能を実現する回路
構成として、ソース電極が電源端子に結合されゲート電
極に出力制御信号を受けるｐチャンネル型の第１ＭＯＳ
トランジスタ（ＭＰ７１）と、ドレイン電極、ゲート電
極及び基体ゲートが外部インタフェース端子（９）に接
続されソース電極が前記第１ＭＯＳトランジスタのドレ
イン電極に結合されたｐチャンネル型の第２ＭＯＳトラ
ンジスタ（ＭＰ７２）とを含む構成を採用する。プルダ
ウン出力機能を実現する回路構成として、ソース電極が
グランド端子に結合されゲート電極に出力制御信号を受
けるｎチャンネル型の第３ＭＯＳトランジスタ（ＭＮ７
３）と、前記第３ＭＯＳトランジスタのドレイン電極と
前記外部インタフェース端子との間に設けられゲート電
極が前記電源端子に結合されたｎチャンネル型の第４Ｍ
ＯＳトランジスタ（ＭＮ７４）とを含む構成を採用する
ことができる。
た出力バッファは、プルアップ出力機能を実現する回路
構成として、ソース電極が電源端子に結合されゲート電
極に出力制御信号を受けるｐチャンネル型の第１ＭＯＳ
トランジスタ（ＭＰ７１）と、ドレイン電極、ゲート電
極及び基体ゲートが外部インタフェース端子（９）に接
続されソース電極が前記第１ＭＯＳトランジスタのドレ
イン電極に結合されたｐチャンネル型の第２ＭＯＳトラ
ンジスタ（ＭＰ７２）とを含む構成を採用する。プルダ
ウン出力機能を実現する回路構成として、ソース電極が
グランド端子に結合されゲート電極に出力制御信号を受
けるｎチャンネル型の第３ＭＯＳトランジスタ（ＭＮ７
３）と、前記第３ＭＯＳトランジスタのドレイン電極と
前記外部インタフェース端子との間に設けられゲート電
極が前記電源端子に結合されたｎチャンネル型の第４Ｍ
ＯＳトランジスタ（ＭＮ７４）とを含む構成を採用する
ことができる。
【００２３】上記した手段によれば、前記第２ＭＯＳト
ランジスタ（ＭＰ７２）は、外部インタフェース端子
（９）に正規の電源電圧を越えた高い電圧が入力された
ときに、第１ＭＯＳトランジスタ（ＭＰ７１）の寄生ダ
イオード（ＤＯＤ）を介して電源端子に電流が逆流する
のを抑制する。また、第１ＭＯＳトランジスタ（ＭＰ７
１）がオン動作されて外部インタフェース端子（９）に
電源電圧（Ｖｄｄ２）のハイレベルを出力していると
き、外部インタフェース端子（９）に外部から正規の電
源電圧以上の高電圧が印加されたときは、第２ＭＯＳト
ランジスタ（ＭＰ７２）には逆方向リーク電流が流れる
が、第１ＭＯＳトランジスタ（ＭＰ７１）の前記寄生ダ
イオードを介して電源端子にリーク電流が流れる為、第
１ＭＯＳトランジスタ（ＭＰ７１）のゲート・ドレイン
間電位差は、Vdd2+前記寄生ダイオードの順方向電位以
上になることはない。したがって、外部インタフェース
端子（９）に正規の電源電圧を越える高い電圧が印加さ
れても、第１ＭＯＳトランジスタ（ＭＰ７１）のゲート
・ドレイン間電位差を上述のように緩和でき、この点に
おいて、外部インタフェース端子（９）に不所望に印加
される高電圧に対する当該第１ＭＯＳトランジスタ（Ｍ
Ｐ７１）の耐圧を向上させることができる。また、プル
ダウン出力用の前記第３ＭＯＳトランジスタ（ＭＮ７
３）は、外部インタフェース端子（９）がハイインピー
ダンス状態のとき高電圧が印加されても、第４ＭＯＳト
ランジスタ（ＭＮ７４）のドレイン電圧をその閾値電圧
分低下させるから、第４ＭＯＳトランジスタのドレイン
・ゲート間電位が過大にならない。第４ＭＯＳトランジ
スタ（ＭＮ７４）のゲート・ドレイン間電位差を上述の
ように緩和でき、この点において、外部インタフェース
端子（９）に不所望に印加される高電圧に対する当該第
４ＭＯＳトランジスタ（ＭＮ７４）の耐圧を向上させる
ことができる。
ランジスタ（ＭＰ７２）は、外部インタフェース端子
（９）に正規の電源電圧を越えた高い電圧が入力された
ときに、第１ＭＯＳトランジスタ（ＭＰ７１）の寄生ダ
イオード（ＤＯＤ）を介して電源端子に電流が逆流する
のを抑制する。また、第１ＭＯＳトランジスタ（ＭＰ７
１）がオン動作されて外部インタフェース端子（９）に
電源電圧（Ｖｄｄ２）のハイレベルを出力していると
き、外部インタフェース端子（９）に外部から正規の電
源電圧以上の高電圧が印加されたときは、第２ＭＯＳト
ランジスタ（ＭＰ７２）には逆方向リーク電流が流れる
が、第１ＭＯＳトランジスタ（ＭＰ７１）の前記寄生ダ
イオードを介して電源端子にリーク電流が流れる為、第
１ＭＯＳトランジスタ（ＭＰ７１）のゲート・ドレイン
間電位差は、Vdd2+前記寄生ダイオードの順方向電位以
上になることはない。したがって、外部インタフェース
端子（９）に正規の電源電圧を越える高い電圧が印加さ
れても、第１ＭＯＳトランジスタ（ＭＰ７１）のゲート
・ドレイン間電位差を上述のように緩和でき、この点に
おいて、外部インタフェース端子（９）に不所望に印加
される高電圧に対する当該第１ＭＯＳトランジスタ（Ｍ
Ｐ７１）の耐圧を向上させることができる。また、プル
ダウン出力用の前記第３ＭＯＳトランジスタ（ＭＮ７
３）は、外部インタフェース端子（９）がハイインピー
ダンス状態のとき高電圧が印加されても、第４ＭＯＳト
ランジスタ（ＭＮ７４）のドレイン電圧をその閾値電圧
分低下させるから、第４ＭＯＳトランジスタのドレイン
・ゲート間電位が過大にならない。第４ＭＯＳトランジ
スタ（ＭＮ７４）のゲート・ドレイン間電位差を上述の
ように緩和でき、この点において、外部インタフェース
端子（９）に不所望に印加される高電圧に対する当該第
４ＭＯＳトランジスタ（ＭＮ７４）の耐圧を向上させる
ことができる。
【００２４】前記半導体集積回路は、外部電源端子
（６）から降圧回路（３）に外部電源電圧（Ｖｄｄ）を
受けて降圧電圧を形成し、この降圧電圧を前記電源電圧
（Ｖｄｄ２）とするものであっても、或いは、外部電源
端子に供給される電源をそのまま電源電圧として用いる
ものでってもよい。
（６）から降圧回路（３）に外部電源電圧（Ｖｄｄ）を
受けて降圧電圧を形成し、この降圧電圧を前記電源電圧
（Ｖｄｄ２）とするものであっても、或いは、外部電源
端子に供給される電源をそのまま電源電圧として用いる
ものでってもよい。
【００２５】
【発明の実施の形態】図１０には本発明に係る半導体集
積回路の一例が示される。同図に示される半導体集積回
路は、特に制限されないが、単結晶シリコンのような１
個の半導体基板５に公知の相補型ＭＯＳ（ＣＭＯＳ）集
積回路製造技術によって形成されている。特に制限され
ないが、半導体基板の周縁部にはボンディングパッドの
ような外部接続電極が多数配置されている。図１０に
は、外部電源電圧Ｖｄｄ１が供給される電源パッド６、
外部よりグランド電位Ｖｓｓが供給されるグランドパッ
ド７、外部入力端子としての入力パッド８、及び外部出
力端子としての出力パッド９が代表的に示されている。
図１０において１として代表的に示されたものは入力バ
ッファ、２として代表的に示されたものは出力バッファ
である。特に図示はしないが、半導体基板５の周縁部に
はその他の電極パッド、入力バッファ及び出力バッファ
などが多数配置されている。図１３において４で示され
るものは内部回路である。例えば、半導体集積回路がＳ
ＲＡＭ（Static Random Access Memory：スタティック
・ランダム・アクセス・メモリ）、ＤＲＡＭ（Dynamic
RandomAccess Memry：ダイナミック・ランダム・アクセ
ス・メモリ）、シンクロナスＤＲＡＭなどの半導体メモ
リである場合、内部回路４には、メモリセルアレイ及び
アドレスデコーダ等の周辺回路が形成される。半導体集
積回路がマイクロコンピュータ若しくはマイクロプロセ
ッサなどの論理ＬＳＩ（Large Scale IntegratedCircui
t：半導体集積回路）である場合、命令フェッチや命令
実行シーケンスを制御する命令制御手段及び演算手段を
構成する論理回路などが内部回路４に形成される。
積回路の一例が示される。同図に示される半導体集積回
路は、特に制限されないが、単結晶シリコンのような１
個の半導体基板５に公知の相補型ＭＯＳ（ＣＭＯＳ）集
積回路製造技術によって形成されている。特に制限され
ないが、半導体基板の周縁部にはボンディングパッドの
ような外部接続電極が多数配置されている。図１０に
は、外部電源電圧Ｖｄｄ１が供給される電源パッド６、
外部よりグランド電位Ｖｓｓが供給されるグランドパッ
ド７、外部入力端子としての入力パッド８、及び外部出
力端子としての出力パッド９が代表的に示されている。
図１０において１として代表的に示されたものは入力バ
ッファ、２として代表的に示されたものは出力バッファ
である。特に図示はしないが、半導体基板５の周縁部に
はその他の電極パッド、入力バッファ及び出力バッファ
などが多数配置されている。図１３において４で示され
るものは内部回路である。例えば、半導体集積回路がＳ
ＲＡＭ（Static Random Access Memory：スタティック
・ランダム・アクセス・メモリ）、ＤＲＡＭ（Dynamic
RandomAccess Memry：ダイナミック・ランダム・アクセ
ス・メモリ）、シンクロナスＤＲＡＭなどの半導体メモ
リである場合、内部回路４には、メモリセルアレイ及び
アドレスデコーダ等の周辺回路が形成される。半導体集
積回路がマイクロコンピュータ若しくはマイクロプロセ
ッサなどの論理ＬＳＩ（Large Scale IntegratedCircui
t：半導体集積回路）である場合、命令フェッチや命令
実行シーケンスを制御する命令制御手段及び演算手段を
構成する論理回路などが内部回路４に形成される。
【００２６】特に制限されないが、図１０に示される半
導体集積回路は、前記外部電源電圧Ｖｄｄ１を降圧して
内部電源電圧Ｖｄｄ２を形成する降圧回路３を有する。
前記入力バッファ１、出力バッファ２及び内部回路４の
動作電源は内部電源電圧Ｖｄｄ２及びグランド電圧Ｖｓ
ｓとされる。降圧回路３は、例えば、外部電源電圧Ｖｄ
ｄ１を抵抗分圧して内部電源電圧Ｖｄｄ２を出力する。
導体集積回路は、前記外部電源電圧Ｖｄｄ１を降圧して
内部電源電圧Ｖｄｄ２を形成する降圧回路３を有する。
前記入力バッファ１、出力バッファ２及び内部回路４の
動作電源は内部電源電圧Ｖｄｄ２及びグランド電圧Ｖｓ
ｓとされる。降圧回路３は、例えば、外部電源電圧Ｖｄ
ｄ１を抵抗分圧して内部電源電圧Ｖｄｄ２を出力する。
【００２７】図１には前記入力バッファ１の一例が示さ
れる。同図に示される入力バッファ１は、ソース電極が
内部電源端子２０に結合されると共にゲート電極が前記
入力パッド８に結合されたｐチャンネル型の第１ＭＯＳ
トランジスタＭＰ１と、ゲート電極にバイアス電圧Ｖｒ
ｅｆ１が供給され前記第１ＭＯＳトランジスタＭＰ１に
直列接続されたｐチャンネル型の第２ＭＯＳトランジス
タＭＰ２と、前記第２ＭＯＳトランジスタＭＰ２に直列
接続されソース電極がグランド端子７に結合されたｎチ
ャンネル型の第３ＭＯＳトランジスタＭＮ３と、前記第
３ＭＯＳトランジスタＭＮ３と前記入力パッド８との間
に配置されゲート電極が前記内部電源端子６に結合され
たｎチャンネル型の第４ＭＯＳトランジスタＭＮ４とに
よって構成された入力初段回路を有する。入力初段回路
の出力端子は前記第３ＭＯＳトランジスタＭＮ３のドレ
イン電極とされ、当該出力端子の信号は、直列２段のイ
ンバータ２５，２６と直列３段のインバータ２５，２
７，２８を介して夫々反転及び非反転の内部信号Ｖｉｎ
Ｂ，ＶｉｎＴとして前記内部回路４に供給される。
れる。同図に示される入力バッファ１は、ソース電極が
内部電源端子２０に結合されると共にゲート電極が前記
入力パッド８に結合されたｐチャンネル型の第１ＭＯＳ
トランジスタＭＰ１と、ゲート電極にバイアス電圧Ｖｒ
ｅｆ１が供給され前記第１ＭＯＳトランジスタＭＰ１に
直列接続されたｐチャンネル型の第２ＭＯＳトランジス
タＭＰ２と、前記第２ＭＯＳトランジスタＭＰ２に直列
接続されソース電極がグランド端子７に結合されたｎチ
ャンネル型の第３ＭＯＳトランジスタＭＮ３と、前記第
３ＭＯＳトランジスタＭＮ３と前記入力パッド８との間
に配置されゲート電極が前記内部電源端子６に結合され
たｎチャンネル型の第４ＭＯＳトランジスタＭＮ４とに
よって構成された入力初段回路を有する。入力初段回路
の出力端子は前記第３ＭＯＳトランジスタＭＮ３のドレ
イン電極とされ、当該出力端子の信号は、直列２段のイ
ンバータ２５，２６と直列３段のインバータ２５，２
７，２８を介して夫々反転及び非反転の内部信号Ｖｉｎ
Ｂ，ＶｉｎＴとして前記内部回路４に供給される。
【００２８】前記バイアス電圧Ｖｒｅｆ１は、Ｖｄｄ２
−|Vth(MP1)|以下であって、端子入力最大許容電圧−ゲ
ート酸化膜耐圧−|Vth(MP2)|以上の電圧とされる。Vth
(MP1)はＭＯＳトランジスタＭＰ１の閾値電圧、Vth(MP
2)はＭＯＳトランジスタＭＰ２の閾値電圧である。バイ
アス電圧Ｖｒｅｆ１は図１に例示されたバイアス電圧発
生回路２０で生成される。バイアス電圧発生回路２０
は、内部電源電圧Ｖｄｄ２とグランド電圧Ｖｓｓとの間
に設けられた容量素子Ｃ１，Ｃ２の直列回路によるチャ
ージシェアリングと、内部電源電圧Ｖｄｄ２とグランド
電圧Ｖｓｓとの間に設けら抵抗素子Ｒ１，Ｒ２の直列回
路による抵抗分圧によって、前記バイアス電圧Ｖｒｅｆ
１を形成する。これによって形成されるバイアス電圧Ｖ
ｒｅｆ１は、Vref1=Vdd2×C2/(C2+C1)=Vdd2×R2/(R2+R
1)とされる。電源投入投入時は、前記チャージシェアリ
ングによってバイアス電圧Ｖｒｅｆ１が早期に確定され
る。尚、抵抗素子Ｒ３と容量素子Ｃ３は、ＭＯＳトラン
ジスタＭＰ２のオン抵抗変化を低減させる為に当該ＭＯ
ＳトランジスタＭＰ２のゲート電位を内部電源電圧Ｖｄ
ｄ２を基準に一定に保つ安定化回路を構成する。
−|Vth(MP1)|以下であって、端子入力最大許容電圧−ゲ
ート酸化膜耐圧−|Vth(MP2)|以上の電圧とされる。Vth
(MP1)はＭＯＳトランジスタＭＰ１の閾値電圧、Vth(MP
2)はＭＯＳトランジスタＭＰ２の閾値電圧である。バイ
アス電圧Ｖｒｅｆ１は図１に例示されたバイアス電圧発
生回路２０で生成される。バイアス電圧発生回路２０
は、内部電源電圧Ｖｄｄ２とグランド電圧Ｖｓｓとの間
に設けられた容量素子Ｃ１，Ｃ２の直列回路によるチャ
ージシェアリングと、内部電源電圧Ｖｄｄ２とグランド
電圧Ｖｓｓとの間に設けら抵抗素子Ｒ１，Ｒ２の直列回
路による抵抗分圧によって、前記バイアス電圧Ｖｒｅｆ
１を形成する。これによって形成されるバイアス電圧Ｖ
ｒｅｆ１は、Vref1=Vdd2×C2/(C2+C1)=Vdd2×R2/(R2+R
1)とされる。電源投入投入時は、前記チャージシェアリ
ングによってバイアス電圧Ｖｒｅｆ１が早期に確定され
る。尚、抵抗素子Ｒ３と容量素子Ｃ３は、ＭＯＳトラン
ジスタＭＰ２のオン抵抗変化を低減させる為に当該ＭＯ
ＳトランジスタＭＰ２のゲート電位を内部電源電圧Ｖｄ
ｄ２を基準に一定に保つ安定化回路を構成する。
【００２９】上記入力バッファ１は、入力信号Ｖｉｎの
ローレベルに対して前記ＭＯＳトランジスタＭＰ１，Ｍ
Ｐ２がプルアップ機能を実現し、入力信号Ｖｉｎのハイ
レベルに対して前記ＭＯＳトランジスタＭＮ３，ＭＮ４
がプルダウン機能を実現する。
ローレベルに対して前記ＭＯＳトランジスタＭＰ１，Ｍ
Ｐ２がプルアップ機能を実現し、入力信号Ｖｉｎのハイ
レベルに対して前記ＭＯＳトランジスタＭＮ３，ＭＮ４
がプルダウン機能を実現する。
【００３０】 このとき、前記第１ＭＯＳトランジスタ
ＭＰ１のゲート・ドレイン間の酸化膜にはVin-(Vref1+V
th(MP2)）以上の電位差はかからない。したがって、入
力パッド８に入力される入力信号Ｖｉｎが規定のハイレ
ベル電圧を越えて高くされても、第１ＭＯＳトランジス
タＭＰ１のゲート・ドレイン間の酸化膜にかかる電位差
をVin-(Vref1+Vth(MP2)）以上としないように緩和で
き、この点において、入力信号Ｖｉｎに対する当該第１
ＭＯＳトランジスタＭＰ１の耐圧を向上させることがで
きる。また、第３ＭＯＳトランジスタＭＮ３のゲート電
極にはVdd2−Vth(MN4)以上の高電圧は印加されない。Vt
h(MN4)は第４ＭＯＳトランジスタＭＮ４の閾値電圧であ
る。したがって、入力パッド８に入力される入力信号Ｖ
ｉｎのハイレベルが正規の電源電圧Ｖｄｄを越えても、
第３ＭＯＳトランジスタＭＮ３のゲート酸化膜にかかる
電位差を緩和でき、この点において、入力電圧Ｖｉｎに
対する前記第３ＭＯＳトランジスタＭＮ３の耐圧を向上
させることができる。
ＭＰ１のゲート・ドレイン間の酸化膜にはVin-(Vref1+V
th(MP2)）以上の電位差はかからない。したがって、入
力パッド８に入力される入力信号Ｖｉｎが規定のハイレ
ベル電圧を越えて高くされても、第１ＭＯＳトランジス
タＭＰ１のゲート・ドレイン間の酸化膜にかかる電位差
をVin-(Vref1+Vth(MP2)）以上としないように緩和で
き、この点において、入力信号Ｖｉｎに対する当該第１
ＭＯＳトランジスタＭＰ１の耐圧を向上させることがで
きる。また、第３ＭＯＳトランジスタＭＮ３のゲート電
極にはVdd2−Vth(MN4)以上の高電圧は印加されない。Vt
h(MN4)は第４ＭＯＳトランジスタＭＮ４の閾値電圧であ
る。したがって、入力パッド８に入力される入力信号Ｖ
ｉｎのハイレベルが正規の電源電圧Ｖｄｄを越えても、
第３ＭＯＳトランジスタＭＮ３のゲート酸化膜にかかる
電位差を緩和でき、この点において、入力電圧Ｖｉｎに
対する前記第３ＭＯＳトランジスタＭＮ３の耐圧を向上
させることができる。
【００３１】図２には前記バイアス電圧発生回路２０の
別の例が示される。同図に示されるバイアス電圧発生回
路２０は、前記ＭＯＳトランジスタＭＰ２の閾値電圧の
ばらつきの影響を緩和するために、内部電源電圧Ｖｄｄ
２とグランド電圧Ｖｓｓとの間に、ゲート・ドレインが
結合されたｐチャンネル型のＭＯＳトランジスタＭＰ５
を介して一対の抵抗素子Ｒ４，Ｒ５を直列配置し、これ
に並行に一対の容量素子Ｃ４，Ｃ５を配置して成る。前
記ＭＯＳトランジスタＭＰ５は少なくとも前記ＭＯＳト
ランジスタＭＰ２と同じプロセスで形成されるトランジ
スタであり、その閾値電圧のばらつきは双方同一とな
る。したがって、前記ＭＯＳトランジスタＭＰ２の閾値
電圧などがばらついても、ＭＯＳトランジスタＭＰ１に
対する所期の耐圧向上を保証できる。
別の例が示される。同図に示されるバイアス電圧発生回
路２０は、前記ＭＯＳトランジスタＭＰ２の閾値電圧の
ばらつきの影響を緩和するために、内部電源電圧Ｖｄｄ
２とグランド電圧Ｖｓｓとの間に、ゲート・ドレインが
結合されたｐチャンネル型のＭＯＳトランジスタＭＰ５
を介して一対の抵抗素子Ｒ４，Ｒ５を直列配置し、これ
に並行に一対の容量素子Ｃ４，Ｃ５を配置して成る。前
記ＭＯＳトランジスタＭＰ５は少なくとも前記ＭＯＳト
ランジスタＭＰ２と同じプロセスで形成されるトランジ
スタであり、その閾値電圧のばらつきは双方同一とな
る。したがって、前記ＭＯＳトランジスタＭＰ２の閾値
電圧などがばらついても、ＭＯＳトランジスタＭＰ１に
対する所期の耐圧向上を保証できる。
【００３２】図３には前記入力バッファ２０の別の例が
示される。前記図１の構成は、ゲート酸化膜に加わる電
圧を緩和することは可能であるが、MOSトランジスタＭ
Ｐ２のオン抵抗が比較的大きく、電流供給動作（プルア
ップ動作）が比較的遅くなる。また、前記ＭＯＳトラン
ジスタＭＮ３のゲート電位は、Vdd2−Vth(MN4)によって
そのハイレベルの到達レベルが決定されるため、内部電
源電圧Ｖｄｄ２のノイズによるレベル上昇に応じて上昇
することがある。そのため、ＭＯＳトランジスタＭＮ３
を介してディスチャージされる電荷量が増加し、ＭＯＳ
トランジスタＭＮ３のターン・オフ動作が遅れることが
予想される。また、ＭＯＳトランジスタＭＮ３のオン抵
抗も比較的大きくなるので、ディスチャージ動作（プル
ダウン動作）も比較的遅くなる。図３に示される入力バ
ッファは、それら問題点を解消すると共に耐圧向上させ
た回路構成であり、高速入力動作を優先させる要求に答
えようとするものである。
示される。前記図１の構成は、ゲート酸化膜に加わる電
圧を緩和することは可能であるが、MOSトランジスタＭ
Ｐ２のオン抵抗が比較的大きく、電流供給動作（プルア
ップ動作）が比較的遅くなる。また、前記ＭＯＳトラン
ジスタＭＮ３のゲート電位は、Vdd2−Vth(MN4)によって
そのハイレベルの到達レベルが決定されるため、内部電
源電圧Ｖｄｄ２のノイズによるレベル上昇に応じて上昇
することがある。そのため、ＭＯＳトランジスタＭＮ３
を介してディスチャージされる電荷量が増加し、ＭＯＳ
トランジスタＭＮ３のターン・オフ動作が遅れることが
予想される。また、ＭＯＳトランジスタＭＮ３のオン抵
抗も比較的大きくなるので、ディスチャージ動作（プル
ダウン動作）も比較的遅くなる。図３に示される入力バ
ッファは、それら問題点を解消すると共に耐圧向上させ
た回路構成であり、高速入力動作を優先させる要求に答
えようとするものである。
【００３３】図３に示される入力バッファ１は、入力パ
ッド８に結合される入力初段回路、差動増幅回路４０及
び選択回路５０を有する。前記入力初段回路は第１入力
回路３１、第２入力回路３２及び検出回路３３を有す
る。
ッド８に結合される入力初段回路、差動増幅回路４０及
び選択回路５０を有する。前記入力初段回路は第１入力
回路３１、第２入力回路３２及び検出回路３３を有す
る。
【００３４】前記第１入力回路３１は、ソース電極が内
部電源電圧Ｖｄｄ２に結合されると共にゲート電極が前
記入力パッド８に結合されたｐチャンネル型の第１ＭＯ
ＳトランジスタＭＰ１１、ゲート電極が前記バイアス電
圧Ｖｒｅｆ１によってバイアスされ前記第１ＭＯＳトラ
ンジスタＭＰ１１に直列接続されたｐチャンネル型の第
２ＭＯＳトランジスタＭＰ１２、及び前記第２ＭＯＳト
ランジスタＭＰ１２に直列接続されると共にドレイン電
極がグランド電圧Ｖｓｓに結合されたｎチャンネル型の
第３ＭＯＳトランジスタＭＮ１３から成る。前記ＭＯＳ
トランジスタＭＮ１３はオン抵抗の比較的大きなトラン
ジスタとされる。この第１入力回路３１は、前記内部電
源電圧Ｖｄｄ２に対して第１ＭＯＳトランジスタＭＰ１
１の閾値電圧分だけ低い電圧を論理閾値電圧とし、前記
入力パッド８からの入力信号Ｖｉｎの反転信号を前記第
２ＭＯＳトランジスタＭＰ１２のドレイン電極から出力
する。
部電源電圧Ｖｄｄ２に結合されると共にゲート電極が前
記入力パッド８に結合されたｐチャンネル型の第１ＭＯ
ＳトランジスタＭＰ１１、ゲート電極が前記バイアス電
圧Ｖｒｅｆ１によってバイアスされ前記第１ＭＯＳトラ
ンジスタＭＰ１１に直列接続されたｐチャンネル型の第
２ＭＯＳトランジスタＭＰ１２、及び前記第２ＭＯＳト
ランジスタＭＰ１２に直列接続されると共にドレイン電
極がグランド電圧Ｖｓｓに結合されたｎチャンネル型の
第３ＭＯＳトランジスタＭＮ１３から成る。前記ＭＯＳ
トランジスタＭＮ１３はオン抵抗の比較的大きなトラン
ジスタとされる。この第１入力回路３１は、前記内部電
源電圧Ｖｄｄ２に対して第１ＭＯＳトランジスタＭＰ１
１の閾値電圧分だけ低い電圧を論理閾値電圧とし、前記
入力パッド８からの入力信号Ｖｉｎの反転信号を前記第
２ＭＯＳトランジスタＭＰ１２のドレイン電極から出力
する。
【００３５】前記第２入力回路３２は、ソース電極が内
部電源電圧Ｖｄｄ２に結合されると共にゲート電極が前
記第３ＭＯＳトランジスＭＮ１３タのゲート電極に共通
接続されたｐチャンネル型の第４ＭＯＳトランジスタＭ
Ｐ１４、ドレイン・ソース電極が前記第４ＭＯＳトラン
ジスタＭＰ１４とグランド電圧Ｖｓｓとに結合されたｎ
チャンネル型の第５ＭＯＳトランジスタＭＮ１５、及び
前記第５ＭＯＳトランジスタＭＮ１５のゲート電極と前
記入力パッド８との間に配置されゲート電極が前記内部
電源電圧Ｖｄｄ２に結合されたｎチャンネル型の第６Ｍ
ＯＳトランジスタＭＮ１６から成る。前記ＭＯＳトラン
ジスタＭＮ１４はオン抵抗の比較的大きなトランジスタ
とされる。この第２入力回路３２は、前記グランド電圧
Ｖｓｓに対して第５ＭＯＳトランジスタＭＮ５の閾値電
圧分だけ高い電圧を論理閾値電圧とし、前記入力パッド
８からの入力信号Ｖｉｎの反転信号を前記第５ＭＯＳト
ランジスタＭＮ１５のドレイン電極から出力する。
部電源電圧Ｖｄｄ２に結合されると共にゲート電極が前
記第３ＭＯＳトランジスＭＮ１３タのゲート電極に共通
接続されたｐチャンネル型の第４ＭＯＳトランジスタＭ
Ｐ１４、ドレイン・ソース電極が前記第４ＭＯＳトラン
ジスタＭＰ１４とグランド電圧Ｖｓｓとに結合されたｎ
チャンネル型の第５ＭＯＳトランジスタＭＮ１５、及び
前記第５ＭＯＳトランジスタＭＮ１５のゲート電極と前
記入力パッド８との間に配置されゲート電極が前記内部
電源電圧Ｖｄｄ２に結合されたｎチャンネル型の第６Ｍ
ＯＳトランジスタＭＮ１６から成る。前記ＭＯＳトラン
ジスタＭＮ１４はオン抵抗の比較的大きなトランジスタ
とされる。この第２入力回路３２は、前記グランド電圧
Ｖｓｓに対して第５ＭＯＳトランジスタＭＮ５の閾値電
圧分だけ高い電圧を論理閾値電圧とし、前記入力パッド
８からの入力信号Ｖｉｎの反転信号を前記第５ＭＯＳト
ランジスタＭＮ１５のドレイン電極から出力する。
【００３６】前記検出回路３３は、２入力ノアゲート３
７を有する。このノアゲート３７は、前記第１入力回路
３３の出力を１段のインバータ３４で増幅した信号と、
前記第２入力回路３４の出力を直列２段のインバータ３
５，３６で増幅した信号とを入力する。それらに有力信
号によってノアゲート３７は、前記入力パッド８に与え
られる入力信号Ｖｉｎがグランド電圧Ｖｓｓに対し第１
ＭＯＳトランジスタＭＰ１１の閾値電圧分だけ高い電圧
と電源電圧Ｖｄｄ２に対し第５ＭＯＳトランジスタＭＮ
１５の閾値電圧分だけ低い電圧との間の電圧（中間レベ
ル）である中間電位の期間（中間期間）を検出する。こ
の中間期間においてノアゲート３７の出力はハイレベル
にされる。
７を有する。このノアゲート３７は、前記第１入力回路
３３の出力を１段のインバータ３４で増幅した信号と、
前記第２入力回路３４の出力を直列２段のインバータ３
５，３６で増幅した信号とを入力する。それらに有力信
号によってノアゲート３７は、前記入力パッド８に与え
られる入力信号Ｖｉｎがグランド電圧Ｖｓｓに対し第１
ＭＯＳトランジスタＭＰ１１の閾値電圧分だけ高い電圧
と電源電圧Ｖｄｄ２に対し第５ＭＯＳトランジスタＭＮ
１５の閾値電圧分だけ低い電圧との間の電圧（中間レベ
ル）である中間電位の期間（中間期間）を検出する。こ
の中間期間においてノアゲート３７の出力はハイレベル
にされる。
【００３７】前記差動増幅回路４０は、前記中間電位の
期間において活性化され、活性状態では前記入力パッド
８からの入力信号Ｖｉｎを参照電圧Ｖｒｅｆ２に対して
差動増幅する。この差動増幅回路は、例えば、電源電圧
Ｖｄｄ２に接続されたて常時オン状態にされたｐチャン
ネル型の負荷トランジスタＭＰ２８と、前記負荷トラン
ジスタＭＰ２８にソース電極が共通接続された一対のｐ
チャンネル型の差動入力ＭＯＳトランジスタＭＰ２１，
ＭＰ２２と、一対のｎチャンネル型ＭＯＳトランジスタ
ＭＮ２３、ＭＮ２４によって構成されたカレントミラー
負荷と、差動増幅回路を選択的に活性又は非活性状態に
するｎチャンネル型のパワースイッチＭＯＳトランジス
タＭＮ２５と、前記パワースイッチＭＯＳトランジスタ
ＭＮ２５のオフ状態に同期して差動増幅回路の出力端子
をプリチャージするｐチャンネル型のプリチャージＭＯ
ＳトランジスタＭＰ２６とを有する。前記パワースイッ
チＭＯＳトランジスタＭＮ２５及びプリチャージＭＯＳ
トランジスタＭＰ２６は前記ノアゲート３７から出力さ
れる信号によってスイッチ制御される。前記参照電圧Ｖ
ｒｅｆ２は電源電圧Ｖｄｄ２とグランド電圧Ｖｓｓとの
間の大凡中央値（Vdd2/2）とされる。
期間において活性化され、活性状態では前記入力パッド
８からの入力信号Ｖｉｎを参照電圧Ｖｒｅｆ２に対して
差動増幅する。この差動増幅回路は、例えば、電源電圧
Ｖｄｄ２に接続されたて常時オン状態にされたｐチャン
ネル型の負荷トランジスタＭＰ２８と、前記負荷トラン
ジスタＭＰ２８にソース電極が共通接続された一対のｐ
チャンネル型の差動入力ＭＯＳトランジスタＭＰ２１，
ＭＰ２２と、一対のｎチャンネル型ＭＯＳトランジスタ
ＭＮ２３、ＭＮ２４によって構成されたカレントミラー
負荷と、差動増幅回路を選択的に活性又は非活性状態に
するｎチャンネル型のパワースイッチＭＯＳトランジス
タＭＮ２５と、前記パワースイッチＭＯＳトランジスタ
ＭＮ２５のオフ状態に同期して差動増幅回路の出力端子
をプリチャージするｐチャンネル型のプリチャージＭＯ
ＳトランジスタＭＰ２６とを有する。前記パワースイッ
チＭＯＳトランジスタＭＮ２５及びプリチャージＭＯＳ
トランジスタＭＰ２６は前記ノアゲート３７から出力さ
れる信号によってスイッチ制御される。前記参照電圧Ｖ
ｒｅｆ２は電源電圧Ｖｄｄ２とグランド電圧Ｖｓｓとの
間の大凡中央値（Vdd2/2）とされる。
【００３８】前記選択回路５０は、前記差動増幅回路４
０の活性状態ではその出力を次段に供給し、前記差動増
幅回路４０の非活性状態では前記第１入力回路３２の出
力を次段に供給する。すなわち、中間期間の検出信号が
ローレベルのとき、ｐチャンネル型のＭＯＳトランジス
タＭＰ５１とｎチャンネル型のＭＯＳトランジスタＭＮ
５３がオフ状態、ｐチャンネル型のＭＯＳトランジスタ
ＭＰ５４とｎチャンネル型のＭＯＳトランジスタＭＮ５
２がオン状態にされ、それらＭＯＳトランジスタＭＮ５
２，ＭＰ５４はＣＭＯＳトランスファゲートとして機能
される。これによって、選択回路５０は、中間期間の非
検出期間において第２入力回路３２の出力を直列３段の
インバータ３５，３６，６０を介して選択する。中間期
間の検出信号がハイレベルのとき、ｐチャンネル型のＭ
ＯＳトランジスタＭＰ５１とｎチャンネル型のＭＯＳト
ランジスタＭＮ５３がオン状態、ｐチャンネル型のＭＯ
ＳトランジスタＭＰ５４とｎチャンネル型のＭＯＳトラ
ンジスタＭＮ５２がオフ状態にされ、それらＭＯＳトラ
ンジスタＭＮ５１，ＭＰ５３はＣＭＯＳトランスファゲ
ートとして機能される。これによって、選択回路５０
は、中間期間の検出期間において差動増幅回路４０の出
力を選択する。尚、前記ＭＯＳトランジスタＭＮ１３，
ＭＰ１４は信号ＶｉｎＴによってスイッチ制御される。
０の活性状態ではその出力を次段に供給し、前記差動増
幅回路４０の非活性状態では前記第１入力回路３２の出
力を次段に供給する。すなわち、中間期間の検出信号が
ローレベルのとき、ｐチャンネル型のＭＯＳトランジス
タＭＰ５１とｎチャンネル型のＭＯＳトランジスタＭＮ
５３がオフ状態、ｐチャンネル型のＭＯＳトランジスタ
ＭＰ５４とｎチャンネル型のＭＯＳトランジスタＭＮ５
２がオン状態にされ、それらＭＯＳトランジスタＭＮ５
２，ＭＰ５４はＣＭＯＳトランスファゲートとして機能
される。これによって、選択回路５０は、中間期間の非
検出期間において第２入力回路３２の出力を直列３段の
インバータ３５，３６，６０を介して選択する。中間期
間の検出信号がハイレベルのとき、ｐチャンネル型のＭ
ＯＳトランジスタＭＰ５１とｎチャンネル型のＭＯＳト
ランジスタＭＮ５３がオン状態、ｐチャンネル型のＭＯ
ＳトランジスタＭＰ５４とｎチャンネル型のＭＯＳトラ
ンジスタＭＮ５２がオフ状態にされ、それらＭＯＳトラ
ンジスタＭＮ５１，ＭＰ５３はＣＭＯＳトランスファゲ
ートとして機能される。これによって、選択回路５０
は、中間期間の検出期間において差動増幅回路４０の出
力を選択する。尚、前記ＭＯＳトランジスタＭＮ１３，
ＭＰ１４は信号ＶｉｎＴによってスイッチ制御される。
【００３９】図４には図３の入力バッファの入力動作波
形が示される。同図をも参照しながら図３の入力バッフ
ァの動作を説明する。例えば、信号パッド８に供給され
る入力信号Ｖｉｎがグランド電圧Ｖｓｓのローレベルか
ら電源電圧Ｖｄｄのハイレベルに向けて変化される場合
について説明する。信号パッド８からの入力信号Ｖｉｎ
がグランド電圧ＶｓｓのローレベルからＭＯＳトランジ
スタＭＮ１５の閾値電圧（Vth(MN15)）に至るまでは、
差動増幅回路４０は非活性状態にされ、これに応じて選
択回路５０は第2入力回路３２の出力を次段回路に供給
させる。信号パッド８からの入力信号Ｖｉｎのレベルが
ＭＯＳトランジスタＭＮ１５の閾値電圧（Vth(MN15)）
を超えると、差動増幅回路４０が活性化される。差動増
幅回路４０は、参照電圧Ｖｒｅｆ２に対する入力信号Ｖ
ｉｎの差電圧を増幅する。選択回路５０は差動増幅回路
４０の出力を次段回路に供給させる。入力信号Ｖｉｎの
レベルが前記参照電圧Ｖｒｅｆ２を超えると、差動増幅
回路５０の出力は反転される。更に入力信号Ｖｉｎのレ
ベルがVdd2−Vth(MP11)を超えると、差動増幅回路４０
が非活性にされる。この状態において選択回路５０は第
2入力回路３２の出力を次段回路に供給させる。信号パ
ッド８に供給される入力信号Ｖｉｎがハイレベルからロ
ーレベルに変化される場合も同様であり、入力信号Ｖｉ
ｎのレベルがグランド電圧Ｖｓｓに対してＭＯＳトラン
ジスタＭＮ１５の閾値電圧分高い電圧と電源電圧Ｖｄｄ
に対しＭＯＳトランジスタＭＮ１１の閾値電圧分低い電
圧との間の中間電位になった時だけ差動増幅回路４０が
活性化され、その前後においては第2入力回路３２の出
力が選択回路５０で選択される。
形が示される。同図をも参照しながら図３の入力バッフ
ァの動作を説明する。例えば、信号パッド８に供給され
る入力信号Ｖｉｎがグランド電圧Ｖｓｓのローレベルか
ら電源電圧Ｖｄｄのハイレベルに向けて変化される場合
について説明する。信号パッド８からの入力信号Ｖｉｎ
がグランド電圧ＶｓｓのローレベルからＭＯＳトランジ
スタＭＮ１５の閾値電圧（Vth(MN15)）に至るまでは、
差動増幅回路４０は非活性状態にされ、これに応じて選
択回路５０は第2入力回路３２の出力を次段回路に供給
させる。信号パッド８からの入力信号Ｖｉｎのレベルが
ＭＯＳトランジスタＭＮ１５の閾値電圧（Vth(MN15)）
を超えると、差動増幅回路４０が活性化される。差動増
幅回路４０は、参照電圧Ｖｒｅｆ２に対する入力信号Ｖ
ｉｎの差電圧を増幅する。選択回路５０は差動増幅回路
４０の出力を次段回路に供給させる。入力信号Ｖｉｎの
レベルが前記参照電圧Ｖｒｅｆ２を超えると、差動増幅
回路５０の出力は反転される。更に入力信号Ｖｉｎのレ
ベルがVdd2−Vth(MP11)を超えると、差動増幅回路４０
が非活性にされる。この状態において選択回路５０は第
2入力回路３２の出力を次段回路に供給させる。信号パ
ッド８に供給される入力信号Ｖｉｎがハイレベルからロ
ーレベルに変化される場合も同様であり、入力信号Ｖｉ
ｎのレベルがグランド電圧Ｖｓｓに対してＭＯＳトラン
ジスタＭＮ１５の閾値電圧分高い電圧と電源電圧Ｖｄｄ
に対しＭＯＳトランジスタＭＮ１１の閾値電圧分低い電
圧との間の中間電位になった時だけ差動増幅回路４０が
活性化され、その前後においては第2入力回路３２の出
力が選択回路５０で選択される。
【００４０】図３の入力バッファ1によれば、入力初段
を構成する第1及び第2入力回路３１，３２は、図１の入
力初段回路と同様に、規定のハイレベル電圧を越えた高
い電圧の入力信号Ｖｉｎに対して、第2ＭＯＳトランジ
スタＭＰ１２の作用によって第１ＭＯＳトランジスタＭ
Ｐ１１のゲート・ドレイン間の酸化膜にかかる電位差を
緩和でき、また、第６ＭＯＳトランジスタＭＮ１６の作
用によって第５ＭＯＳトランジスタＭＮ１５のゲート酸
化膜にかかる電位差を緩和でき、入力電圧Ｖｉｎに対す
る第１及び第５ＭＯＳトランジスタＭＰ１１，ＭＮ１５
の耐圧を向上させることができる。
を構成する第1及び第2入力回路３１，３２は、図１の入
力初段回路と同様に、規定のハイレベル電圧を越えた高
い電圧の入力信号Ｖｉｎに対して、第2ＭＯＳトランジ
スタＭＰ１２の作用によって第１ＭＯＳトランジスタＭ
Ｐ１１のゲート・ドレイン間の酸化膜にかかる電位差を
緩和でき、また、第６ＭＯＳトランジスタＭＮ１６の作
用によって第５ＭＯＳトランジスタＭＮ１５のゲート酸
化膜にかかる電位差を緩和でき、入力電圧Ｖｉｎに対す
る第１及び第５ＭＯＳトランジスタＭＰ１１，ＭＮ１５
の耐圧を向上させることができる。
【００４１】耐圧向上に寄与する前記ＭＯＳトランジス
タＭＰ１１、ＭＰ１５のオン抵抗は比較的大きく、ま
た、前記ＭＯＳトランジスタＭＮ１５のゲート電位の到
達レベルはVdd2−Vth(MN16)によって決定されるため、
ＭＯＳトランジスタＭＰ１１の電流供給やＭＯＳトラン
ジスタＭＮ１５のターン・オフ動作が遅れることが予想
されるが、差動増幅回路４０が前記中間レベルの入力信
号Ｖｉｎを差動増幅し、その差動増幅出力を選択回路５
０が選択して次段回路に供給するから、入力バッファ１
の高速動作を保証することができる。
タＭＰ１１、ＭＰ１５のオン抵抗は比較的大きく、ま
た、前記ＭＯＳトランジスタＭＮ１５のゲート電位の到
達レベルはVdd2−Vth(MN16)によって決定されるため、
ＭＯＳトランジスタＭＰ１１の電流供給やＭＯＳトラン
ジスタＭＮ１５のターン・オフ動作が遅れることが予想
されるが、差動増幅回路４０が前記中間レベルの入力信
号Ｖｉｎを差動増幅し、その差動増幅出力を選択回路５
０が選択して次段回路に供給するから、入力バッファ１
の高速動作を保証することができる。
【００４２】前記差動増幅回路４０は、前記中間電位以
外のグランド電圧Ｖｓｓ寄り及び電源電圧Ｖｄｄ寄りの
入力信号Ｖｉｎレベルに対しては活性化されず、差動増
幅回路４０に直流電流が流れない。この機能はフルスタ
ンバイ時の低消費電力化を実現することになる。
外のグランド電圧Ｖｓｓ寄り及び電源電圧Ｖｄｄ寄りの
入力信号Ｖｉｎレベルに対しては活性化されず、差動増
幅回路４０に直流電流が流れない。この機能はフルスタ
ンバイ時の低消費電力化を実現することになる。
【００４３】前記差動増幅回路４０の非活性状態におい
て入力信号Ｖｉｎが規定のハイレベルを越える高い電圧
になっても、該差動増幅回路４０の出力端子がプリチャ
ージＭＯＳトランジスタＭＰ２６によってプリチャージ
されるので、差動入力ＭＯＳトランジスタＭＰ２１のゲ
ート・ドレイン間の電位差が過大になることは防止され
る。
て入力信号Ｖｉｎが規定のハイレベルを越える高い電圧
になっても、該差動増幅回路４０の出力端子がプリチャ
ージＭＯＳトランジスタＭＰ２６によってプリチャージ
されるので、差動入力ＭＯＳトランジスタＭＰ２１のゲ
ート・ドレイン間の電位差が過大になることは防止され
る。
【００４４】これらにより、図3の入力バッファ１は、
ゲート酸化膜に加わる過大な電圧を緩和しつつ高速入力
動作と低消費電力とを実現することができる。
ゲート酸化膜に加わる過大な電圧を緩和しつつ高速入力
動作と低消費電力とを実現することができる。
【００４５】図5には更に別の入力バッファ１の一例が
示される。同図に示される入力バッファ１は、ゲート電
極が入力パッド８に結合されると共にドレイン電極が電
源端子Ｖｄｄ２に結合され基体ゲートがソース電極に結
合されたｎチャンネル型の第１ＭＯＳトランジスタＭＮ
６１と、第１ＭＯＳトランジスタＭＮ６１のソース電極
にドレイン電極が結合されると共にゲート電極に電源端
子Ｖｄｄ２が結合されたｎチャンネル型の第２ＭＯＳト
ランジスタＭＮ６２とを初段回路に含み、前記第１及び
第２ＭＯＳトランジスタＭＮ６１，ＭＮ６２の結合点の
信号を次段に供給するように構成される。前記ＭＯＳト
ランジスタＭＮ６１の基体ゲートはｐ型ウェル領域又は
ｐ型半導体基板である。この構成において、信号パッド
８に規定のハイレベル電圧を越える高い電圧が印加され
ると、それに応じてＭＯＳトランジスタＭＮ６２のコン
ダクタンスが小さくされるから、ＭＯＳトランジスタＭ
Ｎ６１のゲート・ソース間の電位差が過大になる状態を
緩和することができる。
示される。同図に示される入力バッファ１は、ゲート電
極が入力パッド８に結合されると共にドレイン電極が電
源端子Ｖｄｄ２に結合され基体ゲートがソース電極に結
合されたｎチャンネル型の第１ＭＯＳトランジスタＭＮ
６１と、第１ＭＯＳトランジスタＭＮ６１のソース電極
にドレイン電極が結合されると共にゲート電極に電源端
子Ｖｄｄ２が結合されたｎチャンネル型の第２ＭＯＳト
ランジスタＭＮ６２とを初段回路に含み、前記第１及び
第２ＭＯＳトランジスタＭＮ６１，ＭＮ６２の結合点の
信号を次段に供給するように構成される。前記ＭＯＳト
ランジスタＭＮ６１の基体ゲートはｐ型ウェル領域又は
ｐ型半導体基板である。この構成において、信号パッド
８に規定のハイレベル電圧を越える高い電圧が印加され
ると、それに応じてＭＯＳトランジスタＭＮ６２のコン
ダクタンスが小さくされるから、ＭＯＳトランジスタＭ
Ｎ６１のゲート・ソース間の電位差が過大になる状態を
緩和することができる。
【００４６】図６には前記出力バッファ２の一例が示さ
れる。同図に示される出力バッファ２は、ソース電極が
内部電源電圧Ｖｄｄ２に結合されゲート電極にＣＭＯＳ
インバータ７０からの出力制御信号を受けるｐチャンネ
ル型の第１ＭＯＳトランジスタＭＰ７１と、ドレイン電
極、ゲート電極及び基体ゲートが前記出力パッド９に接
続されソース電極が前記第１ＭＯＳトランジスタＭＰ７
１のドレイン電極に結合されたｐチャンネル型の第２Ｍ
ＯＳトランジスタＭＰ７２とによって構成される。前記
ＣＭＯＳインバータ７０は内部回路４に含まれる。
れる。同図に示される出力バッファ２は、ソース電極が
内部電源電圧Ｖｄｄ２に結合されゲート電極にＣＭＯＳ
インバータ７０からの出力制御信号を受けるｐチャンネ
ル型の第１ＭＯＳトランジスタＭＰ７１と、ドレイン電
極、ゲート電極及び基体ゲートが前記出力パッド９に接
続されソース電極が前記第１ＭＯＳトランジスタＭＰ７
１のドレイン電極に結合されたｐチャンネル型の第２Ｍ
ＯＳトランジスタＭＰ７２とによって構成される。前記
ＣＭＯＳインバータ７０は内部回路４に含まれる。
【００４７】上記出力バッファ２において、前記第２Ｍ
ＯＳトランジスタＭＰ７２は、出力パッド９に正規の電
源電圧Ｖｄｄ２を越えた高い電圧が入力されたときに、
第１ＭＯＳトランジスタＭＰ７１の寄生ダイオードＤＯ
Ｄを介して内部電源電圧Ｖｄｄ２に向けて電流が逆流す
るのを抑制する。また、第１ＭＯＳトランジスタＭＰ７
１がオン動作されて出力パッド９に内部電源電圧Ｖｄｄ
２のハイレベルを出力しているとき、出力パッド９に外
部から正規の電源電圧Ｖｄｄ２よりも高い電圧が印加さ
れたときは、第２ＭＯＳトランジスタＭＰ７２には逆方
向リーク電流が流れるが、第１ＭＯＳトランジスタＭＰ
７１の前記寄生ダイオードＤＯＤを介して内部電源電圧
Ｖｄｄ２にリーク電流が流れる為、第１ＭＯＳトランジ
スタＭＰ７１のゲート・ドレイン間電位差は、Vdd2+寄
生ダイオードＤＯＤの順方向電位よりも高くなることは
ない。したがって、出力パッド９に正規の内部電源電圧
Ｖｄｄ２を越える電圧が印加されても、第１ＭＯＳトラ
ンジスタＭＰ７１のゲート・ドレイン間電位差を上述の
ように緩和でき、この点において、出力パッド９に不所
望に印加される高電圧に対する当該第１ＭＯＳトランジ
スタＭＰ７１の耐圧を向上させることができる。
ＯＳトランジスタＭＰ７２は、出力パッド９に正規の電
源電圧Ｖｄｄ２を越えた高い電圧が入力されたときに、
第１ＭＯＳトランジスタＭＰ７１の寄生ダイオードＤＯ
Ｄを介して内部電源電圧Ｖｄｄ２に向けて電流が逆流す
るのを抑制する。また、第１ＭＯＳトランジスタＭＰ７
１がオン動作されて出力パッド９に内部電源電圧Ｖｄｄ
２のハイレベルを出力しているとき、出力パッド９に外
部から正規の電源電圧Ｖｄｄ２よりも高い電圧が印加さ
れたときは、第２ＭＯＳトランジスタＭＰ７２には逆方
向リーク電流が流れるが、第１ＭＯＳトランジスタＭＰ
７１の前記寄生ダイオードＤＯＤを介して内部電源電圧
Ｖｄｄ２にリーク電流が流れる為、第１ＭＯＳトランジ
スタＭＰ７１のゲート・ドレイン間電位差は、Vdd2+寄
生ダイオードＤＯＤの順方向電位よりも高くなることは
ない。したがって、出力パッド９に正規の内部電源電圧
Ｖｄｄ２を越える電圧が印加されても、第１ＭＯＳトラ
ンジスタＭＰ７１のゲート・ドレイン間電位差を上述の
ように緩和でき、この点において、出力パッド９に不所
望に印加される高電圧に対する当該第１ＭＯＳトランジ
スタＭＰ７１の耐圧を向上させることができる。
【００４８】図７には出力バッファ2の別の例が示され
る。同図に示される出力バッファ２はプッシュ・プル出
力形態の回路構成を有するものであり、プルアップ出力
動作用の回路として図6の回路と同様の第1及び第2ＭＯ
ＳトランジスタＭＰ７１，ＭＰ７２を有する。第１ＭＯ
ＳトランジスタＭＰ７１のゲート電極にはナンドゲート
７２からの出力制御信号が供給される。更にプルダウン
出力動作用の回路として、ソース電極がグランド電圧Ｖ
ｓｓに結合されゲート電極にノアゲート７３からの出力
制御信号を受けるｎチャンネル型の第３ＭＯＳトランジ
スタＭＮ７３と、前記第３ＭＯＳトランジスタＭＮ７３
のドレイン電極と前記出力パッド９との間に設けられ、
ゲート電極が前記内部電源電圧Ｖｄｄ２に結合されたｎ
チャンネル型の第４ＭＯＳトランジスタＭＮ７４とを有
する。
る。同図に示される出力バッファ２はプッシュ・プル出
力形態の回路構成を有するものであり、プルアップ出力
動作用の回路として図6の回路と同様の第1及び第2ＭＯ
ＳトランジスタＭＰ７１，ＭＰ７２を有する。第１ＭＯ
ＳトランジスタＭＰ７１のゲート電極にはナンドゲート
７２からの出力制御信号が供給される。更にプルダウン
出力動作用の回路として、ソース電極がグランド電圧Ｖ
ｓｓに結合されゲート電極にノアゲート７３からの出力
制御信号を受けるｎチャンネル型の第３ＭＯＳトランジ
スタＭＮ７３と、前記第３ＭＯＳトランジスタＭＮ７３
のドレイン電極と前記出力パッド９との間に設けられ、
ゲート電極が前記内部電源電圧Ｖｄｄ２に結合されたｎ
チャンネル型の第４ＭＯＳトランジスタＭＮ７４とを有
する。
【００４９】前記ナンドゲート７２には出力制御信号Ｖ
ｄｏｃとデータ信号ＶｄａｔａＰが供給され、前記ノア
ゲート７３には出力制御信号Ｖｄｏｃをインバータ７４
で反転した信号とデータ信号ＶｄａｔａＮが供給され
る。出力制御信号Ｖｄｏｃがローレベルのとき出力バッ
ファ２は高インピーダンス状態にされる。出力制御信号
Ｖｄｏｃがハイレベルのとき出力バッファ２は出力動作
可能にされ、データ信号ＶｄａｔａＰ，ＶｄａｔａＮが
ハイレベルのとき出力パッド９の出力Ｖｏｕｔはハイレ
ベルにされ、データ信号ＶｄａｔａＰ，ＶｄａｔａＮが
ローレベルのとき出力パッド９の出力Ｖｏｕｔはローレ
ベルにされる。
ｄｏｃとデータ信号ＶｄａｔａＰが供給され、前記ノア
ゲート７３には出力制御信号Ｖｄｏｃをインバータ７４
で反転した信号とデータ信号ＶｄａｔａＮが供給され
る。出力制御信号Ｖｄｏｃがローレベルのとき出力バッ
ファ２は高インピーダンス状態にされる。出力制御信号
Ｖｄｏｃがハイレベルのとき出力バッファ２は出力動作
可能にされ、データ信号ＶｄａｔａＰ，ＶｄａｔａＮが
ハイレベルのとき出力パッド９の出力Ｖｏｕｔはハイレ
ベルにされ、データ信号ＶｄａｔａＰ，ＶｄａｔａＮが
ローレベルのとき出力パッド９の出力Ｖｏｕｔはローレ
ベルにされる。
【００５０】図７の出力バッファ２によれば、プルアッ
プ出力用の回路構成は図６同様であり、出力パッド９に
正規の内部電源電圧Ｖｄｄ２を越える電圧が印加されて
も、第１ＭＯＳトランジスタＭＰ７１のゲート・ドレイ
ン間電位差を上述のように緩和でき、この点において、
出力パッド９に不所望に印加される高電圧に対する当該
第１ＭＯＳトランジスタＭＰ７１の耐圧を向上させるこ
とができる。
プ出力用の回路構成は図６同様であり、出力パッド９に
正規の内部電源電圧Ｖｄｄ２を越える電圧が印加されて
も、第１ＭＯＳトランジスタＭＰ７１のゲート・ドレイ
ン間電位差を上述のように緩和でき、この点において、
出力パッド９に不所望に印加される高電圧に対する当該
第１ＭＯＳトランジスタＭＰ７１の耐圧を向上させるこ
とができる。
【００５１】また、プルダウン出力用の回路構成では、
前記第３ＭＯＳトランジスタＭＮ７３は、出力パッド９
がハイインピーダンス状態のとき高電圧が印加されて
も、第４ＭＯＳトランジスタＭＮ７４のドレイン電圧を
その閾値電圧分低下させるから、第４ＭＯＳトランジス
タＭＮ７４のドレイン・ゲート間電位が過大にならな
い。第４ＭＯＳトランジスタＭＮ７４のゲート・ドレイ
ン間電位差を上述のように緩和でき、この点において
も、出力パッド９に不所望に印加される高電圧に対する
当該第４ＭＯＳトランジスタＭＮ７４の耐圧を向上させ
ることができる。
前記第３ＭＯＳトランジスタＭＮ７３は、出力パッド９
がハイインピーダンス状態のとき高電圧が印加されて
も、第４ＭＯＳトランジスタＭＮ７４のドレイン電圧を
その閾値電圧分低下させるから、第４ＭＯＳトランジス
タＭＮ７４のドレイン・ゲート間電位が過大にならな
い。第４ＭＯＳトランジスタＭＮ７４のゲート・ドレイ
ン間電位差を上述のように緩和でき、この点において
も、出力パッド９に不所望に印加される高電圧に対する
当該第４ＭＯＳトランジスタＭＮ７４の耐圧を向上させ
ることができる。
【００５２】図６及び図７の構成において、プルアップ
出力動作時にＭＯＳトランジスタＭＰ７２のゲート・ソ
ース電圧が小さいために、電流供給能力が不足すると考
えられるが、実際には、図８に示されるように、寄生Ｐ
ＮＰバイポーラトランジスタＴＢｉｐも動作するので、
プルアップ出力動作時における電流供給能力は不足しな
い。
出力動作時にＭＯＳトランジスタＭＰ７２のゲート・ソ
ース電圧が小さいために、電流供給能力が不足すると考
えられるが、実際には、図８に示されるように、寄生Ｐ
ＮＰバイポーラトランジスタＴＢｉｐも動作するので、
プルアップ出力動作時における電流供給能力は不足しな
い。
【００５３】図９には図８の回路の平面レイアウトとＡ
−Ａ線縦断面構造の一例が示される。前記寄生バイポー
ラトランジスタＴＢｉｐは、ソースがエミッタ、ウェル
領域がベース、ドレインがコレクタとなるラテラルバイ
ポーラである。ｎ型ウェル領域内には、メモリセルの少
数キャリア注入を防止する目的で形成されるｎ型埋込み
層が形成されている。このｎ型埋込み層は、寄生バイポ
ーラトランジスタＴＢｉｐのベース抵抗を低減すること
になり、この例では出力バッファにおけるプルアップ出
力動作の駆動力向上に寄与する。また、ドレイン内に
は、α線によるソフトエラー率を低減する目的でｐ型埋
め込み挿画形成されている。このｐ型埋め込み層は、寄
生バイポーラトランジスタＴＢｉｐのエミッタより注入
されたキャリアをより多くコレクタにて捕えることを可
能とし、出力バッファにおけるプルアップ出力動作の駆
動力向上に寄与する。
−Ａ線縦断面構造の一例が示される。前記寄生バイポー
ラトランジスタＴＢｉｐは、ソースがエミッタ、ウェル
領域がベース、ドレインがコレクタとなるラテラルバイ
ポーラである。ｎ型ウェル領域内には、メモリセルの少
数キャリア注入を防止する目的で形成されるｎ型埋込み
層が形成されている。このｎ型埋込み層は、寄生バイポ
ーラトランジスタＴＢｉｐのベース抵抗を低減すること
になり、この例では出力バッファにおけるプルアップ出
力動作の駆動力向上に寄与する。また、ドレイン内に
は、α線によるソフトエラー率を低減する目的でｐ型埋
め込み挿画形成されている。このｐ型埋め込み層は、寄
生バイポーラトランジスタＴＢｉｐのエミッタより注入
されたキャリアをより多くコレクタにて捕えることを可
能とし、出力バッファにおけるプルアップ出力動作の駆
動力向上に寄与する。
【００５４】以上説明した半導体集積回路は、外部電源
電圧Ｖｄｄを内部降圧した内部電源電圧Ｖｄｄ２で内部
回路４、入力バッファ１、及び出力バッファ２が動作さ
れる。このとき、上述のように、入力バッファ１及び出
力バッファ２は外部から供給される高電圧を緩和でき
る。したがって、半導体集積回路のＭＯＳトランジスタ
のゲート酸化膜厚を０．２μｍに統一しても、外部イン
タフェース仕様としてＬＶＴＴＬ（３．３Ｖ）を採用し
ても何ら支障ない。入力バッファ１及び出力バッファ２
を構成するＭＯＳトランジスタだけゲート酸化膜厚を大
きくする必要はない。
電圧Ｖｄｄを内部降圧した内部電源電圧Ｖｄｄ２で内部
回路４、入力バッファ１、及び出力バッファ２が動作さ
れる。このとき、上述のように、入力バッファ１及び出
力バッファ２は外部から供給される高電圧を緩和でき
る。したがって、半導体集積回路のＭＯＳトランジスタ
のゲート酸化膜厚を０．２μｍに統一しても、外部イン
タフェース仕様としてＬＶＴＴＬ（３．３Ｖ）を採用し
ても何ら支障ない。入力バッファ１及び出力バッファ２
を構成するＭＯＳトランジスタだけゲート酸化膜厚を大
きくする必要はない。
【００５５】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。例え
ば、図３の回路において選択回路は、第２入力回路の出
力に代えて第１入力回路の出力を選択可能に構成する事
もできる。また、本発明は内部降圧電源電圧を動作電源
とする半導体集積回路に限定されず、外部電源電圧をそ
のまま動作電源とする半導体集積回路にも適用すること
ができる。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。例え
ば、図３の回路において選択回路は、第２入力回路の出
力に代えて第１入力回路の出力を選択可能に構成する事
もできる。また、本発明は内部降圧電源電圧を動作電源
とする半導体集積回路に限定されず、外部電源電圧をそ
のまま動作電源とする半導体集積回路にも適用すること
ができる。
【００５６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００５７】すなわち、ウエハプロセスを変えることな
く、高電圧入力規格を微細（薄膜ゲート酸化膜）プロセ
スにて実現することができる。したがって、入力バッフ
ァ及び出力バッファを構成するＭＯＳトランジスタだけ
ゲート酸化膜厚を大きくしなくても、内部回路のＭＯＳ
トランジスタと同じゲート酸化膜厚のＭＯＳトランジス
タを用いた外部インタフェース回路における高電圧入力
を緩和することができる。
く、高電圧入力規格を微細（薄膜ゲート酸化膜）プロセ
スにて実現することができる。したがって、入力バッフ
ァ及び出力バッファを構成するＭＯＳトランジスタだけ
ゲート酸化膜厚を大きくしなくても、内部回路のＭＯＳ
トランジスタと同じゲート酸化膜厚のＭＯＳトランジス
タを用いた外部インタフェース回路における高電圧入力
を緩和することができる。
【図１】本発明に係る半導体集積回路に含まれる入力バ
ッファの一例回路図である。
ッファの一例回路図である。
【図２】入力バッファが有するバイアス電圧発生回路の
別の例を示す回路図である。
別の例を示す回路図である。
【図３】本発明に係る半導体集積回路に含まれる入力バ
ッファの別の例を示す回路図である。
ッファの別の例を示す回路図である。
【図４】図３に示される入力バッファの入力動作波形図
である。
である。
【図５】本発明に係る半導体集積回路に含まれる入力バ
ッファの更に別の例を示す回路図である。
ッファの更に別の例を示す回路図である。
【図６】本発明に係る半導体集積回路に含まれる出力バ
ッファの一例を示す回路図である。
ッファの一例を示す回路図である。
【図７】本発明に係る半導体集積回路に含まれる出力バ
ッファの別の一例を示す回路図である。
ッファの別の一例を示す回路図である。
【図８】図６及び図７の構成においてプルアップ出力動
作時に電流供給能力を補う寄生ＰＮＰバイポーラトラン
ジスタの機能説明のための回路図である。
作時に電流供給能力を補う寄生ＰＮＰバイポーラトラン
ジスタの機能説明のための回路図である。
【図９】図８の回路の平面レイアウトとＡ−Ａ線縦断面
構造の一例を示す説明図である。
構造の一例を示す説明図である。
【図１０】本発明に係る半導体集積回路を全体的に示す
説明図である。
説明図である。
１ 入力バッファ
２ 出力バッファ
３ 降圧回路
Ｖｄｄ２ 内部電源電圧
４ 内部回路
６ 電源パッド
Ｖｄｄ１ 外部電源電圧
７ グランドパッド
Ｖｓｓ グランド電位
８ 入力パッド
９ 出力パッド
ＭＰ１ 第１ＭＯＳトランジスタ
ＭＰ２ 第２ＭＯＳトランジスタ
ＭＮ３ 第３ＭＯＳトランジスタ
ＭＮ４ 第４ＭＯＳトランジスタ
Ｖｒｅｆ１ バイアス電圧
３１ 第１入力回路
ＭＰ１１ 第１ＭＯＳトランジスタ
ＭＰ１２ 第２ＭＯＳトランジスタ
ＭＮ１３ 第３ＭＯＳトランジスタ
３２ 第２入力回路
ＭＰ１４ 第４ＭＯＳトランジスタ
ＭＮ１５ 第５ＭＯＳトランジスタ
ＭＮ１６ 第６ＭＯＳトランジスタ
３３ 検出回路
４０ 差動増幅回路
ＭＰ２１，ＭＰ２２ 差動入力ＭＯＳトランジスタ
ＭＮ２５ パワースイッチＭＯＳトランジスタ
ＭＰ２６ プリチャージＭＯＳトランジスタ
５０ 選択回路
ＭＰ７１ 第１ＭＯＳトランジスタ
ＭＰ７２ 第２ＭＯＳトランジスタ
ＭＮ７３ 第３ＭＯＳトランジスタ
ＭＮ７４ 第４ＭＯＳトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 松下 一浩
東京都小平市上水本町５丁目22番１号
株式会社日立マイコンシステム内
(56)参考文献 特開 平５−63540（ＪＰ，Ａ)
特開 昭61−45628（ＪＰ，Ａ)
特開 平７−86910（ＪＰ，Ａ)
特開 平４−258020（ＪＰ，Ａ)
特開 平７−86914（ＪＰ，Ａ)
特開 平９−291965（ＪＰ，Ａ)
米国特許5465054（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/00
Claims (11)
- 【請求項１】 入力パッドにより入力信号を受ける入力
バッファと、 上記入力バッファの出力信号を受ける回路とを有し、 上記入力バッファは、入力パッドにゲートが接続され、
第１電圧にソースが接続されたｐチャネル型の第１ＭＯ
Ｓトランジスタと、上記第１ＭＯＳトランジスタのゲー
トとドレインが接続されたｎチャネル型の第２ＭＯＳト
ランジスタと、上記第２ＭＯＳトランジスタのソースと
ゲートが接続され、第２電圧にソースが接続されたｎチ
ャネル型の第３ＭＯＳトランジスタと、上記第１ＭＯＳ
トランジスタのドレインと上記第３ＭＯＳトランジスタ
のドレインとの間に、ソース・ドレイン経路が接続され
たｐチャネル型の第４ＭＯＳトランジスタとを有し、 上記第４ＭＯＳトランジスタのゲートに供給される電圧
は上記第１電圧と上記第２電圧の間の電圧を分圧した電
圧に基づいて生成され、 上記第２ＭＯＳトランジスタと上記第４ＭＯＳトランジ
スタのゲートは異なる電圧で制御されていることを特徴
とする半導体集積回路。 - 【請求項２】 パッドより印加された外部電圧を降圧す
る降圧回路を有し、上記降圧回路により生成された電圧
が上記入力バッファの出力信号を受ける回路の動作電圧
となることを特徴とする請求項１記載の半導体集積回
路。 - 【請求項３】 上記降圧回路により生成された電圧が上
記入力バッファに供給され、 上記第１ＭＯＳトランジスタのゲートは入力パッドより
印加される電圧を直接受けることを特徴とする請求項２
記載の半導体集積回路。 - 【請求項４】 上記第４ＭＯＳトランジスタのゲートに
供給される電圧は、第１電圧と第２電圧間の電圧を分圧
する回路により生成され、 上記分圧する回路は容量素子を具備することを特徴とす
る請求項１乃至３の何れか１項記載の半導体集積回路。 - 【請求項５】 上記入力バッファの出力信号を受ける回
路内のＭＯＳトランジスタと上記第１乃至上記第４ＭＯ
Ｓトランジスタのゲート膜厚は等しいことを特徴とする
請求項１乃至４の何れか１項記載の半導体集積回路。 - 【請求項６】 上記第４ＭＯＳトランジスタのゲートに
は、上記外部端子の最大許容電圧からゲート耐圧と第４
ＭＯＳトランジスタの閾値電圧の大きさを引いた電圧以
上の電圧が印加され、 上記入力バッファの出力信号受ける回路は、スタティッ
ク型のメモリセルアレイと、アドレスデコーダが形成さ
れることを特徴とする請求項１乃至５の何れか１項記載
の半導体集積回路。 - 【請求項７】 外部インタフェース端子に結合された出
力バッファと、外部電源端子から外部電源電圧を受けて
降圧する降圧回路とを含む半導体集積回路であって、 前記出力バッファは、ソース電極が電源端子に結合され
ゲート電極に出力制御信号を受けるｐチャンネル型の第
１ＭＯＳトランジスタと、ドレイン電極、ゲート電極及
び基体ゲートが前記外部インタフェース端子に接続され
ソース電極が前記第１ＭＯＳトランジスタのドレイン電
極に結合されたｐチャンネル型の第２ＭＯＳトランジス
タとを含み、前記電源端子には前記降圧回路から出力される降圧電圧
が供給される ものであることを特徴とする半導体集積回
路。 - 【請求項８】 ソース電極がグランド端子に結合されゲ
ート電極に出力制御信号を受けるｎチャンネル型の第３
ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタの
ドレイン電極と前記外部インタフェース端子との間に設
けられゲート電極が前記電源端子に結合されたｎチャン
ネル型の第４ＭＯＳトランジスタとを更に含んで成るも
のであることを特徴とする請求項７記載の半導体集積回
路。 - 【請求項９】 外部インタフェース端子に結合された入
力バッファと、外部電源端子から外部電源電圧を受けて
降圧する降圧回路とを含む半導体集積回路であって、 前記入力バッファは、入力初段回路、差動増幅回路及び
選択回路を有し、 前記入力初段回路は、ソース電極が電源端子に結合され
ると共にゲート電極が前記外部インタフェース端子に結
合されたｐチャンネル型の第１ＭＯＳトランジスタ、ゲ
ート電極が前記電源端子の電源電圧に対してその閾値電
圧分低い電圧以下にバイアスされ前記第１ＭＯＳトラン
ジスタに直列接続されたｐチャンネル型の第２ＭＯＳト
ランジスタ、及び前記第２ＭＯＳトランジスタに直列接
続されると共にドレイン電極がグランド端子に結合され
たｎチャンネル型の第３ＭＯＳトランジスタから成り前
記電源電圧に対して第１ＭＯＳトランジスタの閾値電圧
分だけ低い電圧を論理閾値電圧とし前記外部インタフェ
ース端子からの入力信号の反転信号を前記第２ＭＯＳト
ランジスタのドレイン電極から出力する第１入力回路
と、ソース電極が電源端子に結合されると共にゲート電
極が前記第３ＭＯＳトランジスタのゲート電極に共通接
続されたｎチャンネル型の第４ＭＯＳトランジスタ、ド
レイン・ソース電極が前記第４ＭＯＳトランジスタとグ
ランド端子とに結合されたｎチャンネル型の第５ＭＯＳ
トランジスタ、及び前記第５ＭＯＳトランジスタのゲー
ト電極と前記外部インタフェース端子との間に配置され
ゲート電極が前記電源端子に結合されたｎチャンネル型
の第６ＭＯＳトランジスタから成り前記グランド端子の
グランド電圧に対して第５ＭＯＳトランジスタの閾値電
圧分だけ高い電圧を論理閾値電圧とし前記外部インタフ
ェース端子からの入力信号の反転信号を前記第５ＭＯＳ
トランジスタのドレイン電極から出力する第２入力回路
と、前記第１及び第２入力回路の夫々から出力される出
力信号を入力し前記外部インタフェース端子に与えられ
る入力信号がグランド電圧に対し第１ＭＯＳトランジス
タの閾値電圧分だけ高い電圧と電源電圧に対し第５ＭＯ
Ｓトランジスタの閾値電圧分だけ低い電圧との間の電圧
である中間電位の期間を検出する検出回路とを有し、 前記差動増幅回路は、前記入力初段回路で検出される中
間電位の期間において活性化され、活性状態では前記外
部インタフェース端子からの入力信号を参照電圧に対し
て差動増幅し、 前記選択回路は、前記差動増幅回路の活性状態ではその
出力を次段に供給し、前記差動増幅回路の非活性状態で
は前記第１又は第２入力回路の内の一方の回路の出力を
次段に供給し、前記電源端子には前記降圧回路から出力される降圧電圧
が供給される ものであることを特徴とする半導体集積回
路。 - 【請求項１０】 外部インタフェース端子に結合された
入力バッファを有する半導体集積回路であって、前記入
力バッファは、入力初段回路、差動増幅回路及び選択回
路を有し、 前記入力初段回路は、ソース電極が電源端子に結合され
ると共にゲート電極が前記外部インタフェース端子に結
合されたｐチャンネル型の第１ＭＯＳトランジスタ、ゲ
ート電極が前記電源端子の電源電圧に対してその閾値電
圧分低い電圧以下にバイアスされ前記第１ＭＯＳトラン
ジスタに直列接続されたｐチャンネル型の第２ＭＯＳト
ランジスタ、及び前記第２ＭＯＳトランジスタに直列接
続されると共にドレイン電極がグランド端子に結合され
たｎチャンネル型の第３ＭＯＳトランジスタから成り前
記電源電圧に対して第１ＭＯＳトランジスタの閾値電圧
分だけ低い電圧を論理閾値電圧とし前記外部インタフェ
ース端子からの入力信号の反転信号を前記第２ＭＯＳト
ランジスタのドレイン電極から出力する第１入力回路
と、ソース電極が電源端子に結合されると共にゲート電
極が前記第３ＭＯＳトランジスタのゲート電極に共通接
続されたｎチャンネル型の第４ＭＯＳトランジスタ、ド
レイン・ソース電極が前記第４ＭＯＳトランジスタとグ
ランド端子とに結合されたｎチャンネル型の第５ＭＯＳ
トランジスタ、及び前記第５ＭＯＳトランジスタのゲー
ト電極と前記外部インタフェース端子との間に配置され
ゲート電極が前記電源端子に結合されたｎチャンネル型
の第６ＭＯＳトランジスタから成り前記グランド端子の
グランド電圧に対して第５ＭＯＳトランジスタの閾値電
圧分だけ高い電圧を論理閾値電圧とし前記外部インタフ
ェース端子からの入力信号の反転信号を前記第５ＭＯＳ
トランジスタのドレイン電極から出力する第２入力回路
と、前記第１及び第２入力回路の夫々から出力される出
力信号を入力し前記外部インタフェース端子に与えられ
る入力信号がグランド電圧に対し第１ＭＯＳトランジス
タの閾値電圧分だけ高い電圧と電源電圧に対し第５ＭＯ
Ｓトランジスタの閾値電圧分だけ低い電圧との間の電圧
である中間電位の期間を検出する検出回路とを有し、 前記差動増幅回路は、一対のｐチャンネル型の差動入力
ＭＯＳトランジスタと、カレントミラー負荷と、差動増
幅回路を選択的に活性又は非活性状態に制御するパワー
スイッチＭＯＳトランジスタと、前記パワースイッチＭ
ＯＳトランジスタのオフ状態に同期して差動増幅回路の
出力端子をプリチャージするプリチャージＭＯＳトラン
ジスタと、を含んで成り、前記入力初段回路で検出され
る中間電位の期間において活性化され、活性状態では前
記外部インタフェース端子からの 入力信号を参照電圧に
対して差動増幅し、 前記選択回路は、前記差動増幅回路の活性状態ではその
出力を次段に供給し、前記差動増幅回路の非活性状態で
は前記第１又は第２入力回路の内の一方の回路の出力を
次段に供給するもの であることを特徴とする半導体集積
回路。 - 【請求項１１】 外部電源端子から外部電源電圧を受け
て降圧する降圧回路を有し、前記電源端子には前記降圧
回路から出力される降圧電圧が供給されるものであるこ
とを特徴とする請求項１０記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29196597A JP3437749B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29196597A JP3437749B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11127072A JPH11127072A (ja) | 1999-05-11 |
| JP3437749B2 true JP3437749B2 (ja) | 2003-08-18 |
Family
ID=17775764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29196597A Expired - Fee Related JP3437749B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3437749B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8446168B2 (en) * | 2010-12-14 | 2013-05-21 | Qualcomm, Incorporated | Pre-emphasis technique for on-chip voltage-driven single-ended-termination drivers |
| KR102069633B1 (ko) * | 2018-07-10 | 2020-01-23 | 삼성전기주식회사 | 제어 버퍼 회로 및 고주파 스위치 장치 |
-
1997
- 1997-10-24 JP JP29196597A patent/JP3437749B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11127072A (ja) | 1999-05-11 |
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