JPH0529995B2 - - Google Patents

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JPH0529995B2
JPH0529995B2 JP1083847A JP8384789A JPH0529995B2 JP H0529995 B2 JPH0529995 B2 JP H0529995B2 JP 1083847 A JP1083847 A JP 1083847A JP 8384789 A JP8384789 A JP 8384789A JP H0529995 B2 JPH0529995 B2 JP H0529995B2
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pull
channel
inverter
output
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Takehide Kin
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Samsung Electronics Co Ltd
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    • H03—ELECTRONIC CIRCUITRY
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数個の入出力端子を持つ半導体メ
モリ素子のデータ出力バツフア回路に関するもの
で、より詳細には高速動作するバイト−ワイドメ
モリ素子におけるノイズを抑制することができる
改良されたデータ出力バツフア回路に関するもの
である。
〔従来の技術〕
半導体メモリ素子が高速動作するためには、容
量負荷の迅速な充放電が必要である。特に、入出
力数の多いメモリ素子に採用されている第１図の
ような従来の出力バツフア回路においては、多数
の入出力が同時に遷移する時、大きなdi／dtを随
伴する。
このような大きなdi／dtは、チツプの電源線及
び接地線のノイズを発生させる。特に、電源電圧
が高くなり、また、温度が低下することにより、
チツプ内部の電源線及び接地線のノイズは増加す
るが、これはTTLコンパチブル入力バツフアに
影響を与えてチツプの誤動作を起こす恐れが大き
く、ノイズに敏感なセンスアンプのような回路に
も誤動作を起こす素地がある。
〔発明が解決しようとする課題〕
これに対する改善策として、第２図には
“A21ns32K×8CMOS Static RAM with ａ
Selectively Pumped ｐ−Well Array：IEEE
Journal of Solid−State Circuits，Vol.SC−
22，NO.5，0ct.1987”に掲載されているように、
出力バツフアのノイズ減少手段として、ドライバ
前段のインバータにアクテイブ抵抗を挿入した構
造が図示されている。この場合においても、Ｐチ
ヤンネルMOSプルアツプ素子のソース側とＮチ
ヤンネルMOSプルダウン素子のソース側に各々
抵抗Ｒ１〜Ｒ４を挿入して電源線のノイズ抑制効
果を多少は得ているが、しかし、その代わりにア
クセスタイム、すなわち動作速度が全般的に遅く
なる欠点もあつた。
本発明の目的は、チツプの動作速度が一番遅い
場合である低電源電圧及び高温度における動作速
度の低速化を防止し、ノイズ発生が一番大きな高
電源電圧及び低温度における電源線及び接地線の
ノイズを最小化することができるデータ出力用の
バツフア回路を提供することにある。
〔課題を解決するための手段〕
本発明によるバイト−ワイドメモリ素子のデー
タ出力バツフア回路は次のような特徴的な構成を
持つている。
相互直列連結された一つのＰチヤンネルトラン
ジスタと一つのＮチヤンネルトランジスタを持つ
一つのプルアツプCMOSインバータと、 相互直列連結された一つのＰチヤンネルトラン
ジスタと一つのチヤンネルトランジスタを持つ一
つのプルダウンCMOSインバータと、 相互直列連結された一つのプルアツプトランジ
スタと一つのプルダウントランジスタを含むプツ
シユプルトランジスタからなり、前記プルアツプ
トランジスタのゲートは、前記プルアツプ
CMOSインバータの出力ノードに連結され、且
つ前記プルダウントランジスタのゲートは、前記
プルダウンCMOSインバータの出力ノードに連
結されており、それ自体の出力が前記プルアツプ
CMOSインバータとプルダウンCMOSインバー
タの入力に応答して容量性負荷を駆動するように
なつている一つの出力ドライバとを含むデータ出
力バツフア回路において、前記出力ドライバ内の
プルアツプトランジスタのゲート電圧の下降時間
又は上昇時間を遅延させる第１の遅延手段が、前
記プルアツプインバータ内のＰチヤンネルトラン
ジスタとＮチヤンネルトランジスタとの間に設置
されるとともに、前記出力ドライバ内のプルダウ
ントランジスタのゲート電圧の上昇時間を遅延さ
せる第２の遅延手段が、前記プルダウンインバー
タ内のＰチヤンネルトランジスタとＮチヤンネル
トランジスタとの間に設置されていること特徴と
する。
更に、前記第１及び第の遅延手段は、低電源電
圧及び高温度下においては、少なくとも前記イン
バータ内のＰ，Ｎチヤンネルトランジスタの電流
駆動能力と同じか、それより大きい電流駆動能力
を持つとともに、高電源電圧及及び低温度下にお
いては、前記Ｐ，Ｎチヤンネルトランジスタの電
流駆動能力より小さい電流駆動能力を持つ素子で
構成される。本発明の実施例においては、上記の
要件を充足する手段として、ある一定の電源電圧
以上においては飽和特性を示すゲートソースが連
結された空乏形トランジスタを使用している。
〔作 用〕
これにより、本発明の出力バツフア回路による
と、低電源電圧及び高温度下においては、空乏形
トランジスタが、上記の各インバータ内のＰ，Ｎ
チヤンネルのトランジスタよりその駆動能力が充
分に大きいので、データのリード速度を制限させ
ることなく、高電源電圧及び低温度下において
は、上記の空乏形トランジスタが上記の各インバ
ータ内のＰ，Ｎチヤンネルのトランジスタより低
い一定の電流駆動能力を現すようにすることによ
り、出力ドライバ内のプルアツプトランジスタと
プルダウントランジスタがターンオンする時点を
遅らせて両トランジスタが同時にターンオンする
ことを防止し、電源線及び接地線のノイズ発生を
抑制させることができるようにしたものである。
本発明の上記の利点及び他の利点又は特徴は、
添付されている図面を参照した次の詳細な説明に
よつて明確に理解することができるであろう。
〔実施例〕
第３図は、本発明による空乏形トランジスタを
採用したデータ出力用のバツフア回路図であつて
空乏形トランジスタのゲート及びソースが相互連
結された状態（Vgs＝０）でCMOSインバータに
挿入された構造を示している。
ここで、第３図Ａは、出力ドライバ内のプルア
ツプトランジスタMpu３がＰチヤンネルトラン
ジスタである場合を表し、そして、第３図Ｂは、
出力ドライバ内のプルアツプトランジスタMpu
４がＮチヤンネルトランジスタである場合を表
す。
これにより、第３図Ａのプルアツプインバータ
Ｉ１には正常なプルアツプ信号PUが入力され、
第３図ＢのプルアツプインバータＩ３には反転さ
れたプルアツプ信号が入力されるようにした
点に差異がある。
本発明の第１実施例である第３図Ａにおいて、
一つのプルアツプCMOSインバータＩ１は、一
つのＰチヤンネルトランジスタＭ９と一つのＮチ
ヤンネルトランジスタＭ１０とを含んでおり、こ
れらのトランジスタは増加型になつている。その
ゲートとソースが相互連結された空乏形トランジ
スタMdep１は、そのドレインがＰチヤンネルト
ランジスタＭ９のドレインに、また、そのソース
がＮチヤンネルトランジスタＭ１０のドレインに
接続されるように設置されており、そして、上記
のＰチヤンネルトランジスタＭ９と空乏形トラン
ジスタMdep１の接続ノードは、プルアツプイン
バータＩ１の出力端子として出力ドライバOD内
のＰチヤンネルプルアツプトランジスタMpu３
のゲートに連結されている。これによつて、空乏
形トランジスタMdep１は、上記プルアツプトラ
ンジスタMpu３のゲート電圧の下降時間を遅延
させることができる。一つのプルダウンCMOS
インバータＩ２は、やはり一つのＰチヤンネル増
加形トランジスタＭ１１と一つのＮチヤンネル増
加形トランジスタＭ１２を含んでいるが、両トラ
ンジスタＭ１１，Ｍ１２の間にも空乏形トランジ
スタMdep２が設置されている。このインバータ
Ｉ２においては、空乏形トランジスタMdep２と
ＮチヤンネルトランジスタＭ１２の接続ノードが
出力端子として上記の出力ドライバOD内のＮチ
ヤンネルプルダウントランジスタMpd３のゲー
トに連結されている。これにより、上記の空乏形
トランジスタMdep２は、Ｎチヤンネルプルダウ
ントランジスタMpd３のゲート電圧の上昇時間
を遅延させることができる。上記の両空乏形トラ
ンジスタMdep１，Mdep２は、低電源電圧及び
高温度下においては、少なくとも上記のインバー
タＩ１，Ｉ２内のＰ，Ｎチヤンネルのトランジス
タ電流駆動能力と同じか、それより大きな電流駆
動能力を持つアスペクト比（Aspect Ratio）を
もつて設計されている。
そして、出力ドライバODを構成するＰチヤン
ネルトランジスタMpu３とＮチヤンネルトラン
ジスタMpd３との接続ノードは、容量性負荷Ｃ
１を充放電させるようになつているとともに、メ
モリ素子の一つの入出力端子Ｉ／Ｏに連結される
ようになつている。
一般に、データ出力ドライバODがターンオン
された場合に、電源線及び接地線のノイズのピー
ク値が大きいが、本発明においては、プルダウン
トランジスタMpd３のゲート電圧の上昇時間を
遅延させて接地線のノイズを適正化することがで
きるとともに、プルアツプトランジスタMpu３
のゲート電圧の下降時間とプルダウントランジス
タMpd３のゲート電圧の上昇時間を遅延させて
電源線のノイズを適正水準に維持することができ
る。
第３図Ｂは、本発明の第２実施例を表したもの
である。
本実施例においては、第３図Ａに示されている
第１実施例とは異なり、出力ドライバODのプル
アツプトランジスタMpu４がＮチヤンネルトラ
ンジスタで構成されており、プルアツプインバー
タＩ３内に設置されている空乏形トランジスタ
Mdep３のドレインとＮチヤンネル増加形トラン
ジスタＭ１４のドレインとの接続ノードが、イン
バータＩ３の出力端子として、上記の出力ドライ
バODのプルアツプトランジスタMpu４のゲート
に連結されているが、この実施例は、プルアツプ
トランジスタＩ３の入力として、反転されたプル
アツプ信号が印加される回路に適合させて使
用することができる。
第４図は、このような空乏形トランジスタの挿
入による効果を説明するために、第１図のような
増加形トランジスタ、第２図のような抵抗、第３
図のような空乏形トランジスタを使用した場合の
電流−電圧特性図を比較して表している。増加形
トランジスタＭ１７を使用した場合には、Ids（ド
レイン−ソース電流）が、（Vds−Vt）2〔Vds：ド
レイン−ソース電圧，Vt：閾電圧〕に比較して
高いVds（＝Vcc）においては、電流が急激に増
加するので、前述したように高電源電圧の領域に
おいて大きなノイズが発生する。
また、抵抗Ｒ５を使用する場合には、Idsが電
源Vccに対して線形的に増加するため、単純に増
加形トランジスタを使用するときよりは多少のノ
イズを排除することができる。そして、空乏形ト
ランジスタMdep５を使用する場合、この素子
は、一定Vds（＝Vcc）以上において飽和状態に
到達してIdsが殆ど一定に維持される。データ出
力ドライバのターンオン速度は、このような出力
ドライバの前段のインバータを構成するMOSト
ランジスタのIdsに比例する。したがつて、たと
えば、約3.5Vの低電源電圧Ａ点において同一の
ドライバの動作速度を得ることができるように第
１図及び第３図の回路を構成した場合において
も、空乏形トランジスタを採用した本発明の出力
バツフア回路（第３図）は、たとえば、約7Vの
Ｂ点の高電源電圧における電流の抑制特性によ
り、単純に増加形トランジスタだけで構成された
既存の出力バツフア回路（第１図）に比べて、高
電源電圧下においても動作速度の変化が緩やかで
ある。前述してきたように、接地線及び電源線の
ノイズは、di／dtに比例するため、結局、空乏形
トランジスタを採用した本発明の出力バツフア回
路においては、高電源電圧Ｂ点において効果的に
ノイズが抑制されることが判る。
第５図は増加形トランジスタ、抵抗、空乏形ト
ランジスタを使用する第１図〜第３図に各々図示
されている出力バツフア回路における接地線のノ
イズを表したものであつて、その速度が一番遅い
場合である低い電源電圧及び高い温度条件下にお
いて同一の動作速度が得られるようにトランジス
タのサイズや抵抗値を決定した後、電源電圧の変
化による低温における接地線のノイズを測定した
結果を示す図面である。第５図に示すように、電
源電圧VccがＢ点の７Ｖの高電圧に維持された場
合、第１図に図示されている従来の出力バツフア
回路は、1.6Vの接地線のノイズのピークを表す
のに対して、第３図に図示されている本発明の出
力バツフア回路は、0.8Vの接地線のノイズのピ
ーク値を表して従来に比べて50％程度に低減され
たノイズの抑制効果を得ることができる。
〔発明の効果〕
以上見てきたように、本発明は、データ出力ド
ライバの前段のインバータに電源電圧と温度条件
に応じて電流駆動能力が変化する遅延手段を設け
ることにより、高い温度及び低い電源電圧におい
てスピード損失がなく、また、低い温度及び高い
電源電圧において、電源における電源線と接地線
のノイズのピーク値を減らすことができるという
効果が得られる。
【図面の簡単な説明】
第１図は従来の技術によるデータ出力バツフア
回路図、第２図は従来の技術による他の出力デー
タバツフア回路図、第３図Ａ及び第３図Ｂは本発
明により構成されている各々の他の実施例を表す
データ出力バツフア回路を表す図面、第４図は第
１図〜第３図の出力バツフア回路において各々採
用されたドライバ素子であるチヤンネル増加形ト
ランジスタ、抵抗、チヤンネル空乏形トランジス
タの電流−電圧の特性を表す図面、第５図は第１
図〜第３図に図示されている出力バツフア回路が
同一の動作速度を持つように具現された場合の電
源電圧の変化による接地線のノイズ特性を比較し
た図面である。 Ｍ１，Ｍ３，Ｍ５，Ｍ７，Ｍ９，Ｍ１１，Ｍ１
５：Ｐチヤンネルトランジスタ、Ｍ２，Ｍ４，Ｍ
６，Ｍ８，Ｍ１０，Ｍ１２，Ｍ１４，Ｍ１６，Ｍ
１７：Ｎチヤンネルトランジスタ、Mpu１，
Mpu２，Mpu３：Ｐチヤンネルプルアツプトラ
ンジスタ、Mpu４：Ｎチヤンネルプルアツプト
ランジスタ、Mpd１，Mpd２，Mpd３，Mpd
４：Ｎチヤンネルプルダウントランジスタ、Ｒ１
〜Ｒ５：アクテイブ抵抗、Mdep１〜Mdep５：
空乏形トランジスタ、Ｃ１：容量性負荷、Ｉ１〜
Ｉ４：インバータ、OD：出力ドライバ、Ｉ／
Ｏ：入出力端子。

Claims (1)

  1. 【特許請求の範囲】 １ 相互直列連結された一つのＰチヤンネルトラ
    ンジスタと一つのＮチヤンネルトランジスタを持
    つ一つのプルアツプCMOSインバータと、 相互直列連結された一つのＰチヤンネルトラン
    ジスタと一つのＮチヤンネルトランジスタを持つ
    一つのプルダウンCMOSインバータと、 相互直列連結された一つのプルアツプトランジ
    スタと一つのプルダウントランジスタを含むプツ
    シユプルトランジスタからなり、前記プルアツプ
    トランジスタのゲートは、前記プルアツプ
    CMOSインバータの出力ノードに連結され、且
    つ前記プルダウントランジスタのゲートは、前記
    プルダウンCMOSインバータの出力ノードに連
    結されており、それ自体の出力が前記プルアツプ
    CMOSインバータとプルダウンCMOSインバー
    タの入力に応答して容量性負荷を駆動するように
    なつている一つの出力ドライバとを含むデータ出
    力バツフア回路において、前記出力ドライバ内の
    プルアツプトランジスタのゲート電圧の下降時間
    又は上昇時間を遅延させる第１の遅延手段が、前
    記プルアツプインバータ内のＰチヤンネルトラン
    ジスタとＮチヤンネルトランジスタとの間に設置
    されるとともに、前記出力ドライバ内のプルダウ
    ントランジスタのゲート電圧の上昇時間を遅延さ
    せる第２の遅延手段が、前記プルダウンインバー
    タ内のＰチヤンネルトランジスタとＮチヤンネル
    トランジスタとの間に設置されており、前記第１
    及び第２の遅延手段は、低電源電圧及び高温度下
    においては、少なくとも前記インバータ内のＰ，
    Ｎチヤンネルトランジスタの電流駆動能力と同じ
    か、それより大きい電流駆動能力を持つととも
    に、高電源電圧及び低温度下においては、前記
    Ｐ，Ｎチヤンネルトランジスタの電流駆動能力よ
    り小さい電流駆動能力を持つように構成されてい
    ることを特徴とするバイト−ワイドメモリの出力
    バツフア回路。 ２ 前記第１及び第２の遅延手段は、そのゲート
    とソースとが相互連結された空乏形トランジスタ
    で構成されることを特徴とする請求項１記載のバ
    イト−ワイドメモリの出力バツフア回路。 ３ 前記出力ドライバ内のプルアツプトランジス
    タがＰチヤンネルトランジスタで構成されてお
    り、前記プルアツプインバータ内のＰチヤンネル
    トランジスタと空乏形トランジスタとの接続ノー
    ドが、前記プルアツプインバータの出力端子とし
    て前記出力ドライバ内のＰチヤンネルプルアツプ
    トランジスタのゲートに連結されることにより、
    前記空乏形トランジスタが前記Ｐチヤンネルプル
    アツプトランジスタのゲート電圧の下降時間を遅
    延させるようにしたことを特徴とする請求項２記
    載のバイト−ワイドメモリの出力バツフア回路。 ４ 前記出力ドライバ内のプルアツプトランジス
    タがＮチヤンネルトランジスタで構成されてお
    り、前記プルアツプインバータ内のＮチヤンネル
    トランジスタと空乏形トランジスタとの接続ノー
    ドが、前記プルアツプインバータの出力端子とし
    て前記出力ドライバ内のＮチヤンネルプルアツプ
    トランジスタのゲートに連結されることにより、
    前記空乏形トランジスタが前記Ｎチヤンネルプル
    アツプトランジスタのゲート電圧の上昇時間を遅
    延させるようにしたことを特徴とする請求項２記
    載のバイト−ワイドメモリの出力バツフア回路。 ５ 前記プルダウンインバータ内のＮチヤンネル
    トランジスタと空乏形トランジスタとの接続ノー
    ドが、前記プルダウンインバータの出力端子とし
    て前記出力ドライバのＮチヤンネルトランジスタ
    のゲートに連結されることにより、前記空乏形ト
    ランジスタが前記Ｎチヤンネルプルダウントラン
    ジスタのゲート電圧の上昇時間を遅延させるよう
    にしたことを特徴とする請求項２、請求項３又は
    請求項４記載のバイト−ワイドメモリの出力バツ
    フア回路。
JP1083847A 1988-07-18 1989-03-31 バイト―ワイドメモリのデータ出力バッファ回路 Granted JPH02161692A (ja)

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KR1988P8952 1988-07-18
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US (1) US4972100A (ja)
JP (1) JPH02161692A (ja)
KR (1) KR910004735B1 (ja)
DE (1) DE3910466C2 (ja)
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