JP2836128B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に関し、特にＮ型MOS電界効
果トランジスタにより高レベルを出力するデータ出力バ
ッファを有する半導体記憶装置に関する。

［従来の技術］ 従来、この種の半導体記憶装置は、データ出力バッフ
ァにＮ型エンハンスメント型MOS電界効果トランジスタ
（以下、FETと略記する）を用いて、これにより高レベ
ル（以下、Ｈと略記する）を出力する。即ち、データの
入出力を共通の端子に割り当てる半導体記憶装置におい
て、出力トランジスタとしてＰ型MOSFETを用いた場合、
入出力共通端子に電源電圧以上の電圧をかけるとＰ型MO
SFETがラッチアップ現象を起こし、素子の破壊に至るた
めＮ型MOSFETを用いる。

第２図は従来例の半導体記憶装置である。φH,φＬは
内部記憶セルから読み出されたデータにしたがって変化
するデータ信号、Q1,Q2,Q4はＮ型MOSFET、Q3はＰ型MOSF
ET、G1はインバータ、OUTはデータ出力端子、R1,R2,R3
は配線寄生抵抗、VCC0,VCC1,VCC2,VCC3は電源線におけ
る節点、N1,N2は節点、ＣLは外部負荷容量、R4はプルア
ップ抵抗、R5はプルダウン抵抗、VCCは外部電源であ
る。第４図は第２図に示した回路の要部の各信号波形を
示すものである。

次に第２図の回路の動作について第４図を参照して説
明する。

まず、データ読み出しが許可されていなければ、デー
タ信号φH,φＬはともにＨである（t1は期間）。この
時、節点N1,N2は共に低レベル（以下、Ｌと略記する）
となり、FETQ1,Q2は共にオフとなるため、データ出力端
子OUTは高インピーダンスで、抵抗R4,R5、負荷容量ＣL
により構成される外部回路により与えられる電位とな
る。次に、データ読み出しが許可されると、読みだされ
たデータがＬならば、データ信号φＬがＬとなり、デー
タ信号φＨはＨである。この時、インバータG1により節
点N2がＨとなりFETQ2がオンになるので、外部負荷容量
ＣLに蓄えられていた電荷はFETQ2を介して接地線に放電
され、データ出力端子OUTはＬとなる。また読み出され
たデータがＨならば、データ信号φＨがＬとなり、デー
タ信号φＬはＨである（t2期間）。この時、FETQ3,Q4に
より構成されたインバータにより節点N1がＨとなり、FE
TQ1がオンになるので、外部負荷容量ＣLはFETQ1を介し
て電源線から充電され、データ出力端子OUTはＨにな
る。ここで、FETQ1はＮ型のエンハンスメント型で、節
点N1は高いトランジスタ能力を持つFETQ3を介して電源
線と接続されているので電源レベルである。従って、デ
ータＨ出力の時節点N1の電位をＶ（N1）、FETQ1の入力
しきい値電圧をＶTとすると、データ出力端子OUTの電位
Ｖ（OUT）はＶ（N1）−ＶT以上にはならない。更に、上
記外部回路において、プルアップ抵抗R4、プルダウン抵
抗R5よりデータ出力端子OUTがそれぞれ外部電源，接地
線に接続されているのでFETQ1が電流を流し続けること
により、データ出力端子OUTはＨを保っている。節点VCC
3の電位をＶ（VCC3）とすると、データ出力端子OUTがＨ
を保っているときには、 Ｖ（N1）＜Ｖ（VCC3）＋ＶT ……（１） だから、FETQ1は飽和領域で動作しており、FETQ1が流す
電流Ｉはそのトランジスタ能力をβとすると、 で表される。即ち、FETQ1が流す電流は節点N1の電位に
強く依存し、（１）式の成立する限り節点VCC3の電位に
は依存しない。

また、データ出力端子にＨを出力するとき、FETQ1が
オフ状態から急に電流を流すため、電源線に寄生するイ
ンダクタンス成分によって、出力トランジスタに接続し
ている電源線のレベルが急激に降下し、このレベル変動
（以下、電源ノイズと記す）により周辺回路が誤動作す
る。そのためレイアウト上、出力トランジスタ用の電源
線と周辺回路用の電源線を分離して走行させ、その配線
抵抗と寄生容量により形成される積分回路によりノイズ
を吸収することにより、電源ノイズによる周辺回路の誤
動作を防いでいた。

［発明が解決しようとする課題］ 上述した従来の半導体記憶装置は、データ出力端子に
Ｈを出力する出力トランジスタのゲート節点が高い能力
を持つFETを介して周辺回路と共通の電源線と接続され
ているので、データ出力端子にＨが出力されていると
き、周辺回路が動作すると、その電源線のレベルが低下
し、出力トランジスタゲート節点が低下するため、出力
トランジスタの能力が低下し、Ｈ出力レベルが低下す
る。このため出力論理レベルが反転するという欠点があ
る。

［発明の従来技術に対する相違点］ 上述した従来の半導体記憶装置に対し、本発明はデー
タ信号をゲート入力とする高い能力のFETと直列にコン
トロール信号をゲート入力とするFETを接続し、これと
データ信号をゲート入力とする低い能力のFETを並列に
して、出力トランジスタのゲート節点と電源線を接続す
ることによって、データＨ出力期間中の周辺回路の動作
に伴うＨ出力の低下を抑えるという相違点を有する。

［課題を解決するための手段］ 本発明の半導体記憶装置は、出力部に設けられてドレ
インが電源線に接続された第１のＮ型MOS電界効果トラ
ンジスタと、ソースが電源線に接続されデータ信号がゲ
ートに入力される第２のＰ型MOS電界効果トランジスタ
と、ソースが接地線に接続されデータ信号がゲートに入
力される第３のＮ型MOS電界効果トランジスタとを備
え、第２のＰ型電界効果トランジスタと第３のＮ型MOS
電界効果トランジスタのドレインを第１のＮ型MOS電界
効果トランジスタのゲート入力としたデータ出力バッフ
ァを有する半導体記憶装置において、第２のＰ型MOS電
界効果トランジスタのソースと電源線との間に第４のＰ
型MOS電界効果トランジスタを介装し、データ信号に対
して遅延したコントロール信号を当該第４のＰ型MOS電
界効果トランジスタのゲート入力とする一方、ゲートが
データ信号にソースが電源線にドレインが第１のＰ型MO
S電界効果トランジスタのゲートにそれぞれ接続されて
第２および第４のＰ型MOS電界効果トランジスタより能
力が低い第５のＰ型MOS電界効果トランジスタを設けた
ことを特徴とする。

［実施例］ 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例である。尚、以下前述した
第２図の従来の半導体記憶装置と同一の部分には同一の
符号を付して説明する。Q5,Q6はＰ型MOSFETである。FET
Q6のトランジスタ能力はFETQ3のそれとほぼ同等でFETQ5
のトランジスタ能力はFETQ3,Q6のそれと比較し低いもの
とする。即ち、FETQ5のオン抵抗は、直列に接続されたF
ETQ3,Q6のオン抵抗と比較して大きいものとする。φはQ
6のコントロール信号でデータ信号φＨがＨの時コント
ロール信号φはＬで、データ信号φＨがＬになってから
一定時間後にコントロール信号φがＨになるものとす
る。

第３図は第１図に示した回路の要部の各信号波形を示
すものである。第１図の回路の動作について第３図を参
照して説明する。

まず、データの読み出しが許可されてない時、データ
信号φＨがＨであるため、前述のようにコントロール信
号φはＬである（t1期間）。この時FETQ6はオンしてい
るが、FETQ3,Q5がオフで、Q4がオンしているので、節点
N1はＬで、データ出力端子OUTが高インピーダンスであ
る。ここで読み出しが許可され、Ｈデータが読み出され
るとデータ信号φＨがＬとなり、Q3がオン、Q4がオフと
なるため高いトランジスタ能力を持ち、低抵抗のFETQ3,
Q6の直列回路によって節点N1は急速に充電されＨなり、
FETQ1によりデータ出力端子OUTに出力される（t2期
間）。この時FETQ5も同時にオンするが、FETQ5の能力は
低く高抵抗のため、節点N1の充電には余り寄与しない。

データ信号φＨがＬになってから一定時間後にφがＨ
になると、FETQ6がオフするため、Ｈの節点N1は高いオ
ン抵抗のFETQ5のみを介して電源線VCC2とつながってい
る（t4期間）。

この期間に周辺回路が動作し、節点VCC1が変動すると
節点VCC2も変動するが、FETQ5の高いオン抵抗とFETQ1の
ゲート容量により時定数の大きい積分回路を形成してい
るため、節点VCC1の急激な変動は吸収されない。FETQ1
のゲート節点N1の変動は抑えられる。更に、FETQ1のド
レインである節点VCC3は寄生抵抗R1,R3を介して節点VCC
1に接続されているため、周辺回路の動作による節点VCC
3の変動は抑えられ、しかもQ1の電流能力はVCC3には依
存しない。従ってFETQ1の能力は節点VCC1の変動にも係
わらずほとんど低下しないため、出力端子OUTにおける
Ｈ出力レベルの低下を大幅に軽減することができる。

第５図は前記コントロール信号φを発生する回路の例
である。DLは信号遅延素子、G2はノアゲートである。本
回路により、データ信号φＨに基づいて第３図に示すよ
うにコントロール信号φを発生することができる。

［発明の効果］ 以上説明したように本発明は、Ｈを出力した一定時間
後に高い能力のトランジスタを遮断し、低い能力のトラ
ンジスタでのみデータ出力端子にＨを出力するトランジ
スタのゲート節点をＨに保つことにより、周辺回路によ
る急激な電源変動ノイズによるＨ出力レベルの低下を大
幅に軽減できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は従来
例を示す回路図、第３図は第１図に示す回路の要部の信
号波形図、第４図は第２図に示す回路の要部の信号波形
図、第５図は本発明の一実施例におけるコントロール信
号を発生する回路の回路図である。 φH,φＬ……内部記憶セルから読み出されたデータに従
って変化するデータ信号、 φ……コントロール信号、 Q1,Q2,Q4……Ｎ型MOSFET、 Q3,Q5,Q6……Ｐ型MOSFET、 G1……インバータ、 G2……ノアゲート、 DL……信号遅延素子、 OUT……データ出力端子、 R1,R2,R3……配線寄生抵抗、 VCC0,VCC1,VCC2,VCC3……電線源における節点、 N1,N2……節点、 ＣL……外部負荷容量、 R4……プルアップ抵抗、 R5……プルダウン抵抗、 VCC……外部電源。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】出力部に設けられてドレインが電源線に接
   続された第１のＮ型MOS電界効果トランジスタと、ソー
   スが電源線に接続されデータ信号がゲートに入力される
   第２のＰ型MOS電界効果トランジスタと、ソースが接地
   線に接続されデータ信号がゲートに入力される第３のＮ
   型MOS電界効果トランジスタとを備え、第２のＰ型電界
   効果トランジスタと第３のＮ型MOS電界効果トランジス
   タのドレインを第１のＮ型MOS電界効果トランジスタの
   ゲート入力としたデータ出力バッファを有する半導体記
   憶装置において、第２のＰ型MOS電界効果トランジスタ
   のソースと電源線との間に第４のＰ型MOS電界効果トラ
   ンジスタを介装し、データ信号に対して遅延したコント
   ロール信号を当該第４のＰ型MOS電界効果トランジスタ
   のゲート入力とする一方、ゲートがデータ信号にソース
   が電源線にドレインが第１のＰ型MOS電界効果トランジ
   スタのゲートにそれぞれ接続されて第２および第４のＰ
   型MOS電界効果トランジスタより能力が低い第５のＰ型M
   OS電界効果トランジスタを設けたことを特徴とする半導
   体記憶装置。