JP3107545B2 - 低電力ｃｍｏｓ回路 - Google Patents
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- 238000010586 diagram Methods 0.000 description 10
- 108091006146 Channels Proteins 0.000 description 3
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- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 241000282376 Panthera tigris Species 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
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Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳ回路に関
し、特に低電力で動作するとともに、待機時の消費電力
を減少させるのに適した低電力ＣＭＯＳ回路に関する。
し、特に低電力で動作するとともに、待機時の消費電力
を減少させるのに適した低電力ＣＭＯＳ回路に関する。
【０００２】
【従来の技術】一般に、素子のサイズは、速度の改善の
ためにスケールダウンされている。最近、バッテリーで
動作するポータブルシステムでは低電力及び高性能を同
時に必要とする。放熱の観点から見ると、性能重視型で
あるメインフレームでも低電力設計はますます重要視さ
れている。
ためにスケールダウンされている。最近、バッテリーで
動作するポータブルシステムでは低電力及び高性能を同
時に必要とする。放熱の観点から見ると、性能重視型で
あるメインフレームでも低電力設計はますます重要視さ
れている。
【０００３】インバーターのゲート遅延（τpd）は次の
式（１）で表現できる。
式（１）で表現できる。
【０００４】
【数１】 ここで、ＣLはロードキャパシタンス、Ｖddは供給電
圧、ＩonはＭＯＳＦＥＴの飽和電流である。
圧、ＩonはＭＯＳＦＥＴの飽和電流である。
【０００５】そして、システム電力Ｐは次のように表さ
れる。 Ｐ＝ａ・ｆ・ＣL・Ｖ2 dd＋Ｉoff・Ｖdd＋ＩSC・ｆ・Ｖdd ・・・（２） ここで、ａ・ｆ・ＣL・Ｖ2 ddは動作電力であり、ａは動
作係数(activity factor)、ｆはクロック周波数であ
る。そして、Ｉoff・Ｖddは待機電力であり、Ｉof fによ
って消費される電力である。最後に、ＩSC・ｆ・Ｖddは
ショート回路の電流による電力であり、その電流はイン
バーターゲートにおいてＰＭＯＳ及びＮＭＯＳが同時に
オンされて流れる電流である。一般的に、電流ＩSCによ
って消費される電力はＶddが低電圧の時には無視可能で
ある。
れる。 Ｐ＝ａ・ｆ・ＣL・Ｖ2 dd＋Ｉoff・Ｖdd＋ＩSC・ｆ・Ｖdd ・・・（２） ここで、ａ・ｆ・ＣL・Ｖ2 ddは動作電力であり、ａは動
作係数(activity factor)、ｆはクロック周波数であ
る。そして、Ｉoff・Ｖddは待機電力であり、Ｉof fによ
って消費される電力である。最後に、ＩSC・ｆ・Ｖddは
ショート回路の電流による電力であり、その電流はイン
バーターゲートにおいてＰＭＯＳ及びＮＭＯＳが同時に
オンされて流れる電流である。一般的に、電流ＩSCによ
って消費される電力はＶddが低電圧の時には無視可能で
ある。
【０００６】上記式（２）から分かるように、電力を低
減させるための最も効率的な方法は供給電圧Ｖddを減少
させることである。しかしながら、電力を低減させるた
めに供給電圧を低下させると、速度が低下する。この速
度の低下を補償するべくしきい電圧も低くする必要があ
る。これは、サブスレッショルド漏れ電流の増加による
待機電力の増加をもたらすようになる。この待機電力を
減少させるための方法には素子製造技術及び回路技術を
改善する方法がある。この時に使用される回路には、サ
ブスレッショルド電流低減回路、ＭＴＣＭＯＳ(MultiTh
reshold CMOS)回路、ウェルバイアシング回路などがあ
る。
減させるための最も効率的な方法は供給電圧Ｖddを減少
させることである。しかしながら、電力を低減させるた
めに供給電圧を低下させると、速度が低下する。この速
度の低下を補償するべくしきい電圧も低くする必要があ
る。これは、サブスレッショルド漏れ電流の増加による
待機電力の増加をもたらすようになる。この待機電力を
減少させるための方法には素子製造技術及び回路技術を
改善する方法がある。この時に使用される回路には、サ
ブスレッショルド電流低減回路、ＭＴＣＭＯＳ(MultiTh
reshold CMOS)回路、ウェルバイアシング回路などがあ
る。
【０００７】以下、添付図面に基づき従来のＣＭＯＳ回
路を説明する。まず、従来のＭＴＣＭＯＳ回路は、図１
に示すように、高いしきい電圧を有するトランジスタと
低いしきい電圧を有するトランジスタとに分けて構成さ
れる。ここで、高いしきい電圧を有するトランジスタと
は、そのしきい電圧の絶対値が０．５Ｖ以上であるもの
を意味し、低いしきい電圧を有するトランジスタとは、
そのしきい電圧の最大値が０．４Ｖ以下であるものを意
味する。または、しきい電圧の差が０．１Ｖ以上である
とき、高いしきい電圧と低いしきい電圧とに分けて示す
ことができる。
路を説明する。まず、従来のＭＴＣＭＯＳ回路は、図１
に示すように、高いしきい電圧を有するトランジスタと
低いしきい電圧を有するトランジスタとに分けて構成さ
れる。ここで、高いしきい電圧を有するトランジスタと
は、そのしきい電圧の絶対値が０．５Ｖ以上であるもの
を意味し、低いしきい電圧を有するトランジスタとは、
そのしきい電圧の最大値が０．４Ｖ以下であるものを意
味する。または、しきい電圧の差が０．１Ｖ以上である
とき、高いしきい電圧と低いしきい電圧とに分けて示す
ことができる。
【０００８】まず、高いしきい電圧を有するトランジス
タには第１ＰＭＯＳトランジスタＰＭ１と第１ＮＭＯＳ
トランジスタＮＭ１とがある。ここで、第１ＰＭＯＳト
ランジスタＰＭ１の一端には供給電圧ＶＤＤが接続さ
れ、他端には仮想供給電圧ラインＶＤＤＶが接続され、
ゲート端子には待機信号Ｓ１が入力される。第１ＮＭＯ
ＳトランジスタＮＭ１の一端には接地電圧が接続され、
他端には仮想接地電圧ラインＧＮＤＶが接続され、ゲー
ト端子には逆待機信号Ｓ２が入力される。そして、仮想
供給電圧ラインＶＤＤＶと仮想接地電圧ラインＧＮＤＶ
との間には低いしきい電圧のトランジスタが形成されて
いる。ここで、低いしきい電圧を有するトランジスタ
は、仮想供給電圧ラインＶＤＤＶに一端が共通に接続さ
れるとともに、互いに異なる信号Ｓ４、Ｓ５を受け取っ
て動作するように並列接続されている第２及び第３ＰＭ
ＯＳトランジスタＰＭ２、ＰＭ３と、前記第２及び第３
ＰＭＯＳトランジスタＰＭ２、ＰＭ３の共通の他端と仮
想接地電圧ラインＧＮＤＶとの間に直列接続されて互い
に異なる信号Ｓ４、Ｓ５を受け取って動作する第２及び
第３ＮＭＯＳトランジスタＮＭ２、ＮＭ３とから構成さ
れる。
タには第１ＰＭＯＳトランジスタＰＭ１と第１ＮＭＯＳ
トランジスタＮＭ１とがある。ここで、第１ＰＭＯＳト
ランジスタＰＭ１の一端には供給電圧ＶＤＤが接続さ
れ、他端には仮想供給電圧ラインＶＤＤＶが接続され、
ゲート端子には待機信号Ｓ１が入力される。第１ＮＭＯ
ＳトランジスタＮＭ１の一端には接地電圧が接続され、
他端には仮想接地電圧ラインＧＮＤＶが接続され、ゲー
ト端子には逆待機信号Ｓ２が入力される。そして、仮想
供給電圧ラインＶＤＤＶと仮想接地電圧ラインＧＮＤＶ
との間には低いしきい電圧のトランジスタが形成されて
いる。ここで、低いしきい電圧を有するトランジスタ
は、仮想供給電圧ラインＶＤＤＶに一端が共通に接続さ
れるとともに、互いに異なる信号Ｓ４、Ｓ５を受け取っ
て動作するように並列接続されている第２及び第３ＰＭ
ＯＳトランジスタＰＭ２、ＰＭ３と、前記第２及び第３
ＰＭＯＳトランジスタＰＭ２、ＰＭ３の共通の他端と仮
想接地電圧ラインＧＮＤＶとの間に直列接続されて互い
に異なる信号Ｓ４、Ｓ５を受け取って動作する第２及び
第３ＮＭＯＳトランジスタＮＭ２、ＮＭ３とから構成さ
れる。
【０００９】このようなＭＴＣＭＯＳ回路の動作モード
では、待機信号Ｓ１として「ロー」を、逆待機信号Ｓ２
として「ハイ」を印加する。これにより、第１ＰＭＯＳ
トランジスタＰＭ１と第１ＮＭＯＳトランジスタＮＭ１
はオンされ、仮想供給電圧ラインＶＤＤＶと仮想接地電
圧ラインＶＤＤＶは実際の電力ラインとして作動するた
め、回路の抵抗は減少する。これに対して、待機モード
では、待機信号Ｓ１として「ハイ」を、逆待機信号Ｓ２
として「ロー」を印加すると、高いしきい電圧を有する
第１ＰＭＯＳトランジスタＰＭ１と第１ＮＭＯＳトラン
ジスタＮＭ１とがオフされる。これにより、仮想供給電
圧ラインＶＤＤＶ及び仮想接地電圧ラインＧＮＤＶがフ
ローティングされてそれぞれ供給電圧、接地電圧として
用いられて駆動されるため、漏れ電流が流れないように
なる。そして、上記のＭＴＣＭＯＳ回路の動作時の速度
及び待機モードでの電力の消費は、高いしきい電圧を有
する第１ＰＭＯＳトランジスタＰＭ１及び第１ＮＭＯＳ
トランジスタＮＭ１のチャネル幅及び駆動能力に応じて
変わる。
では、待機信号Ｓ１として「ロー」を、逆待機信号Ｓ２
として「ハイ」を印加する。これにより、第１ＰＭＯＳ
トランジスタＰＭ１と第１ＮＭＯＳトランジスタＮＭ１
はオンされ、仮想供給電圧ラインＶＤＤＶと仮想接地電
圧ラインＶＤＤＶは実際の電力ラインとして作動するた
め、回路の抵抗は減少する。これに対して、待機モード
では、待機信号Ｓ１として「ハイ」を、逆待機信号Ｓ２
として「ロー」を印加すると、高いしきい電圧を有する
第１ＰＭＯＳトランジスタＰＭ１と第１ＮＭＯＳトラン
ジスタＮＭ１とがオフされる。これにより、仮想供給電
圧ラインＶＤＤＶ及び仮想接地電圧ラインＧＮＤＶがフ
ローティングされてそれぞれ供給電圧、接地電圧として
用いられて駆動されるため、漏れ電流が流れないように
なる。そして、上記のＭＴＣＭＯＳ回路の動作時の速度
及び待機モードでの電力の消費は、高いしきい電圧を有
する第１ＰＭＯＳトランジスタＰＭ１及び第１ＮＭＯＳ
トランジスタＮＭ１のチャネル幅及び駆動能力に応じて
変わる。
【００１０】次に、ウェルバイアシング(well biasing)
回路は、図２に示すように、低いしきい電圧を有するト
ランジスタのみから構成される。すなわち、供給電圧Ｖ
ＤＤと接地電圧ＶＳＳとの間に、同じ信号Ｓ３を受け取
って動作するように第４ＰＭＯＳトランジスタＰＭ４と
第４ＮＭＯＳトランジスタＮＭ４とが直列接続されてい
る。更に、待機モード時に、第４ＰＭＯＳトランジスタ
ＰＭ４及び第４ＮＭＯＳトランジスタＮＭ４の各ウェル
にバックバイアス電圧Ｖｂｓが印加されるように構成さ
れている。
回路は、図２に示すように、低いしきい電圧を有するト
ランジスタのみから構成される。すなわち、供給電圧Ｖ
ＤＤと接地電圧ＶＳＳとの間に、同じ信号Ｓ３を受け取
って動作するように第４ＰＭＯＳトランジスタＰＭ４と
第４ＮＭＯＳトランジスタＮＭ４とが直列接続されてい
る。更に、待機モード時に、第４ＰＭＯＳトランジスタ
ＰＭ４及び第４ＮＭＯＳトランジスタＮＭ４の各ウェル
にバックバイアス電圧Ｖｂｓが印加されるように構成さ
れている。
【００１１】上記のように構成されたウェルバイアシン
グ回路は、待機モード時にウェルにバックバイアス電圧
Ｖｂｓを印加してしきい電圧を上昇させて待機電力を減
少させる。
グ回路は、待機モード時にウェルにバックバイアス電圧
Ｖｂｓを印加してしきい電圧を上昇させて待機電力を減
少させる。
【００１２】
【発明が解決しようとする課題】上記のような従来の低
電力ＣＭＯＳ回路には次のような問題点があった。 （１）ＭＴＣＭＯＳ回路では、高いしきい電圧を有する
第１ＰＭＯＳトランジスタＰＭ１及び第２ＰＭＯＳトラ
ンジスタＰＭ２のために動作ルートが複雑となり、チッ
プの面積が増加し、また待機モード時にデータを保存す
ることができない。
電力ＣＭＯＳ回路には次のような問題点があった。 （１）ＭＴＣＭＯＳ回路では、高いしきい電圧を有する
第１ＰＭＯＳトランジスタＰＭ１及び第２ＰＭＯＳトラ
ンジスタＰＭ２のために動作ルートが複雑となり、チッ
プの面積が増加し、また待機モード時にデータを保存す
ることができない。
【００１３】（２）ウェルバイアシング回路では、ショ
ートチャネル素子において、バックバイアス電圧Ｖｂｓ
が印加される時にしきい電圧の増加率を示す係数である
ガンマファクタが小さくなるため、第４ＮＭＯＳトラン
ジスタＰＭ４の場合には−２Ｖのバックバイアス電圧Ｖ
ｂｓが印加されてもしきい電圧が０．１Ｖしか増加しな
い。このため、待機モード時に電力の消費を減少させる
のには限界があった。
ートチャネル素子において、バックバイアス電圧Ｖｂｓ
が印加される時にしきい電圧の増加率を示す係数である
ガンマファクタが小さくなるため、第４ＮＭＯＳトラン
ジスタＰＭ４の場合には−２Ｖのバックバイアス電圧Ｖ
ｂｓが印加されてもしきい電圧が０．１Ｖしか増加しな
い。このため、待機モード時に電力の消費を減少させる
のには限界があった。
【００１４】本発明は上記の問題を解決するためになさ
れたものであり、その目的は、待機モード時に電力の消
費を最小化することのできる低電力ＣＭＯＳ回路を提供
することにある。
れたものであり、その目的は、待機モード時に電力の消
費を最小化することのできる低電力ＣＭＯＳ回路を提供
することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
の本発明の請求項１に記載のＣＭＯＳ回路は、待機モー
ド時に、バックバイアス電圧を印加する際、高電位電源
に接続されるＰＭＯＳトランジスタ及び低電位電源に接
続されるＮＭＯＳトランジスタは大きなガンマファクタ
を有し、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトラ
ンジスタとの間に接続されたＭＯＳトランジスタは小さ
なガンマファクタを有するように構成されることを特徴
とする。
の本発明の請求項１に記載のＣＭＯＳ回路は、待機モー
ド時に、バックバイアス電圧を印加する際、高電位電源
に接続されるＰＭＯＳトランジスタ及び低電位電源に接
続されるＮＭＯＳトランジスタは大きなガンマファクタ
を有し、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトラ
ンジスタとの間に接続されたＭＯＳトランジスタは小さ
なガンマファクタを有するように構成されることを特徴
とする。
【００１６】請求項２に記載の発明は、前記ＣＭＯＳ回
路は、ＮＡＮＤ回路、ＮＯＲ回路、及びＭＴＣＭＯＳ回
路の何れかの回路として動作することを特徴とする。
路は、ＮＡＮＤ回路、ＮＯＲ回路、及びＭＴＣＭＯＳ回
路の何れかの回路として動作することを特徴とする。
【００１７】請求項３に記載の発明は、ＮＡＮＤ回路、
及びＮＯＲ回路の何れかの回路はしきい電圧の低いトラ
ンジスタのみを用いて構成されることを特徴とする。
及びＮＯＲ回路の何れかの回路はしきい電圧の低いトラ
ンジスタのみを用いて構成されることを特徴とする。
【００１８】
【００１９】
【００２０】
【００２１】請求項４に記載の発明は、ＭＴＣＭＯＳ回
路において、待機モード時にバックバイアス電圧を印加
する際、高電位電源に接続されたＰＭＯＳトランジスタ
及び低電位電源に接続されたＮＭＯＳトランジスタは高
いしきい電圧及び大きなガンマファクタを有し、前記Ｐ
ＭＯＳトランジスタと前記ＮＭＯＳトランジスタとの間
のＭＯＳトランジスタは低いしきい電圧を有するように
構成されることを特徴とする。
路において、待機モード時にバックバイアス電圧を印加
する際、高電位電源に接続されたＰＭＯＳトランジスタ
及び低電位電源に接続されたＮＭＯＳトランジスタは高
いしきい電圧及び大きなガンマファクタを有し、前記Ｐ
ＭＯＳトランジスタと前記ＮＭＯＳトランジスタとの間
のＭＯＳトランジスタは低いしきい電圧を有するように
構成されることを特徴とする。
【００２２】
【発明の実施の形態】以下、添付図面を参照して本発明
の低電力ＣＭＯＳ回路を説明する。本発明のＣＭＯＳ回
路は、バックバイアス電圧Ｖｂｓが印加されない場合に
はしきい電圧が同じであり、バックバイアス電圧Ｖｂｓ
が印加される場合にはしきい電圧が互いに異なるように
するべくガンマファクタ（γ）の異なるトランジスタを
用いて構成されている。
の低電力ＣＭＯＳ回路を説明する。本発明のＣＭＯＳ回
路は、バックバイアス電圧Ｖｂｓが印加されない場合に
はしきい電圧が同じであり、バックバイアス電圧Ｖｂｓ
が印加される場合にはしきい電圧が互いに異なるように
するべくガンマファクタ（γ）の異なるトランジスタを
用いて構成されている。
【００２３】ここで、ガンマファクタ（γ）とは、基板
に印加されるバックバイアス電圧Ｖｂｓに基づいてしき
い電圧Ｖｔｈが変化する程度を示し、これについて説明
すれば以下の通りである。
に印加されるバックバイアス電圧Ｖｂｓに基づいてしき
い電圧Ｖｔｈが変化する程度を示し、これについて説明
すれば以下の通りである。
【００２４】まず、長チャネルを有するトランジスタの
しきい電圧は以下のように表される。
しきい電圧は以下のように表される。
【００２５】
【数２】 ここで、Ｖｆｂはフラットバンド電圧(flat band volta
ge)、φｆはフェルミポテンシャル、εＳは半導体誘電
率、Ｃｏｘはゲートキャパシタンス、Ｎａはドープ濃
度、ｑは電子の電荷、Ｖｂｓはバックバイアス電圧であ
る。この場合、ガンマファクタ（γ）は、その値が０．
５以上の時に高いとし、その値が０．３の時に低いとす
る。
ge)、φｆはフェルミポテンシャル、εＳは半導体誘電
率、Ｃｏｘはゲートキャパシタンス、Ｎａはドープ濃
度、ｑは電子の電荷、Ｖｂｓはバックバイアス電圧であ
る。この場合、ガンマファクタ（γ）は、その値が０．
５以上の時に高いとし、その値が０．３の時に低いとす
る。
【００２６】かかる本発明の概念を種々の回路に適用し
た場合について添付図面に基づいて説明する。図３は本
発明を適用したＣＭＯＳインバーター回路の構成図であ
り、図４は本発明を適用したＮＡＮＤ回路の構成図であ
り、図５は本発明を適用したＮＯＲ回路の構成図であ
り、図６は本発明を適用したＭＴＣＭＯＳ回路の構成図
である。
た場合について添付図面に基づいて説明する。図３は本
発明を適用したＣＭＯＳインバーター回路の構成図であ
り、図４は本発明を適用したＮＡＮＤ回路の構成図であ
り、図５は本発明を適用したＮＯＲ回路の構成図であ
り、図６は本発明を適用したＭＴＣＭＯＳ回路の構成図
である。
【００２７】まず、図３に示すように、ＣＭＯＳインバ
ーター回路において、供給電圧ＶＤＤと接地電圧ＶＳＳ
との間には第１ＰＭＯＳトランジスタＰＭ１と第１ＮＭ
ＯＳトランジスタＮＭ１とが直列接続されている。ここ
で、第１ＰＭＯＳトランジスタＰＭ１、及び第１ＮＭＯ
ＳトランジスタＮＭ１は、それらの各ウェルにバックバ
イアス電圧Ｖｂｓが印加されるとき、低いしきい電圧及
び高いガンマファクタ（γ）を有するように構成されて
いる。
ーター回路において、供給電圧ＶＤＤと接地電圧ＶＳＳ
との間には第１ＰＭＯＳトランジスタＰＭ１と第１ＮＭ
ＯＳトランジスタＮＭ１とが直列接続されている。ここ
で、第１ＰＭＯＳトランジスタＰＭ１、及び第１ＮＭＯ
ＳトランジスタＮＭ１は、それらの各ウェルにバックバ
イアス電圧Ｖｂｓが印加されるとき、低いしきい電圧及
び高いガンマファクタ（γ）を有するように構成されて
いる。
【００２８】次に、ＮＡＮＤ回路は、図４に示すよう
に、供給電圧ＶＤＤと接地電圧ＶＳＳとの間に第２及び
第３ＰＭＯＳトランジスタＰＭ２、ＰＭ３、第２及び第
３ＮＭＯＳトランジスタＮＭ２、ＮＭ３が接続されてい
る。ここで、第２及び第３ＰＭＯＳトランジスタＰＭ
２，ＰＭ３の一端は供給電圧ＶＤＤ端子に共通に接続さ
れており、他端は第２ＮＭＯＳトランジスタＮＭ２に共
通に接続されている。そして、第２ＮＭＯＳトランジス
タＮＭ２は、一端が接地電圧ＶＳＳ端子に接続された第
３ＮＭＯＳトランジスタＮＭ３に直列接続されている。
第２ＰＭＯＳトランジスタＰＭ２と第２ＮＭＯＳトラン
ジスタＮＭ２は同じ入力信号Ｓ２を受け取って動作し、
第３ＰＭＯＳトランジスタＰＭ３と第３ＮＭＯＳトラン
ジスタＮＭ３は同じ入力信号Ｓ３を受け取って動作す
る。
に、供給電圧ＶＤＤと接地電圧ＶＳＳとの間に第２及び
第３ＰＭＯＳトランジスタＰＭ２、ＰＭ３、第２及び第
３ＮＭＯＳトランジスタＮＭ２、ＮＭ３が接続されてい
る。ここで、第２及び第３ＰＭＯＳトランジスタＰＭ
２，ＰＭ３の一端は供給電圧ＶＤＤ端子に共通に接続さ
れており、他端は第２ＮＭＯＳトランジスタＮＭ２に共
通に接続されている。そして、第２ＮＭＯＳトランジス
タＮＭ２は、一端が接地電圧ＶＳＳ端子に接続された第
３ＮＭＯＳトランジスタＮＭ３に直列接続されている。
第２ＰＭＯＳトランジスタＰＭ２と第２ＮＭＯＳトラン
ジスタＮＭ２は同じ入力信号Ｓ２を受け取って動作し、
第３ＰＭＯＳトランジスタＰＭ３と第３ＮＭＯＳトラン
ジスタＮＭ３は同じ入力信号Ｓ３を受け取って動作す
る。
【００２９】上記のように構成されるＮＡＮＤ回路にお
いては、待機モード時にウェルにバックバイアス電圧Ｖ
ｂｓが印加される際、全てのトランジスタＰＭ２，ＰＭ
３，ＮＭ２，ＮＭ３は低いしきい電圧を有するようにな
る。供給電圧ＶＤＤ端子に接続された第２及び第３ＰＭ
ＯＳトランジスタＰＭ２、ＰＭ３と、接地電圧ＶＳＳ端
子に接続された第３ＮＭＯＳトランジスタＮＭ３とは、
高いガンマファクタ(γ）を有するように構成されてい
る。第２ＮＭＯＳトランジスタＮＭ２は低いガンマファ
クタ（γ）を有するように構成されている。
いては、待機モード時にウェルにバックバイアス電圧Ｖ
ｂｓが印加される際、全てのトランジスタＰＭ２，ＰＭ
３，ＮＭ２，ＮＭ３は低いしきい電圧を有するようにな
る。供給電圧ＶＤＤ端子に接続された第２及び第３ＰＭ
ＯＳトランジスタＰＭ２、ＰＭ３と、接地電圧ＶＳＳ端
子に接続された第３ＮＭＯＳトランジスタＮＭ３とは、
高いガンマファクタ(γ）を有するように構成されてい
る。第２ＮＭＯＳトランジスタＮＭ２は低いガンマファ
クタ（γ）を有するように構成されている。
【００３０】ＮＯＲ回路は、図５に示すように、供給電
圧ＶＤＤ端子と接地電圧ＶＳＳ端子との間に第４及び第
５ＰＭＯＳトランジスタＰＭ４、ＰＭ５と、第４及び第
５ＮＭＯＳトランジスタＮＭ４、ＮＭ５とが接続されて
いる。ここで、一端が供給電圧ＶＤＤ端子に接続されて
いる第４ＰＭＯＳトランジスタＰＭ４は第５ＰＭＯＳト
ランジスタＰＭ５の一端と直列接続されており、第４及
び第５ＮＭＯＳトランジスタＮＭ４，ＮＭ５は第５ＰＭ
ＯＳトランジスタＰＭ５の他端と接地電圧ＶＳＳ端子と
の間に並列接続されている。第４ＰＭＯＳトランジスタ
ＰＭ４と第４ＮＭＯＳトランジスタＮＭ４とが同じ入力
信号Ｓ４を受け取って動作し、第５ＰＭＯＳトランジス
タＰＭ５と第５ＮＭＯＳトランジスタＮＭ５とが同じ入
力信号Ｓ５を受け取って動作する。
圧ＶＤＤ端子と接地電圧ＶＳＳ端子との間に第４及び第
５ＰＭＯＳトランジスタＰＭ４、ＰＭ５と、第４及び第
５ＮＭＯＳトランジスタＮＭ４、ＮＭ５とが接続されて
いる。ここで、一端が供給電圧ＶＤＤ端子に接続されて
いる第４ＰＭＯＳトランジスタＰＭ４は第５ＰＭＯＳト
ランジスタＰＭ５の一端と直列接続されており、第４及
び第５ＮＭＯＳトランジスタＮＭ４，ＮＭ５は第５ＰＭ
ＯＳトランジスタＰＭ５の他端と接地電圧ＶＳＳ端子と
の間に並列接続されている。第４ＰＭＯＳトランジスタ
ＰＭ４と第４ＮＭＯＳトランジスタＮＭ４とが同じ入力
信号Ｓ４を受け取って動作し、第５ＰＭＯＳトランジス
タＰＭ５と第５ＮＭＯＳトランジスタＮＭ５とが同じ入
力信号Ｓ５を受け取って動作する。
【００３１】このように構成されるＮＯＲ回路の全ての
トランジスタＰＭ４，ＰＭ５，ＮＭ４，ＮＭ５は、それ
らのしきい電圧が低く構成されている。また、供給電圧
に接続された第４ＰＭＯＳトランジスタＰＭ４と、接地
電圧ＶＳＳ端子に接続された第４及び第５ＮＭＯＳトラ
ンジスタＮＭ４，ＮＭ５とは低いしきい電圧及び高いガ
ンマファクタ（γ）を有するように構成されている。第
５ＰＭＯＳトランジスタＰＭ５は低いガンマファクタ
（γ）を有するように構成されている。
トランジスタＰＭ４，ＰＭ５，ＮＭ４，ＮＭ５は、それ
らのしきい電圧が低く構成されている。また、供給電圧
に接続された第４ＰＭＯＳトランジスタＰＭ４と、接地
電圧ＶＳＳ端子に接続された第４及び第５ＮＭＯＳトラ
ンジスタＮＭ４，ＮＭ５とは低いしきい電圧及び高いガ
ンマファクタ（γ）を有するように構成されている。第
５ＰＭＯＳトランジスタＰＭ５は低いガンマファクタ
（γ）を有するように構成されている。
【００３２】次に、ＭＴＣＭＯＳ回路に本発明を適用す
ると、図６に示すように、高いしきい電圧を有するトラ
ンジスタと低いしきい電圧を有するトランジスタとに分
けて構成される。この場合、高いしきい電圧を有するト
ランジスタには第６ＰＭＯＳトランジスタＰＭ６と第６
ＮＭＯＳトランジスタＮＭ６とがある。ここで、第６Ｐ
ＭＯＳトランジスタＰＭ６の一端には供給電圧ＶＤＤ端
子が接続され、他端には仮想供給電圧ラインＶＤＤＶが
接続され、ゲート端子には待機信号Ｓ６が入力される。
そして、第６ＮＭＯＳトランジスタＮＭ６の一端には接
地電圧ＶＳＳ端子が接続され、他端には仮想接地電圧ラ
インＧＮＤＶが接続され、ゲート端子には逆待機信号Ｓ
７が入力される。そして、仮想供給電圧ラインＶＤＤＶ
と仮想接地電圧ラインＧＮＤＶとの間には低いしきい電
圧のトランジスタＰＭ７，ＰＭ８，ＮＭ７，ＮＭ８が形
成されている。ここで、低いしきい電圧を有するトラン
ジスタは、仮想供給電圧ラインに一端が共通に接続され
るとともに、互いに異なる信号を受け取って動作するよ
うに並列接続されている第７及び第８ＰＭＯＳトランジ
スタＰＭ７、ＰＭ８と、前記第７及び第８ＰＭＯＳトラ
ンジスタＰＭ７、ＰＭ８の共通他端と仮想接地電圧ライ
ンＧＮＤＶとの間に直列接続されて互いに異なる信号Ｓ
８、Ｓ９を受け取って動作する第７及び第８ＮＭＯＳト
ランジスタＮＭ７、ＮＭ８とから構成される。
ると、図６に示すように、高いしきい電圧を有するトラ
ンジスタと低いしきい電圧を有するトランジスタとに分
けて構成される。この場合、高いしきい電圧を有するト
ランジスタには第６ＰＭＯＳトランジスタＰＭ６と第６
ＮＭＯＳトランジスタＮＭ６とがある。ここで、第６Ｐ
ＭＯＳトランジスタＰＭ６の一端には供給電圧ＶＤＤ端
子が接続され、他端には仮想供給電圧ラインＶＤＤＶが
接続され、ゲート端子には待機信号Ｓ６が入力される。
そして、第６ＮＭＯＳトランジスタＮＭ６の一端には接
地電圧ＶＳＳ端子が接続され、他端には仮想接地電圧ラ
インＧＮＤＶが接続され、ゲート端子には逆待機信号Ｓ
７が入力される。そして、仮想供給電圧ラインＶＤＤＶ
と仮想接地電圧ラインＧＮＤＶとの間には低いしきい電
圧のトランジスタＰＭ７，ＰＭ８，ＮＭ７，ＮＭ８が形
成されている。ここで、低いしきい電圧を有するトラン
ジスタは、仮想供給電圧ラインに一端が共通に接続され
るとともに、互いに異なる信号を受け取って動作するよ
うに並列接続されている第７及び第８ＰＭＯＳトランジ
スタＰＭ７、ＰＭ８と、前記第７及び第８ＰＭＯＳトラ
ンジスタＰＭ７、ＰＭ８の共通他端と仮想接地電圧ライ
ンＧＮＤＶとの間に直列接続されて互いに異なる信号Ｓ
８、Ｓ９を受け取って動作する第７及び第８ＮＭＯＳト
ランジスタＮＭ７、ＮＭ８とから構成される。
【００３３】上記のように構成されるＭＴＣＭＯＳ回路
は、待機モード時に、高いしきい電圧を有する第６ＰＭ
ＯＳトランジスタＰＭ６、第６ＮＭＯＳトランジスタＮ
Ｍ６のウェルにバックバイアス電圧Ｖｂｓを印加して高
いガンマファクタ（γ）を有するように構成されてい
る。また、前記第７及び第８ＰＭＯＳトランジスタと第
７及び第８ＮＭＯＳトランジスタとは低いしきい電圧を
有するように構成されている。
は、待機モード時に、高いしきい電圧を有する第６ＰＭ
ＯＳトランジスタＰＭ６、第６ＮＭＯＳトランジスタＮ
Ｍ６のウェルにバックバイアス電圧Ｖｂｓを印加して高
いガンマファクタ（γ）を有するように構成されてい
る。また、前記第７及び第８ＰＭＯＳトランジスタと第
７及び第８ＮＭＯＳトランジスタとは低いしきい電圧を
有するように構成されている。
【００３４】上記のように、ガンマファクタの異なるト
ランジスタを形成するための方法は次の通りである。ま
ず、ガンマファクタを小さくするためにはトランジスタ
の製造時にハロー(halo)イオン注入を行えばよく、ガン
マファクタを大きくするためにはパンチスルーストップ
イオン注入を行えばよい。
ランジスタを形成するための方法は次の通りである。ま
ず、ガンマファクタを小さくするためにはトランジスタ
の製造時にハロー(halo)イオン注入を行えばよく、ガン
マファクタを大きくするためにはパンチスルーストップ
イオン注入を行えばよい。
【００３５】上記のように構成される各回路の動作を説
明する。まず、動作モード時にはしきい電圧が低いた
め、各トランジスタのターンオンが速くなり、回路の動
作速度を向上させるこができる。また、動作時に、ガン
マファクタの低いトランジスタはバックバイアス電圧Ｖ
ｂｓによってしきい電圧が増加するが、全体的な動作特
性には余り影響を及ぼさない。そして、ガンマファクタ
の高いトランジスタはバックバイアス電圧Ｖｂｓによる
影響を受けない。
明する。まず、動作モード時にはしきい電圧が低いた
め、各トランジスタのターンオンが速くなり、回路の動
作速度を向上させるこができる。また、動作時に、ガン
マファクタの低いトランジスタはバックバイアス電圧Ｖ
ｂｓによってしきい電圧が増加するが、全体的な動作特
性には余り影響を及ぼさない。そして、ガンマファクタ
の高いトランジスタはバックバイアス電圧Ｖｂｓによる
影響を受けない。
【００３６】次に、待機モードでは、ウェルにバイアス
電圧Ｖｂｓを印加すると、ガンマファクタの大きいトラ
ンジスタのしきい電圧が増加するようになり、待機電力
を低減することができる。これは、各供給電圧に接続さ
れたＰＭＯＳトランジスタ、及び接地電圧ＶＳＳ端子に
接続されたＮＭＯＳトランジスタのガンマファクタが大
きいため、待機モード時にバックバイアス電圧Ｖｂｓを
印加する際、トランジスタが容易にオンされないからで
ある。このように、待機モード時における待機電力はガ
ンマファクタの大きいトランジスタにより決定される。
電圧Ｖｂｓを印加すると、ガンマファクタの大きいトラ
ンジスタのしきい電圧が増加するようになり、待機電力
を低減することができる。これは、各供給電圧に接続さ
れたＰＭＯＳトランジスタ、及び接地電圧ＶＳＳ端子に
接続されたＮＭＯＳトランジスタのガンマファクタが大
きいため、待機モード時にバックバイアス電圧Ｖｂｓを
印加する際、トランジスタが容易にオンされないからで
ある。このように、待機モード時における待機電力はガ
ンマファクタの大きいトランジスタにより決定される。
【００３７】
【発明の効果】上記のような本発明の低電力ＣＭＯＳ回
路は次のような効果がある。請求項１乃至４の発明によ
れば、ガンマファクタをトランジスタの位置に応じて異
ならせて構成することにより、すなわち供給電圧に接続
されたＰＭＯＳトランジスタ及び接地電圧に接続された
ＮＭＯＳトランジスタは大きなガンマファクタを有する
ように構成することにより、動作モード時にはバックバ
イアス電圧による動作低下を最小化することができ、待
機モード時にはバックバイアス電圧の印加によるしきい
電圧の増加が最大となるようにし、サブスレッショルド
電流が最小となるようにして、待機電力を減少させるこ
とができる。
路は次のような効果がある。請求項１乃至４の発明によ
れば、ガンマファクタをトランジスタの位置に応じて異
ならせて構成することにより、すなわち供給電圧に接続
されたＰＭＯＳトランジスタ及び接地電圧に接続された
ＮＭＯＳトランジスタは大きなガンマファクタを有する
ように構成することにより、動作モード時にはバックバ
イアス電圧による動作低下を最小化することができ、待
機モード時にはバックバイアス電圧の印加によるしきい
電圧の増加が最大となるようにし、サブスレッショルド
電流が最小となるようにして、待機電力を減少させるこ
とができる。
【図１】 従来のＭＴＣＭＯＳ回路の構成図。
【図２】 従来のウェルバイアシング回路の構成図。
【図３】 本発明を適用したＣＭＯＳインバーター回路
の構成を示す図。
の構成を示す図。
【図４】 本発明を適用したＮＡＮＤ回路の構成を示す
図。
図。
【図５】 本発明を適用したＮＯＲ回路の構成を示す
図。
図。
【図６】 本発明を適用したＭＴＣＭＯＳ回路の構成を
示す図。
示す図。
ＰＭ２，ＰＭ３，ＰＭ４，ＰＭ５，ＰＭ６…ＰＭＯＳト
ランジスタ、ＮＭ２，ＮＭ３，ＮＭ４，ＮＭ５，ＮＭ６
…ＮＭＯＳトランジスタ、Ｖｂｓ…バックバイアス。
ランジスタ、ＮＭ２，ＮＭ３，ＮＭ４，ＮＭ５，ＮＭ６
…ＮＭＯＳトランジスタ、Ｖｂｓ…バックバイアス。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−108194（ＪＰ，Ａ) 特開 平９−162417（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0948 H03K 17/16 H03K 17/687 H03K 19/096
Claims (4)
- 【請求項１】 ＣＭＯＳ素子を備える回路において、
待機モード時に、バックバイアス電圧を印加する際、高
電位電源に接続されるＰＭＯＳトランジスタ及び低電位
電源に接続されるＮＭＯＳトランジスタは大きなガンマ
ファクタを有し、前記ＰＭＯＳトランジスタと前記ＮＭ
ＯＳトランジスタとの間に接続されたＭＯＳトランジス
タは小さなガンマファクタを有するように構成されるこ
とを特徴とするＣＭＯＳ回路。 - 【請求項２】 前記ＣＭＯＳ回路は、ＮＡＮＤ回路、
ＮＯＲ回路、及びＭＴＣＭＯＳ回路の何れかの回路とし
て動作することを特徴とする請求項１記載のＣＭＯＳ回
路。 - 【請求項３】 ＮＡＮＤ回路、及びＮＯＲ回路の何れ
かの回路はしきい電圧の低いトランジスタのみを用いて
構成されることを特徴とする請求項２記載のＣＭＯＳ回
路。 - 【請求項４】 ＭＴＣＭＯＳ回路において、待機モー
ド時にバックバイアス電圧を印加する際、高電位電源に
接続されたＰＭＯＳトランジスタ及び低電位電源に接続
されたＮＭＯＳトランジスタは高いしきい電圧及び大き
なガンマファクタを有し、前記ＰＭＯＳトランジスタと
前記ＮＭＯＳトランジスタとの間のＭＯＳトランジスタ
は低いしきい電圧を有するように構成されることを特徴
とするＣＭＯＳ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR734/1998 | 1998-01-13 | ||
| KR1019980000734A KR100294695B1 (ko) | 1998-01-13 | 1998-01-13 | 저전력씨모스회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274914A JPH11274914A (ja) | 1999-10-08 |
| JP3107545B2 true JP3107545B2 (ja) | 2000-11-13 |
Family
ID=19531378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11000972A Expired - Fee Related JP3107545B2 (ja) | 1998-01-13 | 1999-01-06 | 低電力ｃｍｏｓ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6211725B1 (ja) |
| JP (1) | JP3107545B2 (ja) |
| KR (1) | KR100294695B1 (ja) |
| DE (1) | DE19900859B4 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002064150A (ja) * | 2000-06-05 | 2002-02-28 | Mitsubishi Electric Corp | 半導体装置 |
| JP3912960B2 (ja) * | 2000-06-20 | 2007-05-09 | 株式会社東芝 | 半導体集積回路、論理演算回路およびフリップフロップ |
| US6384639B1 (en) * | 2000-11-17 | 2002-05-07 | United Microelectronics Corp. | Circuit and method for reducing static power dissipation in a semiconductor device |
| US6583001B1 (en) | 2001-05-18 | 2003-06-24 | Sun Microsystems, Inc. | Method for introducing an equivalent RC circuit in a MOS device using resistive paths |
| US6586817B1 (en) * | 2001-05-18 | 2003-07-01 | Sun Microsystems, Inc. | Device including a resistive path to introduce an equivalent RC circuit |
| US6624687B1 (en) | 2001-05-31 | 2003-09-23 | Sun Microsystems, Inc. | Method and structure for supply gated electronic components |
| US6489224B1 (en) | 2001-05-31 | 2002-12-03 | Sun Microsystems, Inc. | Method for engineering the threshold voltage of a device using buried wells |
| US6552601B1 (en) * | 2001-05-31 | 2003-04-22 | Sun Microsystems, Inc. | Method for supply gating low power electronic devices |
| US6472919B1 (en) | 2001-06-01 | 2002-10-29 | Sun Microsystems, Inc. | Low voltage latch with uniform stack height |
| US6605971B1 (en) | 2001-06-01 | 2003-08-12 | Sun Microsystems, Inc. | Low voltage latch |
| US6501295B1 (en) | 2001-06-01 | 2002-12-31 | Sun Microsystems, Inc. | Overdriven pass transistors |
| US6489804B1 (en) | 2001-06-01 | 2002-12-03 | Sun Microsystems, Inc. | Method for coupling logic blocks using low threshold pass transistors |
| US6621318B1 (en) | 2001-06-01 | 2003-09-16 | Sun Microsystems, Inc. | Low voltage latch with uniform sizing |
| US6927619B1 (en) * | 2002-12-06 | 2005-08-09 | National Semiconductor Corporation | Method and system for reducing leakage current in integrated circuits using adaptively adjusted source voltages |
| US6946903B2 (en) * | 2003-07-28 | 2005-09-20 | Elixent Limited | Methods and systems for reducing leakage current in semiconductor circuits |
| KR100691349B1 (ko) * | 2005-07-20 | 2007-03-12 | 삼성전자주식회사 | 멀티 파워 시스템에 사용되는 차동 회로, 출력 버퍼 회로및 반도체 집적 회로 |
| KR100780750B1 (ko) * | 2006-05-11 | 2007-11-30 | 한국과학기술원 | 표준 셀과 파워 게이팅 셀을 이용한 파워 네트워크 및 이를가지는 반도체 장치 |
| KR100921509B1 (ko) * | 2006-12-05 | 2009-10-13 | 한국전자통신연구원 | 저전력 클럭 게이팅 회로 |
| US7576582B2 (en) | 2006-12-05 | 2009-08-18 | Electronics And Telecommunications Research Institute | Low-power clock gating circuit |
| US7893723B2 (en) * | 2007-12-29 | 2011-02-22 | Texas Instruments Incorporated | Minimizing leakage in logic designs |
| KR101608887B1 (ko) | 2009-04-17 | 2016-04-05 | 삼성전자주식회사 | 인버터와 그 제조방법 및 인버터를 포함하는 논리회로 |
| CN113328741B (zh) * | 2021-05-12 | 2022-03-29 | 宁波大学科学技术学院 | 基于施密特触发电路的p型半堆叠式亚阈值标准单元 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3184265B2 (ja) * | 1991-10-17 | 2001-07-09 | 株式会社日立製作所 | 半導体集積回路装置およびその制御方法 |
| EP0653843A3 (en) * | 1993-11-17 | 1996-05-01 | Hewlett Packard Co | CMOS circuits with adaptive voltage threshold. |
| KR0169157B1 (ko) * | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
| DE69502350T2 (de) * | 1994-06-28 | 1998-10-29 | Nippon Telegraph & Telephone | SOI (Silizium auf Isolator)-Logikschaltung mit niedriger Spannung |
| JP3175521B2 (ja) * | 1995-01-27 | 2001-06-11 | 日本電気株式会社 | シリコン・オン・インシュレータ半導体装置及びバイアス電圧発生回路 |
| KR100223770B1 (ko) * | 1996-06-29 | 1999-10-15 | 김영환 | 반도체 장치의 문턱전압 제어회로 |
-
1998
- 1998-01-13 KR KR1019980000734A patent/KR100294695B1/ko not_active IP Right Cessation
- 1998-10-30 US US09/182,656 patent/US6211725B1/en not_active Expired - Lifetime
-
1999
- 1999-01-06 JP JP11000972A patent/JP3107545B2/ja not_active Expired - Fee Related
- 1999-01-12 DE DE19900859A patent/DE19900859B4/de not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| KR19990065451A (ko) | 1999-08-05 |
| KR100294695B1 (ko) | 2001-07-12 |
| DE19900859B4 (de) | 2004-01-22 |
| US6211725B1 (en) | 2001-04-03 |
| DE19900859A1 (de) | 1999-07-15 |
| JPH11274914A (ja) | 1999-10-08 |
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