JPS617723A - 入力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はＭＯ８構造の集積回路に係シ、特に高速動作
に適した入力回路に関する。

〔発明の技術的背景〕

トランジスタロジックによるコンパチブル入力回路にお
いて、ＭＯ８構造のものは、電源電圧が５．ＯＶ、高レ
ベル入力電圧が２．５Ｖ以上、低レベル入力電圧がＯ，
Ｓ　Ｖ以下程度の電気的特性が要求される。このため、
入力側の初段は、１．５Ｖ程度の回路スレッシュホール
ド電圧を設定しなければなら々い。従来の入力回路は、
第２図に示すように、インバータ１１．１２を２段直列
に設けている。この回路では、回路のスレッシュホール
ド電圧（１，５Ｖ）を得るのに、入力段では、Ｐチャン
ネルＭＯ８）ランジスタとＮチャンネルＭＯ８）ランジ
スタの大きさ、つまＪ＆リシリコングート幅（Ｗ）に７
倍程度の比を持たせて実現している。

今、第２図のコンパチブル入力回路において、１段目の
インバータ１１を構成するＰチャンネルＭＯ８トランジ
スタのディメンシロン（ポリシリコンゲート幅対ポリシ
リコンゲート長ＸＷ／Ｌ）を８０／４、ＮチャンネルＭ
ＯＳトランジスタのディメンシロン（Ｗ／’Ｉ、）を５
６０／３．２．２段目のインバータ１２を構成するＰチ
ャンネルＭＯ８）ランジスタのディメンシロン（Ｗ／１
．）を８００／４、ＮチヤンネルＭＯ３，）ランジスタ
のディメンジョンを１８０／３．２とする。

上記のディメンジョンにおいて、１段目のインバータ１
ノの動作速度を計算してみる。なお電源電圧は５Ｖとす
る。

まず、２段目のインバータ１２のダート容量、ｃｏを求
めておく。

εｏｘ　’酸化膜の誘電率 Ｗ；　トランジスタのポリシリコンダート幅Ｌ；　トラ
ンジスタのＩリシリコンダート長ｔｏｘ　；酸化膜の厚
さ 上記の式から ＝１．８６［ＰＦ〕 次に、１段目のインバータＩＩＩ／Ｃおけるトランジス
タのドレインの拡散容量ＣＤハ、ＣＤ＝（ＷｘＤｗ＋２
・ｘｊ（Ｗ＋Ｄｗ））・ｃ。

Ｄｗ；コンタクトをとるためのドレイン幅ｘｊ；拡散の
深さ Ｃｏ；単位面積浩りの容量 であられされる。

Ｐ十チャンネルとＮチャンネルサブストレート間（７）
容量Ｃ８は、２．５　Ｖ　ハ（７ス時に０．６７Ｘ１０
　’　。

ｒチャンネルとＰチャンネルサブストレート間の容量Ｃ
８は２．５　Ｖバイアス時に１．５１Ｘ　１０−’程度
であるので、Ｐチャンネルドレインの拡散容量ＣＤＰは
、 ＣＤＰ＝（８０Ｘ１６＋２Ｘ０．８（８０＋１６）ｌＸ
０．６７Ｘ１０−’＝０１０〔ｐ゛Ｆ〕 一方Ｎチャンネルドレインの拡散容量Ｃ□は、ＣＤＮ＝
（２８０Ｘ２２＋２Ｘ０．８（２８０−＋−２２））Ｘ
ｌ、５１Ｘ１０−’次にＰチャンネルトランジスタのミ
ラー容量ＣＭＰは・ Ｎチャンネルトランジスタ０ミラー容・′ｊｉｌｃＭＮ
は、 インバータ１ノの立ち上がシ時間（Ｔｒ）と立ち下がシ
時間（Ｔｆ）は、 ＲｏＮ２５×（ｃｏ＋ｃＤＰ十ｃＤＮ＋ｃＭＰ＋ｃＭＮ
）テ近似される。但し、ＲｏＮ２５は、ダートのフルバ
イアス状態で、ソース・ドレイン間電圧ＶＤ、＝２．５
Ｖ時でのオン抵抗である。

トランジスタの飽和電流工は、 である。従って、ＰチャンネルトランジスタのＲＯＮ２
・５は１ ＝１３３７［”Ω〕 ＮチャンネルトランジスタのＲ８Ｎ２．５　ハ、＝３０
９［Ω〕 である。

これよシ、立ち上がシ時間Ｔは、 Ｔｒ＝１３３７Ｘ（１，８６＋０．１＋１．００＋０．
０３＋０．１）ＸＩＯ−１２＝４．１　［ｎ５ｅｃｌ 立ち上がシ時間Ｔｆは、 Ｔ、＝３０９Ｘ（１，８６＋０．１＋１．ＯＯ＋０．０
３＋０．１　）Ｘｉ　Ｏ”＝　１．０　（ｎｓｅｃ） となる。

〔背景技術の問題点〕

上記した従来の回路では、１段目のインパータ１１の立
ち上がシ時間と立ち下がシ時間とが異々る。この結果、
入力から出力までの立ち上がシ時の伝達時間ｔＰＬＨと
、立ち下がシ時の伝達時間ｔＰＨＬが異なることになる
。さらにまた、回路のスレッシュホールド電圧１．５ｖ
を得るために、Ｎチャンネル、Ｐチャンネル各トランジ
スタのディメンジョンの比で実現している。この結果、
拡散容素とミラー容量が増加し、初段インバータの出力
に影響する容量全体の４０チ近くしめており、高速動作
を得るのに支障となっている。

〔発明の目的〕 この発明は上記の事情に鑑みてなされたもので、高速動
作が得られる入力回路を提供することを目的とする。

〔発明の概要〕

この発明では、第１のインバータが、第１゜第２の電源
間にソース・ドレイン電流路を形成し、第２のインバー
タが第１のインバータの出力部と第２の電源間にソース
・ドレイン電流路を形成するものである。そして、第１
．第２のインバータのダート入力を共通の入力部とし、
第２のインバータの出力を次段の回路に供給するもので
ある。

〔発明の実施例〕

以下この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例であシ、入力は、第１のＰ
チャンネルＭＯ８）ランジスタ２１、第１のＮチャンネ
ルＭＯ８）ランジスタ２２、第２のＰチャンネルＭＯ８
）ランジスタ２３、第２のＮチャンネルＭＯ８）ランジ
スタ２４の各ダートに共通に与えられる。

ここで、第１のＰチャンネル及びＮチャンネルＭＯＳト
ランジスタ２１．２２は、第１の電源（正電源）２０ｍ
と第２の電源（接地電位）２０ｍ間にソース・ドレイン
電流路を形成し、第１のインバータ２５を構成している
。次に第２のＰチャンネル及びＮチャンネルＭＯ８）ラ
ンジスタ２３．２４は、第１のインバータ２５の出力端
２７と第２の電源間にソース・ドレイン電流路を形成し
、第２のインバータ２６を構成している。そして、との
第２のインバータ２７の出力が次段のインバータ２８に
与えられる。

インバータ２８の構造は、第２図のものと同じである。

この実施例によれば、第１のインバータ２５は、第１．
第２の電源電圧間にソース・ドレイン電流路を直列接続
したＰチャンネルＭＯ８）ランジスタ２１、Ｎチャンネ
ルＭＯ８）ランシスタ２２で構成されるが、第２のイン
バータ２６は、第１のイ°ンバータ２５の出力端と第２
の電源電圧間に、ＰチャンネルＭＯ８トランジスタ２３
とＮチャンネルＭＯ８）ランジスタ２４で構成されてい
る。このため、第２のインバータ２６は、低い電源電圧
で動作させられることになる。

次に上記の回路を解析するに、まず、従来のインバータ
において、その出力が２．５　Ｖ　（電源電圧の約Ａ）
になるときの入力電圧ｖｉｎと、このときにインバータ
に流れる電流工を計算してみる。

（Ｌ　　Ｐ＝Ｌ、、ｆＮのとき） ｆｆ Ｖ　　　：ＮチャンネルＭＯ８）ランジスタのスｈＮ レッシュホールド電圧 ｖ、ｈＰ；ＰチャンネルＭＯ８）ランジスタのスレッシ
ュホールド電圧 ｖＤＤ；電源電圧 μＰＤＰチャンネル移動度 庫；Ｎチャンネル移動度 であるから ＝１．３７［Ｖ］ となる。このとき、インバータに流れる電流■は、 ＝　１．３２４　（ｍＡ：） である。

上記の条隼出力２．５　〔Ｖ）　、　Ｖ、　　＝１．３
７　（Ｖ）　。

ｎ Ｉ　＝　１．３２４　［：ｍＡ］が得られるようにする
には、次のように設計すればよい。

今、第１図の各部に示す電流をＩ　ｒ　＝　１．５２４
（ｍＡ］　、　Ｉ　ｚ　＝０．２　（ｍＡ］　、　Ｉ　
ｎ　＝１．３２４（ｍＡ）とし、第１のインバータ２５
の出力端の電圧を４〔ｖ〕とする。

ＰチャンネルＭＯ３）ランジス２１は、入力に１．５ｖ
があったとき、■ｏ−Ｖｔｈ＞ＶＤ、テあルノで、非飽
和状態である。よって、 Ｘ（（３，５−０，６）−−ｘｌｔ　）よシ、Ｗ＝１７
６．１［μｍ〕となる。

また、ＮチャンネルＭＯ８）ランジスタ２２は、このと
きＶ。−Ｖｔｈ＜ＶＤ８　　であるので、飽和状態であ
る。

Ｘ　−Ｘ（１，５−０，６＞２ ２．４６ ［Ｉｚ　＝０．２Ｘ１０″″３〕 より、Ｗ＝６１．６［μｍ〕となる。

一方、ＰチャンネルＭＯ８）ランジスタ２３は、ソース
が４ｖであシ、Ｎチャンネルサブストレートは５ｖであ
るから、１ｖでパックダートバイアスを受けることにな
る。

パックゲートバイアスされたときのスレッシ−二ホール
ド電圧ｖｔｈ、は、パックゲートバイアスをｖＢｏとす
ると、 φＭＳ；仕事関数　　　　　　Ｑ８８；表面電荷Ｃｏ；
単位面積あたシの容量＝但 ｏｘ ＮＡ；サブストレートの濃度 ＮＢ；ドレイン拡散の濃度 ＮＤキサブストレートの濃度 一方、通常のスレッシュホールド電圧ｖｔｈは、である
から、バックゲートバイアスによるスレッシュホールド
電圧の増加分ΔＶＴは、Ｏ となる。

今、ｖＢｏが１．Ｏｖであるとすると、＝０．２３（Ｖ
） となる。

第２のＰチャンネルＭＯＳトランジスタ２３は、ｖｏ−
ｖｔｈ＞ＶＤ８　　であるので、非飽和状態であるから
、 から、Ｗ　”　２６　’６．０　Ｃμｍ　：］となる。

また第２のＮチャンネルＭＯＳ　）ランジスタ２４は、
”Ｇ　　’ｔｈ＞ｖｎｓ　であるので、飽和状態である
から、 から、Ｗ＝　４０８．０　（μｍ）となる。

上記したように、本回路によると、 ＰチャンネルＭＯ８）ランジスタ２１のＷは、１７６１
〔μｍ〕 ＮチャンネルＭＯＳ　）ランジスタ２２のＷけ、６１．
６Ｃμｍ〕 ＰチャンネルＭＯ８トランジスタ２３のＷは、２６６．
０〔μｍ〕 ＮチャンネルＭＯＳトランジスタ２４のＷは、４０８．
０Ｃμｍ〕 となる。またバックダートバイアスによるスレッシュホ
ールド電圧増加分が０．２３　〔Ｖ）となる。

次に本回路の動作速度を計算してみる。この回路の立ち
上がシ時間Ｔｒは、中間゛ドレインを含む全ての寄生容
量を、ＰチャンネルＭＯ８）ランジスタ２′１のＲ８Ｎ
２．５で駆動した状態で考えることができる。同様に立
ち下がシ時間Ｔ、も中間ドレインを含む全ての寄生容量
を、ＮチャンネルＭＯＳ　）ランジスタ２４とＮチャン
ネルＭＯＳ　トラ・ンジスタ２２のＲ８Ｎ２，５で駆動
した状態で考えることができる。ＲｏＮ２５は、ダート
のフルバイアス状態で、ソース・ドレイン間電圧ｖＤｓ
＝　２．５　Ｖ時でのオン抵抗である。

次段のインバータ２８のダート容量は、従来と同様であ
るので、Ｃｏ＝１．８６　（ｐＦ　）である。

ＰチャンネルＭＯＳトランジスタ２１のドレイ牛０．１
４　　（ｐＦ） ＰチャンネルＭＯＳトランジスタ２３のソース□及びド
レイン容量は、 ＝０．２１　［ｐＦ　：］ ＮチャンネルＭＯＳ　トランジスタ２２のドレイン容量
は、 ＣＤＮ、＝（６２Ｘ１６＋２Ｘ０．８（６２＋１６月Ｘ
ｌ０−　”　Ｘｌ、５１刈０−４＝０．１６（ｐＦ〕 ＮチャンネルＭＯＳ　）ランジスタ２４のドレイン容量
は、 ＝０．７３　ＣＰＦ　〕 よって、全容量ＣＤは、 ＣＤ−ＣＤ２．十ＣＤＰ２×２＋ＣＤＮ、＋ＣＤＮ２＝
１，４５〔ｐＦ〕となる。

一方、Ｐチャンネｓ　ＭＯＳ　）ランジスタ２１のミラ
ー容量は、 ＰチャンネルＭＯ８）ランジスタ２３のミラー容量は、 ＮチャンネルＭＯＳ　トランジスタ２２のミラー容。

量は、 ＮチャンネルＭＯＳトランジスタ２４のミラー容量は、 よりて、ミラー容量ＣＭ；ＣＭＰ、＋ＣＭＰ２×２十〇
ＭＮ、＋”ＭＮ２　＝　Ｏ−３５Ｃヤ゛Ｆ〕 と々る。

ＰチャンネルＭＯＳトランジスタ２１のＲ８Ｎ２．５は
、 ＝６０８［Ω〕 とカシ、立ち上が少時間Ｔｒは、 Ｔ　＝６０８Ｘ（１８６’＋１．４５＋０．３５）ＸＩ
Ｆ１２＝　２．２　Ｃｎ５ｅａ）となる。

またＮチャンネルＭＯ８）ランジヌタ２２のＲｏＮ２５
は、 ＝２．７８８（ｋΩ〕 Ｎチャ、ネゆＭＯＳ　トランジスタ２４のＲ８Ｎ２．５
は、 ＝４２４ＣΩ〕 となる。したがって、ＮチャンネルのＲ６Ｎ２．５は、
となシ、立ち下がヤ時間Ｔｆは、 Ｔ、＝３６８Ｘ（１，８６＋４．４５＋０．３５）ＸＩ
Ｏ−＝　１．４　Ｃｎ＠ｅｅ〕 となる。

すなわち本実施例によれば立ち上が少時間Ｔｒを２．２
　［：ｒ＋＋ｓｅｃ］とすることができ、従来の４．１
〔ｎ８ｅｃ〕に比較して大幅に高速化できる。また立ち
下が少時間Ｔ、は１．４　（ｎｓｅｅ）となシ、Ｔｒと
Ｔｆとの差を０．８　（ｒ＋１Ｉｅｃ）と小さくするこ
とができる。

〔発明の効果〕

上記したように、この発明によると、立ち上が少時間を
高速化できる。さらに、立ち上がυ時間と立ち下が少時
間のばらつきを小さくすることができ、動作上の信頼性
も得る。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は従
来の入力回路の説明図である。 ２１．２３・・・ＰチャンネルＭＯＳトランジスタ、２
２．２４・・・ＮチャンネルＭＯ８）ランジスタ、２５
．２６・・インバータ。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第２図

Claims (1)

【特許請求の範囲】
1. ＭＯＳトランジスタ集積回路において、第１の電源と第
   ２の電源間にソース・ドレイン電流路を形成した第１の
   インバータと、この第１のインバータの出力部と前記第
   ２の電源間にソース・ドレイン電流路を形成した第２の
   インバータを設け、前記第２のインバータの出力を次段
   の回路へ入力させ、前記第１、第２のインバータのゲー
   ト入力を共通の入力部として構成したことを特徴とする
   入力回路。