JPH06203576A - センス回路 - Google Patents
センス回路Info
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- JPH06203576A JPH06203576A JP4348695A JP34869592A JPH06203576A JP H06203576 A JPH06203576 A JP H06203576A JP 4348695 A JP4348695 A JP 4348695A JP 34869592 A JP34869592 A JP 34869592A JP H06203576 A JPH06203576 A JP H06203576A
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- sense circuit
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Abstract
(57)【要約】
【目的】 増幅率が大きく、入力電位の変動に伴う増幅
率の変動が小さく且つ動作速度が速いセンス回路を提供
する。 【構成】 ソースが電源に接続され且つドレインとゲー
トとが接続されたｐＭＯＳＴｒ１１，１７と、ソースが
電源に接続され且つゲートがそれぞれＴｒ１１，１７の
ドレインと接続されたｐＭＯＳＴｒ１２，１８と、ドレ
インがＴｒ１１，１７のドレインと接続されたｎＭＯＳ
Ｔｒ１３，１９と、ドレインがＴｒ１２，１８のドレイ
ンと接続され且つソースがＴｒ１３，１９のソースと接
続されたｎＭＯＳＴｒ１４，２０と、Ｔｒ１３，１９の
ソースおよびＴｒ１４，２０のソースとグランドとの間
に設けられた電流制御用Ｔｒ１６，２２とを備えたセン
ス回路において、Ｔｒ１４，２０のスレッショルド電圧
をＴｒ１３，１９のスレッショルド電圧よりも高くす
る。
率の変動が小さく且つ動作速度が速いセンス回路を提供
する。 【構成】 ソースが電源に接続され且つドレインとゲー
トとが接続されたｐＭＯＳＴｒ１１，１７と、ソースが
電源に接続され且つゲートがそれぞれＴｒ１１，１７の
ドレインと接続されたｐＭＯＳＴｒ１２，１８と、ドレ
インがＴｒ１１，１７のドレインと接続されたｎＭＯＳ
Ｔｒ１３，１９と、ドレインがＴｒ１２，１８のドレイ
ンと接続され且つソースがＴｒ１３，１９のソースと接
続されたｎＭＯＳＴｒ１４，２０と、Ｔｒ１３，１９の
ソースおよびＴｒ１４，２０のソースとグランドとの間
に設けられた電流制御用Ｔｒ１６，２２とを備えたセン
ス回路において、Ｔｒ１４，２０のスレッショルド電圧
をＴｒ１３，１９のスレッショルド電圧よりも高くす
る。
Description
【０００１】
【産業上の利用分野】本発明は、例えば半導体記憶装置
等に使用されるセンス回路に関する。
等に使用されるセンス回路に関する。
【０００２】
【従来の技術】従来のセンス回路について、ＳＲＡＭ
（Static Random Access Memory ）に使用される場合を
例にとって説明する。
（Static Random Access Memory ）に使用される場合を
例にとって説明する。
【０００３】このようなセンス回路の一構成例を図６に
示す。同図において、ｐＭＯＳトランジスタ５１，５２
およびｐＭＯＳトランジスタ５７，５８は、それぞれ、
カレントミラー回路を構成している。ｎＭＯＳトランジ
スタ５４，５９のゲートはそれぞれＳＲＡＭの一方のビ
ット線から入力電位ＶinＡを入力し、ＮＭＯＳトランジ
スタ５３，６０のゲートはそれぞれＳＲＡＭの他方のビ
ット線から入力電位ＶinＢを入力する。また、ｎＭＯＳ
トランジスタ５５，６１は、それぞれ、スイッチとして
使用される。ｎＭＯＳトランジスタ５６，６２は、それ
ぞれ、トランジスタ５１〜５４，５７〜６０に流れる電
流を絞るために設けられている。
示す。同図において、ｐＭＯＳトランジスタ５１，５２
およびｐＭＯＳトランジスタ５７，５８は、それぞれ、
カレントミラー回路を構成している。ｎＭＯＳトランジ
スタ５４，５９のゲートはそれぞれＳＲＡＭの一方のビ
ット線から入力電位ＶinＡを入力し、ＮＭＯＳトランジ
スタ５３，６０のゲートはそれぞれＳＲＡＭの他方のビ
ット線から入力電位ＶinＢを入力する。また、ｎＭＯＳ
トランジスタ５５，６１は、それぞれ、スイッチとして
使用される。ｎＭＯＳトランジスタ５６，６２は、それ
ぞれ、トランジスタ５１〜５４，５７〜６０に流れる電
流を絞るために設けられている。
【０００４】ここで、トランジスタ５１，５２，５７，
５８としては、それぞれ同一のｐＭＯＳトランジスタが
使用されている。また、トランジスタ５３，５４，５
９，６０としては、それぞれ同一のｎＭＯＳトランジス
タが使用されている。
５８としては、それぞれ同一のｐＭＯＳトランジスタが
使用されている。また、トランジスタ５３，５４，５
９，６０としては、それぞれ同一のｎＭＯＳトランジス
タが使用されている。
【０００５】なお、各トランジスタのチャネル長Ｌとチ
ャネル幅Ｗとの比Ｗ／Ｌは、ｐＭＯＳトランジスタ５
１，５２，５７，５８がそれぞれ１０／０．９、ｎＭＯ
Ｓトランジスタ５３，５４，５９，６０が１５／０．
９、ｎＭＯＳトランジスタ５５，６１が４／０．５、ｎ
ＭＯＳトランジスタ５６，６２が２／２である。
ャネル幅Ｗとの比Ｗ／Ｌは、ｐＭＯＳトランジスタ５
１，５２，５７，５８がそれぞれ１０／０．９、ｎＭＯ
Ｓトランジスタ５３，５４，５９，６０が１５／０．
９、ｎＭＯＳトランジスタ５５，６１が４／０．５、ｎ
ＭＯＳトランジスタ５６，６２が２／２である。
【０００６】このような構成のセンス回路では、入力電
位ＶinＡ，ＶinＢの電位差が増幅されて出力電位Ｖout
Ａ，Ｖout Ｂとして出力される。入力電位ＶinＡ，Ｖin
Ｂと出力電位Ｖout Ａ，Ｖout Ｂとの関係を図７に示
す。
位ＶinＡ，ＶinＢの電位差が増幅されて出力電位Ｖout
Ａ，Ｖout Ｂとして出力される。入力電位ＶinＡ，Ｖin
Ｂと出力電位Ｖout Ａ，Ｖout Ｂとの関係を図７に示
す。
【０００７】図７は、入力電位ＶinＡ，ＶinＢを時間と
ともに上昇させていった場合の、出力電位Ｖout Ａ，Ｖ
out Ｂの変化を示すグラフである。同図において、縦軸
は電位であり、横軸は時刻である。ここで、同図は入力
電位ＶinＡをハイ、入力電位ＶinＢをローとした場合を
示している。このとき出力電位Ｖout Ａはロー、出力電
位Ｖout Ｂはハイとなる。
ともに上昇させていった場合の、出力電位Ｖout Ａ，Ｖ
out Ｂの変化を示すグラフである。同図において、縦軸
は電位であり、横軸は時刻である。ここで、同図は入力
電位ＶinＡをハイ、入力電位ＶinＢをローとした場合を
示している。このとき出力電位Ｖout Ａはロー、出力電
位Ｖout Ｂはハイとなる。
【０００８】同図からわかるように、入力電位ＶinＡお
よび入力電位ＶinＢを、電位差を一定（５０ｍＶ）に保
ちながら上昇させていくと、出力電位Ｖout Ａは、Ｖin
Ａ＝０．３８Ｖ付近で急激に低下した後、ＶinＡ，Ｖin
Ｂにほぼ比例して上昇する。また、出力電位Ｖout Ｂ
は、ＶinＢ＝２．８Ｖ付近までは緩やかに低下し、Ｖin
Ｂ＝２．８Ｖ以上では急激に低下する。したがって、Ｖ
inＡが０．３８Ｖよりも小さくなる場合およびＶinＢが
２．８５Ｖよりも大きくなる場合には、出力電位Ｖout
Ａ，Ｖout Ｂの電位差は非常に小さくなってしまう。こ
のため、従来は、入力電位ＶinＡ，ＶinＢとして、両者
の中間付近となるような電位を使用していた。
よび入力電位ＶinＢを、電位差を一定（５０ｍＶ）に保
ちながら上昇させていくと、出力電位Ｖout Ａは、Ｖin
Ａ＝０．３８Ｖ付近で急激に低下した後、ＶinＡ，Ｖin
Ｂにほぼ比例して上昇する。また、出力電位Ｖout Ｂ
は、ＶinＢ＝２．８Ｖ付近までは緩やかに低下し、Ｖin
Ｂ＝２．８Ｖ以上では急激に低下する。したがって、Ｖ
inＡが０．３８Ｖよりも小さくなる場合およびＶinＢが
２．８５Ｖよりも大きくなる場合には、出力電位Ｖout
Ａ，Ｖout Ｂの電位差は非常に小さくなってしまう。こ
のため、従来は、入力電位ＶinＡ，ＶinＢとして、両者
の中間付近となるような電位を使用していた。
【０００９】なお、入力電位ＶinＡをロー、入力電位Ｖ
inＢをハイとした場合は、出力電位Ｖout Ａは図７の出
力電位Ｖout Ｂと同じ特性を示し、出力電位Ｖout Ｂは
図７の出力電位Ｖout Ａと同じ特性を示す。
inＢをハイとした場合は、出力電位Ｖout Ａは図７の出
力電位Ｖout Ｂと同じ特性を示し、出力電位Ｖout Ｂは
図７の出力電位Ｖout Ａと同じ特性を示す。
【００１０】
【発明が解決しようとする課題】ＳＲＡＭでは、一般
に、ビット線のプリチャージ電圧が高い方が安定性が向
上する。しかしながら、ＳＲＡＭにこのようなセンス回
路を接続した場合、ビット線から供給される入力電位Ｖ
inＡ，ＶinＢが高くなると増幅率が低下するため、ビッ
ト線のプリチャージ電圧を高くすることができなかっ
た。
に、ビット線のプリチャージ電圧が高い方が安定性が向
上する。しかしながら、ＳＲＡＭにこのようなセンス回
路を接続した場合、ビット線から供給される入力電位Ｖ
inＡ，ＶinＢが高くなると増幅率が低下するため、ビッ
ト線のプリチャージ電圧を高くすることができなかっ
た。
【００１１】また、プリチャージ電圧を低く設定して
も、何らかの原因によりＳＲＡＭの電源電位ＶDD付近ま
で上昇してしまう場合があり、このような場合にもセン
ス回路での増幅率が低下してしまう。
も、何らかの原因によりＳＲＡＭの電源電位ＶDD付近ま
で上昇してしまう場合があり、このような場合にもセン
ス回路での増幅率が低下してしまう。
【００１２】これに対して、ｐＭＯＳトランジスタ５
２，５８を大きくすることによって出力電位Ｖout Ｂの
特性を改善し、かかる欠点を緩和したセンス回路が知ら
れている。
２，５８を大きくすることによって出力電位Ｖout Ｂの
特性を改善し、かかる欠点を緩和したセンス回路が知ら
れている。
【００１３】ｐＭＯＳトランジスタ５２，５８のチャネ
ル幅Ｗを２倍にした場合（すなわち、Ｗ／Ｌ＝２０／
０．９）における、入力電位ＶinＡ，ＶinＢと出力電位
ＶoutＡ，Ｖout Ｂとの関係を図８に示す。同図からわ
かるように、ｐＭＯＳトランジスタ５２，５８を大きく
した場合にはＶout Ｂの低下が緩やかになり、その分、
増幅率の低下が抑えられる。
ル幅Ｗを２倍にした場合（すなわち、Ｗ／Ｌ＝２０／
０．９）における、入力電位ＶinＡ，ＶinＢと出力電位
ＶoutＡ，Ｖout Ｂとの関係を図８に示す。同図からわ
かるように、ｐＭＯＳトランジスタ５２，５８を大きく
した場合にはＶout Ｂの低下が緩やかになり、その分、
増幅率の低下が抑えられる。
【００１４】しかし、このようなセンス回路によって
も、Ｖout Ｂの低下量を低減させることはできるものの
Ｖout Ａの上昇量を抑えることはできないため、出力電
位Ｖou t Ａ，Ｖout Ｂの電位差を十分に大きくすること
（すなわち十分な増幅率を得ること）はできなかった。
も、Ｖout Ｂの低下量を低減させることはできるものの
Ｖout Ａの上昇量を抑えることはできないため、出力電
位Ｖou t Ａ，Ｖout Ｂの電位差を十分に大きくすること
（すなわち十分な増幅率を得ること）はできなかった。
【００１５】また、ｐＭＯＳトランジスタ５２，５８を
大きくすると、これらのトランジスタ５２，５８のドレ
インの接合容量が増加してしまうため、センス回路の動
作速度が遅くなってしまうという新たな欠点が生じた。
大きくすると、これらのトランジスタ５２，５８のドレ
インの接合容量が増加してしまうため、センス回路の動
作速度が遅くなってしまうという新たな欠点が生じた。
【００１６】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、増幅率が大きく、入力電位の
変動に伴う増幅率の変動が小さく且つ動作速度が速いセ
ンス回路を提供することを目的とする。
みてなされたものであり、増幅率が大きく、入力電位の
変動に伴う増幅率の変動が小さく且つ動作速度が速いセ
ンス回路を提供することを目的とする。
【００１７】
(1) 第１の発明に係わるセンス回路は、一端が電源に接
続され且つ他端と制御電極とが接続された第１導電型の
第１トランジスタと、一端が前記電源に接続され且つ制
御電極が前記第１トランジスタの前記他端と接続された
第１導電型の第２トランジスタと、一端が前記第１トラ
ンジスタの他端と接続された第２導電型の第３トランジ
スタと、一端が前記第２トランジスタの前記他端と接続
され且つ他端が前記第３トランジスタの他端と接続され
た第２導電型の第４トランジスタと、前記第３トランジ
スタの前記他端および前記第４トランジスタの前記他端
とグランドとの間に設けられた第１電流制御用トランジ
スタとを備えた第１アンプと、一端が電源に接続され且
つ他端と制御電極とが接続された第１導電型の第５トラ
ンジスタと、一端が前記電源に接続され且つ制御電極が
前記第５トランジスタの前記他端と接続された第１導電
型の第６トランジスタと、一端が前記第５トランジスタ
の前記他端と接続され且つ制御電極が前記第４トランジ
スタの制御電極と接続された第２導電型の第７トランジ
スタと、一端が前記第６トランジスタの他端と接続され
他端が前記第７トランジスタの前記他端と接続され且つ
制御電極が前記第３トランジスタの制御電極と接続され
た第２導電型の第８トランジスタと、前記第７トランジ
スタの前記他端および前記第８トランジスタの前記他端
とグランドとの間に設けられた第２電流制御用トランジ
スタとを備えた第２アンプとを備え、前記第４トランジ
スタの前記制御電極と前記第７トランジスタの前記制御
電極との接続点を第１入力とし、前記第３トランジスタ
の前記制御電極と前記第８トランジスタの前記制御電極
との接続点を第２入力とし、前記第２トランジスタの前
記他端と前記第４トランジスタの前記一端との接続点を
第１出力とし、前記第６トランジスタの前記他端と前記
第８トランジスタの前記一端との接続点を第２出力とし
たセンス回路であって、前記第４，第８トランジスタの
スレッショルド電圧が前記第３，第７トランジスタのス
レッショルド電圧よりも高いことを特徴とする。 (2) 第２の発明に係わるセンス回路は、一端が電源に接
続され且つ他端と制御電極とが接続された第１導電型の
第１トランジスタと、一端が前記電源に接続され且つ制
御電極が前記第１トランジスタの前記他端と接続された
第１導電型の第２トランジスタと、一端が前記第１トラ
ンジスタの前記他端と接続された第２導電型の第３トラ
ンジスタと、一端が前記第２トランジスタの他端と接続
され且つ他端が前記第３トランジスタの前記他端と接続
された第２導電型の第４トランジスタと、前記第３トラ
ンジスタの前記他端および前記第４トランジスタの前記
他端とグランドとの間に設けられた電流制御用トランジ
スタとを備え、前記第３，第４トランジスタの前記制御
電極をそれぞれ入力とし且つ前記第２トランジスタの前
記他端と前記第４トランジスタの前記一端との接続点を
出力としたセンス回路であって、前記第４トランジスタ
のスレッショルド電圧が前記第３トランジスタのスレッ
ショルド電圧よりも高いことを特徴とする。
続され且つ他端と制御電極とが接続された第１導電型の
第１トランジスタと、一端が前記電源に接続され且つ制
御電極が前記第１トランジスタの前記他端と接続された
第１導電型の第２トランジスタと、一端が前記第１トラ
ンジスタの他端と接続された第２導電型の第３トランジ
スタと、一端が前記第２トランジスタの前記他端と接続
され且つ他端が前記第３トランジスタの他端と接続され
た第２導電型の第４トランジスタと、前記第３トランジ
スタの前記他端および前記第４トランジスタの前記他端
とグランドとの間に設けられた第１電流制御用トランジ
スタとを備えた第１アンプと、一端が電源に接続され且
つ他端と制御電極とが接続された第１導電型の第５トラ
ンジスタと、一端が前記電源に接続され且つ制御電極が
前記第５トランジスタの前記他端と接続された第１導電
型の第６トランジスタと、一端が前記第５トランジスタ
の前記他端と接続され且つ制御電極が前記第４トランジ
スタの制御電極と接続された第２導電型の第７トランジ
スタと、一端が前記第６トランジスタの他端と接続され
他端が前記第７トランジスタの前記他端と接続され且つ
制御電極が前記第３トランジスタの制御電極と接続され
た第２導電型の第８トランジスタと、前記第７トランジ
スタの前記他端および前記第８トランジスタの前記他端
とグランドとの間に設けられた第２電流制御用トランジ
スタとを備えた第２アンプとを備え、前記第４トランジ
スタの前記制御電極と前記第７トランジスタの前記制御
電極との接続点を第１入力とし、前記第３トランジスタ
の前記制御電極と前記第８トランジスタの前記制御電極
との接続点を第２入力とし、前記第２トランジスタの前
記他端と前記第４トランジスタの前記一端との接続点を
第１出力とし、前記第６トランジスタの前記他端と前記
第８トランジスタの前記一端との接続点を第２出力とし
たセンス回路であって、前記第４，第８トランジスタの
スレッショルド電圧が前記第３，第７トランジスタのス
レッショルド電圧よりも高いことを特徴とする。 (2) 第２の発明に係わるセンス回路は、一端が電源に接
続され且つ他端と制御電極とが接続された第１導電型の
第１トランジスタと、一端が前記電源に接続され且つ制
御電極が前記第１トランジスタの前記他端と接続された
第１導電型の第２トランジスタと、一端が前記第１トラ
ンジスタの前記他端と接続された第２導電型の第３トラ
ンジスタと、一端が前記第２トランジスタの他端と接続
され且つ他端が前記第３トランジスタの前記他端と接続
された第２導電型の第４トランジスタと、前記第３トラ
ンジスタの前記他端および前記第４トランジスタの前記
他端とグランドとの間に設けられた電流制御用トランジ
スタとを備え、前記第３，第４トランジスタの前記制御
電極をそれぞれ入力とし且つ前記第２トランジスタの前
記他端と前記第４トランジスタの前記一端との接続点を
出力としたセンス回路であって、前記第４トランジスタ
のスレッショルド電圧が前記第３トランジスタのスレッ
ショルド電圧よりも高いことを特徴とする。
【００１８】
(1) 第１の発明においては、第４，第８トランジスタの
スレッショルド電圧を第３，第７トランジスタのスレッ
ショルド電圧よりも高くすることにより、第１，第２入
力から入力される電位が高いときの増幅率を大きくする
ことができるとともに、入力電位の変動に伴う増幅率の
変動を小さくすることができる。また、これにより、第
２，第６トランジスタを大きくする必要がなくなるの
で、動作速度を速くすることができる。 (2) 第２の発明においては、第４トランジスタのスレッ
ショルド電圧を第３トランジスタのスレッショルド電圧
よりも高くすることにより、第１，第２入力から入力さ
れる電位が高いときの増幅率を大きくすることができる
とともに、入力電位の変動に伴う増幅率の変動を小さく
することができる。また、これにより、第２トランジス
タを大きくする必要がなくなるので、動作速度を速くす
ることができる。
スレッショルド電圧を第３，第７トランジスタのスレッ
ショルド電圧よりも高くすることにより、第１，第２入
力から入力される電位が高いときの増幅率を大きくする
ことができるとともに、入力電位の変動に伴う増幅率の
変動を小さくすることができる。また、これにより、第
２，第６トランジスタを大きくする必要がなくなるの
で、動作速度を速くすることができる。 (2) 第２の発明においては、第４トランジスタのスレッ
ショルド電圧を第３トランジスタのスレッショルド電圧
よりも高くすることにより、第１，第２入力から入力さ
れる電位が高いときの増幅率を大きくすることができる
とともに、入力電位の変動に伴う増幅率の変動を小さく
することができる。また、これにより、第２トランジス
タを大きくする必要がなくなるので、動作速度を速くす
ることができる。
【００１９】
（実施例１）まず、第１の発明の一実施例について、図
面を用いて説明する。
面を用いて説明する。
【００２０】図１は、本実施例に係わるセンス回路の回
路構成を示す電気回路図である。同図において、第１ト
ランジスタとしてのｐＭＯＳトランジスタ１１は、ソー
スが電源に接続され、ドレインとゲートとが接続されて
いる。第２トランジスタとしてのｐＭＯＳトランジスタ
１２は、ソースが電源に接続され、ゲートがｐＭＯＳト
ランジスタ１１のドレインに接続されている。第３トラ
ンジスタとしてのｎＭＯＳトランジスタ１３は、ドレイ
ンがｐＭＯＳトランジスタ１１のドレインと接続されて
いる。第４トランジスタとしてのｎＭＯＳトランジスタ
１４は、ドレインがｐＭＯＳトランジスタ１２のドレイ
ンと接続され、ソースがｎＭＯＳトランジスタ１３のソ
ースと接続されて共通ノードを構成している。ここで、
このｎＭＯＳトランジスタ１４としては、ｎＭＯＳトラ
ンジスタ１３よりもスレッショルド電圧Ｖthが高いトラ
ンジスタが使用されている。この共通ノードとグランド
との間には、スイッチ用のｎＭＯＳトランジスタ１５と
電流制御用のｎＭＯＳトランジスタ１６とが直列に接続
されている。
路構成を示す電気回路図である。同図において、第１ト
ランジスタとしてのｐＭＯＳトランジスタ１１は、ソー
スが電源に接続され、ドレインとゲートとが接続されて
いる。第２トランジスタとしてのｐＭＯＳトランジスタ
１２は、ソースが電源に接続され、ゲートがｐＭＯＳト
ランジスタ１１のドレインに接続されている。第３トラ
ンジスタとしてのｎＭＯＳトランジスタ１３は、ドレイ
ンがｐＭＯＳトランジスタ１１のドレインと接続されて
いる。第４トランジスタとしてのｎＭＯＳトランジスタ
１４は、ドレインがｐＭＯＳトランジスタ１２のドレイ
ンと接続され、ソースがｎＭＯＳトランジスタ１３のソ
ースと接続されて共通ノードを構成している。ここで、
このｎＭＯＳトランジスタ１４としては、ｎＭＯＳトラ
ンジスタ１３よりもスレッショルド電圧Ｖthが高いトラ
ンジスタが使用されている。この共通ノードとグランド
との間には、スイッチ用のｎＭＯＳトランジスタ１５と
電流制御用のｎＭＯＳトランジスタ１６とが直列に接続
されている。
【００２１】また、第５トランジスタとしてのｐＭＯＳ
トランジスタ１７は、ソースが電源に接続され、ドレイ
ンとゲートとが接続されている。第６トランジスタとし
てのｐＭＯＳトランジスタ１８は、ソースが電源に接続
され、ゲートがｐＭＯＳトランジスタ１７のドレインに
接続されている。第７トランジスタとしてのｎＭＯＳト
ランジスタ１９は、ドレインがｐＭＯＳトランジスタ１
７のドレインと接続されている。第８トランジスタとし
てのｎＭＯＳトランジスタ２０は、ドレインがｐＭＯＳ
トランジスタ１８のドレインと接続され、ソースがｎＭ
ＯＳトランジスタ１９のソースと接続されて共通ノード
を構成している。ここで、このｎＭＯＳトランジスタ２
０としては、ｎＭＯＳトランジスタ１９よりもスレッシ
ョルド電圧Ｖthが高いトランジスタが使用されている。
この共通ノードとグランドとの間には、スイッチ用のｎ
ＭＯＳトランジスタ２１よび電流制御用のｎＭＯＳトラ
ンジスタ２２とが直列に接続されている。
トランジスタ１７は、ソースが電源に接続され、ドレイ
ンとゲートとが接続されている。第６トランジスタとし
てのｐＭＯＳトランジスタ１８は、ソースが電源に接続
され、ゲートがｐＭＯＳトランジスタ１７のドレインに
接続されている。第７トランジスタとしてのｎＭＯＳト
ランジスタ１９は、ドレインがｐＭＯＳトランジスタ１
７のドレインと接続されている。第８トランジスタとし
てのｎＭＯＳトランジスタ２０は、ドレインがｐＭＯＳ
トランジスタ１８のドレインと接続され、ソースがｎＭ
ＯＳトランジスタ１９のソースと接続されて共通ノード
を構成している。ここで、このｎＭＯＳトランジスタ２
０としては、ｎＭＯＳトランジスタ１９よりもスレッシ
ョルド電圧Ｖthが高いトランジスタが使用されている。
この共通ノードとグランドとの間には、スイッチ用のｎ
ＭＯＳトランジスタ２１よび電流制御用のｎＭＯＳトラ
ンジスタ２２とが直列に接続されている。
【００２２】そして、ｎＭＯＳトランジスタ１４のゲー
ト電極およびｎＭＯＳトランジスタ１９のゲート電極を
第１入力としてＶinＡを入力し、ｎＭＯＳトランジスタ
１３のゲート電極およびｎＭＯＳトランジスタ２０のゲ
ート電極を第２入力としてＶinＢを入力する。さらに、
ｐＭＯＳトランジスタ１２とｎＭＯＳトランジスタ１４
との接続点を第１出力としてＶout Ａを出力し、ｐＭＯ
Ｓトランジスタ１８とｎＭＯＳトランジスタ２０との接
続点を第２出力としてＶout Ｂを出力する。
ト電極およびｎＭＯＳトランジスタ１９のゲート電極を
第１入力としてＶinＡを入力し、ｎＭＯＳトランジスタ
１３のゲート電極およびｎＭＯＳトランジスタ２０のゲ
ート電極を第２入力としてＶinＢを入力する。さらに、
ｐＭＯＳトランジスタ１２とｎＭＯＳトランジスタ１４
との接続点を第１出力としてＶout Ａを出力し、ｐＭＯ
Ｓトランジスタ１８とｎＭＯＳトランジスタ２０との接
続点を第２出力としてＶout Ｂを出力する。
【００２３】なお、各トランジスタのチャネル長Ｌとチ
ャネル幅Ｗとの比Ｗ／Ｌは、それぞれ、従来のセンス回
路（図６参照）の対応するトランジスタと同一とした。
ャネル幅Ｗとの比Ｗ／Ｌは、それぞれ、従来のセンス回
路（図６参照）の対応するトランジスタと同一とした。
【００２４】図２は、本実施例のセンス回路の入力電位
ＶinＡ，ＶinＢと出力電位Ｖout Ａ，Ｖout Ｂとの関係
を示すグラフである。なお、同図は、図７および図８と
同様、入力電位ＶinＡをハイ、入力電位ＶinＢをローと
した場合を示している。
ＶinＡ，ＶinＢと出力電位Ｖout Ａ，Ｖout Ｂとの関係
を示すグラフである。なお、同図は、図７および図８と
同様、入力電位ＶinＡをハイ、入力電位ＶinＢをローと
した場合を示している。
【００２５】同図からわかるように、入力電位ＶinＡお
よび入力電位ＶinＢを、電位差を５０ｍＶに保ちながら
上昇させていくと、出力電位Ｖout ＡはＶinＡ，ＶinＢ
が約０．６９Ｖ〜１．００Ｖのときに急激に低下した
後、ＶinＡ，ＶinＢにほぼ比例して上昇する。また、出
力電位Ｖout Ｂは、ＶinＡ，ＶinＢが３．３Ｖ（ＳＲＡ
Ｍの電源電圧ＶDD）を越えるまで緩やかに低下し、急激
な低下は生じない。
よび入力電位ＶinＢを、電位差を５０ｍＶに保ちながら
上昇させていくと、出力電位Ｖout ＡはＶinＡ，ＶinＢ
が約０．６９Ｖ〜１．００Ｖのときに急激に低下した
後、ＶinＡ，ＶinＢにほぼ比例して上昇する。また、出
力電位Ｖout Ｂは、ＶinＡ，ＶinＢが３．３Ｖ（ＳＲＡ
Ｍの電源電圧ＶDD）を越えるまで緩やかに低下し、急激
な低下は生じない。
【００２６】このように、本実施例のセンス回路では、
図７および図８に示した特性と比較して、出力電位Ｖ
out Ａ，Ｖout Ｂの出力曲線が、入力電位ＶinＡ，Ｖin
Ｂの高電位側（図２中右側）にシフトしている。
図７および図８に示した特性と比較して、出力電位Ｖ
out Ａ，Ｖout Ｂの出力曲線が、入力電位ＶinＡ，Ｖin
Ｂの高電位側（図２中右側）にシフトしている。
【００２７】図３は、従来のセンス回路の出力電位Ｖ
out Ａの特性（図７、図８参照）と本実施例のセンス回
路の出力電位Ｖout Ａの特性（図２参照）とを比較する
ためのグラフであり、縦軸は電位、横軸は時刻である。
同図において、Ｒは従来のセンス回路の出力電位Ｖout
Ａを示し、また、Ｒ′は本実施例のセンス回路の出力電
位Ｖout Ａを示している。このように、本実施例のセン
ス回路では、従来のセンス回路と比較して、出力電位Ｖ
out Ａが小さくなる。したがって、本実施例のセンス回
路では出力電位の電位差Ｖout Ｂ−Ｖout Ａを従来のセ
ンス回路よりも大きくすることができる。このように、
本実施例のセンス回路によれば、入力電位ＶinＡ，Ｖin
Ｂが高い場合の増幅率を高くすることができる。
out Ａの特性（図７、図８参照）と本実施例のセンス回
路の出力電位Ｖout Ａの特性（図２参照）とを比較する
ためのグラフであり、縦軸は電位、横軸は時刻である。
同図において、Ｒは従来のセンス回路の出力電位Ｖout
Ａを示し、また、Ｒ′は本実施例のセンス回路の出力電
位Ｖout Ａを示している。このように、本実施例のセン
ス回路では、従来のセンス回路と比較して、出力電位Ｖ
out Ａが小さくなる。したがって、本実施例のセンス回
路では出力電位の電位差Ｖout Ｂ−Ｖout Ａを従来のセ
ンス回路よりも大きくすることができる。このように、
本実施例のセンス回路によれば、入力電位ＶinＡ，Ｖin
Ｂが高い場合の増幅率を高くすることができる。
【００２８】また、入力電位ＶinＡ，ＶinＢが３．３Ｖ
を越えても出力電位Ｖout Ｂが急激に低下することがな
いので、入力電位ＶinＡ，ＶinＢの変動に伴う増幅率の
変動を小さくすることができる。
を越えても出力電位Ｖout Ｂが急激に低下することがな
いので、入力電位ＶinＡ，ＶinＢの変動に伴う増幅率の
変動を小さくすることができる。
【００２９】さらに、これにより、ｐＭＯＳトランジス
タ１２，１８を大きくする必要がなくなるので、動作速
度を速くすることができる。
タ１２，１８を大きくする必要がなくなるので、動作速
度を速くすることができる。
【００３０】ｎＭＯＳトランジスタ１４，２０のスレッ
ショルド電圧ＶthがｎＭＯＳトランジスタ１３，１９の
スレッショルド電圧よりも高くなるようにする方法とし
ては、例えば、ｎＭＯＳトランジスタ１４，２０にイオ
ン注入を行ってチャネル濃度を高くする方法がある。
ショルド電圧ＶthがｎＭＯＳトランジスタ１３，１９の
スレッショルド電圧よりも高くなるようにする方法とし
ては、例えば、ｎＭＯＳトランジスタ１４，２０にイオ
ン注入を行ってチャネル濃度を高くする方法がある。
【００３１】また、ｎＭＯＳトランジスタ１４，２０と
他のｎＭＯＳトランジスタとを異なるウェル内に形成
し、両ウェル内に異なる基板バイアスを印加することに
よっても、ｎＭＯＳトランジスタ１４，２０のスレッシ
ョルド電圧を高くすることができる。
他のｎＭＯＳトランジスタとを異なるウェル内に形成
し、両ウェル内に異なる基板バイアスを印加することに
よっても、ｎＭＯＳトランジスタ１４，２０のスレッシ
ョルド電圧を高くすることができる。
【００３２】なお、ｎＭＯＳトランジスタ１４，２０の
スレッショルド電圧ＶthをｎＭＯＳトランジスタ１３，
１９のスレッショルド電圧Ｖthよりも高くした場合につ
いて説明したが、これに加えて、ｎＭＯＳトランジスタ
１６，２２のスレッシュホルド電圧ＶthもｎＭＯＳトラ
ンジスタ１３，１９のスレッショルド電圧Ｖthよりも高
くすれば、出力電位Ｖout Ａ，Ｖout Ｂの出力曲線をさ
らに入力電位ＶinＡ，ＶinＢの高電位側にシフトさせる
ことができ、増幅率をさらに向上させることが可能とな
る。
スレッショルド電圧ＶthをｎＭＯＳトランジスタ１３，
１９のスレッショルド電圧Ｖthよりも高くした場合につ
いて説明したが、これに加えて、ｎＭＯＳトランジスタ
１６，２２のスレッシュホルド電圧ＶthもｎＭＯＳトラ
ンジスタ１３，１９のスレッショルド電圧Ｖthよりも高
くすれば、出力電位Ｖout Ａ，Ｖout Ｂの出力曲線をさ
らに入力電位ＶinＡ，ＶinＢの高電位側にシフトさせる
ことができ、増幅率をさらに向上させることが可能とな
る。
【００３３】（実施例２）次に、第２の発明の一実施例
について説明する。
について説明する。
【００３４】図４は、本実施例に係わるセンス回路の回
路構成を示す電気回路図である。同図において、第１ト
ランジスタとしてのｐＭＯＳトランジスタ４１は、ソー
スが電源に接続され、ドレインとゲートとが接続されて
いる。第２トランジスタとしてのｐＭＯＳトランジスタ
４２は、ソースが電源に接続され、ゲートがｐＭＯＳト
ランジスタ４１のドレインに接続されている。第３トラ
ンジスタとしてのｎＭＯＳトランジスタ４３は、ドレイ
ンがｐＭＯＳトランジスタ４１のドレインと接続されて
いる。第４トランジスタとしてのｎＭＯＳトランジスタ
４４は、ドレインがｐＭＯＳトランジスタ４２のドレイ
ンと接続され、ソースがｎＭＯＳトランジスタ４３のソ
ースと接続されて共通ノードを構成している。ここで、
このｎＭＯＳトランジスタ４４としては、ｎＭＯＳトラ
ンジスタ４３よりもスレッショルド電圧Ｖthが高いトラ
ンジスタが使用されている。この共通ノードとグランド
との間には、スイッチ用のｎＭＯＳトランジスタ４５お
よび電流制御用のｎＭＯＳトランジスタ４６が直列に接
続されている。
路構成を示す電気回路図である。同図において、第１ト
ランジスタとしてのｐＭＯＳトランジスタ４１は、ソー
スが電源に接続され、ドレインとゲートとが接続されて
いる。第２トランジスタとしてのｐＭＯＳトランジスタ
４２は、ソースが電源に接続され、ゲートがｐＭＯＳト
ランジスタ４１のドレインに接続されている。第３トラ
ンジスタとしてのｎＭＯＳトランジスタ４３は、ドレイ
ンがｐＭＯＳトランジスタ４１のドレインと接続されて
いる。第４トランジスタとしてのｎＭＯＳトランジスタ
４４は、ドレインがｐＭＯＳトランジスタ４２のドレイ
ンと接続され、ソースがｎＭＯＳトランジスタ４３のソ
ースと接続されて共通ノードを構成している。ここで、
このｎＭＯＳトランジスタ４４としては、ｎＭＯＳトラ
ンジスタ４３よりもスレッショルド電圧Ｖthが高いトラ
ンジスタが使用されている。この共通ノードとグランド
との間には、スイッチ用のｎＭＯＳトランジスタ４５お
よび電流制御用のｎＭＯＳトランジスタ４６が直列に接
続されている。
【００３５】そして、ｎＭＯＳトランジスタ４３のゲー
トを第１入力としてＶinＡを入力し、ｎＭＯＳトランジ
スタ４４のゲートを第２入力としてＶinＢを入力し、ｐ
ＭＯＳトランジスタ４２とｎＭＯＳトランジスタ４４と
の接続点を出力としてＶoutを出力する。なお、本実施
例では、入力電位ＶinＡをハイとし、ＶinＢをローとす
る。
トを第１入力としてＶinＡを入力し、ｎＭＯＳトランジ
スタ４４のゲートを第２入力としてＶinＢを入力し、ｐ
ＭＯＳトランジスタ４２とｎＭＯＳトランジスタ４４と
の接続点を出力としてＶoutを出力する。なお、本実施
例では、入力電位ＶinＡをハイとし、ＶinＢをローとす
る。
【００３６】図５は、入力電位ＶinＡ，ＶinＢと出力電
位Ｖout との関係を示すグラフである。同図からわかる
ように、本実施例のセンス回路によれば、ｎＭＯＳトラ
ンジスタ４４のスレッシュホルド電圧ＶthをｎＭＯＳト
ランジスタ４３のスレッショルド電圧Ｖthよりも高くし
たことにより、出力電位Ｖout の出力曲線を入力電位Ｖ
inの高電位側にシフトさせることができるので、増幅率
を向上させることが可能となる。
位Ｖout との関係を示すグラフである。同図からわかる
ように、本実施例のセンス回路によれば、ｎＭＯＳトラ
ンジスタ４４のスレッシュホルド電圧ＶthをｎＭＯＳト
ランジスタ４３のスレッショルド電圧Ｖthよりも高くし
たことにより、出力電位Ｖout の出力曲線を入力電位Ｖ
inの高電位側にシフトさせることができるので、増幅率
を向上させることが可能となる。
【００３７】なお、ｎＭＯＳトランジスタ４４のスレッ
ショルド電圧ＶthをｎＭＯＳトランジスタ４３のスレッ
ショルド電圧Ｖthよりも高くなるようにする方法として
は、上述の実施例１と同様、例えば、ｎＭＯＳトランジ
スタ４４にイオン注入を行ってチャネル濃度を高くする
方法や、ｎＭＯＳトランジスタ４４と他のｎＭＯＳトラ
ンジスタとを異なるウェル内に形成して異なる基板バイ
アスを印加する方法等が使用できる。
ショルド電圧ＶthをｎＭＯＳトランジスタ４３のスレッ
ショルド電圧Ｖthよりも高くなるようにする方法として
は、上述の実施例１と同様、例えば、ｎＭＯＳトランジ
スタ４４にイオン注入を行ってチャネル濃度を高くする
方法や、ｎＭＯＳトランジスタ４４と他のｎＭＯＳトラ
ンジスタとを異なるウェル内に形成して異なる基板バイ
アスを印加する方法等が使用できる。
【００３８】また、本実施例のセンス回路においても、
ｎＭＯＳトランジスタ４６のスレッシュホルド電圧Ｖth
もｎＭＯＳトランジスタ４３のスレッショルド電圧Ｖth
よりも高くすることにより、増幅率をさらに向上させる
ことができる。
ｎＭＯＳトランジスタ４６のスレッシュホルド電圧Ｖth
もｎＭＯＳトランジスタ４３のスレッショルド電圧Ｖth
よりも高くすることにより、増幅率をさらに向上させる
ことができる。
【００３９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、増幅率が大きく、入力電位の変動に伴う増幅率の
変動が小さく且つ動作速度が速いセンス回路を提供する
ことができる。
れば、増幅率が大きく、入力電位の変動に伴う増幅率の
変動が小さく且つ動作速度が速いセンス回路を提供する
ことができる。
【図１】第１の発明の一実施例に係わるセンス回路を示
す電気回路図である。
す電気回路図である。
【図２】図１に示したセンス回路の各入力電位と各出力
電位との関係を示すグラフである。
電位との関係を示すグラフである。
【図３】従来のセンス回路の出力電位の特性と図１に示
したセンス回路の出力電位の特性とを比較するためのグ
ラフである。
したセンス回路の出力電位の特性とを比較するためのグ
ラフである。
【図４】第２の発明の一実施例に係わるセンス回路を示
す電気回路図である。
す電気回路図である。
【図５】図４に示したセンス回路の入力電位と出力電位
の関係を示すグラフである。
の関係を示すグラフである。
【図６】従来のセンス回路を示す電気回路図である。
【図７】図６に示したセンス回路の各入力電位と各出力
電位との関係を示すグラフである。
電位との関係を示すグラフである。
【図８】従来のセンス回路の各入力電位と各出力電位と
の関係の他の例を示すグラフである。
の関係の他の例を示すグラフである。
１１，１２，１７，１８ ｐＭＯＳトランジスタ １３，１９ スレッショルド電圧の低いｎＭＯＳトラン
ジスタ １４，２０ スレッショルド電圧の高いｎＭＯＳトラン
ジスタ １５，２１ スイッチ用ｎＭＯＳトランジスタ １６，２２ 電流制御用ｎＭＯＳトランジスタ ４１，４２ ｐＭＯＳトランジスタ ４３ スレッショルド電圧の低いｎＭＯＳトランジスタ ４４ スレッショルド電圧の高いｎＭＯＳトランジスタ ４５ スイッチ用ｎＭＯＳトランジスタ ４６ 電流制御用ｎＭＯＳトランジスタ
ジスタ １４，２０ スレッショルド電圧の高いｎＭＯＳトラン
ジスタ １５，２１ スイッチ用ｎＭＯＳトランジスタ １６，２２ 電流制御用ｎＭＯＳトランジスタ ４１，４２ ｐＭＯＳトランジスタ ４３ スレッショルド電圧の低いｎＭＯＳトランジスタ ４４ スレッショルド電圧の高いｎＭＯＳトランジスタ ４５ スイッチ用ｎＭＯＳトランジスタ ４６ 電流制御用ｎＭＯＳトランジスタ
Claims (8)
- 【請求項１】一端が電源に接続され且つ他端と制御電極
とが接続された第１導電型の第１トランジスタと、一端
が前記電源に接続され且つ制御電極が前記第１トランジ
スタの前記他端と接続された第１導電型の第２トランジ
スタと、一端が前記第１トランジスタの他端と接続され
た第２導電型の第３トランジスタと、一端が前記第２ト
ランジスタの前記他端と接続され且つ他端が前記第３ト
ランジスタの他端と接続された第２導電型の第４トラン
ジスタと、前記第３トランジスタの前記他端および前記
第４トランジスタの前記他端とグランドとの間に設けら
れた第１電流制御用トランジスタとを備えた第１アンプ
と、一端が電源に接続され且つ他端と制御電極とが接続
された第１導電型の第５トランジスタと、一端が前記電
源に接続され且つ制御電極が前記第５トランジスタの前
記他端と接続された第１導電型の第６トランジスタと、
一端が前記第５トランジスタの前記他端と接続され且つ
制御電極が前記第４トランジスタの制御電極と接続され
た第２導電型の第７トランジスタと、一端が前記第６ト
ランジスタの他端と接続され他端が前記第７トランジス
タの前記他端と接続され且つ制御電極が前記第３トラン
ジスタの制御電極と接続された第２導電型の第８トラン
ジスタと、前記第７トランジスタの前記他端および前記
第８トランジスタの前記他端とグランドとの間に設けら
れた第２電流制御用トランジスタとを備えた第２アンプ
とを備え、前記第４トランジスタの前記制御電極と前記
第７トランジスタの前記制御電極との接続点を第１入力
とし、前記第３トランジスタの前記制御電極と前記第８
トランジスタの前記制御電極との接続点を第２入力と
し、前記第２トランジスタの前記他端と前記第４トラン
ジスタの前記一端との接続点を第１出力とし、前記第６
トランジスタの前記他端と前記第８トランジスタの前記
一端との接続点を第２出力としたセンス回路であって、 前記第４，第８トランジスタのスレッショルド電圧が前
記第３，第７トランジスタのスレッショルド電圧よりも
高いことを特徴とするセンス回路。 - 【請求項２】前記第１，第２電流制御用トランジスタの
スレッショルド電圧が前記第３，第７トランジスタのス
レッショルド電圧よりも高いことを特徴とする請求項１
記載のセンス回路。 - 【請求項３】イオン注入を行ってチャネル濃度を変化さ
せることより、各トランジスタの前記スレッショルド電
圧を設定したことを特徴とする請求項１または２記載の
センス回路。 - 【請求項４】前記スレッショルド電圧を高く設定すべき
トランジスタと他のトランジスタとを異なるウェル内に
形成して異なる基板バイアスを印加することにより各ト
ランジスタの前記スレッショルド電圧を設定したことを
特徴とする請求項１または２記載のセンス回路。 - 【請求項５】一端が電源に接続され且つ他端と制御電極
とが接続された第１導電型の第１トランジスタと、一端
が前記電源に接続され且つ制御電極が前記第１トランジ
スタの前記他端と接続された第１導電型の第２トランジ
スタと、一端が前記第１トランジスタの前記他端と接続
された第２導電型の第３トランジスタと、一端が前記第
２トランジスタの他端と接続され且つ他端が前記第３ト
ランジスタの前記他端と接続された第２導電型の第４ト
ランジスタと、前記第３トランジスタの前記他端および
前記第４トランジスタの前記他端とグランドとの間に設
けられた電流制御用トランジスタとを備え、前記第３，
第４トランジスタの前記制御電極をそれぞれ入力とし且
つ前記第２トランジスタの前記他端と前記第４トランジ
スタの前記一端との接続点を出力としたセンス回路であ
って、 前記第４トランジスタのスレッショルド電圧が前記第３
トランジスタのスレッショルド電圧よりも高いことを特
徴とするセンス回路。 - 【請求項６】前記電流制御用トランジスタのスレッショ
ルド電圧が前記第３トランジスタのスレッショルド電圧
よりも高いことを特徴とする請求項５記載のセンス回
路。 - 【請求項７】イオン注入を行うことによってチャネル濃
度を変化させることより、各トランジスタの前記スレッ
ショルド電圧を設定したことを特徴とする請求項５また
は６記載のセンス回路。 - 【請求項８】前記スレッショルド電圧を高く設定すべき
トランジスタと他のトランジスタとを異なるウェル内に
形成して異なる基板バイアスを印加することにより各ト
ランジスタの前記スレッショルド電圧を設定したことを
特徴とする請求項５または６記載のセンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4348695A JPH06203576A (ja) | 1992-12-28 | 1992-12-28 | センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4348695A JPH06203576A (ja) | 1992-12-28 | 1992-12-28 | センス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06203576A true JPH06203576A (ja) | 1994-07-22 |
Family
ID=18398739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4348695A Withdrawn JPH06203576A (ja) | 1992-12-28 | 1992-12-28 | センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06203576A (ja) |
Cited By (15)
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-
1992
- 1992-12-28 JP JP4348695A patent/JPH06203576A/ja not_active Withdrawn
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