JPH0143483B2 - - Google Patents
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- JPH0143483B2 JPH0143483B2 JP55108518A JP10851880A JPH0143483B2 JP H0143483 B2 JPH0143483 B2 JP H0143483B2 JP 55108518 A JP55108518 A JP 55108518A JP 10851880 A JP10851880 A JP 10851880A JP H0143483 B2 JPH0143483 B2 JP H0143483B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45456—Indexing scheme relating to differential amplifiers the CSC comprising bias stabilisation means, e.g. DC-level stability, positive or negative temperature coefficient dependent control
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45508—Indexing scheme relating to differential amplifiers the CSC comprising a voltage generating circuit as bias circuit for the CSC
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45674—Indexing scheme relating to differential amplifiers the LC comprising one current mirror
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート型電界効果トランジスタに
よつて構成される電子回路用定電流回路に関する
ものである。
よつて構成される電子回路用定電流回路に関する
ものである。
定電流が供給されて動作する従来の電子回路と
して、絶縁ゲート型電界効果トランジスタによつ
て構成される差動増幅器を第１図に示す。
して、絶縁ゲート型電界効果トランジスタによつ
て構成される差動増幅器を第１図に示す。
Ｐチヤネルトランジスタ（以下PTと略す）１
１とＮチヤネルトランジスタ（以下NTと略す）
１２は、差動増幅段の定電流源NT１３ののバイ
アス回路であり、NT１３と直列接続される差動
入力トランジスタ対TN１４，１５と、更に直列
接続される負荷トランジスタ対rPT１６，１７と
は差動増幅段であり、この差動増幅段出力を入力
されるPT１８と、定電流源NT１９は出力段で
あり、全体として差動増幅器を構成している。同
図において、バイアス回路のPT１１，NT１２
及び定電流源NT１３が定電流回路を構成する。
バイアス回路のNT１２はPT１１に比してコン
ダクタンスがかなり高く設計されるので、１２は
１３のゲート・ソース間にNTの閾値電圧近傍の
電圧Vgを入力する。
１とＮチヤネルトランジスタ（以下NTと略す）
１２は、差動増幅段の定電流源NT１３ののバイ
アス回路であり、NT１３と直列接続される差動
入力トランジスタ対TN１４，１５と、更に直列
接続される負荷トランジスタ対rPT１６，１７と
は差動増幅段であり、この差動増幅段出力を入力
されるPT１８と、定電流源NT１９は出力段で
あり、全体として差動増幅器を構成している。同
図において、バイアス回路のPT１１，NT１２
及び定電流源NT１３が定電流回路を構成する。
バイアス回路のNT１２はPT１１に比してコン
ダクタンスがかなり高く設計されるので、１２は
１３のゲート・ソース間にNTの閾値電圧近傍の
電圧Vgを入力する。
この従来の定電流回路において、NT１３が飽
和領域で動作する時の電流がＩ＝β／２（VGS−VT）2 、（β：コンダクタンス係数、VGS：NT１３の
ゲート・ソース間電圧、VT：NT１３の閾値電
圧）である。VGSはNT１２の閾値電圧Vgとなる
ため、定電流源トランジスタNT１３の実効ゲー
ト電圧が低いままであり、トランジスタ１３の幾
何学的寸法すなわちβを大きくしなければ動作電
流を大きくできなかつた。言い換えれば、トラン
ジスタの寸法を大きくしなければ、電子回路を構
成する差動増幅段１４乃至１７には電流が十分に
流れないという欠点があつた。電流が十分に流れ
なければ電子回路は入力に対する応答が遅れてし
まい、電子回路を構成する差動増幅器全体として
は、増幅率の周波数特性をのばせなくなる。
和領域で動作する時の電流がＩ＝β／２（VGS−VT）2 、（β：コンダクタンス係数、VGS：NT１３の
ゲート・ソース間電圧、VT：NT１３の閾値電
圧）である。VGSはNT１２の閾値電圧Vgとなる
ため、定電流源トランジスタNT１３の実効ゲー
ト電圧が低いままであり、トランジスタ１３の幾
何学的寸法すなわちβを大きくしなければ動作電
流を大きくできなかつた。言い換えれば、トラン
ジスタの寸法を大きくしなければ、電子回路を構
成する差動増幅段１４乃至１７には電流が十分に
流れないという欠点があつた。電流が十分に流れ
なければ電子回路は入力に対する応答が遅れてし
まい、電子回路を構成する差動増幅器全体として
は、増幅率の周波数特性をのばせなくなる。
本発明は、上記問題点を除去し、定電流源トラ
ンジスタによつて動作電流が決定づれられる電子
回路に対して、定電流源トランジスタの寸法を大
きくしなくとも大きな動く動作電流を供給でき、
電子回路の動作を高速化することを可能とすると
共に、定電流回路を半導体集積回路上に構成し、
製造する場合の定電流回路の電気的特性の製造ば
らつきを小さくすることを目的としている。
ンジスタによつて動作電流が決定づれられる電子
回路に対して、定電流源トランジスタの寸法を大
きくしなくとも大きな動く動作電流を供給でき、
電子回路の動作を高速化することを可能とすると
共に、定電流回路を半導体集積回路上に構成し、
製造する場合の定電流回路の電気的特性の製造ば
らつきを小さくすることを目的としている。
上記目的を達成するために、本発明は、電子回
路に直列接続されて電子回路に流れる電流を決定
づける定電流源トランジスタのゲートとソースの
間に、その定電流源トランジスタと同極性のバイ
アス用トランジスタの閾値電圧と、本質的に電源
電圧依存性を持たない予め定められた一定電圧と
の和の電圧を入力することを特徴とする。
路に直列接続されて電子回路に流れる電流を決定
づける定電流源トランジスタのゲートとソースの
間に、その定電流源トランジスタと同極性のバイ
アス用トランジスタの閾値電圧と、本質的に電源
電圧依存性を持たない予め定められた一定電圧と
の和の電圧を入力することを特徴とする。
本発明の上記構成によれば、先の電流式におけ
るVGSが定電流源トランジスタと同極性のバイア
ス用トランジスタの閾値電圧と一定電圧の和の電
圧となる。仮に説明のため、定電流源トランジス
タとバイアス用トランジスタの閾値電圧が等しい
とすると、VGS−VT＝（一定電圧）となり、従来
に比べて定電流源トランジスタの実効ゲート電圧
が高まり、このトランジスタの寸法を大きくして
βを大きくしなくとも大きな電流を流すことがで
きる。
るVGSが定電流源トランジスタと同極性のバイア
ス用トランジスタの閾値電圧と一定電圧の和の電
圧となる。仮に説明のため、定電流源トランジス
タとバイアス用トランジスタの閾値電圧が等しい
とすると、VGS−VT＝（一定電圧）となり、従来
に比べて定電流源トランジスタの実効ゲート電圧
が高まり、このトランジスタの寸法を大きくして
βを大きくしなくとも大きな電流を流すことがで
きる。
また、本発明によれば、上記和の電圧に定電流
源トランジスタと同極性のトランジスタの閾値電
圧を含んでいる。従つて、製造時で各トランジス
タに生ずる閾値電圧のばらつきは、VGS−VTの式
により、定電流源トランジスタとバイアス用トラ
ンジスタの同極性のトランジスタ同士で相殺され
るため、結果的に製造ばらつきが定電流に及ぼす
影響が小さくなる。
源トランジスタと同極性のトランジスタの閾値電
圧を含んでいる。従つて、製造時で各トランジス
タに生ずる閾値電圧のばらつきは、VGS−VTの式
により、定電流源トランジスタとバイアス用トラ
ンジスタの同極性のトランジスタ同士で相殺され
るため、結果的に製造ばらつきが定電流に及ぼす
影響が小さくなる。
以下、実施例に基づき本発明を説明する。
本発明の実施例を、第２，３，４，５図に示
す。差動増幅器の差動増幅段及び出力段の回路
は、第１図と同じであるので同符号を添えてあ
る。第１図との相違は、それぞれそのバイアス回
路にある。
す。差動増幅器の差動増幅段及び出力段の回路
は、第１図と同じであるので同符号を添えてあ
る。第１図との相違は、それぞれそのバイアス回
路にある。
第２図は、本質的に電源電圧依存性を持たない
予め定められた一定電圧を生成する定電圧源２２
と、差動増幅段の定電流源トランジスタ１３と同
極性でゲート・ドレインの共通接続されたコンダ
クタンス係数の大きいバイアス用トランジスタ２
３の直列接続に電流源２１から電流を供給するこ
とにより、２３の閾値電圧と２２の予め定められ
た一定電圧との和の電圧Vgを生成したものであ
る。
予め定められた一定電圧を生成する定電圧源２２
と、差動増幅段の定電流源トランジスタ１３と同
極性でゲート・ドレインの共通接続されたコンダ
クタンス係数の大きいバイアス用トランジスタ２
３の直列接続に電流源２１から電流を供給するこ
とにより、２３の閾値電圧と２２の予め定められ
た一定電圧との和の電圧Vgを生成したものであ
る。
同図において、NT１４，１５、PT１６，１
７からなる差動増幅段は電子回路を構成し、この
電子回路の定電流源トランジスタ１３のゲート・
ソース間に一定電圧と２３の閾値電圧の和の電圧
VGが生成される。
７からなる差動増幅段は電子回路を構成し、この
電子回路の定電流源トランジスタ１３のゲート・
ソース間に一定電圧と２３の閾値電圧の和の電圧
VGが生成される。
従つて定電流源トランジスタ１３の実効ゲート
電圧は、定電圧源の存在により高くなり、トラン
ジスタ寸法を大きくしなくとも大きな電流を流せ
る。また、閾値電圧のばらつきも同極性のトラン
ジスタ同士１３，２３で相殺し合うことができ
る。
電圧は、定電圧源の存在により高くなり、トラン
ジスタ寸法を大きくしなくとも大きな電流を流せ
る。また、閾値電圧のばらつきも同極性のトラン
ジスタ同士１３，２３で相殺し合うことができ
る。
第３図は、予め定められた一定電圧を同極性ト
ランジスタ対の互いに異なる閾値電圧により構成
したものである。トランジスタ３１乃至３９は、
第１図１１乃至１９に対応し、同極性トランジス
タ対３４と３５は互いに閾値電圧が異なり、３５
はデプレシヨン型で、そのゲートがVSS電位に接
続され、３５より閾値電圧が高い３４のゲートが
出力に接続されているので、出力には閾値電圧差
が生じ、その出力に差動増幅段の定電流源トラン
ジスタと同極性でゲート・ドレインの共通接続さ
れたコンダクタンス係数の大きいトランジスタ４
０が直列接続されているので、３８から電流を供
給することにより４０のドレインには、同極性ト
ランジスタ対３４，３５の異なる閾値電圧の差の
電圧と４０の閾値電圧の和の電圧VGを生成して
いる。すなわち、同図では定電圧源である３９の
ソース・ドレイン間にトランジスタ対３４と３５
の異なる閾値電圧の差の電圧が生成され、バイア
ス用トランジスタである４０のソース・ドレイン
間に４０の閾値電圧が生成されてている。
ランジスタ対の互いに異なる閾値電圧により構成
したものである。トランジスタ３１乃至３９は、
第１図１１乃至１９に対応し、同極性トランジス
タ対３４と３５は互いに閾値電圧が異なり、３５
はデプレシヨン型で、そのゲートがVSS電位に接
続され、３５より閾値電圧が高い３４のゲートが
出力に接続されているので、出力には閾値電圧差
が生じ、その出力に差動増幅段の定電流源トラン
ジスタと同極性でゲート・ドレインの共通接続さ
れたコンダクタンス係数の大きいトランジスタ４
０が直列接続されているので、３８から電流を供
給することにより４０のドレインには、同極性ト
ランジスタ対３４，３５の異なる閾値電圧の差の
電圧と４０の閾値電圧の和の電圧VGを生成して
いる。すなわち、同図では定電圧源である３９の
ソース・ドレイン間にトランジスタ対３４と３５
の異なる閾値電圧の差の電圧が生成され、バイア
ス用トランジスタである４０のソース・ドレイン
間に４０の閾値電圧が生成されてている。
第４図は、予め定められた一定電圧を同極性ト
ランジスタ対の互いに異なる閾値電圧の差電圧の
整数倍の電圧により構成したもので、バイアス回
路部分だけ示している。閾値電圧の差電圧を生成
する回路は、第３図と同一であり、トランジスタ
３１乃至３９より構成される。トランジスタ３９
のソース・ドレイン間に閾値電圧の差電圧を生成
する。トランジスタ４１乃至４５が差電圧を整数
倍する回路であり、PT４２と４３のコンダクタ
ンス係数の比とNT４１と４４，４５のコンダク
タンス係数の比を等しくすることにより行なわ
れ、NT４１のゲート・ソース間の電圧がNT４
４，４５のゲート（ドレイン）・ソース間に生成
される。４４，４５を含めてゲート・ドレインの
共通接続されたNTをｎ個直列接続すれば、差電
圧のｎ倍の電圧がとれる。４５に、更にゲート・
ドレインの共通接続されたコンダクタンス係数が
４４，４５より相当大きいトランジスタ４６を直
列接続することによりVGとして、閾値電圧の差
電圧の整数倍の電圧と４６の閾値電圧との和の電
圧が生成される。すなわち、同図では定電圧源を
構成する４４，４５の各ソース・ドレイン間に異
なる閾値電圧の差の電圧が生成され、バイアス用
トランジスタである４６のソース・ドレイン間に
NTの閾値電圧が生成されている。
ランジスタ対の互いに異なる閾値電圧の差電圧の
整数倍の電圧により構成したもので、バイアス回
路部分だけ示している。閾値電圧の差電圧を生成
する回路は、第３図と同一であり、トランジスタ
３１乃至３９より構成される。トランジスタ３９
のソース・ドレイン間に閾値電圧の差電圧を生成
する。トランジスタ４１乃至４５が差電圧を整数
倍する回路であり、PT４２と４３のコンダクタ
ンス係数の比とNT４１と４４，４５のコンダク
タンス係数の比を等しくすることにより行なわ
れ、NT４１のゲート・ソース間の電圧がNT４
４，４５のゲート（ドレイン）・ソース間に生成
される。４４，４５を含めてゲート・ドレインの
共通接続されたNTをｎ個直列接続すれば、差電
圧のｎ倍の電圧がとれる。４５に、更にゲート・
ドレインの共通接続されたコンダクタンス係数が
４４，４５より相当大きいトランジスタ４６を直
列接続することによりVGとして、閾値電圧の差
電圧の整数倍の電圧と４６の閾値電圧との和の電
圧が生成される。すなわち、同図では定電圧源を
構成する４４，４５の各ソース・ドレイン間に異
なる閾値電圧の差の電圧が生成され、バイアス用
トランジスタである４６のソース・ドレイン間に
NTの閾値電圧が生成されている。
第５図は、予め定められた一定電圧を同極性ト
ランジスタ対の互いに異なる閾値電圧の差電圧の
実数倍の電圧により構成したもので、バイアス回
路部分だけ示している。閾値電圧の差電圧を生成
する回路は、第３図と同一であり、トランジスタ
３１乃至３８と抵抗体５１により構成され抵抗体
５１の両端間にNT３４，３５の異なる閾値電圧
の差電圧が生成される。トランジスタ５２と抵抗
体５３が差電圧を実数倍する回路であり、３８の
コンダクタンス係数と５１の抵抗の積と、５２の
コンダクタンス係数と５３の抵抗の積の比がその
実数になる。５３に更にコンダクタンス係数の大
きいNT５４を接続することにより、VGとして閾
値電圧の差電圧の実数倍の電圧と５４の閾値電圧
との和の電圧が生成される。すなわち、同図では
定電圧源である５３の両端に異なる閾値電圧の差
電圧を実数倍した電圧が生成され、バイアス用ト
ランジスタである５４のソース・ドレイン間に
NTの閾値電圧が生成されている。
ランジスタ対の互いに異なる閾値電圧の差電圧の
実数倍の電圧により構成したもので、バイアス回
路部分だけ示している。閾値電圧の差電圧を生成
する回路は、第３図と同一であり、トランジスタ
３１乃至３８と抵抗体５１により構成され抵抗体
５１の両端間にNT３４，３５の異なる閾値電圧
の差電圧が生成される。トランジスタ５２と抵抗
体５３が差電圧を実数倍する回路であり、３８の
コンダクタンス係数と５１の抵抗の積と、５２の
コンダクタンス係数と５３の抵抗の積の比がその
実数になる。５３に更にコンダクタンス係数の大
きいNT５４を接続することにより、VGとして閾
値電圧の差電圧の実数倍の電圧と５４の閾値電圧
との和の電圧が生成される。すなわち、同図では
定電圧源である５３の両端に異なる閾値電圧の差
電圧を実数倍した電圧が生成され、バイアス用ト
ランジスタである５４のソース・ドレイン間に
NTの閾値電圧が生成されている。
第３，４，５図における異なる閾値電圧は、同
極性、同幾何寸法のトランジスタ対の一方のゲー
トチヤネル部にイオンを打ち込む（チヤネルドー
ピング）ことにより、閾値電圧を変移させる。若
しくは、一方のゲート材料を変えることによる仕
事関数等により閾値電圧を変移させる、等により
達成される。後者の場合、多結晶シリコンをゲー
ト材料とする場合は、一方をＮ型、他方をＰ型と
する等の方法を用いることができる。
極性、同幾何寸法のトランジスタ対の一方のゲー
トチヤネル部にイオンを打ち込む（チヤネルドー
ピング）ことにより、閾値電圧を変移させる。若
しくは、一方のゲート材料を変えることによる仕
事関数等により閾値電圧を変移させる、等により
達成される。後者の場合、多結晶シリコンをゲー
ト材料とする場合は、一方をＮ型、他方をＰ型と
する等の方法を用いることができる。
以上述べた本発明は、電子回路の定電流源トラ
ンジスタの実効ゲート電圧を予め定められた本質
的に電源電圧依存性のない一定電圧若しくはその
近傍電圧とすることにより、電気的特性を改善し
たもので、その効用として、定電流源トランジス
タに直列接続された電子回路の動作電源電圧範囲
の極めて広くすることができる。
ンジスタの実効ゲート電圧を予め定められた本質
的に電源電圧依存性のない一定電圧若しくはその
近傍電圧とすることにより、電気的特性を改善し
たもので、その効用として、定電流源トランジス
タに直列接続された電子回路の動作電源電圧範囲
の極めて広くすることができる。
特に、その予め定められた一定電圧は、同極性
トランジスタ対の互いに異なる閾値電圧の差の実
数倍の電圧により生成されるものである。こうす
ることにより、定電流源トランジスタの実効ゲー
ト電圧は、本質的に電源電圧依存性を持たない予
め定められた一定電圧或いはその近傍電位になる
ので、定電流源トランジスタに直列接続された電
子回路への動作電流を大きくすることが容易であ
り、かつ一定電圧を生成する基となる閾値電圧の
差の電圧は電源電圧依存性の極めて小さい電圧で
あり、かかる一定電圧を受ける定電流源トランジ
スタの電源電圧依存性も極めて小さくできる。
トランジスタ対の互いに異なる閾値電圧の差の実
数倍の電圧により生成されるものである。こうす
ることにより、定電流源トランジスタの実効ゲー
ト電圧は、本質的に電源電圧依存性を持たない予
め定められた一定電圧或いはその近傍電位になる
ので、定電流源トランジスタに直列接続された電
子回路への動作電流を大きくすることが容易であ
り、かつ一定電圧を生成する基となる閾値電圧の
差の電圧は電源電圧依存性の極めて小さい電圧で
あり、かかる一定電圧を受ける定電流源トランジ
スタの電源電圧依存性も極めて小さくできる。
以上述べたバイアス回路は、差動入力トランジ
スタ対及び定電流源トランジスタを絶縁ゲート型
電界効果トランジスタで構成し、負荷トランジス
タ対、出力回路等に接合型電界効果トランジスタ
若しくはバイポーラトランジスタを使用した差動
増幅器にも利用されるものである。
スタ対及び定電流源トランジスタを絶縁ゲート型
電界効果トランジスタで構成し、負荷トランジス
タ対、出力回路等に接合型電界効果トランジスタ
若しくはバイポーラトランジスタを使用した差動
増幅器にも利用されるものである。
第１図は従来の電子回路用定電流回路を示す
図。第２図、第３図は本発明の電子回路用定電流
回路を示す図。第４図、第５図は本発明の電子回
路用定電流回路のバイアス回路を示す図。 VVDD−VSS……電源電圧、VO……差動増幅器
の出力端子、VNI……差動増幅器の正転入力端
子、VI……差動増幅器の反転入力端子。
図。第２図、第３図は本発明の電子回路用定電流
回路を示す図。第４図、第５図は本発明の電子回
路用定電流回路のバイアス回路を示す図。 VVDD−VSS……電源電圧、VO……差動増幅器
の出力端子、VNI……差動増幅器の正転入力端
子、VI……差動増幅器の反転入力端子。
Claims (1)
- 【特許請求の範囲】 １ 電子回路にドレインが接続され該電子回路に
流れる電流を決定づける定電流源トランジスタ
と、該定電流源トランジスタと同極性のバイアス
用トランジスタと、一定電圧を生成する定電圧源
とを有し、前記バイアス用トランジスタの閾値電
圧と前記一定電圧との和の電圧を前記定電流源ト
ランジスタのゲートとソースの間に与えてなるこ
とを特徴とする電子回路用定電流回路。 ２ 前記バイアス用トランジスタは、ゲートとド
レインが共通接続されてなり、ソースとドレイン
の間に該バイアス用トランジスタの閾値電圧を生
成することを特徴とする特許請求の範囲第１項記
載の電子回路用定電流回路。 ３ 互いに異なる閾値電圧を有すると共に互いに
同極性である第１及び第２のトランジスタを備
え、前記定電圧源は該第１及び第２のトランジス
タの異なる閾値電圧の差を実数倍した電圧を前記
一定電圧として生成することを特徴とする特許請
求の範囲第１項記載の電子回路用定電流回路。 ４ 前記電子回路は、前記定電流源トランジスタ
と直列接続される差動入力トランジスタ対と、該
差動入力トランジスタ対と各々直列接続される負
荷トランジスタ対とからなることを特徴とする特
許請求の範囲第１項記載の電子回路用定電流回
路。 ５ 定電流源トランジスタのドレインが電子回路
に直列接続され、且つ前記定電流源トランジスタ
のソースは第１電源に接続され、前記電子回路は
第２電源に接続されてなる電子回路用定電流回路
において、前記定電流源トランジスタと同極性で
あり且つゲートとドレインが共通接続されてなる
バイアス用トランジスタと、一定電圧を生成する
定電圧源とを有し、前記バイアス用トランジスタ
及び前記定電圧源は互いに直列接続されてバイア
ス回路を形成し、該バイアス回路の第１端子側は
前記定電流源トランジスタのゲートに接続され、
該バイアス回路の第２端子側は前記第１電源に接
続されてなることを特徴とする電子回路用定電流
回路。 ６ 互いに異なる閾値電圧を有すると共に互いに
同極性である第１及び第２のトランジスタを備
え、前記定電流源は該第１及び第２のトランジス
タの異なる閾値電圧の差を実数倍した電圧を前記
一定電圧として生成することを特徴とする特許請
求の範囲第５項記載の電子回路用定電流回路。 ７ 前記電子回路は、前記定電流源トランジスタ
に直列接続される差動入力トランジスタ対と、該
差動入力トランジスタ対と前記第２電源の間に接
続される負荷トランジスタ対とからなることを特
徴とする特許請求の範囲第５項記載の電子回路用
定電流回路。 ８ 前記バイアス回路の前記第１端子と前記第２
電源の間に接続されるバイアス用電流源トランジ
スタを備えることを特徴とする特許請求の範囲第
５項記載の電子回路用定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10851880A JPS5733810A (en) | 1980-08-07 | 1980-08-07 | Differential amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10851880A JPS5733810A (en) | 1980-08-07 | 1980-08-07 | Differential amplifier |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5892089A Division JPH01272212A (ja) | 1989-03-10 | 1989-03-10 | 差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5733810A JPS5733810A (en) | 1982-02-24 |
| JPH0143483B2 true JPH0143483B2 (ja) | 1989-09-21 |
Family
ID=14486820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10851880A Granted JPS5733810A (en) | 1980-08-07 | 1980-08-07 | Differential amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5733810A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58187015A (ja) * | 1982-04-26 | 1983-11-01 | Nippon Telegr & Teleph Corp <Ntt> | スイツチト・キヤパシタ回路 |
| JPH01272212A (ja) * | 1989-03-10 | 1989-10-31 | Seiko Epson Corp | 差動増幅器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342624A (en) * | 1976-09-30 | 1978-04-18 | Matsushita Electronics Corp | Fluorescent display unit |
| JPS53135555A (en) * | 1977-04-30 | 1978-11-27 | Toshiba Corp | Operational amplifier circuit |
-
1980
- 1980-08-07 JP JP10851880A patent/JPS5733810A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342624A (en) * | 1976-09-30 | 1978-04-18 | Matsushita Electronics Corp | Fluorescent display unit |
| JPS53135555A (en) * | 1977-04-30 | 1978-11-27 | Toshiba Corp | Operational amplifier circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5733810A (en) | 1982-02-24 |
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