KR0153545B1 - 기준 전위 발생 회로 - Google Patents

Abstract

[목적]

한계치의 차를 증폭시켜 기준 전압을 발생시키는 안정된 전원 및 온도 의존성이 실질적으로 적은 기준 전위 발생 회로를 제공한다.

[구성]

트랜지스터 Q1과 Q2의 한계치의 차를 저항 R10에 의해 전류 I1으로 바꾸고 전류 미러 회로로 전류 I2를 흘리고 또한 전류 I2를 저항 R20으로 다시 전압으로 바꿈으로써 전압 VR에는 전원 전압 및 온도에 의존하지 않는 전위가 발생된다. 한계치의 차가 작아도 그 차를 충분히 증폭시킬 수 있으므로 한계치의 절대치가 큰 트랜지스터를 제어하여 만들 필요가 없고 확산 공정이 감소된다. 또한 소비 전류도 수 ㎂로 작다.

Description

기준 전위 발생 회로

제1도는 본 발명의 제1실시예의 기준 전위 발생 회로를 도시한 도면이며 (a)는 회로도이고 (b)는 내부 노드의 전원 전압 의존성을 도시한 도면.

제2도는 본 발명의 제2실시예의 기준 전위 발생 회로의 회로도.

제3도는 본 발명의 제3실시예의 기준 전위 발생 회로를 도시한 도면이며 (a)는 회로도이고 (b)는 각 노드의 전원 전압 의존성을 도시한 도면.

제4도는 종래의 기준 전위 발생 회로의 회로도.

제5도는 종래의 기준 전위 발생 회로의 회로도.

* 도면의 주요부분에 대한 부호의 설명

Q1∼Q4, Q6, Q7 : P형 MOS 트랜지스터 Q5 : N형 MOS 트랜지스터

R10, R11, R20, R21, R30, R31 : 저항 F1∼F3 : 퓨즈

C1 : 용량

[산업상의 이용분야]

본 발명은 기준 전위 발생회로에 관한 것이며 특히 상호 상이한 한계치를 갖는 MOS 트랜지스터의 한계치의 차를 이용한 기준 전위 발생 회로에 관한 것이다.

[종래의 기술]

일반적으로 기준 전위 발생 회로의 요구 특성은 전원 전압 변동에 대하여 기준 전위는 항상 일정할 것 및 온도 변동에 대하여 기준 전위는 항상 일정할 것인 두개의 특성이 요구된다.

이 요구를 충족시키는 회로로서 제4도에 도시하는 밴드 갭 기준(Band gap reference)형의 기준 전위 발생 회로가 널리 사용되어 왔다. 이 회로는 바이폴라 트랜지스터를 사용하여 구성되며 온도 변동 및 수 V에서 수십 V의 매우 큰 전원 전압 변동에 대하여 기준 전위의 변동은 극히 작은 특성을 갖는다. 그러나 메모리 등 CMOS 반도체 집적 회로에 응용하는 경우 이의 제조 공정에 있어서 새로운 바이폴라 트랜지스터를 형성하는 공정을 추가시키지 않으면 안되는것 또한 이 회로의 소비 전류가 수백 ㎂ 필요한것 등의 문제점이 있다.

그리하여 CMOS 메모리용의 종래예의 회로로서 제5도에 도시한 CMOS 트랜지스터를 사용하여 구성되는 회로가 개발되어 사용되고 있다. 이 종래예는 M. Horiguchi씨 등에 의한 1990년 VLSI 회로에 관한 심포지움 P75에 기재된 회로이며 외부로부터의 전원 전압을 내부에서 강압시켜 사용할 때 강압 전원의 기준 전위를 발생시키기 위한 회로이다. P형 MOS트랜지스터 Q1은 P형 MOS 트랜지스터 Q2에 대하여 장치적으로 채널부의 불순물 확산 농도가 달라지도록 제조되어 있고 한계치의 절대치가 Q2보다 높게 되어 있다.

트랜지스터 Q1 및 Q2는 각각 게이트와 드레인이 공통으로 접속되어 있고 소스와 드레인 사이에는 각각의 한계치의 전압이 발생되므로 노드 VR 에는 트랜지스터 Q1 및 Q2의 한계치 차의 전위가 전원 전압(VCC)에 의존하지 않고 항상 발생된다.

또한 트랜지스터 Q1 및 Q2는 공히 P 형의 캐리어에 지배되는 트랜지스터이므로 한계치의 온도 계수는 두개의 트랜지스터가 거의 같고 이 때문에 한계치의 차 즉 노드 VR의 전위는 온도 의존성이 거의 없다고 하는 특성을 갖고 있다.

또한 노드 VR 을 차동 증폭 회로에 입력하고 또한 차동 증폭 회로의 출력을 P형 MOS 트랜지스터 Q7의 게이트에 접속하고 또한 트리밍부에서 노드 VL의 전위의 내분 전위를 차동 증폭 회로에 피드백하는 회로 구성으로 되어 있으므로 노드 VL 에는 노드 VR의 전위를 트리밍부의 내분치로 정하는 정수배로 증폭시킨 전위가 발생된다. 또한 트리밍부에는 수개의 퓨즈가 준비되어 있고 제조의 확산 공정 종료후에 트리밍으로 내분치를 바꿈으로써 소망하는 노드 VL 에 전위를 발생시킬 수 있다.

노드 VL은 강압 전원의 기준 전위로 사용되고, 전원 전압 변동이나 온도 변동에 대한 노드 VL의 전위는 거의 변동하지 않는 특성으로 되어 있다.

[발명이 해결하고자 하는 과제]

그러나 제5도에 도시하는 종래의 기준 전위 발생 회로에 있어서 피드백형 회로로 한계치 전압차 VR 을 증폭시키는 회로 구성을 취하고 있으므로 설계상 발진 동작에 대하여 충분한 주의가 필요하다. 발진 동작의 대책으로서 보상 용량 C1의 용량치를 충분히 크게 하고 차동 증폭 회로의 소비 전류 즉, N형 MOS 트랜지스터 Q8 에 흐르는 전류를 충분히 크게 하고 차동 증폭 회로를 고속으로 작동시키는 것이 필요하다. 발명자의 조사에 따르면 발진을 억제하기 위하여 보상 용량 C1의 용량치는 약 100㎊, 차동 증폭 회로의 소비 전류는 약 10㎂ 가 필요하며 또한 한계치 전압차 VR 발생부, 트리밍부의 전류를 가산하면 이 기준 전위 발생 회로는 합계 20㎂ 정도의 소비 전류가 최소한 필요하다.

그러나 100㎊의 용량은 마스크 레이아웃으로는 큰 면적이 필요하고 또한 현재의 CMOS 메모리등에서는 대기시 전체 소비 전류가 수 ㎂부터 수십 ㎂인 제품이 많고 이 경우 기준 전위 발생 회로의 소비 전류가 전체 소비 전류중의 대부분을 점유하게 되어 문제가 되고 있다.

또한 한계치 전압차 VR의 전위는 약 1V 이상의 높은 전위가 필요하다는 제약이 있다. 제5도의 회로에 있어서 트랜지스터 Q8의 드레인인 노드D의 전위는 (VR-VTN) (VTN은 N형 MOS트랜지스터의 한계치) 정도로 낮은 전위가 되므로 트랜지스터 Q8은 이의 전류-전압 특성에 있어서 비포화 영역에서 작동하고 있는데 대해 한계치 전압차 VR의 값은 제조시 한계치의 불균일때문에 ±0.1V 정도 변동되고 이 불균일 때문에 트랜지스터 Q8 에 흐르는 전류는 대단히 크게 변동된다.

따라서 불균일이 가장 심한 때에도 차동 증폭 회로를 발진에 대하여 고속으로 작동시키기 위해서 한계치 전압차 VR은 약 1V 이상으로 설계하지 않으면 안된다.

한편 일반적인 CMOS 프로세스에 있어서, P형 MOS 트랜지스터의 한계치의 제어는 채널부에 붕소등 P형 불순물을 확산시킴으로써 행해지고 있으며 그 결과 채널부에 한계치 제어 불순물을 확산시키지 않는 P형 MOS 트랜지스터는 확산시킨 P형 MOS 트랜지스터에 비하여 한계치의 절대치가 높아진다. 이 방법을 이용하여 트랜지스터 Q1에는 채널부에 한계치 제어 불순물을 확산시키지 않는 P형 MOS 트랜지스터를 사용하여 트랜지스터 Q2와 한계치에 차이를 둠으로써 한계치 전압차 VR을 발생시키는 것을 생각할 수 있으나 트랜지스터 Q1의 한계치는 웰의 불순물 농도등으로 결정되는 값이 되고 또한 이 농도는 확산층의 소자 분리등에 의해 조정되므로 트랜지스터 Q1 및 Q2의 한계치의 차가 반드시 약 1V 이상 있다고는 할 수 없다. 만약 1V 이하인 경우에는 트랜지스터 Q1의 한계치의 절대치를 높이기 위하여 채널부에 N형의 불순물을 확산시키는 공정을 추가할 필요가 있다. 이것은 제조 비용의 증가에 연결되어 문제가 되고 있다.

제5도의 종래예에 있어서의 이들 문제점은 모두 차동 증폭 회로를 사용한 피드백형의 회로 구성으로 한계치의 차를 증폭시킴에 기인한다고 말할 수 있다. 그러나 종래예는 이 회로 구성 이외의 것으로 한계치의 차 전위를 간단한 회로 구성으로 증폭시키는 것은 곤란하였다.

[과제를 해결하기 위한 수단]

본 발명의 기준 전위 발생 회로는 상호 상이한 한계치를 갖는 MOS 트랜지스터를 포함하여 한계치의 차를 증폭시켜 기준 전위를 얻는 기준 전위 발생 회로에 있어서 게이트와 드레인을 공통으로 제1의 노드에 접속하고 소스를 + 전원에 접속시킨 제1의 P형 MOS 트랜지스터와, 게이트와 드레인을 공통으로 제2노드에 접속하고 소스를 + 전원에 접속시킨 제2의 P형 MOS 트랜지스터와, 상기 제1의 노드와 상기 제2의 노드 사이에 접속된 제1의 저항과, 상기 제1의 노드와 - 전원사이에 배치된 제1의 전류원과, 게이트를 상기 제2의 노드에 드레인을 제3의 노드에 소스를 + 전원에 접속시킨 제3의 P형 MOS 트랜지스터와, 한편의 전극을 - 전원에 다른 편의 전극을 제4의 노드에 접속시킨 제2의 저항과, 소스를 상기 제3의 노드에 드레인을 상기 제4의 노드에 접속시킨 제4의 P형 MOS 트랜지스터를 갖추고 상기 제4의 노드를 출력으로 하여 이루어지는 구성이다.

또한 본 발명의 기준 전위 발생 회로는 상기 제1의 저항의 저항값을 조절하는 수단, 상기 제2의 저항의 저항값을 조절하는 수단, 상기 제2의 P형 MOS 트랜지스터를 복수개 병렬로 배치하고 전류 능력을 조절하는 수단 및 상기 제3의 P형 MOS 트랜지스터를 복수개 병렬로 배치하고 전류 능력을 조절하는 수단중 하나 또는 복수의 수단을 갖추는 구성으로 할 수도 있다.

또한 본 발명의 기준 전위 발생 회로는 상기 제4의 노드의 전위를 차동 증폭 회로를 사용하여 버퍼링하는 수단 및 증폭하는 수단을 갖추는 구성으로 할 수도 있다.

[실시예]

다음에 본 발명을 도면을 참조하여 설명한다. 제1도(a)는 본 발명의 제1실시예의 기준 전위 발생 회로의 회로도이며 제1도(b)는 분도(a)의 회로 내부의 각 노드의 전위의 전원 전압(VCC) 의존에 관하여 도시한 그래프이다. 제1도(a)를 참조하면 본 발명의 제1실시예의 기준 전위 발생 회로는 게이트와 소스를 공통 접속하고 소스를 + 전원 VCC에 접속하는 P형 MOS 트랜지스터 Q1과, 게이트와 드레인을 공통 접속하고 소스를 + 전원 VCC에 접속하는 P형 MOS 트랜지스터 Q2와, 트랜지스터 Q1 및 Q2의 드레인 각각 사이에 접속하는 저항 R10 과 저항 R10의 트랜지스터 Q1의 드레인에 접속하는 노드 A와 - 전원 GND 사이에 접속되고 이 게이트에 + 전원 전위 VCC의 공급을 받는 N형 MOS 트랜지스터 Q5와, 게이트를 트랜지스터 Q2의 게이트(노드 B)에 접속하고 노오드를 + 전원 VCC에 접속하는 P형 MOS 트랜지스터 Q3과, 소스를 트랜지스터 Q3의 드레인에 접속하고 게이트를 트랜지스터 Q1의 드레인(노드 A)에 접속하는 P형 MOS 트랜지스터 Q4와, 트랜지스터 Q4의 드레인과 - 전원 GND 사이에 접속하는 저항 20을 갖고 있고 기전압 VR을 트랜지스터 Q4의 드레인으로부터 출력시키는 구성이다.

다음에 이 실시예의 동작을 설명한다.

P형 MOS 트랜지스터 Q1은 P형 MOS 트랜지스터 Q2 및 Q3보다 한계치의 절대치가 높게 되어 있다. 트랜지스터 Q1 및 Q2는 공히 게이트와 드레인을 공통 접속하고 있으므로 노드 A, 노드 B의 전위는 VCC보다 각각 트랜지스터 Q1, Q2의 한계치의 절대치 만큼 낮은 전위가 되고 따라서 저항 R10에는 트랜지스터 Q1과 Q2의 한계치 차 VT가 VCC 의존없이 걸리게 되어 R10에 흐르는 전류 I1은

가 된다. 또한 트랜지스터 Q2, Q3은 전류 미러(Current Mirror)의 관계에 있으며 트랜지스터 Q2 및 Q3의 콘덕턴스 정수를 각각 β2, β3으로 하면 트랜지스터 Q3에 흐르는 전류 I2는

가 된다. 여기서 전류 I2가 전류 I1의 콘덕턴스 정수의 비와 거의 동일한 것은 트랜지스터 Q2 및 Q3의 소스 드레인 사이에 전압 VDS가 상이하기 때문이다. 또한 저항 R20에 흐르는 전류는 I2와 동일하므로 저항 R20의 전압 VR은

이 된다.

또한 P형 MOS 트랜지스터 Q4에 의해 노드 C의 전위는 노드 A의 전위보다 Q4의 한계치의 절대치의 값만큼 높은 전압이 되고 따라서 트랜지스터 Q3의 소스 드레인간 전압 VDS는 VCC 의존없이 일정하게 유지되므로 그 결과 전류 I2의 VCC 의존성은 아주 없어지고 제1도(b)에 도시한 바와 같이 기전력 VR은 VCC≥VCC0에 있어서 일정 전압이 된다. 또한 식(3)에 있어서 콘덕턴스 정수 및 저항값의 온도 의존은 분모와 분자로 상쇄되고 한계치의 차 ΔVT도 온도 변동에 대하여 일정하므로 전압 VR의 전위는 온도 변동에 대하여 항상 일정한 값을 유지한다.

또한 식(3)에 표시한 바와 같이 전압 VR은 트랜지스터 Q2 및 Q3의 콘덕턴스 정수의 비 및 저항 R10 및 R20의 저항값의 비로 한계치의 차 ΔVT를 증폭시킨 전위가 되므로 한계치의 전위차 ΔVT가 1V 이하인 작은 값일지라도 본 실시예의 회로는 작동하므로 트랜지스터 Q1의 한계치의 절대치를 높이기 위해 채널부에 N형 불순물을 확산시킬 공정은 필요없다.

또한 이 실시예는 피드백을 사용하고 있지 않으므로 발진 가능성이 전혀 없고 제5도에 도시한 실시예에서 필요했던 C1의 보상 용량 C1의 용량치 약 100㎊가 이 실시예에서는 필요 없게 되므로 마스크 레이아웃적으로 작게할 수 있고 또한 소비 전류도 수 ㎂ 정도로 억제할 수 있다.

제2도는 본 발명의 제2실시예의 기준 전위 발생 회로의 회로도이며 이 실시예는 제1실시예에 관하여 확산 공정 종료후에 식(3)의 각 파라미터를 트리밍으로 바꿈으로서 전압 VR을 소망하는 전위로 맞추는 수단을 구비하는 회로 구성을 하고 있다.

즉 저항 R10에 직렬로 저항 R11을 접속하고 저항 R11과 병렬로 트리밍시 절단할 수 있는 퓨즈 F1을 배치한다. 마찬가지로 저항 R20에도 저항 R21, 및 퓨즈 F2를 배치하고 다시 트랜지스터 F3과 병렬로 P형 트랜지스터 Q6을 접속하고 트랜지스터 Q6의 드레인과 노드 C사이에 퓨즈 F3을 배치하는 구성이다.

확산 종료후 전압 VR을 측정하고 한계치 불균일등으로 전압 VR이 소망하는 전위보다 높은 경우에는 퓨즈 F1 또는 F3을 트리밍으로 절단함으로써 전압 VR의 전위를 낮출 수 있다. 역으로 전압 VR이 소망하는 전위보다 낮은 경우에는 퓨즈 F2를 절단함으로써 전압 VR의 전위를 높일 수 있다. 이 실시예에서 저항 R11, 퓨즈 F1 등의 조합을 복수개 준비함으로써 기전력 VR을 소망하는 전위로 작은 오차로 맞출 수 있다.

다음에 본 발명의 제3실시예의 기준 전위 발생 회로를 설명한다.

제1도(b)에 있어서 전압 VR은 VCC0 이하인 전원 전압인 때에는 소망하는 전위보다 낮은 전위로 되는 결점이 있고 이것은 전압 VR의 전위는 노드 C보다 높은 전위로 될수 없는 것에 기인하나 전원 전압의 사용 범위가 VCC0 이하로 포함하는 경우에는 이 결점이 문제가 된다.

또한 제1도(a)의 회로도에 있어서 트랜지스터 Q3을 흐르는 전류 전부를 저항 R20에 흘릴 필요가 있으므로 전압 VR에서 전류를 소비하지 못한다는 결점도 있고 기준 전위를 이용하는 기타의 회로 구성에 따라서는 이 결점이 문제가 되는 경우도 있다. 이들 두 결점을 해결하는 것이 제3도(a)에 도시한 제3실시예의 회로이다.

VR발생부는 제1 또는 제2실시예의 기준 전위 발생 회로와 동일 회로를 사용하고 또한 전압 VR을 차동 증폭 회로를 사용한 피드백형 회로로 버퍼링 및 증폭시켜 기준 전위 VL을 만드는 구성을 하고 있다. 제3도(b)는 전압 VR 및 기준 전위 VL의 전원 전압 의존성을 도시한 그래프이다. 이 실시예에서는 전압 VR을 1V 이상의 전위 범위에서 제1실시예보다 낮게 설정해두고 저항 R30 및 R31의 저항값의 비로 결정되는 증폭율로 전압 VR을 증폭시킴으로써 소망하는 기준 전위 VL을 얻을 수 있다.

따라서 VCC0 이하인 전원 전압이어도 기준 전위 VL에는 소망 전위가 발생한다. 또한 기준 전위 VL에서 이 기준 전위를 이용하는 기타의 회로에 의해 전류를 소비해도 기준 전위 VL의 전위는 일정하게 유지된다.

이 실시예에서는 차동 증폭 회로를 사용한 피드 백형의 회로 구성을 하고 있으므로 제5도에 도시한 종래예의 기준 전위 발생 회로와 마찬가지로 발진을 억제하기 위하여 보상 용량 C1의 용량은 약 100㎊ 필요하며 또한 전 소비 전류는 약 20㎂ 필요하게 된다. 그러나 한계치의 차전위가 1V 이하의 작은 값이어도 차동 증폭 회로가 충분히 고속 작동하는데 필요한 1V 이상의 전위까지 증폭시켜 전압 VR을 만들고 있으므로 이 종래예에서 문제였던 P형 MOS 트랜지스터의 한계치의 절대치를 높이기 위하여 채널부에 N형 불순물을 확산시킬 공정이 필요 없고 N 웰 농도로 결정되는 한계치로 충분히 회로가 작동하므로 종래의 CMOS 프로세스로 대응할 수 있고 제조 비용이 증가할 문제가 있다.

[발명의 효과]

이상 설명한 바와 같이 본 발명의 기준 전위 발생 회로는 상호 상이한 MOS 트랜지스터의 한계치를 전류 미러 및 저항 소자의 기전력으로 증폭시키는 구성을 갖고 있고 전원 전압 변동에 대하여 기준 전위는 항상 일정하며 온도 변동에 대하여 기준 전위는 항상 일정하다.

또한 기준 전위 발생 회로에 필요한 특성을 갖고 있으면서 큰 용량이 필요없고 마스크 레이아웃으로 작게할 수 있으며 소비 전류를 수 ㎂ 정도로 작게 억제할 수 있고 상호 상이한 MOS 트랜지스터의 한계치의 차가 1V 이하인 작은 전위이어도 그 차전위를 증폭시킬 수 있으므로 한계치의 절대치를 높이는 확산 공정이 필요 없고 제조 비용을 저감시킬 수 있는 효과를 갖는다.

Claims (6)

1. 상호 상이한 한계치를 갖는 MOS 트랜지스터를 이용하여, 상기 MOS 트랜지스터들의 한계치의 차를 증폭시켜 기준 전위를 얻는 기준전위 발생 회로에 있어서, 게이트와 드레인이 제1노드(node)에 공통 접속되고, 소스가 고전압 공급 전압에 접속된 제1의 P형 MOS 트랜지스터와, 게이트와 드레인이 제2노드에 공통 접속되며 소스가 상기 고전압 공급 전압에 접속된 제2의 P형 MOS 트랜지스터와, 상기 제1의 노드와 상기 제2의 노드 사이에 접속된 제1의 저항과, 상기 제1의 노드와 저전압 공급 전압 사이에 배치된 제1의 전류원과, 게이트가 상기 제2의 노드에, 드레인이 제3의 노드에, 소스가 상기 고전압 공급 전압에 접속된 제3의 P형 MOS 트랜지스터와, 소스가 상기 제3노드에, 게이트가 상기 제1노드에, 드레인이 제4노드에 접속된 제4의 P형 MOS 트랜지스터와, 상기 저전압 공급 전압과 상기 제4의 노드 사이에 접속된 제2의 저항을 포함하며, 상기 기준 전위는 제4의 노드로부터 발생되는 것을 특징으로 하는 기준 전위 발생 회로.
2. 제1항에 있어서, 상기 제1의 저항의 저항값을 조절하는 수단을 부가로 구비하는 것을 특징으로 하는 기준 전위 발생 회로.
3. 제1항에 있어서, 상기 제2의 저항의 저항값을 조절하는 수단을 부가로 구비하는 것을 특징으로 하는 기준 전위 발생 회로.
4. 제1항에 있어서, 상기 제2의 P형 MOS 트랜지스터에 병렬 접속된 적어도 하나의 P형 MOS 트랜지스터와, 상기 제1저항을 통해 흐르는 전류를 조절하기 위해 상기 적어도 하나의 P형 MOS 트랜지스터를 선택적으로 분리하기 위한 수단을 부가로 포함하는 것을 특징으로 하는 기준 전위 발생 회로.
5. 제1항에 있어서, 상기 제3의 P형 MOS 트랜지스터에 병렬 접속된 적어도 하나의 P형 MOS 트랜지스터와, 상기 제4의 P형 MOS 트랜지스터를 통해 흐르는 전류를 조절하기 위해 상기 적어도 하나의 P형 MOS 트랜지스터를 선택적으로 분리하기 위한 수단을 부가로 포함하는 것을 특징으로 하는 기준 전위 발생 회로.
6. 제1항에 있어서, 상기 제4의 노드의 기준 전위를 버퍼링 및 증폭하기 위해 상기 제4노드에 접속된 입력을 가진 차동 증폭 회로를 부가로 구비하는 것을 특징으로 하는 기준 전위 발생 회로.