JP3315178B2 - レベルシフト回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Description
【０００１】
【産業上の利用分野】この発明は、直流的に直結された
回路において前段の回路の出力電位を次段の回路の入力
電位レベルまで電位降下させるレベルシフト回路に関
し、特に、ソースフォロア用エンハンスメント型電界効
果トランジスタ（以下、ＦＥＴと称す。）の素子特性の
ばらつきに起因するレベルシフト量の変動を抑制するこ
とができるレベルシフト回路に関するものである。
回路において前段の回路の出力電位を次段の回路の入力
電位レベルまで電位降下させるレベルシフト回路に関
し、特に、ソースフォロア用エンハンスメント型電界効
果トランジスタ（以下、ＦＥＴと称す。）の素子特性の
ばらつきに起因するレベルシフト量の変動を抑制するこ
とができるレベルシフト回路に関するものである。
【０００２】
【従来の技術】図５は、従来のレベルシフト回路の回路
構成図である。図５において、５００はレベルシフト回
路であり、ソースフォロア用エンハンスメント型ＦＥＴ
（Ｑ1）１のドレインは正の電源３０に接続され、その
ゲートは前段回路（図示せず）の出力信号が入力される
入力端子１０に接続され、そのソースはレベルシフト用
ダイオード２のアノードに接続されている。また、該レ
ベルシフト用ダイオード２のカソードと負の電源４０と
の間に定電流源３が接続され、上記レベルシフト用ダイ
オード２のカソードと、定電流源３との接続点から、出
力端子２０が取り出されており、このようにして本レベ
ルシフト回路は構成されている。
構成図である。図５において、５００はレベルシフト回
路であり、ソースフォロア用エンハンスメント型ＦＥＴ
（Ｑ1）１のドレインは正の電源３０に接続され、その
ゲートは前段回路（図示せず）の出力信号が入力される
入力端子１０に接続され、そのソースはレベルシフト用
ダイオード２のアノードに接続されている。また、該レ
ベルシフト用ダイオード２のカソードと負の電源４０と
の間に定電流源３が接続され、上記レベルシフト用ダイ
オード２のカソードと、定電流源３との接続点から、出
力端子２０が取り出されており、このようにして本レベ
ルシフト回路は構成されている。
【０００３】尚、上記レベルシフト用ダイオード２は２
個のダイオードＤ1 ，Ｄ2 を直列接続して構成されてい
るが、ダイオードの数はこれに限定されず、電位降下さ
せる電位量によって適宜決定することができる。また、
上記定電流源３は、そのゲートとソース間を接続したデ
プレッション型ＦＥＴで構成されている。
個のダイオードＤ1 ，Ｄ2 を直列接続して構成されてい
るが、ダイオードの数はこれに限定されず、電位降下さ
せる電位量によって適宜決定することができる。また、
上記定電流源３は、そのゲートとソース間を接続したデ
プレッション型ＦＥＴで構成されている。
【０００４】次に、動作について説明する。定電流源３
によってレベルシフト回路５００に流される電流をＩco
nst とした時、ソースフォロア用エンハンスメント型Ｆ
ＥＴ１が飽和領域で動作しているとした場合、そのゲー
ト・ソース間におけるレベルシフト量Ｖgsは、次式(1)
で表される。
によってレベルシフト回路５００に流される電流をＩco
nst とした時、ソースフォロア用エンハンスメント型Ｆ
ＥＴ１が飽和領域で動作しているとした場合、そのゲー
ト・ソース間におけるレベルシフト量Ｖgsは、次式(1)
で表される。
【０００５】
【数１】
【０００６】式中、Ｋはエンハンスメント型ＦＥＴ（Ｑ
1 ）１の利得係数、Ｖthはエンハンスメント型ＦＥＴ
（Ｑ1 ）１のしきい値電圧である。従って、式(1) によ
り、定電流源３に流れる電流Ｉconst を適当な値に設定
することにより、ソースフォロア用エンハンスメント型
ＦＥＴ（Ｑ1 ）１でのレベルシフト量Ｖgsが決まること
がわかる。ここで、ソースフォロア用ＦＥＴにエンハン
スメント型ＦＥＴ（Ｑ1 ）１を用いているのは、０Ｖよ
りも大きなレベルシフト量が必要な場合、デプレッショ
ン型ＦＥＴよりもエンハンスメント型ＦＥＴを用いる方
が、少ない電流Ｉconst で所望のレベルシフト量が得ら
れるからであり、これによって、回路の低消費電力化を
図っている。尚、このソースフォロア用エンハンスメン
ト型ＦＥＴ（Ｑ1 ）１におけるゲート・ソース間の電位
差がその接合電位φB （約０．７Ｖ）以上になった場合
には、該ＦＥＴのゲート・ソース間に順方向電流が流れ
出すため、上記レベルシフト量Ｖgsは、０〜０．７Ｖの
範囲に収まりそれ以上大きくはならない。そこで、この
レベルシフト回路では、回路全体のレベルシフト量Ｖsh
ift を接合電位φB （約０．７Ｖ）よりも大きくするた
めに、レベルシフト用ダイオード２を用いている。一個
のレベルシフト用ダイオードＤ1 ，Ｄ2 でのレベルシフ
ト量は、その接合電位差φB （約０．７Ｖ）にほぼ等し
く、レベルシフト回路全体のレベルシフト量Ｖshift は
次式(2) で表わされ、レベルシフト用ダイオードの個数
を適宜変えることにより、０．７Ｖ以上の任意のレベル
シフト量を設定することができる。
1 ）１の利得係数、Ｖthはエンハンスメント型ＦＥＴ
（Ｑ1 ）１のしきい値電圧である。従って、式(1) によ
り、定電流源３に流れる電流Ｉconst を適当な値に設定
することにより、ソースフォロア用エンハンスメント型
ＦＥＴ（Ｑ1 ）１でのレベルシフト量Ｖgsが決まること
がわかる。ここで、ソースフォロア用ＦＥＴにエンハン
スメント型ＦＥＴ（Ｑ1 ）１を用いているのは、０Ｖよ
りも大きなレベルシフト量が必要な場合、デプレッショ
ン型ＦＥＴよりもエンハンスメント型ＦＥＴを用いる方
が、少ない電流Ｉconst で所望のレベルシフト量が得ら
れるからであり、これによって、回路の低消費電力化を
図っている。尚、このソースフォロア用エンハンスメン
ト型ＦＥＴ（Ｑ1 ）１におけるゲート・ソース間の電位
差がその接合電位φB （約０．７Ｖ）以上になった場合
には、該ＦＥＴのゲート・ソース間に順方向電流が流れ
出すため、上記レベルシフト量Ｖgsは、０〜０．７Ｖの
範囲に収まりそれ以上大きくはならない。そこで、この
レベルシフト回路では、回路全体のレベルシフト量Ｖsh
ift を接合電位φB （約０．７Ｖ）よりも大きくするた
めに、レベルシフト用ダイオード２を用いている。一個
のレベルシフト用ダイオードＤ1 ，Ｄ2 でのレベルシフ
ト量は、その接合電位差φB （約０．７Ｖ）にほぼ等し
く、レベルシフト回路全体のレベルシフト量Ｖshift は
次式(2) で表わされ、レベルシフト用ダイオードの個数
を適宜変えることにより、０．７Ｖ以上の任意のレベル
シフト量を設定することができる。
【０００７】
【数２】
【０００８】
【発明が解決しようとする課題】従来のレベルシフト回
路は以上のように構成されており、このレベルシフト回
路の製造する際、製造条件の変動によりソースフォロア
用エンハンスメント型ＦＥＴ（Ｑ1 ）１のデバイスパラ
メータ、特にしきい値や，利得係数が、所定の設計値か
ら外れたりすると、このデバイスパラメータのばらつき
が、ソースフォロア用エンハンスメント型ＦＥＴ（Ｑ1
）１の電流Ｉconst に対するレベルシフト量Ｖgsを変
動させ、その結果、レベルシフト回路全体の出力電位、
即ち、レベルシフト量Ｖshift がばらついてしまうとい
う問題点があった。
路は以上のように構成されており、このレベルシフト回
路の製造する際、製造条件の変動によりソースフォロア
用エンハンスメント型ＦＥＴ（Ｑ1 ）１のデバイスパラ
メータ、特にしきい値や，利得係数が、所定の設計値か
ら外れたりすると、このデバイスパラメータのばらつき
が、ソースフォロア用エンハンスメント型ＦＥＴ（Ｑ1
）１の電流Ｉconst に対するレベルシフト量Ｖgsを変
動させ、その結果、レベルシフト回路全体の出力電位、
即ち、レベルシフト量Ｖshift がばらついてしまうとい
う問題点があった。
【０００９】ここで、エンハンスメント型ＦＥＴのしき
い値のばらつきは、同一のウエハ面内では数十ｍＶ程度
であり、異なるウエハ間では〜１００ｍＶ程度にまでに
大きくなるものである。
い値のばらつきは、同一のウエハ面内では数十ｍＶ程度
であり、異なるウエハ間では〜１００ｍＶ程度にまでに
大きくなるものである。
【００１０】この発明は上記のような問題点を解決する
ためになされたもので、その製造時においてソースフォ
ロア用エンハンスメント型ＦＥＴのしきい値や利得係数
等のデバイスパラメータが設計値から外れた場合でも、
所望とする一定の出力電位を与えることのできるレベル
シフト回路を得ることを目的とする。
ためになされたもので、その製造時においてソースフォ
ロア用エンハンスメント型ＦＥＴのしきい値や利得係数
等のデバイスパラメータが設計値から外れた場合でも、
所望とする一定の出力電位を与えることのできるレベル
シフト回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明にかかるレベル
シフト回路は、そのゲートが入力端子に接続され、その
ドレインが正の電源に接続されたソースフォロア用エン
ハンスメント型電界効果トランジスタのソースをレベル
シフト用ダイオードのアノードに接続し、該レベルシフ
ト用ダイオードのカソードに電流調整用エンハンスメン
ト型ＦＥＴのドレインを接続し、該電流調整用ＦＥＴの
ドレインとゲート間に定電流源を接続し、該電流調整用
ＦＥＴのゲートとソース間にバイアス用抵抗を接続した
構成としたものである。
シフト回路は、そのゲートが入力端子に接続され、その
ドレインが正の電源に接続されたソースフォロア用エン
ハンスメント型電界効果トランジスタのソースをレベル
シフト用ダイオードのアノードに接続し、該レベルシフ
ト用ダイオードのカソードに電流調整用エンハンスメン
ト型ＦＥＴのドレインを接続し、該電流調整用ＦＥＴの
ドレインとゲート間に定電流源を接続し、該電流調整用
ＦＥＴのゲートとソース間にバイアス用抵抗を接続した
構成としたものである。
【００１２】
【００１３】またこの発明は、上記レベルシフト回路に
おいて、レベルシフトダイオードを除き、ソースフォロ
ワ用ＦＥＴのソースと電流調整用ＦＥＴのドレインとを
直接接続したものである。
おいて、レベルシフトダイオードを除き、ソースフォロ
ワ用ＦＥＴのソースと電流調整用ＦＥＴのドレインとを
直接接続したものである。
【００１４】またこの発明は、上記レベルシフト回路に
おいて、定電流源を、電流調整用ＦＥＴのドレインとゲ
ートとの間にではなく、正の電源と、電流調整用ＦＥＴ
のゲートとの間に接続したものである。
おいて、定電流源を、電流調整用ＦＥＴのドレインとゲ
ートとの間にではなく、正の電源と、電流調整用ＦＥＴ
のゲートとの間に接続したものである。
【００１５】
【作用】この発明においては、定電流源と並列に電流調
整用エンハンスメント型ＦＥＴを接続したから、ウエハ
プロセスにおいてソースフォロア用エンハンスメント型
ＦＥＴのしきい値や利得係数がウエハ間で大きくばらつ
いても、これと同様のばらつきが、ウエハ上においてこ
れに近接して形成される電流調整用エンハンスメント型
ＦＥＴにも生じ、これにより上記ソースフォロア用エン
ハンスメント型ＦＥＴに流れる電流が調整される。
整用エンハンスメント型ＦＥＴを接続したから、ウエハ
プロセスにおいてソースフォロア用エンハンスメント型
ＦＥＴのしきい値や利得係数がウエハ間で大きくばらつ
いても、これと同様のばらつきが、ウエハ上においてこ
れに近接して形成される電流調整用エンハンスメント型
ＦＥＴにも生じ、これにより上記ソースフォロア用エン
ハンスメント型ＦＥＴに流れる電流が調整される。
【００１６】
【００１７】更に、この発明においては、レベルシフト
用ダイオードを除去したから、レベルシフト量がソース
フォロア用ＦＥＴのゲート・ソース間電圧分のみとな
り、レベルシフト量が０．７Ｖ以下のレベルシフト機能
を有するバッファ回路が構成される。
用ダイオードを除去したから、レベルシフト量がソース
フォロア用ＦＥＴのゲート・ソース間電圧分のみとな
り、レベルシフト量が０．７Ｖ以下のレベルシフト機能
を有するバッファ回路が構成される。
【００１８】更に、この発明においては、定電流源によ
る電流が電流調整用エンハンスメント型ＦＥＴのバイア
スを与え、レベルシフト回路全体の電流が電流調整用Ｆ
ＥＴのドレイン電流によって与えられる構成としたか
ら、上記と同様の作用が得られ、かつ、該電流調整用Ｆ
ＥＴのゲートとソース間に挿入する抵抗のサイズを任意
に設定することが可能になる。
る電流が電流調整用エンハンスメント型ＦＥＴのバイア
スを与え、レベルシフト回路全体の電流が電流調整用Ｆ
ＥＴのドレイン電流によって与えられる構成としたか
ら、上記と同様の作用が得られ、かつ、該電流調整用Ｆ
ＥＴのゲートとソース間に挿入する抵抗のサイズを任意
に設定することが可能になる。
【００１９】
【実施例】以下、この発明の実施例を図について説明す
る。 実施例１．図１はこの発明の第１の実施例によるレベル
シフト回路の回路図を示す。図１において、図５と同一
符号は同一または相当する部分を示し、１００は本実施
例１のレベルシフト回路であり、これは、図５のレベル
シフト回路５００の出力端子２０と、負の電源４０と
に、電流調整用エンハンスメント型ＦＥＴ（Ｑ2 ）４の
ドレインと、ソースとをそれぞれ接続し、そのゲートを
定電流源３の他端（非出力端子２０側端）を接続し、そ
のゲートとソース間にバイアス用抵抗５を挿入して構成
されている。この回路では、抵抗５に定電流源３からの
電流が流れることにより、電流調整用ＦＥＴ４のゲート
・ソース間電圧が決定される。
る。 実施例１．図１はこの発明の第１の実施例によるレベル
シフト回路の回路図を示す。図１において、図５と同一
符号は同一または相当する部分を示し、１００は本実施
例１のレベルシフト回路であり、これは、図５のレベル
シフト回路５００の出力端子２０と、負の電源４０と
に、電流調整用エンハンスメント型ＦＥＴ（Ｑ2 ）４の
ドレインと、ソースとをそれぞれ接続し、そのゲートを
定電流源３の他端（非出力端子２０側端）を接続し、そ
のゲートとソース間にバイアス用抵抗５を挿入して構成
されている。この回路では、抵抗５に定電流源３からの
電流が流れることにより、電流調整用ＦＥＴ４のゲート
・ソース間電圧が決定される。
【００２０】次に、動作について説明する。このレベル
シフト回路では、回路を流れる電流は定電流源３により
決定される電流Ｉconst と、電流調整用エンハンスメン
ト型ＦＥＴ（Ｑ2 ）４を流れる電流Ｉvar との和であ
る。従って、エンハンスメント型ＦＥＴのしきい値電圧
の設計値をＶthとすると、ソースフォロア用エンハンス
メント型ＦＥＴ（Ｑ1 ）１のゲート・ソース間でのレベ
ルシフト量Ｖgs1 は次式(3) で表される。
シフト回路では、回路を流れる電流は定電流源３により
決定される電流Ｉconst と、電流調整用エンハンスメン
ト型ＦＥＴ（Ｑ2 ）４を流れる電流Ｉvar との和であ
る。従って、エンハンスメント型ＦＥＴのしきい値電圧
の設計値をＶthとすると、ソースフォロア用エンハンス
メント型ＦＥＴ（Ｑ1 ）１のゲート・ソース間でのレベ
ルシフト量Ｖgs1 は次式(3) で表される。
【００２１】
【数３】
【００２２】式中、Ｋ1 はソースフォロア用エンハンス
メント型ＦＥＴ（Ｑ1 ）１の利得係数である。
メント型ＦＥＴ（Ｑ1 ）１の利得係数である。
【００２３】また、電流調整用エンハンスメント型ＦＥ
Ｔ（Ｑ2 ）４に流れる電流Ｉvar は次式(4) で表され
る。 Ｉvar ＝ Ｋ2 ( Ｖgs2 −Ｖth )2 ……(4) 式中、Ｋ2 は電流調整用エンハンスメント型ＦＥＴ（Ｑ
2 ）４の利得係数、Ｖgs2 はゲート・ソース間電圧であ
る。
Ｔ（Ｑ2 ）４に流れる電流Ｉvar は次式(4) で表され
る。 Ｉvar ＝ Ｋ2 ( Ｖgs2 −Ｖth )2 ……(4) 式中、Ｋ2 は電流調整用エンハンスメント型ＦＥＴ（Ｑ
2 ）４の利得係数、Ｖgs2 はゲート・ソース間電圧であ
る。
【００２４】ウエハ上ではソースフォロア用エンハンス
メント型（Ｑ1 ）ＦＥＴ１と、電流調整用エンハンスメ
ント型ＦＥＴ（Ｑ2 ）４とは非常に近接して配置される
ので、その製造時における両者間でのしきい値電圧のバ
ラつきは数十ｍＶよりも小さくなる。従って、ウエハプ
ロセスにおいてＦＥＴの注入領域の接合深さが所定の深
さより浅く形成され、ウエハ上のＦＥＴのしきい値電圧
が、設計値Ｖthより＋△Ｖthだけずれた場合には、ソー
スフォロア用ＦＥＴ（Ｑ1 ）１でのレベルシフト量Ｖgs
1 も△Ｖthだけ上昇することになるが、一方上記電流調
整用ＦＥＴ（Ｑ2 ）４に流れる電流Ｉvar は、下記式
(5) Δ（Ｉvar ）1/2 ＝−（Ｋ2 ）1/2 ・ΔＶth ……(5) によって決定されることから減少することとなる。従っ
て、ソースフォロア用ＦＥＴ（Ｑ1 ）１でのレベルシフ
ト量Ｖgs1 の上昇は、電流調整用ＦＥＴ（Ｑ2 ）４に流
れる電流Ｉvar の減少によって抑制されることになり、
回路全体のレベルシフト量の変動は抑制されることにな
る。
メント型（Ｑ1 ）ＦＥＴ１と、電流調整用エンハンスメ
ント型ＦＥＴ（Ｑ2 ）４とは非常に近接して配置される
ので、その製造時における両者間でのしきい値電圧のバ
ラつきは数十ｍＶよりも小さくなる。従って、ウエハプ
ロセスにおいてＦＥＴの注入領域の接合深さが所定の深
さより浅く形成され、ウエハ上のＦＥＴのしきい値電圧
が、設計値Ｖthより＋△Ｖthだけずれた場合には、ソー
スフォロア用ＦＥＴ（Ｑ1 ）１でのレベルシフト量Ｖgs
1 も△Ｖthだけ上昇することになるが、一方上記電流調
整用ＦＥＴ（Ｑ2 ）４に流れる電流Ｉvar は、下記式
(5) Δ（Ｉvar ）1/2 ＝−（Ｋ2 ）1/2 ・ΔＶth ……(5) によって決定されることから減少することとなる。従っ
て、ソースフォロア用ＦＥＴ（Ｑ1 ）１でのレベルシフ
ト量Ｖgs1 の上昇は、電流調整用ＦＥＴ（Ｑ2 ）４に流
れる電流Ｉvar の減少によって抑制されることになり、
回路全体のレベルシフト量の変動は抑制されることにな
る。
【００２５】一方、ウエハプロセスにおいてＦＥＴの注
入領域の接合深さが所定の深さより深く形成され、ウエ
ハ上のＦＥＴのしきい値電圧が、設計値Ｖthより−△Ｖ
thだけずれた場合には、ソースフォロア用ＦＥＴ（Ｑ1
）１でのレベルシフト量Ｖgs1 は、−△Ｖthだけ減少
することになるが、この場合は電流調整用ＦＥＴ（Ｑ
2）４に流れる電流Ｉvar が増加することとなりため、
ソースフォロア用ＦＥＴ（Ｑ1 ）１でのレベルシフト量
Ｖgs1 の減少は、電流調整用ＦＥＴ（Ｑ2 ）４に流れる
電流Ｉvar の増加によって抑制され、やはり回路全体の
レベルシフト量の変動は抑制されることになる。
入領域の接合深さが所定の深さより深く形成され、ウエ
ハ上のＦＥＴのしきい値電圧が、設計値Ｖthより−△Ｖ
thだけずれた場合には、ソースフォロア用ＦＥＴ（Ｑ1
）１でのレベルシフト量Ｖgs1 は、−△Ｖthだけ減少
することになるが、この場合は電流調整用ＦＥＴ（Ｑ
2）４に流れる電流Ｉvar が増加することとなりため、
ソースフォロア用ＦＥＴ（Ｑ1 ）１でのレベルシフト量
Ｖgs1 の減少は、電流調整用ＦＥＴ（Ｑ2 ）４に流れる
電流Ｉvar の増加によって抑制され、やはり回路全体の
レベルシフト量の変動は抑制されることになる。
【００２６】また、本レベルシフト回路は、利得係数の
ばらつきについてもこれを抑制する効果がある。即ち、
今、ソースフォロア用ＦＥＴ（Ｑ1 ）１の利得係数Ｋ1
が増加する方向に変化したとすると、ソースフォロア用
ＦＥＴ（Ｑ1 ）１のゲート・ソース間電圧は減少する
が、同時に電流調整用ＦＥＴ（Ｑ2 ）４の利得係数Ｋ2
が増加していることにより、電流Ｉvar が増加し、ソー
スフォロア用ＦＥＴ（Ｑ1 ）１のゲート・ソース間電位
を増加させようとするので、回路全体におけるレベルシ
フト量の変動は抑制されることになる。ソースフォロア
用ＦＥＴ（Ｑ1 ）１の利得係数Ｋ1 が減少する方向に変
化する場合にも同様に回路全体のレベルシフト量の変動
が抑制される。
ばらつきについてもこれを抑制する効果がある。即ち、
今、ソースフォロア用ＦＥＴ（Ｑ1 ）１の利得係数Ｋ1
が増加する方向に変化したとすると、ソースフォロア用
ＦＥＴ（Ｑ1 ）１のゲート・ソース間電圧は減少する
が、同時に電流調整用ＦＥＴ（Ｑ2 ）４の利得係数Ｋ2
が増加していることにより、電流Ｉvar が増加し、ソー
スフォロア用ＦＥＴ（Ｑ1 ）１のゲート・ソース間電位
を増加させようとするので、回路全体におけるレベルシ
フト量の変動は抑制されることになる。ソースフォロア
用ＦＥＴ（Ｑ1 ）１の利得係数Ｋ1 が減少する方向に変
化する場合にも同様に回路全体のレベルシフト量の変動
が抑制される。
【００２７】このような本実施例のレベルシフト回路で
は、そのゲートとソース間にバイアス用抵抗５を挿入し
た電流調整用エンハンスメント型ＦＥＴ（Ｑ2 ）４を、
該抵抗５に定電流源３からの電流が流れるよう定電流源
３に並列接続したので、ソースフォロア用エンハンスメ
ント型ＦＥＴ（Ｑ1 ）１のしきい値や利得係数が、設計
値より増加あるいは減少しても、これと近接して形成さ
れる電流調整用エンハンスメント型ＦＥＴ（Ｑ2 ）４の
しきい値や利得係数も該ソースフォロア用ＦＥＴ（Ｑ1
）１と同様に同じ量だけ増加あるいは減少するので、
該ソースフォロア用ＦＥＴ（Ｑ1 ）１のゲート・ソース
間のレベルシフト量Ｖgs1 の変動が、電流調整用ＦＥＴ
（Ｑ2 ）４を流れる電流Ｉvar の変動によって抑制され
ることになり、その結果、回路全体のレベルシフト量の
変動を抑制することができる。
は、そのゲートとソース間にバイアス用抵抗５を挿入し
た電流調整用エンハンスメント型ＦＥＴ（Ｑ2 ）４を、
該抵抗５に定電流源３からの電流が流れるよう定電流源
３に並列接続したので、ソースフォロア用エンハンスメ
ント型ＦＥＴ（Ｑ1 ）１のしきい値や利得係数が、設計
値より増加あるいは減少しても、これと近接して形成さ
れる電流調整用エンハンスメント型ＦＥＴ（Ｑ2 ）４の
しきい値や利得係数も該ソースフォロア用ＦＥＴ（Ｑ1
）１と同様に同じ量だけ増加あるいは減少するので、
該ソースフォロア用ＦＥＴ（Ｑ1 ）１のゲート・ソース
間のレベルシフト量Ｖgs1 の変動が、電流調整用ＦＥＴ
（Ｑ2 ）４を流れる電流Ｉvar の変動によって抑制され
ることになり、その結果、回路全体のレベルシフト量の
変動を抑制することができる。
【００２８】実施例２．図２は、この発明の第２の実施
例によるレベルシフト回路の回路構成図である。図２に
おいて、図１と同一符号は同一または相当する部分を示
し、２００は本実施例２のレベルシフト回路であり、こ
れは、図１に示した実施例１のレベルシフト回路１００
のレベルシフト用ダイオード２に並列に高周波信号通過
用の容量６を接続して構成されている。
例によるレベルシフト回路の回路構成図である。図２に
おいて、図１と同一符号は同一または相当する部分を示
し、２００は本実施例２のレベルシフト回路であり、こ
れは、図１に示した実施例１のレベルシフト回路１００
のレベルシフト用ダイオード２に並列に高周波信号通過
用の容量６を接続して構成されている。
【００２９】このような本実施例２のレベルシフト回路
では、上記実施例１のレベルシフト回路と同様の効果が
得られるとともに、入力信号の直流レベルが、ソースフ
ォロア用エンハンスメント型ＦＥＴ（Ｑ1 ）１とレベル
シフト用ダイオード２を介してレベルシフトされるとと
もに、高周波信号が容量６を通って出力端子２に出力さ
れることとなるため、ソースフォロア用エンハンスメン
ト型ＦＥＴ（Ｑ1 ）１の入力容量や、レベルシフト用ダ
イオード２の内部抵抗等，による高周波信号の波形劣化
を防止でき、この結果、高速信号の伝送を行うことが可
能になる。
では、上記実施例１のレベルシフト回路と同様の効果が
得られるとともに、入力信号の直流レベルが、ソースフ
ォロア用エンハンスメント型ＦＥＴ（Ｑ1 ）１とレベル
シフト用ダイオード２を介してレベルシフトされるとと
もに、高周波信号が容量６を通って出力端子２に出力さ
れることとなるため、ソースフォロア用エンハンスメン
ト型ＦＥＴ（Ｑ1 ）１の入力容量や、レベルシフト用ダ
イオード２の内部抵抗等，による高周波信号の波形劣化
を防止でき、この結果、高速信号の伝送を行うことが可
能になる。
【００３０】実施例３．図３は、この発明の第３の実施
例によるレベルシフト回路の回路構成図である。図３に
おいて、図１と同一符号は同一または相当する部分を示
し、３００は本実施例３のレベルシフト回路であり、こ
れは、図１に示した実施例１のレベルシフト回路１００
からレベルシフト用ダイオード２を取り除き、ソースフ
ォロア用ＦＥＴ（Ｑ1 ）１のソースを直接出力端子２０
に接続し、電流調整用ＦＥＴ（Ｑ2 ）４のドレインをソ
ースフォロア用ＦＥＴ（Ｑ1 ）１のソースに接続して構
成したものである。
例によるレベルシフト回路の回路構成図である。図３に
おいて、図１と同一符号は同一または相当する部分を示
し、３００は本実施例３のレベルシフト回路であり、こ
れは、図１に示した実施例１のレベルシフト回路１００
からレベルシフト用ダイオード２を取り除き、ソースフ
ォロア用ＦＥＴ（Ｑ1 ）１のソースを直接出力端子２０
に接続し、電流調整用ＦＥＴ（Ｑ2 ）４のドレインをソ
ースフォロア用ＦＥＴ（Ｑ1 ）１のソースに接続して構
成したものである。
【００３１】このような本実施例３のレベルシフト回路
では、レベルシフト量がソースフォロア用ＦＥＴ（Ｑ1
）１のゲート・ソース間電圧分のみとなる。従って、
本レベルシフト回路は、レベルシフト量が０．７Ｖ以下
のレベルシフト機能を有するバッファ回路として使用す
ることができる。
では、レベルシフト量がソースフォロア用ＦＥＴ（Ｑ1
）１のゲート・ソース間電圧分のみとなる。従って、
本レベルシフト回路は、レベルシフト量が０．７Ｖ以下
のレベルシフト機能を有するバッファ回路として使用す
ることができる。
【００３２】実施例４．図４は、この発明の第４の実施
例によるレベルシフト回路の回路構成図である。図４に
おいて、図１と同一符号は同一または相当する部分を示
し、４００は本実施例４のレベルシフト回路であり、こ
れは、そのゲートを入力端子１０に接続し、そのドレイ
ンを正の電源３０に接続したソースフォロア用エンハン
スメント型電界効果トランジスタ１のソースをレベルシ
フト用ダイオード２のアノードに接続し、レベルシフト
用ダイオード２のカソードを電流調整用エンハンスメン
ト型ＦＥＴ（Ｑ2 ）４のドレインに接続し、ここから出
力端子２０を取り出し、該電流調整用エンハンスメント
型ＦＥＴ（Ｑ2 ）４のゲートと、正の電源との間に定電
流源３を接続し、該電流調整用ＦＥＴ（Ｑ2 ）４のゲー
ト・ソース間にバイアス用抵抗５を接続して構成したも
のである。
例によるレベルシフト回路の回路構成図である。図４に
おいて、図１と同一符号は同一または相当する部分を示
し、４００は本実施例４のレベルシフト回路であり、こ
れは、そのゲートを入力端子１０に接続し、そのドレイ
ンを正の電源３０に接続したソースフォロア用エンハン
スメント型電界効果トランジスタ１のソースをレベルシ
フト用ダイオード２のアノードに接続し、レベルシフト
用ダイオード２のカソードを電流調整用エンハンスメン
ト型ＦＥＴ（Ｑ2 ）４のドレインに接続し、ここから出
力端子２０を取り出し、該電流調整用エンハンスメント
型ＦＥＴ（Ｑ2 ）４のゲートと、正の電源との間に定電
流源３を接続し、該電流調整用ＦＥＴ（Ｑ2 ）４のゲー
ト・ソース間にバイアス用抵抗５を接続して構成したも
のである。
【００３３】ここで、上記実施例１のレベルシフト回路
１００では、定電流源３がレベルシフト回路全体の消費
電流に寄与し、かつ電流調整用エンハンスメント型ＦＥ
Ｔ（Ｑ2 ）４のゲート・ソース間のバイアスをも与える
構成となっていたが、本実施例４のレベルシフト回路４
００は、定電流源３が電流調整用ＦＥＴ（Ｑ2 ）４のバ
イアスを与えるためだけに作用し、レベルシフト回路全
体の電流は電流調整用ＦＥＴ（Ｑ2 ）４のドレイン電流
によって与えられる構成となっている。
１００では、定電流源３がレベルシフト回路全体の消費
電流に寄与し、かつ電流調整用エンハンスメント型ＦＥ
Ｔ（Ｑ2 ）４のゲート・ソース間のバイアスをも与える
構成となっていたが、本実施例４のレベルシフト回路４
００は、定電流源３が電流調整用ＦＥＴ（Ｑ2 ）４のバ
イアスを与えるためだけに作用し、レベルシフト回路全
体の電流は電流調整用ＦＥＴ（Ｑ2 ）４のドレイン電流
によって与えられる構成となっている。
【００３４】このような本実施例４のレベルシフト回路
１００では、定電流源３が電流調整用ＦＥＴ（Ｑ2 ）４
のバイアスを与えるためだけに作用するので、回路全体
の電流を考慮することなく、該バイアスを種々の値に設
定することができ、その結果、電流調整用ＦＥＴ（Ｑ2
）４のゲート・ソース間に挿入される抵抗のサイズを
種々のサイズに変えることが可能になり、レベルシフト
回路を小型化することができる。
１００では、定電流源３が電流調整用ＦＥＴ（Ｑ2 ）４
のバイアスを与えるためだけに作用するので、回路全体
の電流を考慮することなく、該バイアスを種々の値に設
定することができ、その結果、電流調整用ＦＥＴ（Ｑ2
）４のゲート・ソース間に挿入される抵抗のサイズを
種々のサイズに変えることが可能になり、レベルシフト
回路を小型化することができる。
【００３５】
【発明の効果】以上のように、この発明にかかるレベル
シフト回路によれば、定電流源と並列に電流調整用エン
ハンスメント型ＦＥＴを接続するようにしたので、製造
時にソースフォロア用エンハンスメント型ＦＥＴのしき
い値や利得係数がウエハ間で大きくばらついても、これ
と同様のばらつきが、該ソースフォロア用ＦＥＴに近接
して形成される電流調整用ＦＥＴにも生じて、ソースフ
ォロア用ＦＥＴに流れる電流の変動が抑制されることに
なり、その結果、常に所望とする一定の出力電位を得る
ことができる効果がある。
シフト回路によれば、定電流源と並列に電流調整用エン
ハンスメント型ＦＥＴを接続するようにしたので、製造
時にソースフォロア用エンハンスメント型ＦＥＴのしき
い値や利得係数がウエハ間で大きくばらついても、これ
と同様のばらつきが、該ソースフォロア用ＦＥＴに近接
して形成される電流調整用ＦＥＴにも生じて、ソースフ
ォロア用ＦＥＴに流れる電流の変動が抑制されることに
なり、その結果、常に所望とする一定の出力電位を得る
ことができる効果がある。
【００３６】
【００３７】更に、この発明にかかるレベルシフト回路
によれば、定電流源による電流が電流調整用エンハンス
メント型ＦＥＴのバイアスを与え、レベルシフト回路全
体の電流が該電流調整用ＦＥＴのドレイン電流によって
与えられる構成としたので、電流調整用ＦＥＴのゲート
・ソース間に挿入する抵抗のサイズを任意に設定するこ
とが可能になり、回路を小型化できる効果がある。
によれば、定電流源による電流が電流調整用エンハンス
メント型ＦＥＴのバイアスを与え、レベルシフト回路全
体の電流が該電流調整用ＦＥＴのドレイン電流によって
与えられる構成としたので、電流調整用ＦＥＴのゲート
・ソース間に挿入する抵抗のサイズを任意に設定するこ
とが可能になり、回路を小型化できる効果がある。
【図１】この発明の実施例１によるレベルシフト回路の
回路構成図である。
回路構成図である。
【図２】この発明の実施例２によるレベルシフト回路の
回路構成図である。
回路構成図である。
【図３】この発明の実施例３によるレベルシフト回路の
回路構成図である。
回路構成図である。
【図４】この発明の実施例４によるレベルシフト回路の
回路構成図である。
回路構成図である。
【図５】従来のレベルシフト回路の回路構成図である。
１ ソースフォロア用エンハンスメント型電界効果トラ
ンジスタ ２ レベルシフト用ダイオード ３ 定電流源 ４ 電流調整用エンハンスメント型電界効果トランジス
タ ５ ゲートバイアス用抵抗 ６ 高周波通過用容量 １０ 入力端子 ２０ 出力端子 ３０ 正の電源 ４０ 負の電源 １００，２００，３００，４００，５００ レベルシフ
ト回路
ンジスタ ２ レベルシフト用ダイオード ３ 定電流源 ４ 電流調整用エンハンスメント型電界効果トランジス
タ ５ ゲートバイアス用抵抗 ６ 高周波通過用容量 １０ 入力端子 ２０ 出力端子 ３０ 正の電源 ４０ 負の電源 １００，２００，３００，４００，５００ レベルシフ
ト回路
Claims (3)
- 【請求項１】 前段回路の出力電位を次段回路で必要な
入力電位レベルまで降下させるレベルシフト回路におい
て、 そのゲートが入力端子に接続され、そのドレインが正の
電源に接続され、ソースがレベルシフト用ダイオードの
アノードに接続されたソースフォロア用エンハンスメン
ト型電界効果トランジスタと、 そのドレインが上記レベルシフト用ダイオードのカソー
ドに接続され、そのドレインとゲート間に定電流源が接
続され、そのソースが負の電源に接続された電流調整用
エンハンスメント型電界効果トランジスタと、 上記レベルシフトダイオードと上記定電流源との接続点
から取り出された出力端子と、 上記電流調整用エンハンスメント型電界効果トランジス
タのゲートとソース間に接続された抵抗と、を備え、 上記電流調整用エンハンスメント型電界効果トランジス
タは、上記抵抗を流れる電流によりそのゲート・ソース
間電圧が設定され、上記ソースフォロア用エンハンスメ
ント型電界効果トランジスタを流れる電流を調整するも
のであることを特徴とするレベルシフト回路。 - 【請求項２】 前段回路の出力電位を次段回路で必要な
入力電位レベルまで降下させるレベルシフト回路におい
て、 そのゲートが入力端子に接続され、そのドレインが正の
電源に接続されたソースフォロア用エンハンスメント型
電界効果トランジスタと、 そのドレインが上記ソースフォロア用エンハンスメント
型電界効果トランジスタのソースに接続され、そのドレ
インとゲート間に定電流源が接続され、そのソースが負
の電源に接続された電流調整用エンハンスメント型電界
効果トランジスタと、 上記ソースフォロア用エンハンスメント型電界効果トラ
ンジスタのソースと上記定電流源との接続点から取り出
された出力端子と、 上記電流調整用エンハンスメント型電界効果トランジス
タのゲートとソース間に接続された抵抗と、を備え、 上記電流調整用エンハンスメント型電界効果トランジス
タは、上記抵抗を流れる電流によりそのゲート・ソース
間電圧が設定され、上記ソースフォロア用エンハンスメ
ント型電界効果トランジスタを流れる電流を調整するも
のである ことを特徴とするレベルシフト回路。 - 【請求項３】 前段回路の出力電位を次段回路で必要な
入力電位レベルまで降下させるレベルシフト回路におい
て、 そのゲートが入力端子に接続され、そのドレインが正の
電源に接続され、ソースがレベルシフト用ダイオードの
アノードに接続されたソースフォロア用エンハンスメン
ト型電界効果トランジスタと、 そのドレインが上記レベルシフト用ダイオードのカソー
ドに接続され、上記正の電源とそのゲートとの間に定電
流源が接続され、そのソースが負の電源に接続された電
流調整用エンハンスメント型電界効果トランジスタと、 上記レベルシフト用ダイオードのカソードと電流調整用
エンハンスメント型電界効果トランジスタのドレインと
の接続点から取り出された出力端子と、 上記電流調整用エンハンスメント型電界効果トランジス
タのゲートとソース間に接続された抵抗とを備え、 上記電流調整用エンハンスメント型電界効果トランジス
タは、上記抵抗を流れる電流によりそのゲート・ソース
間電圧が設定され、上記ソースフォロア用エンハンスメ
ント型電界効果トランジスタを流れる電流を調整するも
のであることを特徴とするレベルシフト回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02997993A JP3315178B2 (ja) | 1993-02-19 | 1993-02-19 | レベルシフト回路 |
| US08/094,220 US6051993A (en) | 1993-02-19 | 1993-07-21 | Level shift circuit compensating for circuit element characteristic variations |
| EP93113915A EP0612152B1 (en) | 1993-02-19 | 1993-08-31 | A level shift circuit |
| DE69315976T DE69315976T2 (de) | 1993-02-19 | 1993-08-31 | Pegelverschiebungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02997993A JP3315178B2 (ja) | 1993-02-19 | 1993-02-19 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244659A JPH06244659A (ja) | 1994-09-02 |
| JP3315178B2 true JP3315178B2 (ja) | 2002-08-19 |
Family
ID=12291089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02997993A Expired - Fee Related JP3315178B2 (ja) | 1993-02-19 | 1993-02-19 | レベルシフト回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6051993A (ja) |
| EP (1) | EP0612152B1 (ja) |
| JP (1) | JP3315178B2 (ja) |
| DE (1) | DE69315976T2 (ja) |
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| US6483347B1 (en) | 2001-07-11 | 2002-11-19 | Micron Technology, Inc. | High speed digital signal buffer and method |
| JP2009033637A (ja) * | 2007-07-30 | 2009-02-12 | Panasonic Corp | レベル変換回路 |
| US20090046532A1 (en) * | 2007-08-17 | 2009-02-19 | Infineon Technologies Ag | Supply Voltage for Memory Device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4068140A (en) * | 1976-12-27 | 1978-01-10 | Texas Instruments Incorporated | MOS source follower circuit |
| JPS57176837A (en) * | 1981-04-24 | 1982-10-30 | Hitachi Ltd | Level shift circuit |
| JPS5892140A (ja) * | 1981-11-26 | 1983-06-01 | Mitsubishi Electric Corp | 半導体論理回路装置 |
| JPS5999819A (ja) * | 1982-11-27 | 1984-06-08 | Hitachi Ltd | 入力インタ−フエイス回路 |
| US4584492A (en) * | 1984-08-06 | 1986-04-22 | Intel Corporation | Temperature and process stable MOS input buffer |
| DE3537404A1 (de) * | 1984-10-22 | 1986-04-30 | Gigabit Logic, Inc., Newbury Park, Calif. | Kapazitaetsdiode-fet-logikschaltung fuer gaas d-mesfet integrierte schaltungen |
| JPS61103223A (ja) * | 1984-10-26 | 1986-05-21 | Mitsubishi Electric Corp | 定電圧発生回路 |
| US4717836A (en) * | 1986-02-04 | 1988-01-05 | Burr-Brown Corporation | CMOS input level shifting circuit with temperature-compensating n-channel field effect transistor structure |
| JPS62262514A (ja) * | 1986-05-08 | 1987-11-14 | Nec Corp | 集積回路 |
| JPS63268303A (ja) * | 1987-04-24 | 1988-11-07 | Nec Corp | レベルシフト回路 |
| US4844563A (en) * | 1987-05-19 | 1989-07-04 | Gazelle Microcircuits, Inc. | Semiconductor integrated circuit compatible with compound standard logic signals |
| JPH0732358B2 (ja) * | 1987-06-12 | 1995-04-10 | 日本電気株式会社 | レベルシフト回路 |
| JP2574859B2 (ja) * | 1988-03-16 | 1997-01-22 | 株式会社日立製作所 | Ｆｅｔ論理回路 |
| JP2562831B2 (ja) * | 1988-06-03 | 1996-12-11 | 富士通株式会社 | レベル変換回路 |
| JP2751422B2 (ja) * | 1988-06-27 | 1998-05-18 | 日本電気株式会社 | 半導体装置 |
| JP2666435B2 (ja) * | 1988-11-30 | 1997-10-22 | 日本電気株式会社 | 温度補償レベルシフト回路 |
| JPH02256318A (ja) * | 1989-03-29 | 1990-10-17 | Sumitomo Electric Ind Ltd | レベルシフト回路 |
| US5225718A (en) * | 1989-05-29 | 1993-07-06 | Kabushiki Kaisha Toshiba | Standard-cell type semiconductor logic lsi with logical amplitude enhancer |
| JPH0414314A (ja) * | 1990-05-08 | 1992-01-20 | Toshiba Corp | ソース電極結合形論理回路 |
-
1993
- 1993-02-19 JP JP02997993A patent/JP3315178B2/ja not_active Expired - Fee Related
- 1993-07-21 US US08/094,220 patent/US6051993A/en not_active Expired - Fee Related
- 1993-08-31 DE DE69315976T patent/DE69315976T2/de not_active Expired - Fee Related
- 1993-08-31 EP EP93113915A patent/EP0612152B1/en not_active Expired - Lifetime
Also Published As
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| DE69315976T2 (de) | 1998-04-16 |
| JPH06244659A (ja) | 1994-09-02 |
| EP0612152A3 (en) | 1995-02-08 |
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| EP0612152B1 (en) | 1997-12-29 |
| US6051993A (en) | 2000-04-18 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |