JP3350062B2 - 集積回路とカレントミラー回路及びカレントミラー回路の製造方法 - Google Patents
集積回路とカレントミラー回路及びカレントミラー回路の製造方法Info
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
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- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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- G—PHYSICS
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
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- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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Description
【発明の詳細な説明】 技術分野 本発明は、集積回路に関するもので、特に、回路を動
作させるために必要な電圧を最小限にするとともに、回
路の出力インピーダンスと電圧スイングとを最大にする
ための、異なったゲート長を有する自己カスコード構造
のトランジスタから電流を供給する金属−酸化物−半導
体（MOS）回路とその製造方法に関するものである。
作させるために必要な電圧を最小限にするとともに、回
路の出力インピーダンスと電圧スイングとを最大にする
ための、異なったゲート長を有する自己カスコード構造
のトランジスタから電流を供給する金属−酸化物−半導
体（MOS）回路とその製造方法に関するものである。
背景技術 負荷回路に調整された電流を供給する技術としては、
さまざまな方法が提案されている。その１つとしてカレ
ントミラー回路がある。従来のカレントミラー回路は、
入力電流に比例した出力電流を供給するもので、入力電
流と出力電流とを分離することにより、出力電流が高イ
ンピーダンスの負荷を駆動可能とするものである。従来
のカレントミラー回路は、バイポーラ技術およびMOS技
術の双方により製造されるが、MOSデバイスの場合に
は、チャネル長が短くでき、そのため動作速度が速いの
で、MOS技術を用いたカレントミラー回路が急速に発展
している。
さまざまな方法が提案されている。その１つとしてカレ
ントミラー回路がある。従来のカレントミラー回路は、
入力電流に比例した出力電流を供給するもので、入力電
流と出力電流とを分離することにより、出力電流が高イ
ンピーダンスの負荷を駆動可能とするものである。従来
のカレントミラー回路は、バイポーラ技術およびMOS技
術の双方により製造されるが、MOSデバイスの場合に
は、チャネル長が短くでき、そのため動作速度が速いの
で、MOS技術を用いたカレントミラー回路が急速に発展
している。
MOS構造のカレントミラー回路を設計する際に重要な
ことは、入力（すなわちバイアス）電流と出力電流との
間の最適な整合を実現することである。一般的には、出
力電流は、カレントミラー回路の出力端子に接続された
負荷を流れるように設計される。バイアス電流は、一般
に、バイアストランジスタに接続された電流源から供給
される。バイアストランジスタは、バイアス電流を受け
て、バイアス電流に比例したバイアス電圧を発生する。
そして、バイアス電圧は、配置された出力トランジスタ
に供給され、上記バイアス電流を折り返す（鏡像的に映
す：ミラーする）。出力電流がバイアス電流をミラーさ
れたものとなるためには、バイアストランジスタと出力
トランジスタとが同一特性を持つよう作製される必要が
ある。そのため、最近では、カレントミラー回路は集積
回路の一部分としてモノリシック基板上に形成される。
ことは、入力（すなわちバイアス）電流と出力電流との
間の最適な整合を実現することである。一般的には、出
力電流は、カレントミラー回路の出力端子に接続された
負荷を流れるように設計される。バイアス電流は、一般
に、バイアストランジスタに接続された電流源から供給
される。バイアストランジスタは、バイアス電流を受け
て、バイアス電流に比例したバイアス電圧を発生する。
そして、バイアス電圧は、配置された出力トランジスタ
に供給され、上記バイアス電流を折り返す（鏡像的に映
す：ミラーする）。出力電流がバイアス電流をミラーさ
れたものとなるためには、バイアストランジスタと出力
トランジスタとが同一特性を持つよう作製される必要が
ある。そのため、最近では、カレントミラー回路は集積
回路の一部分としてモノリシック基板上に形成される。
図１は、従来のカレントミラー回路10を単純化して図
示したものである。図に示すように、カレントミラー回
路10は、ゲート端子同士及びソース端子同士が相互に接
続された一対のMOS型トランジスタQ1,Q2を備えている。
上記一対のトランジスタは、モノリシック基板上に同じ
ように形成されるので、ほぼ同一の動作特性を有する。
なお、トランジスタQ1,Q2は、ｎ型トランジスタであっ
てもｐ型トランジスタであってもよい。また、トランジ
スタQ1のゲート端子とドレイン端子とは短絡されてお
り、トランジスタQ1はダイオードとして接続されてい
る。
示したものである。図に示すように、カレントミラー回
路10は、ゲート端子同士及びソース端子同士が相互に接
続された一対のMOS型トランジスタQ1,Q2を備えている。
上記一対のトランジスタは、モノリシック基板上に同じ
ように形成されるので、ほぼ同一の動作特性を有する。
なお、トランジスタQ1,Q2は、ｎ型トランジスタであっ
てもｐ型トランジスタであってもよい。また、トランジ
スタQ1のゲート端子とドレイン端子とは短絡されてお
り、トランジスタQ1はダイオードとして接続されてい
る。
トランジスタQ1の閾値電圧（Vt）は、トランジスタQ2
の閾値電圧とほぼ等しく設計されている。同様に、トラ
ンジスタQ1が飽和状態にあるときのトランジスタQ1のソ
ース端子とドレイン端子と間の電圧（Von）もトランジ
スタQ2のソース端子とドレイン端子と間の電圧（Von）
にほぼ等しい。バイアス電流（Ibias）がトランジスタQ
1に流れると、トランジスタQ1のゲート端子にはバイア
ス電圧（Vbias）が発生する。このVbiasは、トランジス
タQ1の閾値電圧（Vt）と、上記IbiasをトランジスタQ1
に流すために必要となるターン−オン電圧（Von）との
和となる。上記ターン−オン電圧Vonとバイアス電流Ibi
asとの間には、MOS二乗則と呼ばれる、以下の式で表さ
れるような関係がある。
の閾値電圧とほぼ等しく設計されている。同様に、トラ
ンジスタQ1が飽和状態にあるときのトランジスタQ1のソ
ース端子とドレイン端子と間の電圧（Von）もトランジ
スタQ2のソース端子とドレイン端子と間の電圧（Von）
にほぼ等しい。バイアス電流（Ibias）がトランジスタQ
1に流れると、トランジスタQ1のゲート端子にはバイア
ス電圧（Vbias）が発生する。このVbiasは、トランジス
タQ1の閾値電圧（Vt）と、上記IbiasをトランジスタQ1
に流すために必要となるターン−オン電圧（Von）との
和となる。上記ターン−オン電圧Vonとバイアス電流Ibi
asとの間には、MOS二乗則と呼ばれる、以下の式で表さ
れるような関係がある。
Ibias＝Ｋ・（W/L）・（Vgs−Vt）２ ここで、ＫはMOSの利得係数（ゲイン・ファクタ）、
Ｗはチャネル幅、Ｌはチャネル長、Vgsはゲート−ソー
ス電圧である。
Ｗはチャネル幅、Ｌはチャネル長、Vgsはゲート−ソー
ス電圧である。
また、Von＝Vgs−Vtなので、Von＝（Ibias/（Ｋ・（W
/L））1/2と表すことができる。
/L））1/2と表すことができる。
Vonは一般にトランジスタの飽和電圧と呼ばれる。ト
ランジスタのドレイン−ソース電圧（Vds）が飽和電圧V
onよりも大きい場合には、そのトランジスタは飽和領域
で動作する。一方、VdsがVonよりも低い場合には、その
トランジスタは線形領域にあり、そこではトランジスタ
の利得特性と出力インピーダンス特性とが著しく低下す
る。
ランジスタのドレイン−ソース電圧（Vds）が飽和電圧V
onよりも大きい場合には、そのトランジスタは飽和領域
で動作する。一方、VdsがVonよりも低い場合には、その
トランジスタは線形領域にあり、そこではトランジスタ
の利得特性と出力インピーダンス特性とが著しく低下す
る。
このことから、ダイオード接続されたトランジスタQ1
は、VdsがVt＋Vonとなり、VdsはVonよりも大きいため、
自動的に飽和領域にて動作する。トランジスタQ2が飽和
領域にあるかどうかは、ノード12のドレイン電圧によっ
て決まる。また、トランジスタQ1の閾値電圧Vtは、トラ
ンジスタQ2の閾値電圧とほぼ等しくなるように設計され
ている。同様に、トランジスタQ1のVonは、トランジス
タQ2のVonとほぼ等しくなるように設計されている。
は、VdsがVt＋Vonとなり、VdsはVonよりも大きいため、
自動的に飽和領域にて動作する。トランジスタQ2が飽和
領域にあるかどうかは、ノード12のドレイン電圧によっ
て決まる。また、トランジスタQ1の閾値電圧Vtは、トラ
ンジスタQ2の閾値電圧とほぼ等しくなるように設計され
ている。同様に、トランジスタQ1のVonは、トランジス
タQ2のVonとほぼ等しくなるように設計されている。
図１に示したトランジスタQ1,Q2のチャネル幅，チャ
ネル長，閾値電圧等のパラメータが整合されている場合
には、バイアス電流Ibiasは、トランジスタQ2を介し
て、出力電流Ioutとして再生される（あるいは、ミラー
される）。しかも、出力ノード12に回路が接続されてい
るかどうかに関わらず、このミラーされた出力電流Iout
を流すことができる。出力ノード12（Voutということも
ある）に接続される回路は、カレントミラー回路10の負
荷と呼ばれる。
ネル長，閾値電圧等のパラメータが整合されている場合
には、バイアス電流Ibiasは、トランジスタQ2を介し
て、出力電流Ioutとして再生される（あるいは、ミラー
される）。しかも、出力ノード12に回路が接続されてい
るかどうかに関わらず、このミラーされた出力電流Iout
を流すことができる。出力ノード12（Voutということも
ある）に接続される回路は、カレントミラー回路10の負
荷と呼ばれる。
カレントミラー回路の設計を適切に行うためには、ど
のカレントミラー回路にも存在する少なくとも３つの重
要な特性を考慮する必要がある。その第１は、出力ノー
ドで計測できる出力インピーダンスをできるだけ大きく
することである。ノード12と、ノード14にかかる基準電
圧との間の出力インピーダンスが十分大きければ、Vout
が変化しても、出力電流Ioutはほとんど影響を受けな
い。このように、出力インピーダンスは、カレントミラ
ー回路の安定性の評価によく用いられる。図１に示すよ
うに、カレントミラー回路の出力インピーダンスは、ト
ランジスタQ2のインピーダンスに等しく、以下に示すよ
うに、トランジスタのチャネル長変調度λに反比例す
る。
のカレントミラー回路にも存在する少なくとも３つの重
要な特性を考慮する必要がある。その第１は、出力ノー
ドで計測できる出力インピーダンスをできるだけ大きく
することである。ノード12と、ノード14にかかる基準電
圧との間の出力インピーダンスが十分大きければ、Vout
が変化しても、出力電流Ioutはほとんど影響を受けな
い。このように、出力インピーダンスは、カレントミラ
ー回路の安定性の評価によく用いられる。図１に示すよ
うに、カレントミラー回路の出力インピーダンスは、ト
ランジスタQ2のインピーダンスに等しく、以下に示すよ
うに、トランジスタのチャネル長変調度λに反比例す
る。
Rout＝RQ2＝1/（λ・Iout） カレントミラー回路を評価するための第２のパラメー
タは、出力電圧Voutの変動許容幅（以下、出力スイング
という）、すなわち出力範囲である。カレントミラー回
路の負荷が線形に動作する範囲は、ノード12で計測され
る出力スイングはできるだけ大きい方がよい。出力スイ
ングの一端は、負荷、及び／またはトランジスタQ2の飽
和電圧（飽和状態を維持するための電圧）によりによっ
て限定される。上記において定義したように、ソース端
子とドレイン端子との間のトランジスタQ2の飽和電圧は
Vonである。このVonの値が小さければ小さいほど、ノー
ド12に接続された負荷に印加することのできる出力スイ
ングの大きさを大きくとることができる。図１の例で
は、負荷の飽和電圧はトランジスタQ2の飽和電圧Vonに
等しい。したがって、出力トランジスタQ2の飽和電圧Vo
nを最小にすることが望ましく、これにより、出力スイ
ングを大きくとることができ、負荷のデバイスを有効に
動作させることができる。
タは、出力電圧Voutの変動許容幅（以下、出力スイング
という）、すなわち出力範囲である。カレントミラー回
路の負荷が線形に動作する範囲は、ノード12で計測され
る出力スイングはできるだけ大きい方がよい。出力スイ
ングの一端は、負荷、及び／またはトランジスタQ2の飽
和電圧（飽和状態を維持するための電圧）によりによっ
て限定される。上記において定義したように、ソース端
子とドレイン端子との間のトランジスタQ2の飽和電圧は
Vonである。このVonの値が小さければ小さいほど、ノー
ド12に接続された負荷に印加することのできる出力スイ
ングの大きさを大きくとることができる。図１の例で
は、負荷の飽和電圧はトランジスタQ2の飽和電圧Vonに
等しい。したがって、出力トランジスタQ2の飽和電圧Vo
nを最小にすることが望ましく、これにより、出力スイ
ングを大きくとることができ、負荷のデバイスを有効に
動作させることができる。
第３の評価基準は、カレントミラー回路を動作させる
ために必要な電圧に関するもので、この電圧は最小動作
電圧ともいわれる。動作電圧を最小にできる範囲は、出
力トランジスタのバイアス電圧を発生するために必要な
電圧によって制限される。したがって、多くの場合、最
小動作電圧はVbiasに等しい。図１の例では、最小動作
電圧はVt＋Vonとなる。図１に示すような構成のカレン
トミラー回路における上記の３つの特性を、以下の表Ｉ
に示す。
ために必要な電圧に関するもので、この電圧は最小動作
電圧ともいわれる。動作電圧を最小にできる範囲は、出
力トランジスタのバイアス電圧を発生するために必要な
電圧によって制限される。したがって、多くの場合、最
小動作電圧はVbiasに等しい。図１の例では、最小動作
電圧はVt＋Vonとなる。図１に示すような構成のカレン
トミラー回路における上記の３つの特性を、以下の表Ｉ
に示す。
表Ｉ 出力インピーダンス RQ2 飽和電圧 Von バイアス電圧 Vt＋Von 図１に示したカレントミラー回路10の主な欠点は、出
力インピーダンスとトランジスタQ2のチャネル長変調度
λとが互いに依存しあうことにある。チャネル長変調度
は、チャネル長が短くなると増加する。これは、チャネ
ル長が短くなると、出力インピーダンスRQ2が減少する
ことを意味する。今日の集積回路が高密度化するに従っ
て、チャネル長は短くなる傾向にある。残念なことに、
回路素子が高密度化するにつれて、形成されるカレント
ミラー回路の出力インピーダンスは低下するようにな
る。したがって、最新のサブミクロンプロセスにおいて
は、チャネル長変調度の影響は重要となる。カレントミ
ラー回路に用いられる。例えば1.0μｍ以下のチャネル
長を有するような単一の出力トランジスタQ2では、多く
の分野においてカレントミラー回路が使いものにならな
い限度まで出力インピーダンスが減少してしまう。例え
ば出力インピーダンスが小さすぎると、カレントミラー
回路がOPアンプの負荷として用いられた場合には、DCゲ
インが全然取れなくなってしまう恐れがある。
力インピーダンスとトランジスタQ2のチャネル長変調度
λとが互いに依存しあうことにある。チャネル長変調度
は、チャネル長が短くなると増加する。これは、チャネ
ル長が短くなると、出力インピーダンスRQ2が減少する
ことを意味する。今日の集積回路が高密度化するに従っ
て、チャネル長は短くなる傾向にある。残念なことに、
回路素子が高密度化するにつれて、形成されるカレント
ミラー回路の出力インピーダンスは低下するようにな
る。したがって、最新のサブミクロンプロセスにおいて
は、チャネル長変調度の影響は重要となる。カレントミ
ラー回路に用いられる。例えば1.0μｍ以下のチャネル
長を有するような単一の出力トランジスタQ2では、多く
の分野においてカレントミラー回路が使いものにならな
い限度まで出力インピーダンスが減少してしまう。例え
ば出力インピーダンスが小さすぎると、カレントミラー
回路がOPアンプの負荷として用いられた場合には、DCゲ
インが全然取れなくなってしまう恐れがある。
サブミクロン製造プロセスにおいて、高い出力インピ
ーダンスを維持しようとするための一つの試みとして、
最近のカレントミラー回路では、カスコード接続の構成
を採用している。図２は、従来のカスコード接続のカレ
ントミラー回路18の構成を示す図で、カレントミラー回
路18は、トランジスタQ2に直列に接続されたカスコード
トランジスタQ4と、トランジスタQ1に直列に接続された
カスコードトランジスタQ3とを備えている。トランジス
タQ3は、バイアス電流Ibiasから、負荷のデバイスに上
記Ibiasを再生する（または、ミラーする）ために必要
なバイアス電圧を発生させるためのものである。カレン
トミラー回路18は、カレントミラー回路10と同様の要素
が多いので、それらの要素（例えば、出力ノード12や基
準電圧端子14など）については、同一番号を付した。
ーダンスを維持しようとするための一つの試みとして、
最近のカレントミラー回路では、カスコード接続の構成
を採用している。図２は、従来のカスコード接続のカレ
ントミラー回路18の構成を示す図で、カレントミラー回
路18は、トランジスタQ2に直列に接続されたカスコード
トランジスタQ4と、トランジスタQ1に直列に接続された
カスコードトランジスタQ3とを備えている。トランジス
タQ3は、バイアス電流Ibiasから、負荷のデバイスに上
記Ibiasを再生する（または、ミラーする）ために必要
なバイアス電圧を発生させるためのものである。カレン
トミラー回路18は、カレントミラー回路10と同様の要素
が多いので、それらの要素（例えば、出力ノード12や基
準電圧端子14など）については、同一番号を付した。
図２に示すようなカスコード接続の構成により、トラ
ンジスタQ2のドレイン電圧をノード12のVoutの変動から
遮断することができる。したがって、負荷の出力インピ
ーダンスRoutは、トランジスタQ4のゲインにより、以下
に示すように増加する。
ンジスタQ2のドレイン電圧をノード12のVoutの変動から
遮断することができる。したがって、負荷の出力インピ
ーダンスRoutは、トランジスタQ4のゲインにより、以下
に示すように増加する。
Rout＝RQ2（gmQ4・RQ4） ここで、gmQ4とRQ4は、それぞれトランジスタQ4の相
互コンダクタンスと出力インピーダンスを表す。このgm
Q4とRQ4との積は一般に１よりもはるかに大きいので、
回路18の出力インピーダンスは回路10の出力インピーダ
ンスよりもかなり大きくなる。カスコード接続のカレン
トミラー回路の欠点は、出力スイングの減少と、カスコ
ードトランジスタQ3,Q4の挿入によるヘッドルーム（電
源電圧に対する出力電圧の余裕幅）の減少にある。
互コンダクタンスと出力インピーダンスを表す。このgm
Q4とRQ4との積は一般に１よりもはるかに大きいので、
回路18の出力インピーダンスは回路10の出力インピーダ
ンスよりもかなり大きくなる。カスコード接続のカレン
トミラー回路の欠点は、出力スイングの減少と、カスコ
ードトランジスタQ3,Q4の挿入によるヘッドルーム（電
源電圧に対する出力電圧の余裕幅）の減少にある。
トランジスタQ3,Q4のVtとVonとが等しければ、Vbias
は2Vt＋2Vonになり、ノード12におけるVoutの最小値はV
t＋2Vonとなる。従来のカスコード接続では、Voutの最
小値とVbiasとが増加するので、低電圧回路あるいは消
費電力を最小にするような回路としては望ましいもので
はなかった。ノード12に接続された負荷に対する出力ス
イングをできるだけ大きくするのには、Voutの最小値と
Vbiasとが低電圧であることが必要である。飽和電圧の
増加に伴う出力スイングと有効なヘッドルームの消尽
は、回路を低電圧、及び／または低電力で動作させると
いう点においては望ましくない。カスコード接続のカレ
ントミラー回路18の特性を、以下の表IIに示す。
は2Vt＋2Vonになり、ノード12におけるVoutの最小値はV
t＋2Vonとなる。従来のカスコード接続では、Voutの最
小値とVbiasとが増加するので、低電圧回路あるいは消
費電力を最小にするような回路としては望ましいもので
はなかった。ノード12に接続された負荷に対する出力ス
イングをできるだけ大きくするのには、Voutの最小値と
Vbiasとが低電圧であることが必要である。飽和電圧の
増加に伴う出力スイングと有効なヘッドルームの消尽
は、回路を低電圧、及び／または低電力で動作させると
いう点においては望ましくない。カスコード接続のカレ
ントミラー回路18の特性を、以下の表IIに示す。
表II 出力インピーダンス RQ2（gmQ4・RQ4） 飽和電圧 Vt＋2Von バイアス電圧 2Vt＋2Von 回路10及び回路18の欠点を解消するため、多くの改良
が提案されて来た。特に、できるだけ高い出力インピー
ダンスを持ちながら、飽和電圧とバイアス電圧とが最小
となるようなカレントミラー回路の改良が行われてき
た。図３に、十分に高い出力インピーダンスを有し、し
かも飽和電圧とバイアス電圧とを最小としたカスコード
接続のカレントミラー回路の一例を示す。１つの入力電
流源と、この入力電流源に接続された一対のカスコード
バイアストランジスタに代えて、図３のカレントミラー
回路22では、２つの分割されたバイアス回路を備えてい
る。この分割されたバイアストランジスタQ1,Q3のそれ
ぞれは、電流源から電流が供給されるようにそれぞれの
電流源と接続されている。
が提案されて来た。特に、できるだけ高い出力インピー
ダンスを持ちながら、飽和電圧とバイアス電圧とが最小
となるようなカレントミラー回路の改良が行われてき
た。図３に、十分に高い出力インピーダンスを有し、し
かも飽和電圧とバイアス電圧とを最小としたカスコード
接続のカレントミラー回路の一例を示す。１つの入力電
流源と、この入力電流源に接続された一対のカスコード
バイアストランジスタに代えて、図３のカレントミラー
回路22では、２つの分割されたバイアス回路を備えてい
る。この分割されたバイアストランジスタQ1,Q3のそれ
ぞれは、電流源から電流が供給されるようにそれぞれの
電流源と接続されている。
カレントミラー回路18と22との相違を十分に理解する
ためには、出力トランジスタQ2,Q4のゲート電圧、及び
／またはバイアス電圧がどのように発生するかに着目す
ることが重要である。図２の回路18では、カスコード接
続されたバイアストランジスタQ1,Q3は、トランジスタQ
3のドレイン電圧をVonからVt＋Vonに押し上げていた。
したがって、トランジスタQ2のドレイン端子には、トラ
ンジスタQ2を飽和状態に維持するために必要な余分な閾
値電圧Vtが印加される。回路18のトランジスタQ4を飽和
状態に維持するためには、ゲート端子をソース端子より
もVt＋Vonだけ高い電圧にしなければならないので、ト
ランジスタQ4のゲート端子に印加されるバイアス電圧は
（Vt＋Von）＋（Vt＋Von）＝2Vt＋2Vonとなる。図３で
は、トランジスタQ4に対して独立した別個のバイアス回
路が設けられているので、トランジスタQ2のドレインに
印加されていた余分な閾値電圧Vtをなくすことができ
る。トランジスタQ3のチャネル長に対するチャネル幅の
比（すなわち、“W/L比”）を、トランジスタQ1のW/L比
の1/4とし、トランジスタQ1とトランジスタQ3とに同じ
バイアス電流Ibiasを供給した場合、トランジスタQ4の
ゲート端子におけるVbiasはVt＋2Vonとなる。また、ト
ランジスタQ2のドレイン電圧はVtとVonとの和だけ、前
述のバイアス電圧Vbiasよりも小さくなるので、回路22
のトランジスタQ2のドレイン電圧は単にVonとなる。し
たがって、回路22では、ノード12での飽和電圧は2Vonと
なる。このような通常のカスコード構成のように、余計
なVtを飽和電圧に含まない状態を、「高スイング状態」
という。なお、トランジスタQ4のソース端子とドレイン
端子との間の飽和電圧は、Vonのままであることに注意
されたい。トランジスタQ2のドレイン電圧が単にVonで
あれば、回路22の出力電圧Voutは、回路18のようにVt＋
2Vonとなるのではなく、単に2Vonとなる。
ためには、出力トランジスタQ2,Q4のゲート電圧、及び
／またはバイアス電圧がどのように発生するかに着目す
ることが重要である。図２の回路18では、カスコード接
続されたバイアストランジスタQ1,Q3は、トランジスタQ
3のドレイン電圧をVonからVt＋Vonに押し上げていた。
したがって、トランジスタQ2のドレイン端子には、トラ
ンジスタQ2を飽和状態に維持するために必要な余分な閾
値電圧Vtが印加される。回路18のトランジスタQ4を飽和
状態に維持するためには、ゲート端子をソース端子より
もVt＋Vonだけ高い電圧にしなければならないので、ト
ランジスタQ4のゲート端子に印加されるバイアス電圧は
（Vt＋Von）＋（Vt＋Von）＝2Vt＋2Vonとなる。図３で
は、トランジスタQ4に対して独立した別個のバイアス回
路が設けられているので、トランジスタQ2のドレインに
印加されていた余分な閾値電圧Vtをなくすことができ
る。トランジスタQ3のチャネル長に対するチャネル幅の
比（すなわち、“W/L比”）を、トランジスタQ1のW/L比
の1/4とし、トランジスタQ1とトランジスタQ3とに同じ
バイアス電流Ibiasを供給した場合、トランジスタQ4の
ゲート端子におけるVbiasはVt＋2Vonとなる。また、ト
ランジスタQ2のドレイン電圧はVtとVonとの和だけ、前
述のバイアス電圧Vbiasよりも小さくなるので、回路22
のトランジスタQ2のドレイン電圧は単にVonとなる。し
たがって、回路22では、ノード12での飽和電圧は2Vonと
なる。このような通常のカスコード構成のように、余計
なVtを飽和電圧に含まない状態を、「高スイング状態」
という。なお、トランジスタQ4のソース端子とドレイン
端子との間の飽和電圧は、Vonのままであることに注意
されたい。トランジスタQ2のドレイン電圧が単にVonで
あれば、回路22の出力電圧Voutは、回路18のようにVt＋
2Vonとなるのではなく、単に2Vonとなる。
回路22においては、飽和電圧が2Vonと低いため、出力
電圧Voutの電圧スイングをより大きくすることができ
る。しかしながら、２つのバイアス回路と２つの別個の
電流源を使用していることから、回路22での消費電力
は、単一バイアスのカスコード回路18に比較して実質的
に増大するので、回路22は低電力で動作させるには不適
当である。回路22の特性を、以下の表IIIに示す。
電圧Voutの電圧スイングをより大きくすることができ
る。しかしながら、２つのバイアス回路と２つの別個の
電流源を使用していることから、回路22での消費電力
は、単一バイアスのカスコード回路18に比較して実質的
に増大するので、回路22は低電力で動作させるには不適
当である。回路22の特性を、以下の表IIIに示す。
表III 出力インピーダンス RQ2（gmQ4・RQ4） 飽和電圧 2Von バイアス電圧 Vt＋2Von 別個のバイアス回路を使用せず、高い消費電力を必要
としない回路を図４に示す。図４に示す回路26は、基本
的には、バイアストランジスタQ3をバイアストランジス
タQ3aとQ3bとに分割したもので、トランジスタQ3a,Q3b
は、そのソース−ドレイン結合の接続点において、Vt＋
2Vonなる中間電圧（バイアス電圧）を発生する。トラン
ジスタQ3a,Q3bのW/L比の割合が、例えば1:1/3であれ
ば、トランジスタQ3bのゲート電圧は約2Vt＋3Vonとな
る。したがって、中間電圧VbiasはVt＋2Vonとなり、負
荷が高スイング状態になるようにバイアスされる。ま
た、カレントミラー回路により正確に動作させるため、
ダイオード接続されたトランジスタQ1の（ドレイン端子
とゲート端子との）間にトランジスタQ5を挿入し、トラ
ンジスタQ2とQ1のドレイン電圧を等しくしている。回路
26の欠点は、トランジスタQ3a,Q3bの動作電圧が、2Vt＋
3Vonと大きくなってしまうことで、大きなバイアス電圧
が必要であることは、低電圧で動作させるには不適当で
ある。回路26の動作パラメータを、以下の表IVに示す。
としない回路を図４に示す。図４に示す回路26は、基本
的には、バイアストランジスタQ3をバイアストランジス
タQ3aとQ3bとに分割したもので、トランジスタQ3a,Q3b
は、そのソース−ドレイン結合の接続点において、Vt＋
2Vonなる中間電圧（バイアス電圧）を発生する。トラン
ジスタQ3a,Q3bのW/L比の割合が、例えば1:1/3であれ
ば、トランジスタQ3bのゲート電圧は約2Vt＋3Vonとな
る。したがって、中間電圧VbiasはVt＋2Vonとなり、負
荷が高スイング状態になるようにバイアスされる。ま
た、カレントミラー回路により正確に動作させるため、
ダイオード接続されたトランジスタQ1の（ドレイン端子
とゲート端子との）間にトランジスタQ5を挿入し、トラ
ンジスタQ2とQ1のドレイン電圧を等しくしている。回路
26の欠点は、トランジスタQ3a,Q3bの動作電圧が、2Vt＋
3Vonと大きくなってしまうことで、大きなバイアス電圧
が必要であることは、低電圧で動作させるには不適当で
ある。回路26の動作パラメータを、以下の表IVに示す。
表IV 出力インピーダンス RQ2（gmQ4・RQ4） 飽和電圧 2Von バイアス電圧 2Vt＋3Von 出力電圧スイングが比較的大きい（飽和電圧が比較的
低い）が、電流経路が１つ、すなわちバイアス電流が１
つであるようなカレントミラー回路は、通常「自己カス
コード型」カレントミラー回路と呼ばれる。図４のカレ
ントミラー回路26は、このような自己カスコード構造を
用いているが、図５に示すカレントミラー回路30も同様
である。カレントミラー回路30は、カレントミラー回路
26を若干簡素化したもので、バイアストランジスタQ3を
トランジスタQ3aとQ3bとに分ける代りに、抵抗32を設け
たものである。抵抗32の抵抗値は、抵抗32の両端の電圧
がVonとなるように設定される。また、抵抗32の両端の
電圧VonがトランジスタQ1のゲートに発生する電圧Vt＋V
onに加算される。したがって、バイアストランジスタQ4
に印加される電圧は、Vt＋VonよりもおよそVonだけ高く
なる。このように、回路30は、余分なバイアス回路を用
いることなく、回路22と同様の出力スイングを達成する
ことができる。この回路30の欠点は、製造工程の変動に
よって抵抗32の抵抗値が変動してしまうことである。こ
のような変動が何であれ、トランジスタQ4のゲート導体
に跳ね返ってきて影響を与えてしまう。このように、回
路30の飽和電圧とバイアス電圧とは、ともに半導体の製
造工程の変動を受けやすい。回路30の動作パラメータ
は、以下の表Ｖのとおりである。
低い）が、電流経路が１つ、すなわちバイアス電流が１
つであるようなカレントミラー回路は、通常「自己カス
コード型」カレントミラー回路と呼ばれる。図４のカレ
ントミラー回路26は、このような自己カスコード構造を
用いているが、図５に示すカレントミラー回路30も同様
である。カレントミラー回路30は、カレントミラー回路
26を若干簡素化したもので、バイアストランジスタQ3を
トランジスタQ3aとQ3bとに分ける代りに、抵抗32を設け
たものである。抵抗32の抵抗値は、抵抗32の両端の電圧
がVonとなるように設定される。また、抵抗32の両端の
電圧VonがトランジスタQ1のゲートに発生する電圧Vt＋V
onに加算される。したがって、バイアストランジスタQ4
に印加される電圧は、Vt＋VonよりもおよそVonだけ高く
なる。このように、回路30は、余分なバイアス回路を用
いることなく、回路22と同様の出力スイングを達成する
ことができる。この回路30の欠点は、製造工程の変動に
よって抵抗32の抵抗値が変動してしまうことである。こ
のような変動が何であれ、トランジスタQ4のゲート導体
に跳ね返ってきて影響を与えてしまう。このように、回
路30の飽和電圧とバイアス電圧とは、ともに半導体の製
造工程の変動を受けやすい。回路30の動作パラメータ
は、以下の表Ｖのとおりである。
表Ｖ 出力インピーダンス RQ2（gmQ4・RQ4） 飽和電圧 2Von バイアス電圧 Vt＋2Von 図６に示す回路34は、半導体の製造工程の変動を受け
にくく、かつ分割したバイアス回路を必要とせず、しか
も最大の出力インピーダンスを維持するようなカレント
ミラー回路である。回路34のカレントミラー回路は、回
路30と同様に、出力ノード12と基準電圧端子14とを有し
ている。しかしながら、トランジスタQ1,Q2,Q3及びQ4
は、それぞれ異なる型であるか、あるいは異なる閾値電
圧を有している。例えば、トランジスタQ1,Q2はエンハ
ンスメントモードのトランジスタとする一方、トランジ
スタQ3,Q4をデプリーションモードのトランジスタと
し、トランジスタQ3,Q4を負の閾値電圧で動作させる。
あるいは、トランジスタQ3,Q4をエンハンスメントモー
ドのトランジスタとし、トランジスタQ1,Q2の閾値電圧
よりは低い正の電圧で動作することができる。エンハン
スメントモードのトランジスタQ3,Q4の低閾値電圧（例
えば、400mVではなく200mV）、あるいは、デプリーショ
ン形のトランジスタの負の閾値電圧は、従来の回路にお
いては好都合な設定である。しかしながら、デプリーシ
ョンモードでの動作を説明するためには、デプリーショ
ントランジスタがどうして負の閾値電圧を有するかにつ
いて理解しておく必要がある。
にくく、かつ分割したバイアス回路を必要とせず、しか
も最大の出力インピーダンスを維持するようなカレント
ミラー回路である。回路34のカレントミラー回路は、回
路30と同様に、出力ノード12と基準電圧端子14とを有し
ている。しかしながら、トランジスタQ1,Q2,Q3及びQ4
は、それぞれ異なる型であるか、あるいは異なる閾値電
圧を有している。例えば、トランジスタQ1,Q2はエンハ
ンスメントモードのトランジスタとする一方、トランジ
スタQ3,Q4をデプリーションモードのトランジスタと
し、トランジスタQ3,Q4を負の閾値電圧で動作させる。
あるいは、トランジスタQ3,Q4をエンハンスメントモー
ドのトランジスタとし、トランジスタQ1,Q2の閾値電圧
よりは低い正の電圧で動作することができる。エンハン
スメントモードのトランジスタQ3,Q4の低閾値電圧（例
えば、400mVではなく200mV）、あるいは、デプリーショ
ン形のトランジスタの負の閾値電圧は、従来の回路にお
いては好都合な設定である。しかしながら、デプリーシ
ョンモードでの動作を説明するためには、デプリーショ
ントランジスタがどうして負の閾値電圧を有するかにつ
いて理解しておく必要がある。
デプリーショントランジスタは、エンハンスメントト
ランジスタとは反対に、ゲート−ソース間電圧がVtを越
えない限り、通常は「オン」状態にある。換言すれば、
デプリーショントランジスタは、ゲート電極にかかるバ
イアス電圧により多数キャリアのチャネル領域を空乏化
して、デプリーショントランジスタをオフにする。NMOS
デプリーショントランジスタでは、ゲート電圧が負にな
るとオフとなるが、PMOSのデプリーショントランジスタ
では、ゲート電圧が正になるとオフとなる。
ランジスタとは反対に、ゲート−ソース間電圧がVtを越
えない限り、通常は「オン」状態にある。換言すれば、
デプリーショントランジスタは、ゲート電極にかかるバ
イアス電圧により多数キャリアのチャネル領域を空乏化
して、デプリーショントランジスタをオフにする。NMOS
デプリーショントランジスタでは、ゲート電圧が負にな
るとオフとなるが、PMOSのデプリーショントランジスタ
では、ゲート電圧が正になるとオフとなる。
あるトランジスタの閾値電圧を他のトランジスタの閾
値と異なるようにするため、あるいはデプリーションモ
ードトランジスタをエンハンスメント形トランジスタか
ら分けて形成するためには、追加の（あるいは異なる）
イオン注入工程が用いられる。例えば、負の閾値電圧を
有するデプリーションモードのｎ型MOS素子を形成する
ためには、ソース領域とドレイン領域の間にｎ型の不純
物を注入して埋め込みチャネルを形成する必要がある。
このチャネルは、閾値電圧がチャネルを空乏化させ、飽
和状態を終わらせるような絶対値を越えるまで存在す
る。一方、低い閾値電圧を有するトランジスタを、例え
ば、中間的な閾値電圧を有するトランジスタから分離し
て形成するには、低い閾値電圧を有するトランジスタの
チャネルに対しては、中間的な閾値電圧を有するトラン
ジスタよりも注入量を少なくするか、反対極性の注入を
行う必要がある。
値と異なるようにするため、あるいはデプリーションモ
ードトランジスタをエンハンスメント形トランジスタか
ら分けて形成するためには、追加の（あるいは異なる）
イオン注入工程が用いられる。例えば、負の閾値電圧を
有するデプリーションモードのｎ型MOS素子を形成する
ためには、ソース領域とドレイン領域の間にｎ型の不純
物を注入して埋め込みチャネルを形成する必要がある。
このチャネルは、閾値電圧がチャネルを空乏化させ、飽
和状態を終わらせるような絶対値を越えるまで存在す
る。一方、低い閾値電圧を有するトランジスタを、例え
ば、中間的な閾値電圧を有するトランジスタから分離し
て形成するには、低い閾値電圧を有するトランジスタの
チャネルに対しては、中間的な閾値電圧を有するトラン
ジスタよりも注入量を少なくするか、反対極性の注入を
行う必要がある。
しかしながら、イオン注入は、トランジスタ間の閾値
電圧を変化させるための１つの方法であって、他の方法
として、例えば、補償量だけ、ゲートの酸化物の厚さを
変えたり、ゲート導体に不純物を添加したりする方法も
ある。
電圧を変化させるための１つの方法であって、他の方法
として、例えば、補償量だけ、ゲートの酸化物の厚さを
変えたり、ゲート導体に不純物を添加したりする方法も
ある。
デプリーショントランジスタは零より低い閾値電圧Vt
を有し、低閾値電圧を有するトランジスタは中間的な閾
値電圧を有するトランジスタよりも低い閾値電圧Vtを有
している。デプリーショントランジスタまたは低閾値電
圧を有するトランジスタであるトランジスタQ3,Q4の閾
値電圧を以後Vt2と表し、中間的な閾値電圧を有するト
ランジスタQ1,Q2の閾値電圧を以後Vt1と表す。トランジ
スタが「オン」状態のとき、これらのトランジスタの飽
和電圧は等しく、それぞれVonである。図６に示すよう
に、全てのトランジスタのゲート同士が接続されていれ
ば、出力ノード12からみた飽和電圧はVt1−Vt2＋Vonと
なり、最小動作電圧（バイアス電圧）はVt1＋Vonとな
る。ここで、Vt1−Vt2＝Vonならば、飽和電圧は2Vonと
なる。回路34は、図１の単一MOSカレントミラー回路と
同等の低動作電圧を達成することができ、その上、回路
34の出力ノード12における飽和電圧は比較的低く、少な
くとも上述した従来の回路の多くと同等である。回路34
の動作パラメータは、以下の表VIのとおりである。
を有し、低閾値電圧を有するトランジスタは中間的な閾
値電圧を有するトランジスタよりも低い閾値電圧Vtを有
している。デプリーショントランジスタまたは低閾値電
圧を有するトランジスタであるトランジスタQ3,Q4の閾
値電圧を以後Vt2と表し、中間的な閾値電圧を有するト
ランジスタQ1,Q2の閾値電圧を以後Vt1と表す。トランジ
スタが「オン」状態のとき、これらのトランジスタの飽
和電圧は等しく、それぞれVonである。図６に示すよう
に、全てのトランジスタのゲート同士が接続されていれ
ば、出力ノード12からみた飽和電圧はVt1−Vt2＋Vonと
なり、最小動作電圧（バイアス電圧）はVt1＋Vonとな
る。ここで、Vt1−Vt2＝Vonならば、飽和電圧は2Vonと
なる。回路34は、図１の単一MOSカレントミラー回路と
同等の低動作電圧を達成することができ、その上、回路
34の出力ノード12における飽和電圧は比較的低く、少な
くとも上述した従来の回路の多くと同等である。回路34
の動作パラメータは、以下の表VIのとおりである。
表VI 出力インピーダンス RQ2（gmQ4・RQ4） 飽和電圧 Vt1−Vt2＋Von バイアス電圧 Vt1＋Von しかしながら、回路34は、例えば、異なった閾値電圧
を有するトランジスタを形成するか、またはデプリーシ
ョンモードトランジスタをエンハンスメントモードトラ
ンジスタから分離して形成するための注入工程のよう
な、追加の工程が必要であった。例えば、デプリーショ
ン形トランジスタを形成する際には、エンハンスメント
モードトランジスタのチャネルとは離れたウエル領域に
デプリーションモードトランジスタのチャネルを形成す
る必要がある。このウエル領域には、エンハンスメント
モードトランジスタのチャネルに注入される不純物とは
別に不純物の注入を行う必要がある。一方、あるエンハ
ンスモードトランジスタの閾値電圧を他のトランジスタ
より低く（または高く）するためには、閾値電圧を調整
するための不純物注入が必要である。閾値電圧を変える
にしろトランジスタの種類を変えるにしろ、いずれにし
ても、追加の製造工程が必要である。この追加の不純物
注入工程が注意深く行われなかった場合には、汚染が選
択的に発生し、追加の工程を行ったトランジスタは、追
加の工程を行っていないトランジスタに比較して不均一
なものとなる。このような不均一性により、トランジス
タ間ではVonの違いが生じる。更に、汚染や不純物の不
均一は、異なったモードまたは異なった飽和電圧のトラ
ンジスタ間でもまちまちであり、そのため、閾値電圧が
所望の値からずれてしまう恐れがある。
を有するトランジスタを形成するか、またはデプリーシ
ョンモードトランジスタをエンハンスメントモードトラ
ンジスタから分離して形成するための注入工程のよう
な、追加の工程が必要であった。例えば、デプリーショ
ン形トランジスタを形成する際には、エンハンスメント
モードトランジスタのチャネルとは離れたウエル領域に
デプリーションモードトランジスタのチャネルを形成す
る必要がある。このウエル領域には、エンハンスメント
モードトランジスタのチャネルに注入される不純物とは
別に不純物の注入を行う必要がある。一方、あるエンハ
ンスモードトランジスタの閾値電圧を他のトランジスタ
より低く（または高く）するためには、閾値電圧を調整
するための不純物注入が必要である。閾値電圧を変える
にしろトランジスタの種類を変えるにしろ、いずれにし
ても、追加の製造工程が必要である。この追加の不純物
注入工程が注意深く行われなかった場合には、汚染が選
択的に発生し、追加の工程を行ったトランジスタは、追
加の工程を行っていないトランジスタに比較して不均一
なものとなる。このような不均一性により、トランジス
タ間ではVonの違いが生じる。更に、汚染や不純物の不
均一は、異なったモードまたは異なった飽和電圧のトラ
ンジスタ間でもまちまちであり、そのため、閾値電圧が
所望の値からずれてしまう恐れがある。
カレントミラー回路のトランジスタを形成する際に用
いられるパラメータは、十分注意して整合させることが
大切である。バイアストランジスタや出力トランジスタ
の大きさを制御するだけでなく、トランジスタを形成す
るときの処理パラメータも、モノリシック基板にわたっ
て一致したものでなくてはならない。製造工程全体に対
して、ウエル領域や不純物注入工程を追加したり、写真
腐食工程（フォトリソグラフィ）を加えるということ
は、入力バイアス電流を高インピーダンスの出力電流に
ミラーリングする際の精度を高めるためには障害とな
る。
いられるパラメータは、十分注意して整合させることが
大切である。バイアストランジスタや出力トランジスタ
の大きさを制御するだけでなく、トランジスタを形成す
るときの処理パラメータも、モノリシック基板にわたっ
て一致したものでなくてはならない。製造工程全体に対
して、ウエル領域や不純物注入工程を追加したり、写真
腐食工程（フォトリソグラフィ）を加えるということ
は、入力バイアス電流を高インピーダンスの出力電流に
ミラーリングする際の精度を高めるためには障害とな
る。
本発明はこのような従来の課題を解決するためになさ
れたもので、動作電圧を最小とするとともに、出力イン
ピーダンスと出力スイングとを最大にすることができる
カレントミラー回路を提供することを目的とする。
れたもので、動作電圧を最小とするとともに、出力イン
ピーダンスと出力スイングとを最大にすることができる
カレントミラー回路を提供することを目的とする。
発明の開示 上記概説した問題点の多くは、改良されたカレントミ
ラー回路によって解決することができる。本発明のカレ
ントミラー回路は、低電圧で動作する（低バイアス電圧
によって動作可能な）一方、余分な半導体製造工程を必
要としない自己カスコードカレントミラー回路である。
また、本発明のカレントミラー回路は、比較的高い出力
インピーダンスと、低バイアス電圧と、高スイング出力
を実現するための低い飽和電圧とを実現する一方、エン
ハンスメント形トランジスタとは別個にデプリーション
モードトランジスタを形成するための追加の工程を必要
としない。このように、この改良されたカレントミラー
回路は全て同じモードのトランジスタ、例えばエンハン
スメントモードトランジスタを用いている。余分なフォ
トリソグラフィ工程、エッチング工程及び不純物の注入
工程を回避したり、閾値電圧の変更、または／及びエン
ハンスメントモードトランジスタをデプリーション形ト
ランジスタに変更するための閾値電圧の精密な調整を不
要とすることにより、集積回路の製造上有益であるだけ
でなく、集積回路の長期にわたる信頼性の向上にも寄与
するものである。不要な製造工程を排除するということ
は、形成された回路内に汚染が侵入する機会を低減し、
同一の飽和電圧を達成するために同一の閾値電圧で動作
すべきトランジスタ間において閾値電圧のバラツキを少
なくすることにつながる。
ラー回路によって解決することができる。本発明のカレ
ントミラー回路は、低電圧で動作する（低バイアス電圧
によって動作可能な）一方、余分な半導体製造工程を必
要としない自己カスコードカレントミラー回路である。
また、本発明のカレントミラー回路は、比較的高い出力
インピーダンスと、低バイアス電圧と、高スイング出力
を実現するための低い飽和電圧とを実現する一方、エン
ハンスメント形トランジスタとは別個にデプリーション
モードトランジスタを形成するための追加の工程を必要
としない。このように、この改良されたカレントミラー
回路は全て同じモードのトランジスタ、例えばエンハン
スメントモードトランジスタを用いている。余分なフォ
トリソグラフィ工程、エッチング工程及び不純物の注入
工程を回避したり、閾値電圧の変更、または／及びエン
ハンスメントモードトランジスタをデプリーション形ト
ランジスタに変更するための閾値電圧の精密な調整を不
要とすることにより、集積回路の製造上有益であるだけ
でなく、集積回路の長期にわたる信頼性の向上にも寄与
するものである。不要な製造工程を排除するということ
は、形成された回路内に汚染が侵入する機会を低減し、
同一の飽和電圧を達成するために同一の閾値電圧で動作
すべきトランジスタ間において閾値電圧のバラツキを少
なくすることにつながる。
本発明の集積回路は、回路規模、特にゲート長が短く
なるにしたがって、より短いゲート長となること、そし
てそこから得られる短チャネル効果の利点を用いてい
る。このように、本発明の回路は、比較的短いゲート導
体（すなわち、チャネル長が短い）を形成するような製
造工程と配置とに具現化したものである。特定のゲート
導体を他のゲート導体よりも短く形成することは、１度
のフォトリソグラフィ（パターニング）工程で行うこと
ができる。特定のゲート導体（あるいはゲート導体の領
域）を他のものよりも狭く形成することは、追加の工程
を必要とせず、また、これに付随する問題が発生するこ
とはない。特定の短いゲート導体は特定のトランジスタ
上に形成され、それらのトランジスタの効果的なゲート
長がより低い閾値電圧値を生じさせる。このように、本
発明のカレントミラー回路は、意図的に短チャネル効果
を発揮させる十分短いゲート長を有するトランジスタを
有し、このような効果を持つトランジスタのターン−オ
ンの閾値電圧を選択的に減少させるようにしたものであ
る。それぞれの、そして全てのトランジスタの他の製造
工程のパラメータは同一である。１つの例として、全て
のトランジスタのチャネルに注入される不純物は、閾値
電圧が意図的に小さくなるように選択される。一方、短
チャネル効果を有するトランジスタのゲート長は比較的
短く形成される。ここで意図する効果は、従来のように
不純物の注入量を変えて中間的な閾値電圧と低い閾値電
圧を有するトランジスタを形成するような、中間的な閾
値電圧を有するトランジスタを制約することなく、閾値
電圧を小さくすることによりバイアス電圧を限定するこ
とである。単に、特定のゲート導体を短くすることによ
ってもたらされる短チャネル効果により、改良された諸
特性を有するカレントミラー回路を達成することができ
る。
なるにしたがって、より短いゲート長となること、そし
てそこから得られる短チャネル効果の利点を用いてい
る。このように、本発明の回路は、比較的短いゲート導
体（すなわち、チャネル長が短い）を形成するような製
造工程と配置とに具現化したものである。特定のゲート
導体を他のゲート導体よりも短く形成することは、１度
のフォトリソグラフィ（パターニング）工程で行うこと
ができる。特定のゲート導体（あるいはゲート導体の領
域）を他のものよりも狭く形成することは、追加の工程
を必要とせず、また、これに付随する問題が発生するこ
とはない。特定の短いゲート導体は特定のトランジスタ
上に形成され、それらのトランジスタの効果的なゲート
長がより低い閾値電圧値を生じさせる。このように、本
発明のカレントミラー回路は、意図的に短チャネル効果
を発揮させる十分短いゲート長を有するトランジスタを
有し、このような効果を持つトランジスタのターン−オ
ンの閾値電圧を選択的に減少させるようにしたものであ
る。それぞれの、そして全てのトランジスタの他の製造
工程のパラメータは同一である。１つの例として、全て
のトランジスタのチャネルに注入される不純物は、閾値
電圧が意図的に小さくなるように選択される。一方、短
チャネル効果を有するトランジスタのゲート長は比較的
短く形成される。ここで意図する効果は、従来のように
不純物の注入量を変えて中間的な閾値電圧と低い閾値電
圧を有するトランジスタを形成するような、中間的な閾
値電圧を有するトランジスタを制約することなく、閾値
電圧を小さくすることによりバイアス電圧を限定するこ
とである。単に、特定のゲート導体を短くすることによ
ってもたらされる短チャネル効果により、改良された諸
特性を有するカレントミラー回路を達成することができ
る。
総括的にいえば、本発明は、集積回路について考察を
行ったものである。一例として、集積回路はカレントミ
ラー回路を備えている。このカレントミラー回路は、基
準電圧端子と出力端子とを備えている。一対のエンハン
スメントモードトランジスタが基準電圧端子と出力端子
との間に直列に接続されている。また、この一対のトラ
ンジスタの双方のゲート端子は一つの導体により互いに
接続されている。
行ったものである。一例として、集積回路はカレントミ
ラー回路を備えている。このカレントミラー回路は、基
準電圧端子と出力端子とを備えている。一対のエンハン
スメントモードトランジスタが基準電圧端子と出力端子
との間に直列に接続されている。また、この一対のトラ
ンジスタの双方のゲート端子は一つの導体により互いに
接続されている。
上記互いに接続された一対のトランジスタは、出力ト
ランジスタとして使用される。この出力トランジスタの
一方のゲート長は、他方のトランジスタのゲート長より
も短く形成されることが望ましい。また、ゲート長の短
い出力トランジスタのゲート長は、例えば1.0μｍ（ミ
クロン）より小さいことが望ましく、製造工程での最小
チャネル長であれば更に望ましい。
ランジスタとして使用される。この出力トランジスタの
一方のゲート長は、他方のトランジスタのゲート長より
も短く形成されることが望ましい。また、ゲート長の短
い出力トランジスタのゲート長は、例えば1.0μｍ（ミ
クロン）より小さいことが望ましく、製造工程での最小
チャネル長であれば更に望ましい。
一対の出力トランジスタのうち短いゲート長を有する
トランジスタは、その短チャネル効果により、一対の出
力トランジスタの他方のトランジスタよりも閾値電圧が
低い。このように、一対の出力トランジスタ間の閾値電
圧の差は、基本的にはゲート長の差によるものである。
１つの例によれば、短いゲート長を有するトランジスタ
が飽和状態にある時、一対の出力トランジスタ間の閾値
電圧の差は、短いゲート長を有するトランジスタのチャ
ネル間の電圧（すなわち、Von）にほぼ等しくなる。
トランジスタは、その短チャネル効果により、一対の出
力トランジスタの他方のトランジスタよりも閾値電圧が
低い。このように、一対の出力トランジスタ間の閾値電
圧の差は、基本的にはゲート長の差によるものである。
１つの例によれば、短いゲート長を有するトランジスタ
が飽和状態にある時、一対の出力トランジスタ間の閾値
電圧の差は、短いゲート長を有するトランジスタのチャ
ネル間の電圧（すなわち、Von）にほぼ等しくなる。
本発明は、更に、第１の出力トランジスタ、第２の出
力トランジスタ、およびこれらのトランジスタにバイア
ス電圧を供給する手段または機構を備えた集積回路また
はカレントミラー回路についても考慮されている。第１
の出力トランジスタは、第１のゲートと第１のソースと
第１のドレインとを有している。第２の出力トランジス
タは、第２のゲートと第２のソースと第２のドレインと
を有する。第１のソースは基準電圧端子に接続され、第
２のソースは第１のドレインに接続されている。第１の
ゲートと第２のゲートとは互いに接続されている。第２
のソースと第２のドレインとは、第１のソースと第１の
ドレインを分離している第１チャネルよりも短い第２の
チャネルによって分離されている。この分離の度合いの
差（チャネル長の差）により、短チャネル効果をもたら
すとともに、第２の出力トランジスタの閾値電圧を第１
の出力トランジスタの閾値電圧よりも低くする効果をも
たらす。
力トランジスタ、およびこれらのトランジスタにバイア
ス電圧を供給する手段または機構を備えた集積回路また
はカレントミラー回路についても考慮されている。第１
の出力トランジスタは、第１のゲートと第１のソースと
第１のドレインとを有している。第２の出力トランジス
タは、第２のゲートと第２のソースと第２のドレインと
を有する。第１のソースは基準電圧端子に接続され、第
２のソースは第１のドレインに接続されている。第１の
ゲートと第２のゲートとは互いに接続されている。第２
のソースと第２のドレインとは、第１のソースと第１の
ドレインを分離している第１チャネルよりも短い第２の
チャネルによって分離されている。この分離の度合いの
差（チャネル長の差）により、短チャネル効果をもたら
すとともに、第２の出力トランジスタの閾値電圧を第１
の出力トランジスタの閾値電圧よりも低くする効果をも
たらす。
好ましくは、第１及び第２の出力トランジスタの第１
及び第２のゲートに供給されるバイアス電圧は、電流源
から供給される電流に比例するか、またはぼぼ等しい。
その例として、電流源を、第３のゲートと第３のソース
と第３のドレインとを有するバイアストランジスタに接
続する。この第３のドレインと第３のゲートとは、上記
電流源と互いに接続された第１および第２のゲートとの
間に、「ダイオード接続」の配置で接続される。出力電
流は、第１及び第２の出力トランジスタのソースとドレ
インとを経由し、電流源から供給される電流に比例する
か、あるいはぼぼ等しい電流として供給される。
及び第２のゲートに供給されるバイアス電圧は、電流源
から供給される電流に比例するか、またはぼぼ等しい。
その例として、電流源を、第３のゲートと第３のソース
と第３のドレインとを有するバイアストランジスタに接
続する。この第３のドレインと第３のゲートとは、上記
電流源と互いに接続された第１および第２のゲートとの
間に、「ダイオード接続」の配置で接続される。出力電
流は、第１及び第２の出力トランジスタのソースとドレ
インとを経由し、電流源から供給される電流に比例する
か、あるいはぼぼ等しい電流として供給される。
本発明は、更にまた、カレントミラー回路の製造方法
についても考慮されている。その方法は、第２のチャネ
ル領域を横切るよりも長い、第１のチャネル領域を横切
るようなゲート導体を敷く方法を含むものである。ゲー
ト導体をマスクとして用い、直列に接続された一対のト
ランジスタを形成するため、ソース及びドレイン領域を
ゲート導体の向かい側にイオン注入により形成する。ソ
ース領域とドレイン領域とには、ほぼ同一の不純物で、
かつ以前に第１及び第２のチャネル領域内に注入された
不純物とは反対のタイプの不純物を注入する。第２の出
力トランジスタの閾値電圧を減少させるに十分な第２の
チャネルの短チャネル効果を発生させるようにバイアス
電圧をゲート導体に印加することができる。ゲート導体
の形成の工程は、導体あるいは半導体材料の層からゲー
ト導体をフォトリソグラフィによるパターニングする工
程が含まれ、第２のチャネル領域にわたって形成された
導体の長さは、第１のチャネル領域にわたって形成され
た導体の長さよりも短い。最終的な導体長は、所定のト
ランジスタでの短チャネル効果が発揮されるような長さ
に設定される。特に、出力ノードに近いトランジスタ
は、基準電圧端子に近いトランジスタのドレイン−ソー
ス間電圧を増加させ、直列接続されたトランジスタ対の
出力インピーダンスを増加させるため、より低い飽和電
圧を持つよう設計される。このように、改良された自己
カスコードカレントミラー回路は、飽和電圧及びバイア
ス電圧を犠牲にすることなく、高い出力インピーダンス
を実現することができる。
についても考慮されている。その方法は、第２のチャネ
ル領域を横切るよりも長い、第１のチャネル領域を横切
るようなゲート導体を敷く方法を含むものである。ゲー
ト導体をマスクとして用い、直列に接続された一対のト
ランジスタを形成するため、ソース及びドレイン領域を
ゲート導体の向かい側にイオン注入により形成する。ソ
ース領域とドレイン領域とには、ほぼ同一の不純物で、
かつ以前に第１及び第２のチャネル領域内に注入された
不純物とは反対のタイプの不純物を注入する。第２の出
力トランジスタの閾値電圧を減少させるに十分な第２の
チャネルの短チャネル効果を発生させるようにバイアス
電圧をゲート導体に印加することができる。ゲート導体
の形成の工程は、導体あるいは半導体材料の層からゲー
ト導体をフォトリソグラフィによるパターニングする工
程が含まれ、第２のチャネル領域にわたって形成された
導体の長さは、第１のチャネル領域にわたって形成され
た導体の長さよりも短い。最終的な導体長は、所定のト
ランジスタでの短チャネル効果が発揮されるような長さ
に設定される。特に、出力ノードに近いトランジスタ
は、基準電圧端子に近いトランジスタのドレイン−ソー
ス間電圧を増加させ、直列接続されたトランジスタ対の
出力インピーダンスを増加させるため、より低い飽和電
圧を持つよう設計される。このように、改良された自己
カスコードカレントミラー回路は、飽和電圧及びバイア
ス電圧を犠牲にすることなく、高い出力インピーダンス
を実現することができる。
図面の簡単な説明 図１は、従来のカレントミラー回路の構成を示す回路
図である。
図である。
図２は、従来のカスコード接続のカレントミラー回路
の構成を示す回路図である。
の構成を示す回路図である。
図３は、従来の高出力スイングを有するカレントミラ
ー回路の構成を示す回路図である。
ー回路の構成を示す回路図である。
図４は、従来の高出力スイングを有する自己カスコー
ド接続のカレントミラー回路の構成を示す回路図であ
る。
ド接続のカレントミラー回路の構成を示す回路図であ
る。
図５は、従来のカスコードトランジスタを自己バイア
スするための抵抗を備えた自己カスコード接続のカレン
トミラー回路の構成を示す回路図である。
スするための抵抗を備えた自己カスコード接続のカレン
トミラー回路の構成を示す回路図である。
図６は、従来の、デプリーションモード及びエンハン
スメント形のトランジスタを用い、高出力インピーダン
スと、最小の動作電圧により高出力スイングとを維持す
るような自己カスコード接続のカレントミラー回路の構
成を示す回路図である。
スメント形のトランジスタを用い、高出力インピーダン
スと、最小の動作電圧により高出力スイングとを維持す
るような自己カスコード接続のカレントミラー回路の構
成を示す回路図である。
図７は、本発明の一実施例である自己カスコード接続
のカレントミラー回路の構成を示す回路図である。
のカレントミラー回路の構成を示す回路図である。
図８は、本発明の他の実施例である自己カスコード接
続のカレントミラー回路の他の構成を示す回路図であ
る。
続のカレントミラー回路の他の構成を示す回路図であ
る。
図９は、本発明の一実施例である自己カスコード接続
のカレントミラー回路を用いた演算増幅器の構成を示す
回路図である。
のカレントミラー回路を用いた演算増幅器の構成を示す
回路図である。
発明を実施するための最良の形態 本発明は、種々の修正変更やその他の構成を採ること
ができるが、特定の具体例について図示し詳細に説明し
た。しかしながら、ここに示した図面や詳細な説明は、
本発明をここに開示された特定の構成に限定するもので
はなく、逆に、付随する請求項に規定された本発明の思
想と視野の範囲内において、全ての変形や均等物あるい
は代替物を本発明の範囲とするものである。
ができるが、特定の具体例について図示し詳細に説明し
た。しかしながら、ここに示した図面や詳細な説明は、
本発明をここに開示された特定の構成に限定するもので
はなく、逆に、付随する請求項に規定された本発明の思
想と視野の範囲内において、全ての変形や均等物あるい
は代替物を本発明の範囲とするものである。
図７は、本発明の一実施例による集積回路40の一部を
示す図である。集積回路40は、電流源42から供給される
入力電流を、出力ノード44から出力される高インピーダ
ンスの出力電流Ioutとして折り返すカレントミラー回路
40を備えている。したがって、カレントミラー回路40
は、出力ノード44に接続された負荷回路に対しての電流
源として使用される。一例として、カレントミラー回路
40は、高利得増幅回路の負荷回路の供給源として用いる
ことができる。
示す図である。集積回路40は、電流源42から供給される
入力電流を、出力ノード44から出力される高インピーダ
ンスの出力電流Ioutとして折り返すカレントミラー回路
40を備えている。したがって、カレントミラー回路40
は、出力ノード44に接続された負荷回路に対しての電流
源として使用される。一例として、カレントミラー回路
40は、高利得増幅回路の負荷回路の供給源として用いる
ことができる。
カレントミラー回路40は、出力ノード44と基準供給ノ
ード46との間に直列接続された一対の出力トランジスタ
を備えている。ノード46は、例えばＶDD、またはグラン
ドのような電圧供給源と接続されている。電流源42は、
基準電圧端子であるノード46の電圧よりも高い電圧を一
方の端子に印加した抵抗により実現できる。なお、安定
した定電流源42を構成する方法には、その他に種々の方
法があることは言うまでもない。
ード46との間に直列接続された一対の出力トランジスタ
を備えている。ノード46は、例えばＶDD、またはグラン
ドのような電圧供給源と接続されている。電流源42は、
基準電圧端子であるノード46の電圧よりも高い電圧を一
方の端子に印加した抵抗により実現できる。なお、安定
した定電流源42を構成する方法には、その他に種々の方
法があることは言うまでもない。
この実施例では、電流源42にはダイオード接続された
トランジスタQ1が接続される。トランジスタQ1は、その
ゲート端子とドレイン端子とを接続するようなダイオー
ド接続になっている。トランジスタQ1のゲート端子とド
レイン端子とは、直列接続された出力トランジスタQ2と
Q4のゲート端子と互いに接続される。電流源42からバイ
アス電流が供給され、ノード46に基準電圧が印加される
と、トランジスタQ1のゲート電圧は、端子46の電圧より
も閾値電圧分だけ高くなり、また、Ibiasを維持するた
めには別の電圧（Von 1）が必要となる。結果として、
トランジスタQ1のゲート電圧は、端子46の電圧よりも高
い閾値電圧分と、トランジスタQ1を飽和領域に維持する
ために必要な別の電圧（Von1）となる。したがって、回
路40のバイアス電圧はVt1＋Von1となる。ここで、Vt1は
トランジスタQ1の閾値電圧である。Vt1とVon1とはとも
にトランジスタQ1のゲート長L1に依存する。したがっ
て、Vt1とVon1とは、より短いゲート長L2を有するトラ
ンジスタの閾値電圧及び飽和電圧と比較すると異なる値
となる。このような構成により、トランジスタQ2のドレ
イン電圧（基準ノード45の電圧）をVt1＋Von1−Vt2−Vo
n2とすることができる。ここで、Vt2,Von2は、それぞれ
トランジスタQ4の閾値電圧と飽和電圧である。ノード44
での最小スイングは、Vt1−Vt2＋Von1となる。Q1からQ4
のそれぞれのトランジスタに対する不純物注入は一貫し
て行われる。バイアストランジスタQ1と一対の出力トラ
ンジスタQ2,Q4との閾値電圧の差は、主として、短チャ
ネル効果によるもので、更に端的に言えば、チャネルを
形成するための物理的なゲート長の違いによるものであ
る。効果を発生するために、トランジスタQ1,Q2は、ト
ランジスタQ4の短いゲート長L2に比べて長いゲート長L1
を有している。短いゲート長L2が十分に小さい、例えば
1.0μｍ以下の値、望ましくは、与えられた工程中で最
も短いゲート長であれば、閾値電圧Vt2を小さくするこ
とができる。より小さなL2は、ノード44での飽和電圧を
下げるだけでなく、W/L2を増加させるので、Vonを小さ
くすることができる。もし、Vt2、及び／またはVon2
が、Vt1＋Von1−Vt2−Von2がVon1に等しくなる（また
は、Vt1−Vt2がVon2に等しくなる）程度に十分小さけれ
ば、トランジスタQ2を飽和状態にすることができる。こ
のことは、高出力インピーダンスの点では低いバイアス
電圧を有するカスコードカレントミラー回路と同等であ
り、動作電圧の点では単一MOSのカレントミラー回路と
同等であることを意味している。したがって、回路40
は、低電力での動作に適したものであり、ノード44で幅
の大きい電圧スイングするに必要な低い飽和電圧を維持
しているのである。
トランジスタQ1が接続される。トランジスタQ1は、その
ゲート端子とドレイン端子とを接続するようなダイオー
ド接続になっている。トランジスタQ1のゲート端子とド
レイン端子とは、直列接続された出力トランジスタQ2と
Q4のゲート端子と互いに接続される。電流源42からバイ
アス電流が供給され、ノード46に基準電圧が印加される
と、トランジスタQ1のゲート電圧は、端子46の電圧より
も閾値電圧分だけ高くなり、また、Ibiasを維持するた
めには別の電圧（Von 1）が必要となる。結果として、
トランジスタQ1のゲート電圧は、端子46の電圧よりも高
い閾値電圧分と、トランジスタQ1を飽和領域に維持する
ために必要な別の電圧（Von1）となる。したがって、回
路40のバイアス電圧はVt1＋Von1となる。ここで、Vt1は
トランジスタQ1の閾値電圧である。Vt1とVon1とはとも
にトランジスタQ1のゲート長L1に依存する。したがっ
て、Vt1とVon1とは、より短いゲート長L2を有するトラ
ンジスタの閾値電圧及び飽和電圧と比較すると異なる値
となる。このような構成により、トランジスタQ2のドレ
イン電圧（基準ノード45の電圧）をVt1＋Von1−Vt2−Vo
n2とすることができる。ここで、Vt2,Von2は、それぞれ
トランジスタQ4の閾値電圧と飽和電圧である。ノード44
での最小スイングは、Vt1−Vt2＋Von1となる。Q1からQ4
のそれぞれのトランジスタに対する不純物注入は一貫し
て行われる。バイアストランジスタQ1と一対の出力トラ
ンジスタQ2,Q4との閾値電圧の差は、主として、短チャ
ネル効果によるもので、更に端的に言えば、チャネルを
形成するための物理的なゲート長の違いによるものであ
る。効果を発生するために、トランジスタQ1,Q2は、ト
ランジスタQ4の短いゲート長L2に比べて長いゲート長L1
を有している。短いゲート長L2が十分に小さい、例えば
1.0μｍ以下の値、望ましくは、与えられた工程中で最
も短いゲート長であれば、閾値電圧Vt2を小さくするこ
とができる。より小さなL2は、ノード44での飽和電圧を
下げるだけでなく、W/L2を増加させるので、Vonを小さ
くすることができる。もし、Vt2、及び／またはVon2
が、Vt1＋Von1−Vt2−Von2がVon1に等しくなる（また
は、Vt1−Vt2がVon2に等しくなる）程度に十分小さけれ
ば、トランジスタQ2を飽和状態にすることができる。こ
のことは、高出力インピーダンスの点では低いバイアス
電圧を有するカスコードカレントミラー回路と同等であ
り、動作電圧の点では単一MOSのカレントミラー回路と
同等であることを意味している。したがって、回路40
は、低電力での動作に適したものであり、ノード44で幅
の大きい電圧スイングするに必要な低い飽和電圧を維持
しているのである。
トランジスタQ1、Q2及びQ4は、全て同一モードのトラ
ンジスタであり、好ましくはエンハンスメント形トラン
ジスタである。このことは、それぞれのトランジスタの
チャネル領域に対して、同質のしきい値調整用のイオン
注入を、同時に、そして一様に添加するようにしてもよ
いことを意味している。その一例として、トランジスタ
Q1,Q2及びQ4をｎ型のMOSトランジスタとした場合、ｎ型
のMOSトランジスタが好適なエンハンスメントモードト
ランジスタであれば、ソース領域とドレインの領域との
間にあるチャネル領域はｐ型となる。
ンジスタであり、好ましくはエンハンスメント形トラン
ジスタである。このことは、それぞれのトランジスタの
チャネル領域に対して、同質のしきい値調整用のイオン
注入を、同時に、そして一様に添加するようにしてもよ
いことを意味している。その一例として、トランジスタ
Q1,Q2及びQ4をｎ型のMOSトランジスタとした場合、ｎ型
のMOSトランジスタが好適なエンハンスメントモードト
ランジスタであれば、ソース領域とドレインの領域との
間にあるチャネル領域はｐ型となる。
異なった長さ（すなわち、横方向厚み）を有する互い
に接続された導体47をそれぞれのチャネル領域上にパタ
ーニングすることで、異なるゲート長Ｌを形成すること
ができる。導体47は、多結晶シリコン材料の層をパター
ニングすることによって形成した多結晶シリコン（ポリ
シリコン）を含んでおり、トランジスタQ1,Q2のチャネ
ルを横切るポリシリコンの長さは、トランジスタQ4のチ
ャネルを横切るポリシリコンの長さよりも長い。L2が、
短チャネル効果を出すために十分な特定の長さに形成さ
れたならば、Vt2はVt1よりも小さくなる。Vt1−Vt2がト
ランジスタQ2の飽和電圧（すなわち、Von2）と等しけれ
ば、トランジスタQ2のドレイン電圧はVon1となる。これ
により、ノード44に接続される負荷を高スイング状態に
することができる。また、W/L2がW/L1よりも大きけれ
ば、トランジスタQ1,Q2の飽和電圧（すなわち、Von1）
は、トランジスタQ4の飽和電圧Von2よりも大きくなる。
に接続された導体47をそれぞれのチャネル領域上にパタ
ーニングすることで、異なるゲート長Ｌを形成すること
ができる。導体47は、多結晶シリコン材料の層をパター
ニングすることによって形成した多結晶シリコン（ポリ
シリコン）を含んでおり、トランジスタQ1,Q2のチャネ
ルを横切るポリシリコンの長さは、トランジスタQ4のチ
ャネルを横切るポリシリコンの長さよりも長い。L2が、
短チャネル効果を出すために十分な特定の長さに形成さ
れたならば、Vt2はVt1よりも小さくなる。Vt1−Vt2がト
ランジスタQ2の飽和電圧（すなわち、Von2）と等しけれ
ば、トランジスタQ2のドレイン電圧はVon1となる。これ
により、ノード44に接続される負荷を高スイング状態に
することができる。また、W/L2がW/L1よりも大きけれ
ば、トランジスタQ1,Q2の飽和電圧（すなわち、Von1）
は、トランジスタQ4の飽和電圧Von2よりも大きくなる。
回路40のバイアス電圧あるいは最小動作電圧はVt1＋V
on1で、これは、図１に示すような、単一MOS構造のカレ
ントミラー回路と等しい値である。図７の構成は、図６
に示した回路34と比較して、追加の処理手順、および／
またはそれに関連する問題点がなしで、低い動作電圧を
実現することができる。
on1で、これは、図１に示すような、単一MOS構造のカレ
ントミラー回路と等しい値である。図７の構成は、図６
に示した回路34と比較して、追加の処理手順、および／
またはそれに関連する問題点がなしで、低い動作電圧を
実現することができる。
製造プロセスにおいては、異なる閾値電圧を有する２
つ、あるいはそれ以上のモードのエンハンスメント形の
トランジスタを形成する場合、従来のように、異なる閾
値電圧を有する素子を組み合わせるのに代えて、低い閾
値電圧を有するトランジスタを、回路40の全てのトラン
ジスタに使用することができる。本発明の構成では、よ
り低い閾値電圧で限定されるので、比較的低い動作電圧
を実現できる。図８は、他の実施例を示すもので、バイ
アストランジスタQ3が追加されたものである。トランジ
スタQ3は、カレントミラー回路50の精度を向上させるた
めに設けられたもので、ダイオード接続されている。し
かしながら、トランジスタQ3は必須の構成要素ではな
く、省略することもできる。回路50の他の要素は回路40
と同様であるので、同一番号を付した。回路50あるいは
回路40の動作パラメータは、以下の表VIIのとおりであ
る。
つ、あるいはそれ以上のモードのエンハンスメント形の
トランジスタを形成する場合、従来のように、異なる閾
値電圧を有する素子を組み合わせるのに代えて、低い閾
値電圧を有するトランジスタを、回路40の全てのトラン
ジスタに使用することができる。本発明の構成では、よ
り低い閾値電圧で限定されるので、比較的低い動作電圧
を実現できる。図８は、他の実施例を示すもので、バイ
アストランジスタQ3が追加されたものである。トランジ
スタQ3は、カレントミラー回路50の精度を向上させるた
めに設けられたもので、ダイオード接続されている。し
かしながら、トランジスタQ3は必須の構成要素ではな
く、省略することもできる。回路50の他の要素は回路40
と同様であるので、同一番号を付した。回路50あるいは
回路40の動作パラメータは、以下の表VIIのとおりであ
る。
表VII 出力インピーダンス RQ2（gmQ4・RQ4） 飽和電圧 Vt1−Vt2＋Von1 バイアス電圧 Vt1＋Von1 ここで、Vt1−Vt2がVon2よりも小さければ、カスコー
ド回路である回路40ないしは回路50では十分高い出力イ
ンピーダンスは達成されない。しかし、単一MOSのカレ
ントミラー回路に比較すると、出力インピーダンスは著
しく増加している。なお、回路のレイアウト上、回路40
及び回路50に使用される全てのトランジスタのチャネル
幅Ｗは同じであることが望ましい。
ド回路である回路40ないしは回路50では十分高い出力イ
ンピーダンスは達成されない。しかし、単一MOSのカレ
ントミラー回路に比較すると、出力インピーダンスは著
しく増加している。なお、回路のレイアウト上、回路40
及び回路50に使用される全てのトランジスタのチャネル
幅Ｗは同じであることが望ましい。
先に掲げた表と表VIIとを比較すれば分かるように、
回路40と回路50とは、単一MOSカレントミラー回路と同
等の低い動作電圧を達成することができる。しかし、回
路40と回路50とは、単一MOSカレントミラー回路の出力
インピーダンスよりも十分高い出力インピーダンスを有
している。同様に、回路40と回路50とは、自己カスコー
ド構造と、このような構成のトランジスタ間の閾値電圧
の違いとを主として適応することによって、最小の消費
電力で比較的大きな出力スイングを達成することができ
る。特に重要なことは、デプリーションモードトランジ
スタをエンハンスメント形トランジスタとは別個に形成
したり、あるいは高い閾値電圧のトランジスタとは別に
低い閾値電圧のトランジスタを形成する場合にしばしば
必要になる、余分な注入や閾値電圧の調整を行う必要が
ないことである。本発明では、単に、チャネルの添加不
純物（ドーパント）の濃度を一定とする（おそらくは、
全てのトランジスタチャネルに対して、同時に単一の閾
値電圧調整用の添加物を注入して形成する）とともに、
ゲート導体を相互に接続することにより、添加物や汚染
あるいはそれらに関連した変動を伴うことなく、精度の
よい閾値電圧の調整を実現することができる。
回路40と回路50とは、単一MOSカレントミラー回路と同
等の低い動作電圧を達成することができる。しかし、回
路40と回路50とは、単一MOSカレントミラー回路の出力
インピーダンスよりも十分高い出力インピーダンスを有
している。同様に、回路40と回路50とは、自己カスコー
ド構造と、このような構成のトランジスタ間の閾値電圧
の違いとを主として適応することによって、最小の消費
電力で比較的大きな出力スイングを達成することができ
る。特に重要なことは、デプリーションモードトランジ
スタをエンハンスメント形トランジスタとは別個に形成
したり、あるいは高い閾値電圧のトランジスタとは別に
低い閾値電圧のトランジスタを形成する場合にしばしば
必要になる、余分な注入や閾値電圧の調整を行う必要が
ないことである。本発明では、単に、チャネルの添加不
純物（ドーパント）の濃度を一定とする（おそらくは、
全てのトランジスタチャネルに対して、同時に単一の閾
値電圧調整用の添加物を注入して形成する）とともに、
ゲート導体を相互に接続することにより、添加物や汚染
あるいはそれらに関連した変動を伴うことなく、精度の
よい閾値電圧の調整を実現することができる。
図９は、図７及び図８に示した回路40、50の１つの応
用例を示したものである。カレントミラー回路は、特に
演算増幅回路54の一部を構成することができる。演算増
幅回路54は、一対の反転及び非反転入力端子を備えてい
る。例えば、非反転入力におけるVin＋が、反転入力に
おけるVin−よりも大きければ、Voutは正となる。しか
し、Vin＋が、Vin−よりも小さければ、Voutは負となる
か、あるいはグランドレベルとなる。トランジスタ64と
66とは、大きさが等しく、一定の電流を供給する電流源
であるので、トランジスタ56と58との入力電圧の差は、
トランジスタ60と62に流れる電流の差に変換される。こ
のシングル・エンド・フォールデッド・カスコードオペ
アンプ54は、本発明のカレントミラー回路を負荷として
利用している。トランジスタ60と62との電流差は、カレ
ントミラー回路によって構成されるカスコード負荷に流
れ、絶対的な電圧（最終出力電圧）Voutに変換される。
演算増幅器54は、単一MOSのカレントミラー回路を用い
た場合のように低電圧で動作するとともに、従来のカス
コードカレントミラー回路を用いた場合のような高い直
流利得を実現することができる。
用例を示したものである。カレントミラー回路は、特に
演算増幅回路54の一部を構成することができる。演算増
幅回路54は、一対の反転及び非反転入力端子を備えてい
る。例えば、非反転入力におけるVin＋が、反転入力に
おけるVin−よりも大きければ、Voutは正となる。しか
し、Vin＋が、Vin−よりも小さければ、Voutは負となる
か、あるいはグランドレベルとなる。トランジスタ64と
66とは、大きさが等しく、一定の電流を供給する電流源
であるので、トランジスタ56と58との入力電圧の差は、
トランジスタ60と62に流れる電流の差に変換される。こ
のシングル・エンド・フォールデッド・カスコードオペ
アンプ54は、本発明のカレントミラー回路を負荷として
利用している。トランジスタ60と62との電流差は、カレ
ントミラー回路によって構成されるカスコード負荷に流
れ、絶対的な電圧（最終出力電圧）Voutに変換される。
演算増幅器54は、単一MOSのカレントミラー回路を用い
た場合のように低電圧で動作するとともに、従来のカス
コードカレントミラー回路を用いた場合のような高い直
流利得を実現することができる。
本発明は、入力源から高インピーダンスの出力に電流
ミラーする回路を備えた任意の集積回路に対して応用す
ることができるもので、本発明の開示により恩恵を受け
るような分野の技術者にとって、有用なものである。そ
の上、ここに開示し説明した発明は、現在において好ま
しい実施例であることがわかる。上記の有益な性能パラ
メータを有する集積回路や集積回路の形成方法のそれぞ
れのそして全ての構成要素において、様々な修正や変更
が可能である。下記の請求項は、このような修正や変更
の全てを包含するような請求の範囲としたものであり、
したがって、明細書の記載及び図面は、これを限定する
ものではなく、むしろ、本発明を明らかにするためのも
のである。
ミラーする回路を備えた任意の集積回路に対して応用す
ることができるもので、本発明の開示により恩恵を受け
るような分野の技術者にとって、有用なものである。そ
の上、ここに開示し説明した発明は、現在において好ま
しい実施例であることがわかる。上記の有益な性能パラ
メータを有する集積回路や集積回路の形成方法のそれぞ
れのそして全ての構成要素において、様々な修正や変更
が可能である。下記の請求項は、このような修正や変更
の全てを包含するような請求の範囲としたものであり、
したがって、明細書の記載及び図面は、これを限定する
ものではなく、むしろ、本発明を明らかにするためのも
のである。
産業上の利用可能性 以上説明してきたように、本発明によれば、動作電圧
を最小とするとともに、出力インピーダンスと出力スイ
ングとを最大にすることができるカレントミラー回路を
提供することができる。
を最小とするとともに、出力インピーダンスと出力スイ
ングとを最大にすることができるカレントミラー回路を
提供することができる。
Claims (19)
- 【請求項１】基準供給端子および出力端子と、 前記基準供給端子と前記出力端子との間に直列に接続さ
れる一対のMOSトランジスタと、 前記一対のトランジスタの双方のゲート端子にそれぞれ
接続された単一の導体とを備え、 前記一対のトランジスタのうち、前記基準供給端子に接
続されたトランジスタのゲート長を、前記一対のトラン
ジスタのうち、前記出力端子に接続されたトランジスタ
のゲート長よりも長くしたことを特徴とする集積回路。 - 【請求項２】短い方のゲート長を有するトランジスタの
ゲート長は、半導体製造工程において達成しうる最小の
ゲート長にほぼ等しいことを特徴とする請求項１記載の
集積回路。 - 【請求項３】短い方のゲート長を有するトランジスタの
閾値電圧を、長い方のゲート長を有するトランジスタの
閾値電圧よりも小さくし、この閾値電圧の差を、主に、
ゲート長の差に基づいているようにしたことを特徴とす
る請求項１記載の集積回路。 - 【請求項４】閾値電圧の差が、短い方のゲート長を有す
るトランジスタが飽和状態を維持するのに必要な最小の
ソース−ドレイン電圧であることを特徴とする請求項３
記載の集積回路。 - 【請求項５】前記基準供給端子に基準供給電圧を供給す
るようにしたことを特徴とする請求項１記載の集積回
路。 - 【請求項６】上記基準供給電圧を、接地電位または絶対
値が上記接地電位を越えるような電圧としたことを特徴
とする請求項１記載の集積回路。 - 【請求項７】電流源と、 前記電流源と基準供給端子間に接続されたダイオード接
続のトランジスタとを備え、 前記ダイオード接続のトランジスタのゲート端子を前記
単一の導体に接続したことを特徴とする請求項１記載の
集積回路。 - 【請求項８】電流源と、 前記電流源と基準供給端子間に接続された一対のトラン
ジスタとを備え、 前記一対のトランジスタの一方のトランジスタを、ゲー
ト端子が前記単一の導体に接続されたダイオード接続の
トランジスタとしたことを特徴とする請求項１記載の集
積回路。 - 【請求項９】前記一対のエンハンスメントモードトラン
ジスタのチャネル領域に、ほぼ同じ不純物を同じドープ
量で添加したことを特徴とする請求項１記載の集積回
路。 - 【請求項１０】前記一対のエンハンスメントモードトラ
ンジスタを負荷として有する演算増幅回路を備えたこと
を特徴とする請求項１記載の集積回路。 - 【請求項１１】第１のゲートと第１のソースと第１のド
レインとを有し、前記第１のソースが基準電圧端子に接
続された第１の出力トランジスタと、 第２のゲートと第２のソースと第２のドレインとを有
し、前記第２のソースが前記第１のドレインと接続さ
れ、前記第２のゲートが前記第１のゲートと接続され、
前記第２のドレインが出力端子と接続された第２の出力
トランジスタと、 互いに接続された前記第１のゲートと前記第２のゲート
に電流源から供給される電流に比例するようなバイアス
電圧を供給する手段と、 を備え、 短チャネル効果によって、前記第２の出力トランジスタ
の閾値電圧が前記第１の出力トランジスタの閾値電圧よ
り小さくなるように、前記第２のソースと前記第２のド
レインとを、前記第１のソースと前記第１のドレインと
を分離する第１のチャネルのチャネル長よりも短いチャ
ネル長を有する第２のチャネルによって分離するように
したことを特徴とするカレントミラー回路。 - 【請求項１２】前記バイアス電圧を供給する手段は、 第３のゲートと第３のソースと第３のドレインとを有
し、前記第３のソースと前記第３のゲートとが、前記電
流源と互いに接続された前記第１及び前記第２のゲート
との間で、互いに接続されているようなバイアストラン
ジスタを備えたことを特徴とする請求項11記載のカレン
トミラー回路。 - 【請求項１３】電流源から供給される電流に相当する出
力電流を、前記第１及び前記第２の出力トランジスタの
ソースとドレインを経路として出力するようにしたとを
特徴とする請求項11記載のカレントミラー回路。 - 【請求項１４】前記第１の出力トランジスタの閾値電圧
が前記第２の出力トランジスタの閾値電圧を越える値
は、前記第２の出力トランジスタの飽和電圧を保つため
のソース−ドレイン間の電圧の最小値にほぼ等しいこと
を特徴とする請求項11記載のカレントミラー回路。 - 【請求項１５】前記第１及び前記第２のチャネルに対
し、それぞれのチャネル長にわたって、ほぼ同じの不純
物を同じドーズ量で添加したこと特徴とする請求項11記
載のカレントミラー回路。 - 【請求項１６】演算増幅回路の負荷として接続されたこ
とを特徴とする請求項11記載のカレントミラー回路。 - 【請求項１７】ゲート導体が敷かれる方向と垂直の方向
である横断面長が、第２のチャネル領域のそれよりも長
い第１のチャネル領域のゲート導体を敷く工程と、 前記ゲート導体をマスクとして使用し、直列接続された
一対のトランジスタのソースとドレインとに、同じ種類
でかつ、前記第１及び前記第２チャネルに注入したドー
パントとは反対の種類の不純物を注入する工程とを設
け、 ゲート導体にバイアス電圧を加えたときに、前記一対の
トランジスタの内、前記第２チャネルを有するトランジ
スタの閾値電圧を減少させるに十分な短チャネル効果を
引き出ようにしたことを特徴とするカレントミラー回路
の製造方法。 - 【請求項１８】ゲート導体と電流源に接続される端子と
の間に部分的にダイオード接続されたトランジスタを構
成する工程を設け、電流源から電流を入力するようにし
たこと特徴とする請求項20記載のカレントミラー回路の
製造方法。 - 【請求項１９】前記ゲート導体を敷く工程は、前記第２
チャネル領域を横断するゲート導体の断面線形長を、半
導体製造工程において達成可能な最小のゲート長にする
ためのパターン形成工程を含むことを特徴とする請求項
20記載のカレントミラー回路の製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/993,030 | 1997-12-18 | ||
| US08/993,030 US5966005A (en) | 1997-12-18 | 1997-12-18 | Low voltage self cascode current mirror |
| PCT/JP1998/005658 WO1999031797A1 (fr) | 1997-12-18 | 1998-12-15 | Circuit integre, circuit a miroir de courant et procede de fabrication de circuit a miroir de courant |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3350062B2 true JP3350062B2 (ja) | 2002-11-25 |
Family
ID=25539021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52153299A Expired - Fee Related JP3350062B2 (ja) | 1997-12-18 | 1998-12-15 | 集積回路とカレントミラー回路及びカレントミラー回路の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5966005A (ja) |
| JP (1) | JP3350062B2 (ja) |
| WO (1) | WO1999031797A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6528981B1 (en) * | 1999-07-23 | 2003-03-04 | Fujitsu Limited | Low-voltage current mirror circuit |
| JP2001060608A (ja) * | 1999-08-19 | 2001-03-06 | Nec Corp | 半導体装置 |
| US6154018A (en) * | 1999-09-01 | 2000-11-28 | Vlsi Technology, Inc. | High differential impedance load device |
| US6211659B1 (en) | 2000-03-14 | 2001-04-03 | Intel Corporation | Cascode circuits in dual-Vt, BICMOS and DTMOS technologies |
| DE10056878A1 (de) * | 2000-11-16 | 2002-06-06 | Bosch Gmbh Robert | Ein stromfühlender Schalterstromkreis |
| JP4141111B2 (ja) * | 2001-03-29 | 2008-08-27 | 三洋電機株式会社 | 信号増幅装置 |
| JP3962561B2 (ja) | 2001-07-12 | 2007-08-22 | キヤノン株式会社 | 固体撮像装置及びそれを用いた撮像システム |
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| KR101163457B1 (ko) | 2006-02-24 | 2012-07-18 | 삼성전자주식회사 | 저전압 레귤레이티드 캐스코드 회로 및 이를 이용한 시모스아날로그 회로 |
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-
1997
- 1997-12-18 US US08/993,030 patent/US5966005A/en not_active Expired - Lifetime
-
1998
- 1998-12-15 WO PCT/JP1998/005658 patent/WO1999031797A1/ja active Application Filing
- 1998-12-15 JP JP52153299A patent/JP3350062B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| US5966005A (en) | 1999-10-12 |
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