JP7081886B2 - 半導体装置 - Google Patents
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Description
図1および図2を参照して、本実施の形態に係る電圧レギュレータ回路10について説明する。図1に示すように電圧レギュレータ回路10は、N型MOSトランジスタN0、N1、N2、N3、N4、N5、P型MOSトランジスタP0、P1、P2、P3、P4、抵抗R0、R1、基準電源14、および電流値がIbの定電流源12を含んで構成されている。定電流源12、P型MOSトランジスタP0、P1、P2のソースは各々高電位側の電源Vddに接続され、低電位側の電源は一例としてグランド(GND)とされている。
本実施の形態は、電圧レギュレータ回路10に対して、電流増幅率の改善を図った形態である。図1に示すP型MOSトランジスタP1、P2は各々ゲートがノードvpgxに接続された自己バイアスによるカスコード接続であるため、バイアス電源を別回路としたカスコード接続と比較すると電流増幅率が低く、その結果低電源電圧動作において出力部であるP型MOSトランジスタP0の出力電流が低下することも想定される。
<構成1>
P型MOSトランジスタP1およびP2の閾値をVth1、P型MOSトランジスタP3およびP4の閾値をVth2とした場合に、
Vth1>Vth2 ・・・ (式1)
の関係を充足するように構成する。本構成は、(式1)の関係を満たす素子を備えたプロセスを採用してを実現する。
<構成2>
P型MOSトランジスタP1およびP2のL長サイズ(トランジスタのゲートのサイズ)をL1、P型MOSトランジスタP3およびP4のL長サイズをL2とした場合に、サイズ比が、
L1>L2 ・・・ (式2)
の関係を充足するように構成する。本構成は、(式2)の関係を満たすようにトランジスタのレイアウト設計を行って実現する。本構成は、例えば使用するプロセスが(式1)の関係を充足できない場合(すなわち、Vth1=Vth2である場合)に有効である。
図3を参照して、本実施の形態に係る電圧レギュレータ回路10Aについて説明する。電圧レギュレータ回路10Aは、上記実施の形態と同様電流増幅率の改善を図った形態であるが、本実施の形態ではカスコードカレントミラー回路を変更することにより電流増幅率の改善を図っている。
図4を参照して、本実施の形態に係る電圧レギュレータ回路10Bについて説明する。電圧レギュレータ回路10Bは、上記実施の形態と同様電流増幅率の改善を図った形態であるが、本実施の形態ではカスコードカレントミラー回路を変更することにより電流増幅率の改善を図っている。
12 定電流源
14 基準電源
20、20A、20B カスコードカレントミラー回路
N0~N5 N型MOSトランジスタ
P0~P4 P型MOSトランジスタ
R0~R3 抵抗
Vdd 電源
Vfb 帰還電圧
Vref 基準電圧
Vout 出力電圧
ΔV 差分
top、vb、vpg、vpgx、vn、vnx、vo、vf ノード
Claims (10)
- トランジスタ対を含んで構成された差動回路と、
前記差動回路の出力に接続されたカスコード接続型のカレントミラー回路と、
前記カレントミラー回路の出力で制御される出力回路と、を含み、
前記トランジスタ対の一方のトランジスタのゲートに基準電圧が印加され、
前記トランジスタ対の他方のトランジスタのゲートに前記出力回路の出力が印加され、
前記カレントミラー回路は、前記トランジスタ対の一方のトランジスタの出力が接続されるノードに各々接続された第1のトランジスタと第2のトランジスタ、および前記第2のトランジスタに接続された第1の定電流源、並びに前記トランジスタ対の他方のトランジスタの出力が接続されるノードに各々接続された第3のトランジスタと第4のトランジスタ、および前記第4のトランジスタに接続された第2の定電流源、を備え、
前記第1のトランジスタ、前記第2のトランジスタ、前記第3のトランジスタ、前記第4のトランジスタの各々のゲートは前記第4のトランジスタと第2の定電流源との間に接続され、
前記出力回路は出力電圧を出力する出力トランジスタであって、前記第2のトランジスタと前記第1の定電流源とが接続されたノードの出力によって制御される
半導体装置。 - 前記トランジスタ対の他方のトランジスタのゲートに前記出力回路の出力を抵抗分割した電圧が印加される
請求項1に記載の半導体装置。 - 前記第2のトランジスタと前記第1の定電流源とが接続されるノードの電位と、前記第4のトランジスタと前記第2の定電流源とが接続されるノードの電位とが異なる
請求項1に記載の半導体装置。 - 前記第1のトランジスタおよび前記第3のトランジスタの閾値と、前記第2のトランジスタおよび前記第4のトランジスタの閾値とが異なる
請求項3に記載の半導体装置。 - 前記第1のトランジスタおよび前記第3のトランジスタの閾値が、前記第2のトランジスタおよび前記第4のトランジスタの閾値より大きい
請求項4に記載の半導体装置。 - 前記第1のトランジスタおよび前記第3のトランジスタのサイズと、前記第2のトランジスタおよび前記第4のトランジスタのサイズが異なる
請求項3に記載の半導体装置。 - 前記第1のトランジスタおよび前記第3のトランジスタのサイズが、前記第2のトランジスタおよび前記第4のトランジスタのサイズより大きい
請求項6に記載の半導体装置。 - 前記第2のトランジスタと前記第1の定電流源との間に接続された第1の抵抗と、
前記第4のトランジスタと前記第2の定電流源との間に接続された第2の抵抗と、をさらに含む
請求項3に記載の半導体装置。 - 前記第1のトランジスタのゲートおよび前記第3のトランジスタのゲートは、各々前記第4のトランジスタと前記第2の抵抗とが接続されたノードに接続され、
前記第2のトランジスタのゲートおよび前記第4のトランジスタのゲートは、各々前記第2の抵抗と前記第2の定電流源とが接続されたノードに接続される
請求項8に記載の半導体装置。 - 前記第1のトランジスタおよび前記第3のトランジスタが、各々直列に接続された複数のトランジスタで構成され、前記複数のトランジスタの各々のゲートは前記第4のトランジスタと前記第2の定電流源とが接続されたノードに接続される
請求項3から請求項9のいずれか1項に記載の半導体装置。
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US20100176875A1 (en) | 2009-01-14 | 2010-07-15 | Pulijala Srinivas K | Method for Improving Power-Supply Rejection |
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JP2011024086A (ja) * | 2009-07-17 | 2011-02-03 | Asahi Kasei Electronics Co Ltd | 位相補償回路 |
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2018
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