JP2004310444A - 電圧発生回路 - Google Patents
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Abstract
【課題】電圧発生回路として従来はBGR回路が一般的に用いられている。この回路は外部条件の影響を受けず、安定な電圧を発生する。しかし、負荷となる回路の動作条件の変動に合わせて電圧供給側も変動することが要求されるようになり、このため温度とダイオード特性を有する素子の閾値電圧変動に対してのみ出力電圧は変化し、それ以外の要因に対しては安定な電圧発生回路の実現が課題となっていた。
【解決手段】BGR回路の出力側に抵抗素子と、ダイオード接続したNMOSトランジスタとを並列接続することを基本構成とした。この構成の実用性を高めるため、ダイオード接続したNMOSトランジスタを複数個直列接続する構成、さらに特性向上のためダイオード接続したNMOSトランジスタに抵抗素子を直列接続する構成とした。
【選択図】図1
【解決手段】BGR回路の出力側に抵抗素子と、ダイオード接続したNMOSトランジスタとを並列接続することを基本構成とした。この構成の実用性を高めるため、ダイオード接続したNMOSトランジスタを複数個直列接続する構成、さらに特性向上のためダイオード接続したNMOSトランジスタに抵抗素子を直列接続する構成とした。
【選択図】図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体集積回路におけるアナログ回路に関連し、基準電圧発生回路に関する。
【0002】
【従来の技術】
【非特許文献1】G. A. Rincon−Mora ”Voltage References−from Diodes to Precision High−Order Bandgap Circuits−,” IEEE Press, John Wiley & Sons Inc., p.28, 2002
上記非特許文献1に記載の従来技術による電圧発生回路の例を図8に示す。図8における電圧発生回路は、PN接合のバンドギャップ電圧を利用した絶対温度に比例する電流を発生する回路(PTAT[Proportional TO Absolute Temperature]電流源回路と呼ぶ)である。図8においてPチャネルMOSトランジスタ(以下PMOSトランジスタと記載)mp01,mp02,mp03を流れる電流はミラー効果によりそれぞれ等しくなる。また、演算増幅器OPAMPの入力電圧は非反転入力側(+)と反転入力側(−)で同電位となるため、図8に示した従来のPTAT電流(電圧)発生回路では、PMOSトランジスタmp03を流れる出力電流Iは、以下の式(1)で表すことができる。
【0003】
I=(1/R1)×ln(m)×K×T (1)
ここで、mはダイオードD01とD02との数の比、ln(m)はmの自然対数を示し、K×Tは熱電位kT/q(すなわちK=k/q)であり、kおよびqはそれぞれボルツマン定数と単位電荷であり、Tは絶対温度である。この出力電流Iを図8で示したPMOSトランジスタmp03のソース側に接続された抵抗R2に通電すると、ln(m)×K=Gとして、出力電圧Vrefは、
Vref=(R2/R1)×G×T (2)
となる。すなわち、出力電圧Vrefは絶対温度Tに比例する電圧となる。上記非特許文献1に示したように、このような特性の電圧発生回路は以前から知られており、図8で示したような演算増幅器OPAMPを用いる回路以外に、カレントミラー回路や、ダイオードの代わりにサブスレッショルド領域で動作するNMOSトランジスタを用いて、バンドギャップ電圧の代わりに閾値電圧差を利用するものもある。また、m個並列接続したダイオードを取り去り、抵抗素子R1のみに電流を流すようにすれば、出力電流Iは温度に反比例する。すなわち、温度に比例する電流と反比例する電流との和によって、温度無依存の電圧を発生する回路であるバンドギャップ・リファレンス(BGR)回路を基準電圧源として使用するのが一般的であった。このように演算増幅器OPAMPを利用した回路のほかに、カレントミラーを利用した回路も知られている。PN接合ダイオードに流れる電流が一定のとき、アノード/カソード間電圧が温度に反比例する特性を利用した、いわゆるバンドギャップ基準電圧発生回路が基本となっている。
【0004】
従来のBGR回路は、温度変動、電源電圧変動、プロセス変動の影響等に対して連動せず、常に一定の電圧を発生する。電源回路やデジタル/アナログ変換回路など、基準となる電圧が必要な回路に多用されてきた。このBGR回路は、常に一定の出力が求められる場合には必須技術であるが、他方、例えば温度上昇に応じて出力が上昇する電源回路等に適用するには不向きである。近年のLSIにおいては、外部から供給される電源電圧を降圧もしくは昇圧し、内部回路に複数電圧の電源供給をすることで、LSIへ供給する外部電源電圧の単一化や、低ノイズ化を実現している。この場合、内部に供給される「変換された」電源電圧は、常に一定である必要はなく、むしろ回路パフォーマンスに応じて変化することが望ましい場合がある。例えば、高速アナログCMOS回路で多用されるCML(Current Mode Logic)回路では、温度上昇や閾値電圧の変動によって回路電流が著しく変化するため完全に安定な電圧では動作能力に深刻な影響を与える場合がある。また、電源電圧とは別に、CML回路内の電流源トランジスタヘ与えるゲート電圧(VCSと呼ぶ)もCML回路電流に大きく影響するため、このゲート電圧VCSを適切に制御する必要がある。
【0005】
【発明が解決しようとする課題】
一方、外部から供給される電源電圧、例えば図8における電源電圧VDDの変動、ノイズ等は、内部回路へのノイズ源となるため好ましくない。したがって、このような場合、電源電圧VDD変動には影響されず、かつ温度とNMOSトランジスタの閾値電圧の増減にのみ連動する電圧発生回路が求められる。ここで、NMOSトランジスタに限定したのは、高速動作するCML回路がNMOSトランジスタで構成され、特に、上記のゲート電圧VCSを受ける電流源トランジスタがNMOSトランジスタであるからである。温度変化に連動する電圧発生回路は図8に示したとおり、絶対温度に比例する電流と電圧を発生する回路が知られている。しかし、この回路では、NMOSトランジスタの閾値の変化には影響されない。
【0006】
本発明は、上記のような場合に対応可能な温度とNMOSトランジスタ閾値電圧との変化に連動するもので、温度上昇に伴って出力が増加し、また、閾値電圧増加にともなって出力が増加し、電源電圧や抵抗素子の抵抗値、およびPMOSトランジスタの閾値電圧の変動に対してはほとんど変化しない電圧発生を実現するものであり、従来回路では不可能であった柔軟な基準電圧の供給に寄与し得る電圧発生回路の実現を目的としている。
【0007】
【課題を解決するための手段】
上記の目的を達成するために、本発明においては従来のBGR回路の出力側に温度依存性を示す抵抗素子とダイオード接続したNMOSトランジスタとを並列接続した回路を設置した。すなわち、
請求項1においては、電流帰還形定電流源を有し、電源電圧を降圧して電源電圧とは異なる電圧を発生するバンドギャップ・リファレンス回路を用いた電圧発生回路において、該バンドギャップ・リファレンス回路の出力側に温度依存性のある素子とPN接合特性を有する素子とを並列接続した回路を接続した電圧発生回路を規定している。
請求項2においては、請求項1の電圧発生回路において、温度に比例する電流を発生する電流源回路の電流出力端子を並列接続した第1の抵抗素子とNチャネルMOSトランジスタとに接続し、該接続点を電圧発生回路の出力端子とした電圧発生回路について規定している
請求項3においては、請求項2の電圧発生回路において、上記NMOSトランジスタのゲート端子とドレイン端子とを結合することによりダイオード接続として使用することについて規定している。
請求項4においては、請求項3の電圧発生回路において、上記ダイオード接続したNMOSトランジスタを多段にカスコード接続する構成について規定している。
請求項5においては、請求項4の電圧発生回路において、多段にカスコード接続した上記ダイオード接続のNMOSトランジスタの代りに、第2の抵抗素子と上記ダイオード接続のNMOSトランジスタとを直列に接続した構成について規定している。
【0008】
【発明の実施の形態】
本発明の電圧発生回路は、バンドギャップ電圧を利用したPTAT(Proportional To Absoute Temperature)電流を、抵抗素子とダイード接続したNMOSトランジスタとを並列接続した回路に流すことで、温度上昇と共に増加する出力電圧を得ている。これと同時にNMOSトランジスタの閾値電圧の変動にも連動して、すなわちNMOSトランジスタの閾値電圧の増加と共に増加する出力電圧を得ることを特徴とし、電源電圧やPMOSトランジスタの閾値電圧の変動にはほとんど影響されず、抵抗素子の抵抗値変動の影響も軽微であることを特徴とした電圧発生回路である。この点において、電源電圧、温度、抵抗値、MOSトランジスタの閾値電圧などにはほとんど影響されない従来のバンドギャップ・リファレンス回路や、温度変化のみに比例する出力を得る従来のPTAT電圧発生回路あるいはこれに類似した温度変化のみに連動する従来の基準電圧発生回路とは異なる。
【0009】
以下、本発明の基本的な構成について、図1を用いて説明する。本発明においては、図8に示したPTAT回路の出力電流端子を、抵抗素子R2とダイオード接続したNMOSトランジスタmn01に接続する。このとき、抵抗素子の抵抗値とダイオード接続したNMOSトランジスタmn01の擬似的なオン抵抗との比を調整することで、温度とNMOSトランジスタの閾値電圧の増減に連動した電圧を出力電圧として得る回路である。NMOSトランジスタの抵抗成分はゲート長、ゲート幅、直列に接続する個数等を変えて決定する。本発明の電圧発生回路では、PTAT電流を抵抗素子R2と並列に接続したダイオード接続のNMOSトランジスタmn01に流す。温度が上昇すると、PTAT電流は温度上昇に比例して増加し、ダイオード接続したNMOSトランジスタmn01のオン抵抗も温度上昇によって増加するため、出力電圧Vrefも温度上昇とともに増加する。仮にプロセス変動によってNMOSトランジスタの閾値電圧が、プロセスで目標とする中心の値よりずれて高くなったとすると、ダイオード接続したNMOSトランジスタmn01のオン抵抗も増加するため、抵抗素子R2との合成抵抗が増加し、結果的にVrefが高くなる。
【0010】
温度が低下する場合や閾値電圧が低下した場合は上記の逆の効果を得る。また、これら2つの変化要因は互いに独立しているため、温度変化の影響と閾値変動の影響は直列モデル(すなわち足し算)である。一方、PMOSトランジスタmp01,mp02,mp03の閾値が変動しても、式(1)から出力電流Iには影響しないため、出力電圧Vrefは変化しない。また、電源電圧VDDの変動に対しても、PMOSトランジスタmp01,mp02mp03が充分な飽和領域で動作するようにPMOSトランジスタのサイズを決めれば、ほとんど影響しない。このように、本発明の電圧発生回路は、温度とNMOSトランジスタの閾値電圧に連動し、これ以外の変動要因に対してはほとんど影響を受けない。
通常MOSトランジスタの閾値電圧以外にプロセス変動の影響が大きな素子は、ポリシリコンを用いた抵抗素子である。一般的にポリシリコン抵抗体のシート抵抗は10〜15%程度変動する。しかし、図8に示した従来技術のPTAT電圧発生回路出力は、式(1)に示した抵抗素子R2とR1との比が出力電圧Vrefに影響するため、上記シート抵抗の変動の影響は受けない。一方、本発明の電圧発生回路では、ダイオード接続したNMOSトランジスタmn01のオン抵抗が存在するためこの関係が成立せず、若干の影響を受ける。
このようなオン抵抗の影響を低下せしめる手段を以下に述べる。すなわち、ダイオード接続したNMOSトランジスタmn01は、オーミックな抵抗素子として扱うことは出来ないが、出力電圧Vrefの変化が極めて小さいと仮定して、このダイオード接続したNMOSトランジスタmn01のオン抵抗をRMとし、出力電圧Vrefの小さな変化に対しては一定であるとする。また、このとき抵抗素子R2に流れる電流をI1とし、ダイオード接続したNMOSトランジスタmn01に流れる電流をI2とすると、
I=I1+I2 (3)
R2×I1=RM×I2=Vref (4)
Vref=((R2×RM)×I)/(R2+RM)
また、IはPTAT電流であるから、抵抗素子R1とR2のプロセス変動による変化率をαとすれば、プロセス変動によるIの変化率δは、
δ=1/α (5)
となる。温度による抵抗値変動によって抵抗素子R2もα×R2に変化するので、抵抗変動による出力電圧Vrefの変化率γは、
γ=(RM+R2)/(RM+αR2) (6)
である。ここで、ダイオード接続したNMOSトランジスタmn01のオン抵抗RMと抵抗素子R2の比、すなわちRM/R2=βとすると、
γ=(1+β)/(α+β) (7)
となる。αは通常0.85〜1.15であるから、例えばβ=6とすれば、α=1.15、すなわち+15%の抵抗変動による出力電圧Vrefの変化率γを計算すると、出力電圧Vrefは約2%しか変化しないことがわかる。このように、抵抗素子R2に流れる電流とダイオード接続したNMOSトランジスタmn01に流れる電流の比を最適化することで、抵抗値変動による出力電圧変動を抑制することができる。
【0011】
ただし、抵抗比βを大きくすると、NMOSトランジスタmn01の閾値電圧の変動による出力電圧への影響は小さくなる。また、抵抗変動を抑制する手段としては、図4に示すようにダイオード接続したNMOSトランジスタmn01と出力電圧Vref端子の間に抵抗素子を直列挿入する方法も有効である。すなわち、Vref端子と接地端子の間の抵抗成分が、なるべく抵抗素子の変動に依存しないように、抵抗値とダイオード接続したNMOSトランジスタmn01のサイズを決定すればよい。
【0012】
次に図2を用いて本発明による第1の実施の形態を説明する。本実施の形態ではNPNバイポーラトランジスタをダイオード接続した素子をダイオードD01,D02として用いている。CMOSプロセスでは一般に少なくとも一種類以上のバイポーラデバイスが用意されている。バイポーラトランジスタはパターンレイアウトも含めて「部品」として用意されるため、シミュレーション用のデバイスパラメータと、実デバイス特性との整合性が良く、設計者にとって扱い易い利点がある。本実施の形態ではダイオードD01とD02の比を14とし、また抵抗素子R1とR2の比であるR2/R1は11である。PTAT電流Iは約30μAとした。本実施の形態ではダイオード接続したNMOSトランジスタを2段のカスコード接続としている。NMOSトランジスタ1個のゲート長、ゲート幅の調整では、このダイオード接続したNMOSトランジスタに流れる電流を低減できない場合に、このような多段カスコード接続が有効である。一般に、このような演算増幅器OPAMP出力を帰還して制御する電圧発生回路では、起動回路が必要であるが、図2では記載を省略している。このようにダイオード接続したNMOSトランジスタを2段のカスコード構造とすることでこの部分のオン抵抗を調整し、抵抗値の変動による出力電圧の変動を抑制している。また、本発明の実施の形態においては、PN接合ダイオードとして、NPNバイポーラトランジスタのダイオード接続により代用している。
【0013】
図3に本実施の形態の電圧発生回路における回路シミュレーション結果を示す。基準となる条件として、接合温度Tj=60℃、電源電圧VDD=2.5Vとした。これに対し、Tjを0℃から120℃まで、20℃毎に出力電圧Vrefをプロットした。出力電圧とTjとの関係は、完全な比例関係とはなっていないが、ほぼ温度に比例する特徴が得られている。従来回路と比較すると、温度に対する出力電圧の比例関係が損なわれているが、実使用環境となる範囲では温度に対する増加関数関係を維持している。このような特性は抵抗値やダイオード接続したNMOSトランジスタのサイズ、PN接合ダイオードのサイズなどで調整可能である。
【0014】
その他の変動要因に対する出力変化を表1に示した。
【表1】
この場合、接合温度Tjはすべて60℃とした。本実施の形態では、出力変化は、NMOSトランジスタの閾値電圧が増加する場合に比べ減少する場合の方が大きい。抵抗値の変動±20%に対して、出力変化は約±1%に抑制されている。電源ノイズ抑圧比(PSRR:Power Supply noise Reduction Ratio)は−70dBを超える優秀な値を得ている。このように表1は、第1の実施の形態における出力特性につき、変動要因となる抵抗値、閾値電圧、電源電圧について変動特性をまとめた表である。この表からNMOSトランジスタの閾値電圧にのみ強く依存し、他の変動要因にはほとんど影響されないことがわかる。
【0015】
図4に、本発明第2の実施の形態を示す。第1の実施の形態では、抵抗素子R2に並列接続する抵抗成分として2個のダイオード接続したNMOSトランジスタのカスコード接続を用いたが、本実施の形態では、抵抗素子R3とダイオード接続したNMOSトランジスタmn01とを直列に接続した回路を抵抗素子R2と並列に接続し、NMOSトランジスタの閾値変動と出力変化の関係ができるだけ比例関係に近づくようにした。本実施の形態では、抵抗素子R1とR2の比を2:25とし、抵抗素子R2=R3とした。このように図4の回路構成を採用することにより第1の実施の形態において、ダイオード接続したNMOSトランジスタのカスコード接続回路の代わりに、抵抗素子とダイオード接続したNMOSトランジスタを直列接続した回路を適用している。これにより第1の実施の形態における回路に比べ、NMOSトランジスタの閾値電圧変動に対する出力電圧の変化の直線性が改善されている。
【0016】
表2は、実施の形態2における電圧発生回路の回路シミュレーション結果につき、環境およびデバイス変動に対する出力変化を整理したものである。
【表2】
表2においても接合温度Tjは60℃とした。実施の形態1では、NMOSトランジスタの閾値電圧が増加する場合の出力変化量が、閾値電圧が減少する場合の出力変化量に比べて1/2以下と小さかったが、実施の形態2の電圧発生回路では、ほぼ同程度となっている。その他の特性については大きな差がなく、温度とNMOSトランジスタの閾値電圧の変動に回路出力が連動する特性を実現している。すなわち、本実施の形態の回路特性においても、温度とNMOSトランジスタの閾値電圧以外の変動要因にはほとんど影響されない。
【0017】
図5に、本発明における第3の実施の形態として、本発明の電圧発生回路の応用例を示す。第2の実施の形態で示した電圧発生回路出力を基準電圧とするシリーズレギュレータ(SR)回路の例を示す。本第3の実施の形態では、本発明による電圧発生回路出力を基準電圧Vrefとするため、SR回路の出力も本発明による電圧発生回路の特性に連動して変化するようになっている。なお、ここでキャパシタC01および抵抗素子R06の時定数回路は出力に含まれる雑音成分を除去し出力を安定化させるためのためのフィルタである。
出力電圧Voutは抵抗素子R04とR05の比により決定されるので、例えば、本SR回路入力である上記実施の第2の形態における出力電圧Vrefの変化率をkとすると、本第3の実施の形態における出力電圧Voutの変化率もkとなる。したがって、出力電圧Voutは図4における基準電圧出力Vrefの温度特性に比例した出力となる。NMOSトランジスタmn01の閾値変化についても同様である。このように、シリーズレギュレータ(SR)回路に適用すれば、温度やNMOSトランジスタの閾値電圧が高くなると、出力電圧も上昇する電源回路を得ることができる。
温度と閾値電圧の効果は互いに独立したパラメータであるので、これら2つが両方とも増加した場合は、2つの変動の効果が合計されて出力される。また、SR回路の構成を用いることで、本発明の電圧発生回路出力を異なる電圧レベルに変換することができる。例えばPTAT電流を小さくした場合は、出力電圧も低下するが、本発明回路の特性を維持したまま、より高い電圧レベルに変換し、希望の電圧レベルを得ることができる。すなわち、本発明の電圧発生回路の変化率と同変化率の出力電圧(Vout)を得る。また、本発明の電圧発生回路出力が、希望とする電圧レベルより低い場合に、本構成を用いることで、出力変動特性を維持したまま電圧レベルを希望の電圧レベル迄高くすることができる。
【0018】
図6に、本発明における第4の実施の形態を示す。第2および第3の実施の形態で示した電圧発生回路とSR回路とを、CML(Current Mode Logic)論理回路に適用する事例についてCMLバッファ回路を例に述べる。図6において、左側の回路はCML論理回路となるCMLバッファ回路であり、右側の回路はCMLソースフォロア回路である。これら両回路の基準電圧VCS(=Vref)は図4に示したSR回路出力から供給されるものであり、電源電圧VDMも同じくSR回路から供給されている。
すなわち、図6のように、CMLバッファ回路の電源電圧VDMの供給源として、図5における本発明の電圧発生回路出力Voutを使用し、また同時にCMLバッファ回路の電流源となっているNMOSトランジスタmn3のゲート電圧VCSとして図4に示した本発明の電圧発生回路出力電圧Vrefを与える。したがって、温度やNMOSトランジスタの閾値電圧が上昇すると、図5におけるSR回路の出力電圧VoutであるCMLバッファ回路の電源電圧VDMと、同じくSR回路の入力側の電圧Vrefすなわち電流調整電圧VCSが共に上昇する。このように、CMLバッファ回路の電源をSR回路出力によって与え、CMLバッファ回路の電流源NMOSの電流調整電圧(VCS)を本発明の電圧発生回路より与える。これはCMLバッファ回路だけでなく、ソースフォロア回路(レベル変換回路)や他の論理回路にも同様に適用できる。
【0019】
図7は、図6に示したCMLバッファ回路のAC特性をシミュレーションした例である。バッファ回路出力に負荷としてソースフォロア回路を接続し、ソースフォロア回路の出力にはバッファ回路を2つ接続した。図6におけるバッファ回路の入力端子INPとINNに差動の交流信号を入力した。接合温度Tj=60℃を基準(特性[a])とし、Tj=120℃で、かつNMOSトランジスタの閾値電圧が高くなった場合について、本発明の電圧発生回路を適用しない場合、すなわち図6におけるCML回路の電源電圧VDMと電流源トランジスタmn3のゲート電圧VCSとが一定(特性[b])である場合と、本発明を適用した場合(特性[c])とを比較した。基準となる特性[a]に比べて、特性[b]は直流利得、帯域ともに大きく減少し、約9.5GHzで利得が0となるが、本発明を適用した場合の特性[c]では、利得が0となる周波数が12GHzまで回復する。このように、本発明の電圧発生回路は、温度やデバイス特性の変動に連動した電圧を出力することで、回路の動作能力を安定化することができる。すなわち、CMLバッファ回路の出力負荷として、CML論理回路のソースフォロア回路(SF)を接続し、このSF回路出力に2つの並列接続したCMLバッファ回路を接続した。いずれの回路の電源およびゲート電圧VCSも図6と同様の接続とした。電源電圧とゲート電圧VCSが温度とNMOSトランジスタの閾値電圧に依存しない場合は、動作帯域が大きく劣化する(特性[b])のに比べ、本発明を適用すると、動作性能の劣化を抑制できる(特性[c])。
【0020】
【発明の効果】
本発明の第1および第2の実施の形態によれば、PTAT電流を並列接続した抵抗とダイオード接続したNMOSトランジスタに流すことで、温度変化にほぼ比例し、かつNMOSトランジスタの閾値電圧の増減に呼応した電圧出力を得、従来の温度変化にのみ連動する電圧だけでなく、温度とNMOSトランジスタの閾値電圧の変化に依存する電圧出力を得ることができる。抵抗素子の抵抗値変動やPMOSトランジスタの閾値電圧や電源電圧変動に対してはほとんど影響を受けないため、従来の基準電圧発生回路に置き換えることができ、従来とは異なった基準電圧の特性を得ることができる。本発明の第3の実施の形態によれば、電源回路の基準電圧供給源として本発明の電圧発生回路を適用することで、デバイス温度と内部回路のNMOSトランジスタの閾値電圧変動に応じて出力電圧が変化する電源回路を実現できる。この回路を特に高速動作が必要な内部回路の電源とすることで、環境変化とプロセス変動に強いLSIを実現し得る。
【0021】
本発明の第4の実施の形態によれば、CMOSデバイスにおけるCML回路に本発明の電圧発生回路を適用することで、温度とNMOSトランジスタの閾値電圧変動が生じても、動作能力が低下しないCML回路の実現が可能となる。またCML回路のような高速動作を求められる回路においては、温度とNMOSトランジスタの閾値電圧の変動に回路パフォーマンスが強く依存するため、従来の設計手法では、最も動作能力が低下する条件下で回路定数を決定していた。すなわち、温度や閾値電圧が低い場合では、過剰設計となり、消費電力や回路面積の増大に繋がっていた。
【0022】
本発明の適用により、最も標準的な条件、例えば動作環境温度の中央値、閾値電圧や抵抗値等のプロセスでの目標中央値において要求性能を満足する定数で設計すれば、温度や閾値電圧の変動が生じても、このような変化に連動してCML回路能力を調整するため、回路能力の変動を最小限に低減できる。すなわち、過剰な消費電流、論理ゲート数、回路面積を大幅に削減することができ、CMOSデバイスの最も魅力的な特徴である低消費電力と高集積度の維持、発展に貢献できる。とりわけ、光通信を代表とする高速アナログ/デジタル混載LSIにおいては、CMOSデバイスの適用領域の拡大につながり、通信デバイスの高機能化、低価格化、さらには通信コストの低廉化と通信速度の高速化に大きく貢献できる。
【図面の簡単な説明】
【図1】本発明の基本構成を示す回路図。
【図2】第1の実施の形態を示す回路図。
【図3】第1の実施の形態における回路出力電圧の温度依存性ni関するシミュレーション結果を示す温度・出力電圧関係図。
【図4】第2の実施の形態を示す回路図。
【図5】第2の実施の形態をシリーズレギュレータ回路に適用した場合の回路図。
【図6】図5に示したSR回路と、図4に示した電圧発生回路とをCML論理回路に適用した場合の回路図。
【図7】図6に示したCMLバッファ回路のAC特性をシミュレーションした結果を示す利得/周波数特性図。
【図8】従来の電圧発生回路の例を示す回路図。
【符号の説明】
C01 :キャパシタ
D01、D02 :ダイオード
INN :反転入力
INP :非反転入力
mn01、mn02 :NMOSトランジスタ
mn1、mn2、mn3 :NMOSトランジスタ
mp01、mp02、mp03 :PMOSトランジスタ
OPAMP :演算増幅器
OUTN :反転出力
OUTP :非反転出力
R1、R2、R3、R4、R5 :抵抗素子
RL1、RL2 :抵抗素子
SR :シリーズレギュレータ回路
【発明の属する技術分野】
本発明は、半導体集積回路におけるアナログ回路に関連し、基準電圧発生回路に関する。
【0002】
【従来の技術】
【非特許文献1】G. A. Rincon−Mora ”Voltage References−from Diodes to Precision High−Order Bandgap Circuits−,” IEEE Press, John Wiley & Sons Inc., p.28, 2002
上記非特許文献1に記載の従来技術による電圧発生回路の例を図8に示す。図8における電圧発生回路は、PN接合のバンドギャップ電圧を利用した絶対温度に比例する電流を発生する回路(PTAT[Proportional TO Absolute Temperature]電流源回路と呼ぶ)である。図8においてPチャネルMOSトランジスタ(以下PMOSトランジスタと記載)mp01,mp02,mp03を流れる電流はミラー効果によりそれぞれ等しくなる。また、演算増幅器OPAMPの入力電圧は非反転入力側(+)と反転入力側(−)で同電位となるため、図8に示した従来のPTAT電流(電圧)発生回路では、PMOSトランジスタmp03を流れる出力電流Iは、以下の式(1)で表すことができる。
【0003】
I=(1/R1)×ln(m)×K×T (1)
ここで、mはダイオードD01とD02との数の比、ln(m)はmの自然対数を示し、K×Tは熱電位kT/q(すなわちK=k/q)であり、kおよびqはそれぞれボルツマン定数と単位電荷であり、Tは絶対温度である。この出力電流Iを図8で示したPMOSトランジスタmp03のソース側に接続された抵抗R2に通電すると、ln(m)×K=Gとして、出力電圧Vrefは、
Vref=(R2/R1)×G×T (2)
となる。すなわち、出力電圧Vrefは絶対温度Tに比例する電圧となる。上記非特許文献1に示したように、このような特性の電圧発生回路は以前から知られており、図8で示したような演算増幅器OPAMPを用いる回路以外に、カレントミラー回路や、ダイオードの代わりにサブスレッショルド領域で動作するNMOSトランジスタを用いて、バンドギャップ電圧の代わりに閾値電圧差を利用するものもある。また、m個並列接続したダイオードを取り去り、抵抗素子R1のみに電流を流すようにすれば、出力電流Iは温度に反比例する。すなわち、温度に比例する電流と反比例する電流との和によって、温度無依存の電圧を発生する回路であるバンドギャップ・リファレンス(BGR)回路を基準電圧源として使用するのが一般的であった。このように演算増幅器OPAMPを利用した回路のほかに、カレントミラーを利用した回路も知られている。PN接合ダイオードに流れる電流が一定のとき、アノード/カソード間電圧が温度に反比例する特性を利用した、いわゆるバンドギャップ基準電圧発生回路が基本となっている。
【0004】
従来のBGR回路は、温度変動、電源電圧変動、プロセス変動の影響等に対して連動せず、常に一定の電圧を発生する。電源回路やデジタル/アナログ変換回路など、基準となる電圧が必要な回路に多用されてきた。このBGR回路は、常に一定の出力が求められる場合には必須技術であるが、他方、例えば温度上昇に応じて出力が上昇する電源回路等に適用するには不向きである。近年のLSIにおいては、外部から供給される電源電圧を降圧もしくは昇圧し、内部回路に複数電圧の電源供給をすることで、LSIへ供給する外部電源電圧の単一化や、低ノイズ化を実現している。この場合、内部に供給される「変換された」電源電圧は、常に一定である必要はなく、むしろ回路パフォーマンスに応じて変化することが望ましい場合がある。例えば、高速アナログCMOS回路で多用されるCML(Current Mode Logic)回路では、温度上昇や閾値電圧の変動によって回路電流が著しく変化するため完全に安定な電圧では動作能力に深刻な影響を与える場合がある。また、電源電圧とは別に、CML回路内の電流源トランジスタヘ与えるゲート電圧(VCSと呼ぶ)もCML回路電流に大きく影響するため、このゲート電圧VCSを適切に制御する必要がある。
【0005】
【発明が解決しようとする課題】
一方、外部から供給される電源電圧、例えば図8における電源電圧VDDの変動、ノイズ等は、内部回路へのノイズ源となるため好ましくない。したがって、このような場合、電源電圧VDD変動には影響されず、かつ温度とNMOSトランジスタの閾値電圧の増減にのみ連動する電圧発生回路が求められる。ここで、NMOSトランジスタに限定したのは、高速動作するCML回路がNMOSトランジスタで構成され、特に、上記のゲート電圧VCSを受ける電流源トランジスタがNMOSトランジスタであるからである。温度変化に連動する電圧発生回路は図8に示したとおり、絶対温度に比例する電流と電圧を発生する回路が知られている。しかし、この回路では、NMOSトランジスタの閾値の変化には影響されない。
【0006】
本発明は、上記のような場合に対応可能な温度とNMOSトランジスタ閾値電圧との変化に連動するもので、温度上昇に伴って出力が増加し、また、閾値電圧増加にともなって出力が増加し、電源電圧や抵抗素子の抵抗値、およびPMOSトランジスタの閾値電圧の変動に対してはほとんど変化しない電圧発生を実現するものであり、従来回路では不可能であった柔軟な基準電圧の供給に寄与し得る電圧発生回路の実現を目的としている。
【0007】
【課題を解決するための手段】
上記の目的を達成するために、本発明においては従来のBGR回路の出力側に温度依存性を示す抵抗素子とダイオード接続したNMOSトランジスタとを並列接続した回路を設置した。すなわち、
請求項1においては、電流帰還形定電流源を有し、電源電圧を降圧して電源電圧とは異なる電圧を発生するバンドギャップ・リファレンス回路を用いた電圧発生回路において、該バンドギャップ・リファレンス回路の出力側に温度依存性のある素子とPN接合特性を有する素子とを並列接続した回路を接続した電圧発生回路を規定している。
請求項2においては、請求項1の電圧発生回路において、温度に比例する電流を発生する電流源回路の電流出力端子を並列接続した第1の抵抗素子とNチャネルMOSトランジスタとに接続し、該接続点を電圧発生回路の出力端子とした電圧発生回路について規定している
請求項3においては、請求項2の電圧発生回路において、上記NMOSトランジスタのゲート端子とドレイン端子とを結合することによりダイオード接続として使用することについて規定している。
請求項4においては、請求項3の電圧発生回路において、上記ダイオード接続したNMOSトランジスタを多段にカスコード接続する構成について規定している。
請求項5においては、請求項4の電圧発生回路において、多段にカスコード接続した上記ダイオード接続のNMOSトランジスタの代りに、第2の抵抗素子と上記ダイオード接続のNMOSトランジスタとを直列に接続した構成について規定している。
【0008】
【発明の実施の形態】
本発明の電圧発生回路は、バンドギャップ電圧を利用したPTAT(Proportional To Absoute Temperature)電流を、抵抗素子とダイード接続したNMOSトランジスタとを並列接続した回路に流すことで、温度上昇と共に増加する出力電圧を得ている。これと同時にNMOSトランジスタの閾値電圧の変動にも連動して、すなわちNMOSトランジスタの閾値電圧の増加と共に増加する出力電圧を得ることを特徴とし、電源電圧やPMOSトランジスタの閾値電圧の変動にはほとんど影響されず、抵抗素子の抵抗値変動の影響も軽微であることを特徴とした電圧発生回路である。この点において、電源電圧、温度、抵抗値、MOSトランジスタの閾値電圧などにはほとんど影響されない従来のバンドギャップ・リファレンス回路や、温度変化のみに比例する出力を得る従来のPTAT電圧発生回路あるいはこれに類似した温度変化のみに連動する従来の基準電圧発生回路とは異なる。
【0009】
以下、本発明の基本的な構成について、図1を用いて説明する。本発明においては、図8に示したPTAT回路の出力電流端子を、抵抗素子R2とダイオード接続したNMOSトランジスタmn01に接続する。このとき、抵抗素子の抵抗値とダイオード接続したNMOSトランジスタmn01の擬似的なオン抵抗との比を調整することで、温度とNMOSトランジスタの閾値電圧の増減に連動した電圧を出力電圧として得る回路である。NMOSトランジスタの抵抗成分はゲート長、ゲート幅、直列に接続する個数等を変えて決定する。本発明の電圧発生回路では、PTAT電流を抵抗素子R2と並列に接続したダイオード接続のNMOSトランジスタmn01に流す。温度が上昇すると、PTAT電流は温度上昇に比例して増加し、ダイオード接続したNMOSトランジスタmn01のオン抵抗も温度上昇によって増加するため、出力電圧Vrefも温度上昇とともに増加する。仮にプロセス変動によってNMOSトランジスタの閾値電圧が、プロセスで目標とする中心の値よりずれて高くなったとすると、ダイオード接続したNMOSトランジスタmn01のオン抵抗も増加するため、抵抗素子R2との合成抵抗が増加し、結果的にVrefが高くなる。
【0010】
温度が低下する場合や閾値電圧が低下した場合は上記の逆の効果を得る。また、これら2つの変化要因は互いに独立しているため、温度変化の影響と閾値変動の影響は直列モデル(すなわち足し算)である。一方、PMOSトランジスタmp01,mp02,mp03の閾値が変動しても、式(1)から出力電流Iには影響しないため、出力電圧Vrefは変化しない。また、電源電圧VDDの変動に対しても、PMOSトランジスタmp01,mp02mp03が充分な飽和領域で動作するようにPMOSトランジスタのサイズを決めれば、ほとんど影響しない。このように、本発明の電圧発生回路は、温度とNMOSトランジスタの閾値電圧に連動し、これ以外の変動要因に対してはほとんど影響を受けない。
通常MOSトランジスタの閾値電圧以外にプロセス変動の影響が大きな素子は、ポリシリコンを用いた抵抗素子である。一般的にポリシリコン抵抗体のシート抵抗は10〜15%程度変動する。しかし、図8に示した従来技術のPTAT電圧発生回路出力は、式(1)に示した抵抗素子R2とR1との比が出力電圧Vrefに影響するため、上記シート抵抗の変動の影響は受けない。一方、本発明の電圧発生回路では、ダイオード接続したNMOSトランジスタmn01のオン抵抗が存在するためこの関係が成立せず、若干の影響を受ける。
このようなオン抵抗の影響を低下せしめる手段を以下に述べる。すなわち、ダイオード接続したNMOSトランジスタmn01は、オーミックな抵抗素子として扱うことは出来ないが、出力電圧Vrefの変化が極めて小さいと仮定して、このダイオード接続したNMOSトランジスタmn01のオン抵抗をRMとし、出力電圧Vrefの小さな変化に対しては一定であるとする。また、このとき抵抗素子R2に流れる電流をI1とし、ダイオード接続したNMOSトランジスタmn01に流れる電流をI2とすると、
I=I1+I2 (3)
R2×I1=RM×I2=Vref (4)
Vref=((R2×RM)×I)/(R2+RM)
また、IはPTAT電流であるから、抵抗素子R1とR2のプロセス変動による変化率をαとすれば、プロセス変動によるIの変化率δは、
δ=1/α (5)
となる。温度による抵抗値変動によって抵抗素子R2もα×R2に変化するので、抵抗変動による出力電圧Vrefの変化率γは、
γ=(RM+R2)/(RM+αR2) (6)
である。ここで、ダイオード接続したNMOSトランジスタmn01のオン抵抗RMと抵抗素子R2の比、すなわちRM/R2=βとすると、
γ=(1+β)/(α+β) (7)
となる。αは通常0.85〜1.15であるから、例えばβ=6とすれば、α=1.15、すなわち+15%の抵抗変動による出力電圧Vrefの変化率γを計算すると、出力電圧Vrefは約2%しか変化しないことがわかる。このように、抵抗素子R2に流れる電流とダイオード接続したNMOSトランジスタmn01に流れる電流の比を最適化することで、抵抗値変動による出力電圧変動を抑制することができる。
【0011】
ただし、抵抗比βを大きくすると、NMOSトランジスタmn01の閾値電圧の変動による出力電圧への影響は小さくなる。また、抵抗変動を抑制する手段としては、図4に示すようにダイオード接続したNMOSトランジスタmn01と出力電圧Vref端子の間に抵抗素子を直列挿入する方法も有効である。すなわち、Vref端子と接地端子の間の抵抗成分が、なるべく抵抗素子の変動に依存しないように、抵抗値とダイオード接続したNMOSトランジスタmn01のサイズを決定すればよい。
【0012】
次に図2を用いて本発明による第1の実施の形態を説明する。本実施の形態ではNPNバイポーラトランジスタをダイオード接続した素子をダイオードD01,D02として用いている。CMOSプロセスでは一般に少なくとも一種類以上のバイポーラデバイスが用意されている。バイポーラトランジスタはパターンレイアウトも含めて「部品」として用意されるため、シミュレーション用のデバイスパラメータと、実デバイス特性との整合性が良く、設計者にとって扱い易い利点がある。本実施の形態ではダイオードD01とD02の比を14とし、また抵抗素子R1とR2の比であるR2/R1は11である。PTAT電流Iは約30μAとした。本実施の形態ではダイオード接続したNMOSトランジスタを2段のカスコード接続としている。NMOSトランジスタ1個のゲート長、ゲート幅の調整では、このダイオード接続したNMOSトランジスタに流れる電流を低減できない場合に、このような多段カスコード接続が有効である。一般に、このような演算増幅器OPAMP出力を帰還して制御する電圧発生回路では、起動回路が必要であるが、図2では記載を省略している。このようにダイオード接続したNMOSトランジスタを2段のカスコード構造とすることでこの部分のオン抵抗を調整し、抵抗値の変動による出力電圧の変動を抑制している。また、本発明の実施の形態においては、PN接合ダイオードとして、NPNバイポーラトランジスタのダイオード接続により代用している。
【0013】
図3に本実施の形態の電圧発生回路における回路シミュレーション結果を示す。基準となる条件として、接合温度Tj=60℃、電源電圧VDD=2.5Vとした。これに対し、Tjを0℃から120℃まで、20℃毎に出力電圧Vrefをプロットした。出力電圧とTjとの関係は、完全な比例関係とはなっていないが、ほぼ温度に比例する特徴が得られている。従来回路と比較すると、温度に対する出力電圧の比例関係が損なわれているが、実使用環境となる範囲では温度に対する増加関数関係を維持している。このような特性は抵抗値やダイオード接続したNMOSトランジスタのサイズ、PN接合ダイオードのサイズなどで調整可能である。
【0014】
その他の変動要因に対する出力変化を表1に示した。
【表1】
この場合、接合温度Tjはすべて60℃とした。本実施の形態では、出力変化は、NMOSトランジスタの閾値電圧が増加する場合に比べ減少する場合の方が大きい。抵抗値の変動±20%に対して、出力変化は約±1%に抑制されている。電源ノイズ抑圧比(PSRR:Power Supply noise Reduction Ratio)は−70dBを超える優秀な値を得ている。このように表1は、第1の実施の形態における出力特性につき、変動要因となる抵抗値、閾値電圧、電源電圧について変動特性をまとめた表である。この表からNMOSトランジスタの閾値電圧にのみ強く依存し、他の変動要因にはほとんど影響されないことがわかる。
【0015】
図4に、本発明第2の実施の形態を示す。第1の実施の形態では、抵抗素子R2に並列接続する抵抗成分として2個のダイオード接続したNMOSトランジスタのカスコード接続を用いたが、本実施の形態では、抵抗素子R3とダイオード接続したNMOSトランジスタmn01とを直列に接続した回路を抵抗素子R2と並列に接続し、NMOSトランジスタの閾値変動と出力変化の関係ができるだけ比例関係に近づくようにした。本実施の形態では、抵抗素子R1とR2の比を2:25とし、抵抗素子R2=R3とした。このように図4の回路構成を採用することにより第1の実施の形態において、ダイオード接続したNMOSトランジスタのカスコード接続回路の代わりに、抵抗素子とダイオード接続したNMOSトランジスタを直列接続した回路を適用している。これにより第1の実施の形態における回路に比べ、NMOSトランジスタの閾値電圧変動に対する出力電圧の変化の直線性が改善されている。
【0016】
表2は、実施の形態2における電圧発生回路の回路シミュレーション結果につき、環境およびデバイス変動に対する出力変化を整理したものである。
【表2】
表2においても接合温度Tjは60℃とした。実施の形態1では、NMOSトランジスタの閾値電圧が増加する場合の出力変化量が、閾値電圧が減少する場合の出力変化量に比べて1/2以下と小さかったが、実施の形態2の電圧発生回路では、ほぼ同程度となっている。その他の特性については大きな差がなく、温度とNMOSトランジスタの閾値電圧の変動に回路出力が連動する特性を実現している。すなわち、本実施の形態の回路特性においても、温度とNMOSトランジスタの閾値電圧以外の変動要因にはほとんど影響されない。
【0017】
図5に、本発明における第3の実施の形態として、本発明の電圧発生回路の応用例を示す。第2の実施の形態で示した電圧発生回路出力を基準電圧とするシリーズレギュレータ(SR)回路の例を示す。本第3の実施の形態では、本発明による電圧発生回路出力を基準電圧Vrefとするため、SR回路の出力も本発明による電圧発生回路の特性に連動して変化するようになっている。なお、ここでキャパシタC01および抵抗素子R06の時定数回路は出力に含まれる雑音成分を除去し出力を安定化させるためのためのフィルタである。
出力電圧Voutは抵抗素子R04とR05の比により決定されるので、例えば、本SR回路入力である上記実施の第2の形態における出力電圧Vrefの変化率をkとすると、本第3の実施の形態における出力電圧Voutの変化率もkとなる。したがって、出力電圧Voutは図4における基準電圧出力Vrefの温度特性に比例した出力となる。NMOSトランジスタmn01の閾値変化についても同様である。このように、シリーズレギュレータ(SR)回路に適用すれば、温度やNMOSトランジスタの閾値電圧が高くなると、出力電圧も上昇する電源回路を得ることができる。
温度と閾値電圧の効果は互いに独立したパラメータであるので、これら2つが両方とも増加した場合は、2つの変動の効果が合計されて出力される。また、SR回路の構成を用いることで、本発明の電圧発生回路出力を異なる電圧レベルに変換することができる。例えばPTAT電流を小さくした場合は、出力電圧も低下するが、本発明回路の特性を維持したまま、より高い電圧レベルに変換し、希望の電圧レベルを得ることができる。すなわち、本発明の電圧発生回路の変化率と同変化率の出力電圧(Vout)を得る。また、本発明の電圧発生回路出力が、希望とする電圧レベルより低い場合に、本構成を用いることで、出力変動特性を維持したまま電圧レベルを希望の電圧レベル迄高くすることができる。
【0018】
図6に、本発明における第4の実施の形態を示す。第2および第3の実施の形態で示した電圧発生回路とSR回路とを、CML(Current Mode Logic)論理回路に適用する事例についてCMLバッファ回路を例に述べる。図6において、左側の回路はCML論理回路となるCMLバッファ回路であり、右側の回路はCMLソースフォロア回路である。これら両回路の基準電圧VCS(=Vref)は図4に示したSR回路出力から供給されるものであり、電源電圧VDMも同じくSR回路から供給されている。
すなわち、図6のように、CMLバッファ回路の電源電圧VDMの供給源として、図5における本発明の電圧発生回路出力Voutを使用し、また同時にCMLバッファ回路の電流源となっているNMOSトランジスタmn3のゲート電圧VCSとして図4に示した本発明の電圧発生回路出力電圧Vrefを与える。したがって、温度やNMOSトランジスタの閾値電圧が上昇すると、図5におけるSR回路の出力電圧VoutであるCMLバッファ回路の電源電圧VDMと、同じくSR回路の入力側の電圧Vrefすなわち電流調整電圧VCSが共に上昇する。このように、CMLバッファ回路の電源をSR回路出力によって与え、CMLバッファ回路の電流源NMOSの電流調整電圧(VCS)を本発明の電圧発生回路より与える。これはCMLバッファ回路だけでなく、ソースフォロア回路(レベル変換回路)や他の論理回路にも同様に適用できる。
【0019】
図7は、図6に示したCMLバッファ回路のAC特性をシミュレーションした例である。バッファ回路出力に負荷としてソースフォロア回路を接続し、ソースフォロア回路の出力にはバッファ回路を2つ接続した。図6におけるバッファ回路の入力端子INPとINNに差動の交流信号を入力した。接合温度Tj=60℃を基準(特性[a])とし、Tj=120℃で、かつNMOSトランジスタの閾値電圧が高くなった場合について、本発明の電圧発生回路を適用しない場合、すなわち図6におけるCML回路の電源電圧VDMと電流源トランジスタmn3のゲート電圧VCSとが一定(特性[b])である場合と、本発明を適用した場合(特性[c])とを比較した。基準となる特性[a]に比べて、特性[b]は直流利得、帯域ともに大きく減少し、約9.5GHzで利得が0となるが、本発明を適用した場合の特性[c]では、利得が0となる周波数が12GHzまで回復する。このように、本発明の電圧発生回路は、温度やデバイス特性の変動に連動した電圧を出力することで、回路の動作能力を安定化することができる。すなわち、CMLバッファ回路の出力負荷として、CML論理回路のソースフォロア回路(SF)を接続し、このSF回路出力に2つの並列接続したCMLバッファ回路を接続した。いずれの回路の電源およびゲート電圧VCSも図6と同様の接続とした。電源電圧とゲート電圧VCSが温度とNMOSトランジスタの閾値電圧に依存しない場合は、動作帯域が大きく劣化する(特性[b])のに比べ、本発明を適用すると、動作性能の劣化を抑制できる(特性[c])。
【0020】
【発明の効果】
本発明の第1および第2の実施の形態によれば、PTAT電流を並列接続した抵抗とダイオード接続したNMOSトランジスタに流すことで、温度変化にほぼ比例し、かつNMOSトランジスタの閾値電圧の増減に呼応した電圧出力を得、従来の温度変化にのみ連動する電圧だけでなく、温度とNMOSトランジスタの閾値電圧の変化に依存する電圧出力を得ることができる。抵抗素子の抵抗値変動やPMOSトランジスタの閾値電圧や電源電圧変動に対してはほとんど影響を受けないため、従来の基準電圧発生回路に置き換えることができ、従来とは異なった基準電圧の特性を得ることができる。本発明の第3の実施の形態によれば、電源回路の基準電圧供給源として本発明の電圧発生回路を適用することで、デバイス温度と内部回路のNMOSトランジスタの閾値電圧変動に応じて出力電圧が変化する電源回路を実現できる。この回路を特に高速動作が必要な内部回路の電源とすることで、環境変化とプロセス変動に強いLSIを実現し得る。
【0021】
本発明の第4の実施の形態によれば、CMOSデバイスにおけるCML回路に本発明の電圧発生回路を適用することで、温度とNMOSトランジスタの閾値電圧変動が生じても、動作能力が低下しないCML回路の実現が可能となる。またCML回路のような高速動作を求められる回路においては、温度とNMOSトランジスタの閾値電圧の変動に回路パフォーマンスが強く依存するため、従来の設計手法では、最も動作能力が低下する条件下で回路定数を決定していた。すなわち、温度や閾値電圧が低い場合では、過剰設計となり、消費電力や回路面積の増大に繋がっていた。
【0022】
本発明の適用により、最も標準的な条件、例えば動作環境温度の中央値、閾値電圧や抵抗値等のプロセスでの目標中央値において要求性能を満足する定数で設計すれば、温度や閾値電圧の変動が生じても、このような変化に連動してCML回路能力を調整するため、回路能力の変動を最小限に低減できる。すなわち、過剰な消費電流、論理ゲート数、回路面積を大幅に削減することができ、CMOSデバイスの最も魅力的な特徴である低消費電力と高集積度の維持、発展に貢献できる。とりわけ、光通信を代表とする高速アナログ/デジタル混載LSIにおいては、CMOSデバイスの適用領域の拡大につながり、通信デバイスの高機能化、低価格化、さらには通信コストの低廉化と通信速度の高速化に大きく貢献できる。
【図面の簡単な説明】
【図1】本発明の基本構成を示す回路図。
【図2】第1の実施の形態を示す回路図。
【図3】第1の実施の形態における回路出力電圧の温度依存性ni関するシミュレーション結果を示す温度・出力電圧関係図。
【図4】第2の実施の形態を示す回路図。
【図5】第2の実施の形態をシリーズレギュレータ回路に適用した場合の回路図。
【図6】図5に示したSR回路と、図4に示した電圧発生回路とをCML論理回路に適用した場合の回路図。
【図7】図6に示したCMLバッファ回路のAC特性をシミュレーションした結果を示す利得/周波数特性図。
【図8】従来の電圧発生回路の例を示す回路図。
【符号の説明】
C01 :キャパシタ
D01、D02 :ダイオード
INN :反転入力
INP :非反転入力
mn01、mn02 :NMOSトランジスタ
mn1、mn2、mn3 :NMOSトランジスタ
mp01、mp02、mp03 :PMOSトランジスタ
OPAMP :演算増幅器
OUTN :反転出力
OUTP :非反転出力
R1、R2、R3、R4、R5 :抵抗素子
RL1、RL2 :抵抗素子
SR :シリーズレギュレータ回路
Claims (5)
- 電流帰還形定電流源を有し、電源電圧を降圧して電源電圧とは異なる電圧を発生するバンドギャップ・リファレンス回路を用いた電圧発生回路において、
該バンドギャップ・リファレンス回路の出力側に第1の抵抗素子とPN接合特性を有する素子とを並列接続した回路を接続することを特徴とした電圧発生回路。 - 請求項1の電圧発生回路において、上記電流帰還形定電流源の電流出力端子を並列接続した第1の抵抗素子とNチャネルMOSトランジスタとに接続し、該接続点を電圧発生回路の出力端子とすることを特徴とした電圧発生回路。
- 請求項2の電圧発生回路において、上記NMOSトランジスタのゲート端子とドレイン端子とを結合することによりダイオード接続としたことを特徴とした電圧発生回路。
- 請求項3の電圧発生回路において、上記ダイオード接続したNMOSトランジスタを多段にカスコード接続することを特徴とした電圧発生回路。
- 請求項4の電圧発生回路において、多段にカスコード接続した上記ダイオード接続のNMOSトランジスタの代りに、第2の抵抗素子と上記ダイオード接続のNMOSトランジスタとを直列に接続したことを特徴としたことを特徴とする電圧発生回路。
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