KR100981732B1 - 밴드갭 기준전압 발생기 - Google Patents

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Abstract

본 발명은 밴드갭 기준전압 발생기에 관한 것으로, 제1, 2 바이폴라 트랜지스터에 제4, 5 NMOS 트랜지스터를 병렬로 각각 연결하여 절대온도에 반비례하는 CTAT(Complementary To Absolute temperature) 전압이 상기 제5 NMOS 트랜지스터의 문턱전압 만큼 감소되도록 한 것을 특징으로 한다. 따라서, 본 발명에 따르면, 절대온도에 비례하는 PTAT(Proportional To Absolute Temperature) 전압의 온도 계수에 대한 가중치값이 감소되어 제로의 온도 계수를 위한 저항비를 1/2 정도로 줄일 수 있으므로 밴드갭 기준전압 발생기의 소형화를 도모할 수 있다. 또한, 상기 제1, 2 바이폴라 트랜지스터에 병렬로 각각 연결된 제2, 3 저항에 의해 1V 이하의 안정된 기준전압을 제공할 수 있다.
저전압, 기준전압, 트랜지스터, 저항, 온도 계수, 가중치

Description

밴드갭 기준전압 발생기{The Band-gap reference voltage generator}
본 발명은 밴드갭 기준전압 발생기에 관한 것으로, 보다 상세하게는 칩 면적을 많이 차지하는 저항의 크기를 감소시켜 소형화가 가능하며 1V 이하의 안정된 기준전압을 제공할 수 있는 밴드갭 기준전압 발생기에 관한 것이다.
본 발명은 지식경제부 및 정보통신연구진흥원의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-S-015-01, 과제명: 45nm급 혼성 SoC용 아날로그 회로].
일반적으로, 칩(Chip)으로 제작되는 모든 아날로그(Analog)/고주파(RF) 회로 혹은 디지털(Digital) 회로는 효율적인 동작을 위해서 안정적이고 정확한 바이어스(Bias) 전압을 필요로 한다.
하지만, 통상적인 바이어스 회로에서 제공되는 바이어스 전압은 회로가 동작하는 동안에 발생되는 온도변화로 인해 시간이 지날수록 일정한 값을 유지하지 못하고 변하며, 이를 위해 어떠한 온도변화에서도 안정된 기준전압을 제공하는 밴드갭(Band-Gap) 기준전압 발생기가 사용되고 있다.
도 1은 종래의 CMOS 밴드갭 기준전압 발생기를 설명하기 위한 회로도이다.
도 1을 참조하면, 종래의 CMOS 밴드갭 기준전압 발생기는, 제1 내지 제3 PMOS 트랜지스터(M1~M3), 피드백 증폭기(AMP), 제1, 2 저항(R1, R2), 제1 내지 제3바이폴라 트랜지스터(Q1~Q3)로 구성된다.
이와 같이 구성된 밴드갭 기준전압 발생기에서 출력되는 기준전압(Vref)은 어떠한 온도변화에도 무관한 특성을 갖게 되는데, 이를 수식적으로 설명하면 다음과 같다.
우선, 제1 저항(R1)에 걸리는 전압(ΔVBE)은 ΔVBE = VBE1 - VBE2 가 되며, ΔVBE를 온도와 관련된 식으로 변환하면 다음의 수학식 1과 같이 나타낼 수 있다.
Figure 112008062266150-pat00001
상기 수학식 1에서, IS1과 IS2는 제1, 2 바이폴라 트랜지스터(Q1, Q2)의 역방향 포화 전류(reverse saturation current)이고, IC1과 IC2는 제1, 2 바이폴라 트랜지스터(Q1, Q2)에 흐르는 전류이며, n은 바이폴라 트랜지스터의 개수이다. 그리고, VT는 온도 전압(Thermal voltage)으로 밴드갭 기준전압 발생기에서 PTAT 전압(절대온도에 비례하는 전압, Proportional To Absolute Temperature)에 해당한다.
상기 수학식 1에서 ln n은 상수값이므로, 상기 제1 저항(R1)에 걸리는 전압(ΔVBE)은 VT에 의해 온도변화에 대하여 양의 비례방향으로 증가하는 특성을 가진다.
다음으로, 상기 제1 저항(R1)에 흐르는 전류(I2)는 ΔVBE의 온도특성을 그대로 모사한체 제3 PMOS 트랜지스터(M3)로 미러링(Mirroring)된다. 이 미러링 전류(I3)는 제2 저항(R2)과 제3 바이폴라 트랜지스터(Q3)에 흐르게 된다.
여기에서, 상기 제3 바이폴라 트랜지스터(Q3)의 베이스-에미터 전압(VBE3)은 온도변화에 대하여 음의 비례방향으로 감소하는 특성을 가진다.
따라서, 상기 ΔVBE는 온도변화에 대하여 양의 비례방향으로 증가하는 온도변수이고, 상기 VBE3는 온도변화에 대하여 음의 비례방향으로 감소하는 온도변수이므로, 상기 제1, 2 저항(R1, R2)의 저항비를 적절히 조절하여 두 온도변수의 온도계수를 제로(zero)로 만들면, 다음의 수학식 2와 같이 온도 변화에 영향을 받지 않는 기준전압(Vref)을 얻을 수 있다.
Figure 112008062266150-pat00002
그러나, 이와 같은 밴드갭 기준전압 발생기는 상기 수학식 2의 결과처럼 이 론적인 기준전압(Vref)이 대략 1.25V 부근에서 완벽한 온도보상특성(즉, 제로의 온도계수)을 가지기 때문에, 1V 이하급 인가전압 회로설계에는 적용할 수 없으며, 게다가, 기준전압 발생기에 사용되는 트랜지스터들의 원활한 동작까지 보장받기 위해서는 최소 1.5V이상의 전원이 사용되어야 하는 문제점이 있다.
한편, 최근 들어 많은 관심이 집중되고 있는 이동통신 단말기는 휴대의 용이성과 오랜 지속시간을 보장하기 위하여 저면적 저전력 핵심칩 설계가 무엇보다 중요하게 요구되고 있다.
미세 공정 기술(Deep Sub-Micron CMOS Technology)의 발달은 이러한 저면적 저전력화(혹은 저전압화)의 구현을 가능하게 만들어 주었다. 그런데, 저전력 설계를 위하여 낮은 공급전압을 사용할 시 칩(Chip)내에 핵심이 되는 밴드갭 바이어스 회로만은 전술한 것처럼 동작전원이 최소 1.5V 이상이 필요하기 때문에 회로 설계에 걸림돌이 되고 있다.
이러한 문제를 해결하기 위한 것으로, 저항을 이용하여 기준전압 값을 1V 이하로 줄인 밴드갭 기준전압 발생기가 제안된 바 있으나, 이러한 밴드갭 기준전압 발생기는 크기가 비교적 큰 저항을 필요로 하기 때문에 회로의 면적이 커지는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 소형화가 가능하며 1V 이하의 안정된 기준전압을 제공할 수 있는 밴드갭 기준전압 발생기를 구현하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 밴드갭 기준전압 발생기는, 게이트와 소스가 제1 노드와 전원단자에 공통으로 각각 연결되고, 드레인이 제2, 3, 4 노드에 각각 연결되며, 전류 미러의 형태로 이루어진 제1 내지 제3 PMOS 트랜지스터; 반전 및 비반전 입력단자가 상기 제2, 3 노드에 각각 연결되며 출력단자가 상기 제1 노드에 연결된 피드백 증폭기; 상기 제2 노드와 제5 노드 사이 및 상기 제2 노드와 제6 노드 사이에 각각 연결된 제1, 2 저항; 상기 제3 노드와 제7 노드 사이 및 상기 제4 노드와 접지단자 사이에 각각 연결된 제3, 4 저항; 에미터가 상기 제5 노드와 상기 제3 노드에 각각 연결되며 콜렉터와 베이스가 접지단자에 연결된 제1, 2 바이폴라 트랜지스터; 및 게이트와 드레인이 상기 제6, 7 노드에 공통으로 각각 연결되며 소스가 접지단자에 각각 연결된 제4, 5 NMOS 트랜지스터를 포함하며, 상기 제4 노드와 접지단자 사이의 전압을 기준전압으로 사용하는 것을 특징으로 한다.
여기에서, 상기 기준전압(Vref)은,
Figure 112008062266150-pat00003
(여기에서, R1, R3, R4는 상기 제1, 3, 4 저항, I2, I3는 상기 제2, 3 PMOS 트랜지스터에 흐르는 전류, VT는 온도 전압, n은 바이폴라 트랜지스터의 개수, VBE2는 상기 제2 바이폴라 트랜지스터의 베이스-에미터 전압, VTH _ M5는 상기 제5 NMOS 트랜지스터의 문턱전압을 각각 나타냄)의 값을 갖는다.
즉, 본 발명에 따른 밴드갭 기준전압 발생기에서 절대온도에 비례하는 PTAT(Proportional To Absolute Temperature) 전압은 온도 전압(VT)이 되고, 절대온도에 반비례하는 CTAT(Complementary To Absolute temperature) 전압은 제2 바이폴라 트랜지스터의 베이스-에미터 전압(VBE2)과 제5 NMOS 트랜지스터의 문턱전압(VTH_M5)의 차이(VBE2-VTH _ M5)가 되며, 상기 온도 전압(VT)에 대한 가중치(α)는 α=ln n*(R3/R1)가 된다.
이와 같이 절대온도에 반비례하는 CTAT 전압이 상기 제5 NMOS 트랜지스터의 문턱전압(VTH _ M5) 만큼 감소됨에 따라 종래의 밴드갭 기준전압 발생기에 비하여 전체 온도 계수의 합을 0으로 만들기 위한 온도 전압(VT)에 대한 가중치(α)를 감소시킬 수 있다.
또한, 상기 제1, 2 바이폴라 트랜지스터에 병렬로 각각 연결된 제2, 3 저항에 의해 1V 이하의 온도변화에 무관한 안정된 기준전압을 제공할 수 있다.
본 발명에 따르면, 밴드갭 기준전압 발생기에서 제로의 온도 계수를 위한 저항비를 1/2 정도로 감소시킬 수 있으므로 칩 면적을 많이 차지하는 저항을 감소시켜 소형화를 도모할 수 있다.
또한, 본 발명에 따르면, 온도변화에 무관한 1V 이하의 안정된 기준전압을 제공할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 2는 본 발명의 일 실시예에 따른 밴드갭 기준전압 발생기를 설명하기 위한 회로도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 저전압 밴드갭 기준전압 발생기는, 제1 내지 제3 PMOS 트랜지스터(M1~M3), 피드백 증폭기(AMP), 제1 내지 제4 저항(R1~R4), 제1, 2 바이폴라 트랜지스터(Q1, Q2), 제4, 5 NMOS 트랜지스터(M4, M5)를 포함하여 이루어진다.
상기 각 구성요소의 연결관계를 간략하게 설명하면 다음과 같다.
상기 제1 내지 제3 PMOS 트랜지스터(M1~M3)는 전류 미러(Current Mirror)의 형태로 이루어지는 바, 상기 제1 내지 제3 PMOS 트랜지스터(M1~M3)의 게이트(Gate)는 제1 노드(N1)에 공통으로 연결되고, 소스(Source)는 전원단자(VDD)에 공통으로 연결되며, 드레인(Drain)은 제2, 3, 4 노드(N2, N3, N4)에 각각 연결된다. 여기에서, PSRR(Power Supply Rejection Ratio) 특성 개선을 위해 여러 단의 PMOS 트랜지스터를 적층하여 전류 미러의 형태로 구성하는 것도 가능하다.
상기 피드백 증폭기(AMP)의 반전 및 비반전 입력 단자(-Vin, +Vin)는 상기 제2, 3 노드(N2, N3)에 각각 연결되며, 출력 단자는 상기 제1 노드(N1)에 연결된다.
상기 제1 저항(R1)은 상기 제2 노드(N2)와 제5 노드(N5) 사이에 연결되고, 상기 제2 저항(R2)은 상기 제2 노드(N2)와 제6 노드 사이(N6)에 연결되며, 상기 제3 저항(R3)은 상기 제3 노드(N3)와 제7 노드(N7) 사이에 연결된다. 그리고, 상기 제4 저항(R4)은 상기 제4 노드(N4)와 접지단자(GND) 사이에 연결되며, 상기 제4 노드(N4)에는 기준전압 단자(Vref)가 연결된다.
상기 제1 바이폴라 트랜지스터(Q1)의 에미터(Emitter)는 상기 제5 노드(N5)에 연결되며, 콜렉터(Collector)와 베이스(Base)는 접지단자(GND)에 연결된다. 그 리고, 상기 제2 바이폴라 트랜지스터(Q2)의 에미터(Emitter)는 상기 제3 노드(N3)에 연결되며, 콜렉터(Collector)와 베이스(Base)는 접지단자(GND)에 연결된다.
상기 제4 NMOS 트랜지스터(M4)의 게이트와 드레인은 상기 제6 노드(N6)에 공통으로 연결되며, 소스는 접지단자(GND)에 연결된다. 그리고, 상기 제5 NMOS 트랜지스터(M5)의 게이트와 드레인은 상기 제7 노드(N7)에 공통으로 연결되며, 소스는 접지단자(GND)에 연결된다.
이와 같이 구성된 본 발명의 밴드갭 기준전압 발생기는, 소형화가 가능하며 1V 이하의 기준전압을 제공할 수 있는 것에 가장 큰 특징이 있으며, 이하의 설명에서 이와 관련한 본 발명의 밴드갭 기준전압 발생기의 동작에 대하여 보다 상세히 설명한다.
우선, 제1 내지 제3 PMOS 트랜지스터(M1~M3)가 포화(saturation) 모드인 상태에서, 피드백 증폭기(AMP)의 출력 전압이 제1, 2, 3 PMOS 트랜지스터(M1, M2, M3)의 게이트에 인가되면, 제1 내지 제3 PMOS 트랜지스터(M1~M3)에 흐르는 전류는 전류 미러링(current mirroring)을 통해 같아진다. 즉, I1=I2=I3 가 된다. 여기에서, 상기 전류 I1은 I1a 와 I1b 로 나눌 수 있고, 상기 전류 I2 는 I2a 와 I2b 로 나눌 수 있다. 즉, I1=I1a+I1b, I2=I2a+I2b 이다.
상기 제2 노드(N2)의 전압 및 상기 제3 노드(N3)의 전압은 I1과 I2의 전류 미러링에 의해 같은 값을 갖게 되므로, 제2 저항(R2)과 제3 저항(R3)이 같으면, 즉, R2=R3 이면, I1a=I2a 가 되고, I1b=I2b 가 된다.
여기에서, 상기 제2 바이폴라 트랜지스터(Q2)에 흐르는 전류(I2a)는 바이폴라 트랜지스터의 전류 공식에 의해 다음의 수학식 3과 같이 나타낼 수 있다.
Figure 112008062266150-pat00004
상기 수학식 3에서, IS2 및 VBE2 는 제2 바이폴라 트랜지스터(Q2)의 역방향 포화 전류 및 베이스-에미터 전압을 각각 나타내며, VT는 온도 전압(Thermal voltage)을 나타낸다.
상기 수학식 3을 제2 바이폴라 트랜지스터(Q2)의 베이스-에미터 전압(VBE2)에 관한 식으로 변환하면 다음의 수학식 4와 같이 나타낼 수 있다.
Figure 112008062266150-pat00005
여기에서, 상기 수학식 4에 의해 구해진 제2 바이폴라 트랜지스터(Q2)의 베이스-에미터 전압(VBE2)은 온도변화에 대하여 음의 비례방향으로 감소하는 특성을 갖는다.
한편, 상기 제1 저항(R1)에 걸리는 전압(ΔVBE)은 다음의 수학식 5와 같이 나타낼 수 있다.
Figure 112008062266150-pat00006
상기 수학식 5에서, n은 바이폴라 트랜지스터의 개수, VBE1는 병렬로 n개 연결된 바이폴라 트랜지스터의 베이스-에미터 전압을 나타낸다.
상기 수학식 5에 의해 구해진 제1 저항(R1)에 걸리는 전압(ΔVBE)은 온도변화에 대하여 양의 비례방향으로 증가하는 특성을 갖는다.
따라서, 전류 I2a 와 I2b는 다음의 수학식 6과 같이 나타낼 수 있다.
Figure 112008062266150-pat00007
상기 수학식 6에서 I2a + I2b = I2 = I3 이므로 최종 기준전압(Vref)은 다음의 수학식 7과 같이 나타낼 수 있다.
Figure 112008062266150-pat00008
상기 수학식 7을 살펴보면, 본 발명의 밴드갭 기준전압 발생기에서 절대온도 에 비례하는 PTAT(Proportional To Absolute Temperature) 전압은 VT 가 되고, 절대온도에 반비례하는 CTAT(Complementary To Absolute temperature) 전압은 제2 바이폴라 트랜지스터(Q2)의 베이스-에미터 전압(VBE2)과 제5 NMOS 트랜지스터(M5)의 문턱전압(VTH_M5)의 차이(VBE2-VTH _ M5)가 된다.
상기 PTAT 전압(VT)과 상기 CTAT 전압(VBE2-VTH _ M5)의 온도 계수에 대한 가중치를 α, β 라 하고, 적절한 α, β 값을 선택하여 α*{∂(VT)/∂T}+β{∂(VBE2-VTH_M5)/∂T}=0 이 되도록 온도 계수를 제로(Zero)로 맞추면 온도 변화에 영향을 받지 않는 기준전압(Vref)을 얻을 수 있다.
즉, 본 발명의 밴드갭 기준전압 발생기에서는 제4, 5 NMOS 트랜지스터(M4, M5)에 의해 CTAT 전압이 제5 NMOS 트랜지스터의 문턱전압(VTH _ M5) 만큼 감소되므로, 이에 따라 종래의 밴드갭 기준전압 발생기에 비하여 PTAT 전압의 온도 계수에 대한 가중치 α=ln n*(R3/R1) 값이 감소된다.
다음의 표 1은 종래의 밴드갭 기준전압 발생기와 본 발명의 밴드갭 기준전압 발생기의 특성을 비교한 표이다.
Figure 112008062266150-pat00009
표 1을 살펴보면, 종래의 밴드갭 기준전압 발생기는 본 발명의 밴드갭 기준전압 발생기와 비교하여 CTAT 전압의 온도 계수(∂VBE/∂T)가 4배 이상 크다. 따라서, 전체 온도 계수의 합을 0으로 만들기 위한 PTAT 전압의 온도 계수(∂VT/∂T)에 대한 가중치값(α)도 2배 가량 커지는 것을 알 수 있다.
즉, 종래의 밴드갭 기준전압 발생기에서는 전체 온도 계수를 0으로 만들기 위해서 제3 저항(R3)과 제1 저항(R1)의 저항비(R3/R1)가 20배 이상이 되어야 하지만, 본 발명의 밴드갭 기준전압 발생기에서는 저항비(R3/R1)가 10배 정도만 되어도 전체 온도 계수의 합을 0으로 만들 수 있으므로, 칩 면적을 많이 차지하는 저항을 1/2 정도의 크기로 줄일 수 있어 소형화를 도모할 수 있다.
또한, 본 발명에 따른 밴드갭 기준전압 발생기에서는 제1, 2 바이폴라 트랜지스터(Q1, Q2)에 병렬로 각각 연결된 제2, 3 저항(R2, R3)과 제4, 5 NMOS 트랜지스터(M4, M5)에 의해 CTAT 전압의 온도 계수가 감소되므로, 이에 따라 온도변화에 무관한 1V 이하의 안정된 기준전압(Vref)을 제공할 수 있다.
도 3은 본 발명의 밴드갭 기준전압 발생기와 종래의 밴드갭 기준전압 발생기의 온도 보상 곡선을 각각 나타낸 도면이다.
도 3에서 알 수 있는 바와 같이, 본 발명의 밴드갭 기준전압 발생기는 종래의 밴드갭 기준전압 발생기와 비교하여 CTAT 전압의 온도 계수가 감소되어 온도 보상 곡선(temperature compensation curve)의 곡률이 작은 것을 알 수 있다.
도 4 및 도 5는 본 발명의 밴드갭 기준전압 발생기와 종래의 밴드갭 기준전압 발생기의 온도 계수 특성을 각각 나타낸 그래프로, SS, TT, FF의 3가지 시뮬레이션 모델을 이용하여 컴퓨터 시뮬레이션을 수행한 결과이다.
도 4 및 도 5에서 TT의 컴퓨터 시뮬레이션 결과를 살펴보면, 종래의 밴드갭 기준전압 발생기는 33.1 ppm/℃의 높은 온도 계수 특성을 갖는 반면, 본 발명의 밴드갭 기준전압 발생기는 9 ppm/℃의 매우 낮은 온도 계수 특성을 가지며, PSRR(Power Supply Rejection Ratio) 역시 78dB로 매우 우수한 특성을 갖는 것을 알 수 있다.
도 1은 종래의 CMOS 밴드갭 기준전압 발생기를 설명하기 위한 회로도이다.
도 2는 본 발명의 일 실시예에 따른 밴드갭 기준전압 발생기를 설명하기 위한 회로도이다.
도 3은 본 발명의 밴드갭 기준전압 발생기와 종래의 밴드갭 기준전압 발생기의 온도 보상 곡선을 각각 나타낸 도면이다.
도 4 및 도 5는 본 발명의 밴드갭 기준전압 발생기와 종래의 밴드갭 기준전압 발생기의 온도 계수 특성을 각각 나타낸 그래프로, SS, TT, FF의 3가지 시뮬레이션 모델을 이용하여 컴퓨터 시뮬레이션을 수행한 결과이다.
* 도면의 주요 부분에 대한 부호 설명 *
M1, M2, M3 : 제1, 2, 3 PMOS 트랜지스터
M4, M5 : 제4, 5 NMOS 트랜지스터
Q1, Q2, Q3 : 제1, 2, 3 바이폴라 트랜지스터
R1, …, R4 : 제1 내지 제4 저항
AMP : 피드백 증폭기

Claims (8)

  1. 게이트와 소스가 제1 노드와 전원단자에 공통으로 각각 연결되고, 드레인이 제2, 3, 4 노드에 각각 연결되며, 전류 미러의 형태로 이루어진 제1 내지 제3 PMOS 트랜지스터;
    반전 및 비반전 입력단자가 상기 제2, 3 노드에 각각 연결되며 출력단자가 상기 제1 노드에 연결된 피드백 증폭기;
    상기 제2 노드와 제5 노드 사이 및 상기 제2 노드와 제6 노드 사이에 각각 연결된 제1, 2 저항;
    상기 제3 노드와 제7 노드 사이 및 상기 제4 노드와 접지단자 사이에 각각 연결된 제3, 4 저항;
    에미터가 상기 제5 노드와 상기 제3 노드에 각각 연결되며 콜렉터와 베이스가 접지단자에 연결된 제1, 2 바이폴라 트랜지스터; 및
    게이트와 드레인이 상기 제6, 7 노드에 공통으로 각각 연결되며 소스가 접지단자에 각각 연결된 제4, 5 NMOS 트랜지스터를 포함하며,
    상기 제4 노드와 접지단자 사이의 전압을 기준전압으로 사용하는 것을 특징으로 하는 밴드갭 기준전압 발생기.
  2. 제 1 항에 있어서, 상기 제2, 3 저항은 동일한 저항값을 갖는 것을 특징으로 하는 밴드갭 기준전압 발생기.
  3. 제 2 항에 있어서,
    상기 제1 저항과 상기 제2 바이폴라 트랜지스터에 동일한 값의 전류가 흐르며, 상기 제2 저항과 상기 제3 저항에 동일한 값의 전류가 흐르는 것을 특징으로 하는 밴드갭 기준전압 발생기.
  4. 제 3 항에 있어서,
    상기 제1 저항에 걸리는 전압은 온도변화에 대하여 양의 비례방향으로 증가하는 특성을 가지며, 상기 제2 바이폴라 트랜지스터의 베이스-에미터 전압은 온도변화에 대하여 음의 비례방향으로 감소하는 특성을 갖는 것을 특징으로 하는 밴드갭 기준전압 발생기.
  5. 제 1 항에 있어서, 상기 기준전압(Vref)은,
    Figure 112008062266150-pat00010
    (여기에서, R1, R3, R4는 상기 제1, 3, 4 저항, I2, I3는 상기 제2, 3 PMOS 트랜지스터에 흐르는 전류, VT는 온도 전압, n은 바이폴라 트랜지스터의 개수, VBE2는 상기 제2 바이폴라 트랜지스터의 베이스-에미터 전압, VTH _ M5는 상기 제5 NMOS 트랜지스터의 문턱전압을 각각 나타냄)
    의 값을 갖는 것을 특징으로 하는 밴드갭 기준전압 발생기.
  6. 제 5 항에 있어서,
    상기 온도 전압(VT)에 대한 가중치(α)는 α=ln n*(R3/R1) 이며,
    상기 기준전압이 온도변화에 무관한 전압값을 갖도록 상기 온도 전압(VT)에 대한 가중치(α)가 감소되는 것을 특징으로 하는 밴드갭 기준전압 발생기.
  7. 제 5 항에 있어서,
    상기 기준전압은 0 내지 1V 이하의 전압값을 갖는 것을 특징으로 하는 밴드갭 기준전압 발생기.
  8. 제 5 항에 있어서,
    상기 기준전압이 온도변화에 무관한 전압값을 갖도록 상기 제4 저항의 저항값이 조절되는 것을 특징으로 하는 밴드갭 기준전압 발생기.
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