JP2011198093A - 基準電圧回路および半導体集積回路 - Google Patents
基準電圧回路および半導体集積回路 Download PDFInfo
- Publication number
- JP2011198093A JP2011198093A JP2010064668A JP2010064668A JP2011198093A JP 2011198093 A JP2011198093 A JP 2011198093A JP 2010064668 A JP2010064668 A JP 2010064668A JP 2010064668 A JP2010064668 A JP 2010064668A JP 2011198093 A JP2011198093 A JP 2011198093A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- amplifier
- potential
- reference voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Power Engineering (AREA)
- Control Of Electrical Variables (AREA)
Abstract
【解決手段】第1および第2入力端子を有し、基準電圧VBGRを出力する第1増幅器AMPBM1と、第1負荷素子R1および第1pn接合素子Q1と、第2および第3負荷素子R2,R3並びに第2pn接合素子Q2と、を有し、さらに、前記第1増幅器に接続され、第3および第4入力端子を有する第2増幅器AMPBS1と、前記第2増幅器の前記第3および第4入力端子に入力する電圧SELB0,SELA0を発生し、前記第2増幅器を介して前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を低減するオフセット調整電圧発生回路VTRIMG1と、を有するように構成する。
【選択図】図7
Description
VBE=Veg−aT 式(1)
IE=I0exp(qVBE/kT) 式(2)
式(2)より、次の式(3)および式(4)の関係があることがわかる。
10×I=I0exp(qVBE1/kT) 式(3)
I=10×I0exp(qVBE2/kT) 式(4)
100=exp(qVBE1/kT−qVBE2/kT) 式(5)
ΔVBE=(kT/q)ln(100) 式(6)
VR2=ΔVBE(R2/R3) 式(7)
また、IPの電位とIMの電位は、VBE1で等しいので、基準電圧VBGRの電位は、次の式(8)で表わされる。
VBGR=VBE1+ΔVBE(R2/R3) 式(8)
VR3=ΔVBE 式(9)
VR3’=ΔVBE+VOFF 式(10)
VR2’=(ΔVBE+VOFF)R2/R3 式(11)
従って、基準電圧VBGRは、次の式(12)で表わされる。
VBGR=VBE1+VOFF+(ΔVBE+VOFF)R2/R3 式(12)
ΔVBE=(kT/q)ln(100)=26mV×4.6=120mV 式(13)
10×I=I0exp(qVBE1/kT) 式(3)
I=10×I0exp(qVBE2/kT) 式(4)
100=exp(qVBE1/kT−qVBE2/kT) 式(5)
ΔVBE=(kT/q)ln(100) 式(6)
VBGR=VBE1+ΔVBE(10×R4/R3) 式(14)
ΔVBE=(kT/q)ln(100)=26mV×4.6=120mV 式(13)
VBGR=VBE1+ΔVBE(R2/R3) 式(8)
PMB5は、差動回路PMB6およびPMB7のテイル電流源として働く。説明を分かり易くするために、PMB6,PMB7の閾値電圧Vthは同じと仮定して、説明をすすめる。
VBGR=VBE1+ΔVBE×(R2/R3)=600mV+119.7mV×5=1198.6mV
となる。
VBGR=VBE1+ΔVBE×(R2/R3)=600mV+122.2mV×5=1211mV
となる。
また、主アンプ回路、補助アンプ回路も、主アンプ回路および補助アンプ回路の目的を果たすものであれば、各種の実現方法が可能である。さらに、図7では、トランジスタQ1とQ2の電流の比などを一例として10:1として説明したが、自由に設計することができるのはいうまでもない。すなわち、Q1とQ2のトランジスタ面積の比を一例として1:10として説明したが、任意の比でもかまわない。このように、上記各実施例は、様々に変形し得るものである。
(付記1)
第1および第2入力端子を有し、第1電源線と第2電源線の間に設けられた、基準電圧を出力する第1増幅器と、
前記基準電圧が印加された基準電圧線と前記第2電源線の間に直列に接続された第1負荷素子および第1pn接合素子と、
前記基準電圧線と前記第2電源線の間に直列に接続された第2および第3負荷素子並びに第2pn接合素子と、を有し、
前記第1入力端子は、前記第1負荷素子と前記第1pn接合素子の接続ノードに接続され、前記第2入力端子は、前記第2負荷素子と前記第3負荷素子の接続ノードに接続される基準電圧回路であって、さらに、
前記第1増幅器に接続され、第3および第4入力端子を有する前記第1電源線と前記第2電源線の間に設けられた第2増幅器と、
前記第2増幅器の前記第3および第4入力端子に入力する電圧を発生し、前記第2増幅器を介して前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を低減するオフセット調整電圧発生回路と、を有することを特徴とする基準電圧回路。
付記1に記載の基準電圧回路おいて、
前記第1増幅器は、2段構成の第1アンプ回路および第2アンプ回路を有し、
前記第1アンプ回路は、入力差動回路と、該入力差動回路の2つの電流出力を電圧に変換する第4負荷素子を含み、
前記第2増幅器は、1段構成の第3アンプ回路を有し、
前記第3アンプ回路の電流出力は、前記第1アンプ回路の前記入力差動回路の2つの電流出力に加算されることを特徴とする基準電圧回路。
付記1または2に記載の基準電圧回路おいて、
前記第1pn接合素子は第1PNPトランジスタであり、前記第2pn接合素子は第2PNPトランジスタであり、前記第1負荷素子は第1抵抗であり、前記第2負荷素子は第2抵抗であり、前記第3負荷素子は第3抵抗であり、前記第4負荷素子は負荷トランジスタであり、
前記第1PNPトランジスタおよび前記第2PNPトランジスタは、異なる電流密度にバイアスされ、
前記オフセット調整電圧発生回路は、前記第1および第2入力端子間のオフセット電圧が相殺されるように、前記第3および第4入力端子に入力する電圧を発生することを特徴とする基準電圧回路。
付記3に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する抵抗群と、
該抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有するスイッチ群と、を有し、
前記第3入力端子に入力する電圧を前記各抵抗間のノードにおける固定のノードから取り出すと共に、前記第4入力端子に入力する電圧を前記スイッチ群により選択された前記各抵抗間のノードにおける任意のノードから取り出すことを特徴とする基準電圧回路。
付記3に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する抵抗群と、
該抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第1スイッチ群と、
前記抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第2スイッチ群と、を有し、
前記第3入力端子に入力する電圧を前記第1スイッチ群により選択された前記各抵抗間のノードにおける任意の第1ノードから取り出すと共に、前記第4入力端子に入力する電圧を前記第2スイッチ群により選択された前記各抵抗間のノードにおける任意の第2ノードから取り出すことを特徴とする基準電圧回路。
付記3に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する第1抵抗群と、
該第1抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第1スイッチ群と、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する第2抵抗群と、
前記第2抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第2スイッチ群と、を有し、
前記第3入力端子に入力する電圧を前記第1スイッチ群により選択された前記各抵抗間のノードにおける任意の第1ノードから取り出すと共に、前記第4入力端子に入力する電圧を前記第2スイッチ群により選択された前記各抵抗間のノードにおける任意の第2ノードから取り出すことを特徴とする基準電圧回路。
付記4〜6のいずれか1項に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記第2増幅器の前記第3および第4入力端子への入力電圧の電位差を、電源投入時に零または所定の固定値とし、且つ、
前記第3および第4入力端子に入力する電圧を調整するために、前記スイッチを制御するデータが記憶された不揮発性メモリがアクセス可能になった時点で、前記第1増幅器の前記第1および第2入力端子間のオフセット電圧が零となるように制御することを特徴とする基準電圧回路。
付記7項に記載の基準電圧回路おいて、
電源投入時に、パワーオンリセット回路の出力を使用して前記第2増幅器の前記第3および第4入力端子への入力電圧の電位差を零または所定の固定値とすることを特徴とする基準電圧回路。
付記1〜8のいずれか1項に記載の基準電圧回路と、
前記第1電源線の電源電圧を監視する低電圧検出回路と、
電源投入時に所定の信号を発生するパワーオンリセット回路と、
内部回路と、
外部から供給される前記第1電源線の第1電源電圧から前記内部回路を動作させる内部電圧を発生するレギュレータ回路と、を有する半導体集積回路。
付記9に記載の半導体集積回路において、さらに、
前記オフセット調整電圧発生回路における前記スイッチを制御し、前記第3および第4入力端子に入力する電圧を調整して、前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を零とするデータを記憶する不揮発性メモリを有することを特徴とする半導体集積回路。
付記10に記載の半導体集積回路において、
前記不揮発性メモリは、フラッシュメモリであり、
該フラッシュメモリには、前記レギュレータ回路で発生した前記内部電圧が印加され、
前記レギュレータ回路の基準電圧は、前記基準電圧回路の出力電圧であることを特徴とする半導体集積回路。
付記11に記載の半導体集積回路において、さらに、
パワーオンリセット回路を有し、該パワーオンリセット回路は、電源投入時に、前記基準電圧回路における前記第2増幅器の前記第3および第4入力端子への入力電圧の電位差を零または所定の固定値とするためにも使用されることを特徴とする半導体集積回路。
付記12項に記載の半導体集積回路おいて、
前記パワーオンリセット回路は、
電源投入時に、前記基準電圧回路における前記第1PNPトランジスタのエミッタ電位が0Vに留まらないように制御するスタートアップ回路の信号を利用することを特徴とする半導体集積回路。
付記13項に記載の半導体集積回路おいて、
前記パワーオンリセット回路は、
前記基準電圧回路の出力電圧に基づいて前記レギュレータ回路で発生した前記内部電圧を利用することを特徴とする半導体集積回路。
付記9〜14のいずれか1項に記載の半導体集積回路おいて、
前記レギュレータ回路は、前記基準電圧回路における前記オフセット調整電圧発生回路からの電圧を使用することを特徴とする半導体集積回路。
AMPBS1 オフセット調整用補助アンプ(補助アンプ:第2増幅器)
BGR,BGR1 バンドギャップ回路
CMP1,CMP2 コンパレータ回路
CO1 安定化容量
C*(Cで始まる素子名) 容量
EAMP1 誤差アンプ
FLASH1 フラッシュメモリ
LOGIC1 論理回路
LVDH1,LVDL1 低電圧検出回路
MCU,MCU1 マイクロコントローラ
NM*(NMで始まる素子名) nMOSトランジスタ
PMO1 pMOS出力トランジスタ
PM*(PMで始まる素子名) pMOSトランジスタ
Q1 PNPトランジスタ(第1トランジスタ:第1pn接合素子)
Q2 PNPトランジスタ(第2トランジスタ:第2pn接合素子)
R1 抵抗(第1抵抗:第1負荷素子)
R2 抵抗(第2抵抗:第2負荷素子)
R3 抵抗(第3抵抗:第3負荷素子)
REG1,REG2 レギュレータ回路
RR1,RR2,RL1〜RL4 抵抗
R*(Rで始まる素子名) 抵抗
VBGR 基準電圧回路(基準電圧)
VTRIMG1 オフセット調整電圧発生回路
Claims (10)
- 第1および第2入力端子を有し、第1電源線と第2電源線の間に設けられた、基準電圧を出力する第1増幅器と、
前記基準電圧が印加された基準電圧線と前記第2電源線の間に直列に接続された第1負荷素子および第1pn接合素子と、
前記基準電圧線と前記第2電源線の間に直列に接続された第2および第3負荷素子並びに第2pn接合素子と、を有し、
前記第1入力端子は、前記第1負荷素子と前記第1pn接合素子の接続ノードに接続され、前記第2入力端子は、前記第2負荷素子と前記第3負荷素子の接続ノードに接続される基準電圧回路であって、さらに、
前記第1増幅器に接続され、第3および第4入力端子を有する前記第1電源線と前記第2電源線の間に設けられた第2増幅器と、
前記第2増幅器の前記第3および第4入力端子に入力する電圧を発生し、前記第2増幅器を介して前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を低減するオフセット調整電圧発生回路と、を有することを特徴とする基準電圧回路。 - 請求項1に記載の基準電圧回路おいて、
前記第1増幅器は、2段構成の第1アンプ回路および第2アンプ回路を有し、
前記第1アンプ回路は、入力差動回路と、該入力差動回路の2つの電流出力を電圧に変換する第4負荷素子を含み、
前記第2増幅器は、1段構成の第3アンプ回路を有し、
前記第3アンプ回路の電流出力は、前記第1アンプ回路の前記入力差動回路の2つの電流出力に加算されることを特徴とする基準電圧回路。 - 請求項1または2に記載の基準電圧回路おいて、
前記第1pn接合素子は第1PNPトランジスタであり、前記第2pn接合素子は第2PNPトランジスタであり、前記第1負荷素子は第1抵抗であり、前記第2負荷素子は第2抵抗であり、前記第3負荷素子は第3抵抗であり、前記第4負荷素子は負荷トランジスタであり、
前記第1PNPトランジスタおよび前記第2PNPトランジスタは、異なる電流密度にバイアスされ、
前記オフセット調整電圧発生回路は、前記第1および第2入力端子間のオフセット電圧が相殺されるように、前記第3および第4入力端子に入力する電圧を発生することを特徴とする基準電圧回路。 - 請求項3に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する抵抗群と、
該抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有するスイッチ群と、を有し、
前記第3入力端子に入力する電圧を前記各抵抗間のノードにおける固定のノードから取り出すと共に、前記第4入力端子に入力する電圧を前記スイッチ群により選択された前記各抵抗間のノードにおける任意のノードから取り出すことを特徴とする基準電圧回路。 - 請求項3に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する抵抗群と、
該抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第1スイッチ群と、
前記抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第2スイッチ群と、を有し、
前記第3入力端子に入力する電圧を前記第1スイッチ群により選択された前記各抵抗間のノードにおける任意の第1ノードから取り出すと共に、前記第4入力端子に入力する電圧を前記第2スイッチ群により選択された前記各抵抗間のノードにおける任意の第2ノードから取り出すことを特徴とする基準電圧回路。 - 請求項3に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する第1抵抗群と、
該第1抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第1スイッチ群と、
前記基準電圧線と前記第2電源線の間に直列に接続された複数の抵抗を有する第2抵抗群と、
前記第2抵抗群の前記各抵抗間のノードに接続された複数のスイッチを有する第2スイッチ群と、を有し、
前記第3入力端子に入力する電圧を前記第1スイッチ群により選択された前記各抵抗間のノードにおける任意の第1ノードから取り出すと共に、前記第4入力端子に入力する電圧を前記第2スイッチ群により選択された前記各抵抗間のノードにおける任意の第2ノードから取り出すことを特徴とする基準電圧回路。 - 請求項4〜6のいずれか1項に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、
前記第2増幅器の前記第3および第4入力端子への入力電圧の電位差を、電源投入時に零または所定の固定値とし、且つ、
前記第3および第4入力端子に入力する電圧を調整するために、前記スイッチを制御するデータが記憶された不揮発性メモリがアクセス可能になった時点で、前記第1増幅器の前記第1および第2入力端子間のオフセット電圧が零となるように制御することを特徴とする基準電圧回路。 - 請求項7項に記載の基準電圧回路おいて、
電源投入時に、パワーオンリセット回路の出力を使用して前記第2増幅器の前記第3および第4入力端子への入力電圧の電位差を零または所定の固定値とすることを特徴とする基準電圧回路。 - 請求項1〜8のいずれか1項に記載の基準電圧回路と、
前記第1電源線の電源電圧を監視する低電圧検出回路と、
電源投入時に所定の信号を発生するパワーオンリセット回路と、
内部回路と、
外部から供給される前記第1電源線の第1電源電圧から前記内部回路を動作させる内部電圧を発生するレギュレータ回路と、を有する半導体集積回路。 - 請求項9に記載の半導体集積回路において、さらに、
前記オフセット調整電圧発生回路における前記スイッチを制御し、前記第3および第4入力端子に入力する電圧を調整して、前記第1増幅器の前記第1および第2入力端子間のオフセット電圧を零とするデータを記憶する不揮発性メモリを有することを特徴とする半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010064668A JP5607963B2 (ja) | 2010-03-19 | 2010-03-19 | 基準電圧回路および半導体集積回路 |
US13/036,956 US8786358B2 (en) | 2010-03-19 | 2011-02-28 | Reference voltage circuit and semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010064668A JP5607963B2 (ja) | 2010-03-19 | 2010-03-19 | 基準電圧回路および半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011198093A true JP2011198093A (ja) | 2011-10-06 |
JP5607963B2 JP5607963B2 (ja) | 2014-10-15 |
Family
ID=44646731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010064668A Active JP5607963B2 (ja) | 2010-03-19 | 2010-03-19 | 基準電圧回路および半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8786358B2 (ja) |
JP (1) | JP5607963B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9678526B2 (en) | 2014-04-14 | 2017-06-13 | Renesas Electronics Corporation | Current generation circuit, and bandgap reference circuit and semiconductor device including the same |
KR20180068453A (ko) * | 2016-12-14 | 2018-06-22 | 포항공과대학교 산학협력단 | 저전력 밴드갭 기준전압 및 기준전류 동시 발생 회로 |
JP2019028592A (ja) * | 2017-07-27 | 2019-02-21 | 新日本無線株式会社 | バンドギャップリファレンス回路 |
WO2021075101A1 (ja) * | 2019-10-18 | 2021-04-22 | ソニーセミコンダクタソリューションズ株式会社 | 測定回路、および、電子機器 |
JP2021510879A (ja) * | 2018-01-18 | 2021-04-30 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツングRobert Bosch Gmbh | パワーオンリセットを組み合わせた基準電圧源回路 |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1400576B1 (it) * | 2010-06-17 | 2013-06-14 | St Microelectronics Grenoble 2 | Circuito integrato con dispositivo per la variazione del valore di un parametro operativo di un circuito elettronico e con lo stesso circuito elettronico. |
JP5714924B2 (ja) * | 2011-01-28 | 2015-05-07 | ラピスセミコンダクタ株式会社 | 電圧識別装置及び時計制御装置 |
TWI459173B (zh) * | 2012-01-31 | 2014-11-01 | Fsp Technology Inc | 參考電壓產生電路及參考電壓產生方法 |
CN105045331B (zh) * | 2012-04-24 | 2017-10-17 | 华为技术有限公司 | 随机误差电压处理电路和运放器件 |
US8665015B1 (en) * | 2012-08-17 | 2014-03-04 | Cambridge Silicon Radio Limited | Power amplifier circuit |
US9568928B2 (en) * | 2013-09-24 | 2017-02-14 | Semiconductor Components Indutries, Llc | Compensated voltage reference generation circuit and method |
US9886047B2 (en) * | 2015-05-01 | 2018-02-06 | Rohm Co., Ltd. | Reference voltage generation circuit including resistor arrangements |
US9804614B2 (en) * | 2015-05-15 | 2017-10-31 | Dialog Semiconductor (Uk) Limited | Bandgap reference circuit and method for room temperature trimming with replica elements |
KR102374841B1 (ko) | 2015-05-28 | 2022-03-16 | 삼성전자주식회사 | 가변 전압 발생 회로 및 이를 포함하는 메모리 장치 |
JP6689152B2 (ja) * | 2016-07-21 | 2020-04-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10141900B2 (en) * | 2017-04-26 | 2018-11-27 | Sandisk Technologies Llc | Offset trimming for differential amplifier |
US10013013B1 (en) * | 2017-09-26 | 2018-07-03 | Nxp B.V. | Bandgap voltage reference |
US10663994B2 (en) * | 2018-03-08 | 2020-05-26 | Macronix International Co., Ltd. | Auto-calibrated bandgap reference |
EP3617672B1 (en) * | 2018-08-29 | 2023-03-08 | ams International AG | Temperature sensor arrangement and light sensor arrangement including the same |
US10838443B2 (en) * | 2018-12-05 | 2020-11-17 | Qualcomm Incorporated | Precision bandgap reference with trim adjustment |
US10924112B2 (en) * | 2019-04-11 | 2021-02-16 | Ememory Technology Inc. | Bandgap reference circuit |
CN112698680B (zh) * | 2020-12-29 | 2022-02-11 | 卓捷创芯科技(深圳)有限公司 | 一种消除带隙基准电路简并亚稳态的混合信号控制电路 |
KR20220101356A (ko) * | 2021-01-11 | 2022-07-19 | 에스케이하이닉스 주식회사 | 내부전압 생성회로 및 이를 포함하는 반도체 장치 |
TWI773137B (zh) * | 2021-02-17 | 2022-08-01 | 新唐科技股份有限公司 | 供應電壓偵測電路與使用其的電路系統 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07111425A (ja) * | 1993-10-08 | 1995-04-25 | Citizen Watch Co Ltd | 電界効果型トランジスタを用いた演算増幅器 |
JP2003168296A (ja) * | 2001-11-28 | 2003-06-13 | Fujitsu Ltd | リセット時の高電圧化を防止した基準電圧生成回路 |
US7142042B1 (en) * | 2003-08-29 | 2006-11-28 | National Semiconductor Corporation | Nulled error amplifier |
US20080048743A1 (en) * | 2006-07-28 | 2008-02-28 | Stmicroelectronics S.R.L. | Power on reset circuit for a digital device including an on-chip voltage down converter |
Family Cites Families (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5382916A (en) * | 1991-10-30 | 1995-01-17 | Harris Corporation | Differential voltage follower |
US5396245A (en) * | 1993-01-21 | 1995-03-07 | Linear Technology Corporation | Digital to analog converter |
US5325045A (en) | 1993-02-17 | 1994-06-28 | Exar Corporation | Low voltage CMOS bandgap with new trimming and curvature correction methods |
JPH0818353A (ja) | 1994-07-05 | 1996-01-19 | Fuji Electric Co Ltd | 演算増幅回路 |
US5517134A (en) * | 1994-09-16 | 1996-05-14 | Texas Instruments Incorporated | Offset comparator with common mode voltage stability |
US5767664A (en) * | 1996-10-29 | 1998-06-16 | Unitrode Corporation | Bandgap voltage reference based temperature compensation circuit |
US5852360A (en) * | 1997-04-18 | 1998-12-22 | Exar Corporation | Programmable low drift reference voltage generator |
CN1159847C (zh) * | 1998-12-16 | 2004-07-28 | 松下电器产业株式会社 | 带偏置的比较装置及比较电路 |
US6121824A (en) * | 1998-12-30 | 2000-09-19 | Ion E. Opris | Series resistance compensation in translinear circuits |
US6275098B1 (en) * | 1999-10-01 | 2001-08-14 | Lsi Logic Corporation | Digitally calibrated bandgap reference |
US6201379B1 (en) * | 1999-10-13 | 2001-03-13 | National Semiconductor Corporation | CMOS voltage reference with a nulling amplifier |
US6529066B1 (en) * | 2000-02-28 | 2003-03-04 | National Semiconductor Corporation | Low voltage band gap circuit and method |
US6388521B1 (en) * | 2000-09-22 | 2002-05-14 | National Semiconductor Corporation | MOS differential amplifier with offset compensation |
US6255807B1 (en) * | 2000-10-18 | 2001-07-03 | Texas Instruments Tucson Corporation | Bandgap reference curvature compensation circuit |
US6538507B2 (en) * | 2001-02-28 | 2003-03-25 | Intersil Americas, Inc. | Automatic gain control circuit with high linearity and monotonically correlated offset voltage |
US6642699B1 (en) * | 2002-04-29 | 2003-11-04 | Ami Semiconductor, Inc. | Bandgap voltage reference using differential pairs to perform temperature curvature compensation |
JP2005182113A (ja) | 2003-12-16 | 2005-07-07 | Toshiba Corp | 基準電圧発生回路 |
EP1713177A1 (fr) * | 2005-04-15 | 2006-10-18 | Stmicroelectronics Sa | Amplificateur differentiel à gain variable |
US7200066B2 (en) * | 2005-07-18 | 2007-04-03 | Dialog Semiconductor Manufacturing Ltd. | Accurate power supply system for flash-memory including on-chip supply voltage regulator, reference voltage generation, power-on reset, and supply voltage monitor |
US20070052473A1 (en) * | 2005-09-02 | 2007-03-08 | Standard Microsystems Corporation | Perfectly curvature corrected bandgap reference |
US7420359B1 (en) * | 2006-03-17 | 2008-09-02 | Linear Technology Corporation | Bandgap curvature correction and post-package trim implemented therewith |
JP4808069B2 (ja) * | 2006-05-01 | 2011-11-02 | 富士通セミコンダクター株式会社 | 基準電圧発生回路 |
KR100791918B1 (ko) * | 2006-05-08 | 2008-01-04 | 삼성전자주식회사 | 셀프 보정 기능을 가지는 온도 센서 회로 및 그 방법 |
US7688054B2 (en) * | 2006-06-02 | 2010-03-30 | David Cave | Bandgap circuit with temperature correction |
DE102006031549B4 (de) * | 2006-07-07 | 2016-08-04 | Infineon Technologies Ag | Verfahren zum Betreiben einer Hochfahrschaltung für eine Bandabstandsreferenzschaltung, Verfahren zum Unterstützen des Hochfahrens einer Bandabstandsreferenzschaltung und elektronische Schaltung zur Durchführung der Verfahren |
US7583135B2 (en) * | 2006-10-03 | 2009-09-01 | Analog Devices, Inc. | Auto-nulled bandgap reference system and strobed bandgap reference circuit |
US7733179B2 (en) * | 2007-10-31 | 2010-06-08 | Texas Instruments Incorporated | Combination trim and CMFB circuit and method for differential amplifiers |
DE102008021660A1 (de) * | 2008-04-30 | 2009-11-05 | Infineon Technologies Ag | Vorrichtung und Verfahren zur Erzeugung eines Ausgangssignals |
JP2010010921A (ja) * | 2008-06-25 | 2010-01-14 | Fujitsu Ltd | Ad変換装置及びad変換方法 |
US7728632B1 (en) * | 2008-09-16 | 2010-06-01 | Integrated Device Technology, Inc. | Integrated circuit comparators having improved input resolution and methods of operating same |
JP5251541B2 (ja) * | 2009-01-26 | 2013-07-31 | 富士通セミコンダクター株式会社 | 定電圧発生回路およびレギュレータ回路 |
US7952402B2 (en) * | 2009-02-06 | 2011-05-31 | Standard Microsystems Corporation | Power-up control for very low-power systems |
US8427204B2 (en) * | 2010-07-02 | 2013-04-23 | Nanya Technology Corp. | Mixed-mode input buffer |
TWI443969B (zh) * | 2010-11-17 | 2014-07-01 | Ind Tech Res Inst | 以動態比較器為基礎的比較系統 |
JP5808116B2 (ja) * | 2011-02-23 | 2015-11-10 | スパンション エルエルシー | 基準電圧回路および半導体集積回路 |
JP5833858B2 (ja) * | 2011-08-02 | 2015-12-16 | ルネサスエレクトロニクス株式会社 | 基準電圧発生回路 |
JP5836074B2 (ja) * | 2011-11-11 | 2015-12-24 | ラピスセミコンダクタ株式会社 | 温度検出回路及びその調整方法 |
-
2010
- 2010-03-19 JP JP2010064668A patent/JP5607963B2/ja active Active
-
2011
- 2011-02-28 US US13/036,956 patent/US8786358B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07111425A (ja) * | 1993-10-08 | 1995-04-25 | Citizen Watch Co Ltd | 電界効果型トランジスタを用いた演算増幅器 |
JP2003168296A (ja) * | 2001-11-28 | 2003-06-13 | Fujitsu Ltd | リセット時の高電圧化を防止した基準電圧生成回路 |
US7142042B1 (en) * | 2003-08-29 | 2006-11-28 | National Semiconductor Corporation | Nulled error amplifier |
US20080048743A1 (en) * | 2006-07-28 | 2008-02-28 | Stmicroelectronics S.R.L. | Power on reset circuit for a digital device including an on-chip voltage down converter |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9678526B2 (en) | 2014-04-14 | 2017-06-13 | Renesas Electronics Corporation | Current generation circuit, and bandgap reference circuit and semiconductor device including the same |
US9891650B2 (en) | 2014-04-14 | 2018-02-13 | Renesas Electronics Corporation | Current generation circuit, and bandgap reference circuit and semiconductor device including the same |
KR20180068453A (ko) * | 2016-12-14 | 2018-06-22 | 포항공과대학교 산학협력단 | 저전력 밴드갭 기준전압 및 기준전류 동시 발생 회로 |
KR101885256B1 (ko) | 2016-12-14 | 2018-08-03 | 포항공과대학교 산학협력단 | 저전력 밴드갭 기준전압 및 기준전류 동시 발생 회로 |
JP2019028592A (ja) * | 2017-07-27 | 2019-02-21 | 新日本無線株式会社 | バンドギャップリファレンス回路 |
JP2021510879A (ja) * | 2018-01-18 | 2021-04-30 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツングRobert Bosch Gmbh | パワーオンリセットを組み合わせた基準電圧源回路 |
JP6990318B2 (ja) | 2018-01-18 | 2022-01-12 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング | パワーオンリセットを組み合わせた基準電圧源回路 |
WO2021075101A1 (ja) * | 2019-10-18 | 2021-04-22 | ソニーセミコンダクタソリューションズ株式会社 | 測定回路、および、電子機器 |
Also Published As
Publication number | Publication date |
---|---|
US8786358B2 (en) | 2014-07-22 |
US20110227636A1 (en) | 2011-09-22 |
JP5607963B2 (ja) | 2014-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5607963B2 (ja) | 基準電圧回路および半導体集積回路 | |
JP5808116B2 (ja) | 基準電圧回路および半導体集積回路 | |
JP4817825B2 (ja) | 基準電圧発生回路 | |
KR101465598B1 (ko) | 기준 전압 발생 장치 및 방법 | |
US7948304B2 (en) | Constant-voltage generating circuit and regulator circuit | |
JP4722502B2 (ja) | バンドギャップ回路 | |
KR100981732B1 (ko) | 밴드갭 기준전압 발생기 | |
JP5867065B2 (ja) | 降圧型電源回路 | |
TWI459174B (zh) | 低雜訊電壓參考電路 | |
US7078958B2 (en) | CMOS bandgap reference with low voltage operation | |
JP6242274B2 (ja) | バンドギャップリファレンス回路及びそれを備えた半導体装置 | |
US10296026B2 (en) | Low noise reference voltage generator and load regulator | |
US20150035588A1 (en) | Semiconductor device having voltage generation circuit | |
US20080265860A1 (en) | Low voltage bandgap reference source | |
WO2006003083A1 (en) | A proportional to absolute temperature voltage circuit | |
JP2007299294A (ja) | 基準電圧発生回路 | |
US8791685B2 (en) | Bandgap reference voltage generator | |
US20120319793A1 (en) | Oscillation circuit | |
JP6413005B2 (ja) | 半導体装置及び電子システム | |
JP2009251877A (ja) | 基準電圧回路 | |
US7638996B2 (en) | Reference current generator circuit | |
JP5970993B2 (ja) | バンドギャップ回路およびそれを有する集積回路装置 | |
JP2019075760A (ja) | 半導体装置 | |
Hsiao et al. | A 1.5-V 10-ppm//spl deg/C 2nd-order curvature-compensated CMOS bandgap reference with trimming | |
JP5434695B2 (ja) | バンドギャップ回路、低電圧検出回路及びレギュレータ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121128 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130822 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131010 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131025 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140123 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140801 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140829 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5607963 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |