JPH07111425A - 電界効果型トランジスタを用いた演算増幅器 - Google Patents
電界効果型トランジスタを用いた演算増幅器Info
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- JPH07111425A JPH07111425A JP5275909A JP27590993A JPH07111425A JP H07111425 A JPH07111425 A JP H07111425A JP 5275909 A JP5275909 A JP 5275909A JP 27590993 A JP27590993 A JP 27590993A JP H07111425 A JPH07111425 A JP H07111425A
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Abstract
(57)【要約】
【構成】 差動増幅回路の負荷トランジスタを構成して
いる２つのＮチャンネルトランジスタ２１，２３のソー
ス間に、複数個の抵抗素子４３を直列に接続し、抵抗素
子の各接続点と負電源１３の間に選択スイッチとして働
く不揮発性メモリトランジスタ４７と、この不揮発性メ
モリトランジスタ４７をプログラムする際に必要なアド
レストランジスタ４５とを備え、不揮発性メモリトラン
ジスタを消去もしくは書き込みすることにより、オフセ
ット調整を行なう。 【効果】 差動増幅回路のオフセット電圧を精密に調整
でき、かつ差動増幅回路からなる演算増幅器ＩＣを用い
るシステムを小型化することができる。さらに差動増幅
回路のオフセット電圧のオフセット調整をなんどでも再
調整することができ、演算増幅器ＩＣのユーザが、ＩＣ
を使用する環境で差動増幅回路のオフセット電圧を調整
することがでるため、精度よくオフセット調整すること
ができる。
いる２つのＮチャンネルトランジスタ２１，２３のソー
ス間に、複数個の抵抗素子４３を直列に接続し、抵抗素
子の各接続点と負電源１３の間に選択スイッチとして働
く不揮発性メモリトランジスタ４７と、この不揮発性メ
モリトランジスタ４７をプログラムする際に必要なアド
レストランジスタ４５とを備え、不揮発性メモリトラン
ジスタを消去もしくは書き込みすることにより、オフセ
ット調整を行なう。 【効果】 差動増幅回路のオフセット電圧を精密に調整
でき、かつ差動増幅回路からなる演算増幅器ＩＣを用い
るシステムを小型化することができる。さらに差動増幅
回路のオフセット電圧のオフセット調整をなんどでも再
調整することができ、演算増幅器ＩＣのユーザが、ＩＣ
を使用する環境で差動増幅回路のオフセット電圧を調整
することがでるため、精度よくオフセット調整すること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は電界効果型トランジスタ
（以下、ＭＯＳＦＥＴと称する）を用いた演算増幅器に
おけるオフセット調整回路に関するものである。
（以下、ＭＯＳＦＥＴと称する）を用いた演算増幅器に
おけるオフセット調整回路に関するものである。
【０００２】
【従来の技術】図５は従来のＭＯＳＦＥＴを用いた演算
増幅回路の差動増幅回路の一例を示す回路図である。Ｐ
チャンネルトランジスタ１７，１９のソースは、それぞ
れＰチャンネルトランジスタ１５のドレインに接続し、
Ｐチャンネルトランジスタ１５のソースは、正電源ＶＤ
Ｄ１１に接続する。
増幅回路の差動増幅回路の一例を示す回路図である。Ｐ
チャンネルトランジスタ１７，１９のソースは、それぞ
れＰチャンネルトランジスタ１５のドレインに接続し、
Ｐチャンネルトランジスタ１５のソースは、正電源ＶＤ
Ｄ１１に接続する。
【０００３】Ｎチャンネルトランジスタ２１、２３のゲ
ートは、Ｎチャンネルトランジスタ２１のドレインとＰ
チャンネルトランジスタ１７のドレインとに接続する。
ートは、Ｎチャンネルトランジスタ２１のドレインとＰ
チャンネルトランジスタ１７のドレインとに接続する。
【０００４】Ｎチャンネルトランジスタ２３のドレイン
は、Ｐチャンネルトランジスタ１９のドレインと接続
し、Ｎチャンネルトランジスタ２１、２３のソースはそ
れぞれ抵抗２５，２７を通して負電源ＶＳＳ１３に接続
する。
は、Ｐチャンネルトランジスタ１９のドレインと接続
し、Ｎチャンネルトランジスタ２１、２３のソースはそ
れぞれ抵抗２５，２７を通して負電源ＶＳＳ１３に接続
する。
【０００５】Ｐチャンネルトランジスタ１５のゲート１
５ａには、一定のバイアス電圧が印加される。
５ａには、一定のバイアス電圧が印加される。
【０００６】端子３５は差動回路出力であり、端子１７
ａ，１９ａは差動入力である。
ａ，１９ａは差動入力である。
【０００７】差動増幅回路が図５に示すように構成され
て半導体集積回路（以下ＩＣと記載する）化された演算
増幅器を、あるシステムにおいて使用する場合において
は、差動増幅回路の出力に生じるオフセット電圧を除去
しなければならない。
て半導体集積回路（以下ＩＣと記載する）化された演算
増幅器を、あるシステムにおいて使用する場合において
は、差動増幅回路の出力に生じるオフセット電圧を除去
しなければならない。
【０００８】一般的には演算増幅器ＩＣの外部より、図
５に示す端子３１，３３に、図４に示すようなポテンシ
ョンメータ、あるいはマイクロメータなどの可変抵抗器
の端子３７，３９を接続する。そしてこの可変抵抗器の
中点端子１４を負電源１３に接続して、差動増幅回路の
不均衡を取り直すことによりオフセット電圧を除去して
いる。
５に示す端子３１，３３に、図４に示すようなポテンシ
ョンメータ、あるいはマイクロメータなどの可変抵抗器
の端子３７，３９を接続する。そしてこの可変抵抗器の
中点端子１４を負電源１３に接続して、差動増幅回路の
不均衡を取り直すことによりオフセット電圧を除去して
いる。
【０００９】
【発明が解決しようとする課題】上述のような手段でオ
フセット電圧を除去しようとすると、演算増幅器ＩＣの
外部にオフセット調整用の可変抵抗器を取り付けなけれ
ばならない。したがって小型化が必要なシステムにおい
て、上述のような演算増幅器ＩＣを用いるとオフセット
調整用の可変抵抗器が必要なため、システムを小型化
し、モノリシックにできないという課題がある。
フセット電圧を除去しようとすると、演算増幅器ＩＣの
外部にオフセット調整用の可変抵抗器を取り付けなけれ
ばならない。したがって小型化が必要なシステムにおい
て、上述のような演算増幅器ＩＣを用いるとオフセット
調整用の可変抵抗器が必要なため、システムを小型化
し、モノリシックにできないという課題がある。
【００１０】本発明はこのような従来の課題を解決し
て、ＭＯＳＦＥＴを用いた演算増幅器ＩＣの外部にオフ
セット調整用の可変抵抗器を必要とすることなく、ＩＣ
内部にて精密にオフセット調整をすることができ、シス
テムを小型化できるＭＯＳＦＥＴを用いた演算増幅器Ｉ
Ｃを提供することを目的としている。
て、ＭＯＳＦＥＴを用いた演算増幅器ＩＣの外部にオフ
セット調整用の可変抵抗器を必要とすることなく、ＩＣ
内部にて精密にオフセット調整をすることができ、シス
テムを小型化できるＭＯＳＦＥＴを用いた演算増幅器Ｉ
Ｃを提供することを目的としている。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＭＯＳＦＥＴを用いた演算増幅器は、下記
記載の構成を採用する。
に、本発明のＭＯＳＦＥＴを用いた演算増幅器は、下記
記載の構成を採用する。
【００１２】本発明のＭＯＳＦＥＴを用いた演算増幅器
は、ＭＯＳＦＥＴによって構成される演算増幅器の差動
増幅回路において、この差動増幅回路の負荷トランジス
タを構成している２つのトランジスタのソース電極間
に、複数個の拡散抵抗素子もしくは、ポリシリコン抵抗
素子を直列に接続し、この抵抗素子間のそれぞれの接続
点と電源の間に選択スイッチとして働く不揮発性メモリ
トランジスタと、この不揮発性メモリトランジスタをプ
ログラムする際に必要なアドレストランジスタを接続
し、不揮発性メモリトランジスタを消去もしくは書き込
みすることにより、オフセット調整を行なうことを特徴
とする。
は、ＭＯＳＦＥＴによって構成される演算増幅器の差動
増幅回路において、この差動増幅回路の負荷トランジス
タを構成している２つのトランジスタのソース電極間
に、複数個の拡散抵抗素子もしくは、ポリシリコン抵抗
素子を直列に接続し、この抵抗素子間のそれぞれの接続
点と電源の間に選択スイッチとして働く不揮発性メモリ
トランジスタと、この不揮発性メモリトランジスタをプ
ログラムする際に必要なアドレストランジスタを接続
し、不揮発性メモリトランジスタを消去もしくは書き込
みすることにより、オフセット調整を行なうことを特徴
とする。
【００１３】本発明のＭＯＳＦＥＴを用いた演算増幅器
のオフセット調整に、選択スイッチとして使用される不
揮発性メモリトランジスタとして、ＭＮＯＳ型や、ある
いはＭＯＮＯＳ型（金属−酸化シリコン膜−窒化シリコ
ン膜−酸化シリコン膜−半導体）の書き換えができる構
造の不揮発性メモリ素子を使用する。
のオフセット調整に、選択スイッチとして使用される不
揮発性メモリトランジスタとして、ＭＮＯＳ型や、ある
いはＭＯＮＯＳ型（金属−酸化シリコン膜−窒化シリコ
ン膜−酸化シリコン膜−半導体）の書き換えができる構
造の不揮発性メモリ素子を使用する。
【００１４】本発明のＭＯＳＦＥＴを用いた演算増幅器
のオフセット調整に、選択スイッチとして使用される不
揮発性メモリトランジスタの消去、書き込みを行なう回
路をＩＣに内蔵することを特徴とする。
のオフセット調整に、選択スイッチとして使用される不
揮発性メモリトランジスタの消去、書き込みを行なう回
路をＩＣに内蔵することを特徴とする。
【００１５】
【実施例】以下図面を用いて本発明の実施例におけるＭ
ＯＳＦＥＴを用いた演算増幅器を説明する。まずはじめ
に本発明のＭＯＳＦＥＴを用いた演算増幅器の差動回路
の構成を、図１を用いて説明する。
ＯＳＦＥＴを用いた演算増幅器を説明する。まずはじめ
に本発明のＭＯＳＦＥＴを用いた演算増幅器の差動回路
の構成を、図１を用いて説明する。
【００１６】Ｐチャンネルトランジスタ１７，１９のソ
ースは、それぞれＰチャンネルトランジスタ１５のドレ
インに接続し、Ｐチャンネルトランジスタ１５のソース
は正電源ＶＤＤ１１に接続する。
ースは、それぞれＰチャンネルトランジスタ１５のドレ
インに接続し、Ｐチャンネルトランジスタ１５のソース
は正電源ＶＤＤ１１に接続する。
【００１７】Ｎチャンネルトランジスタ２１、２３のゲ
ートは、Ｎチャンネルトランジスタ２１のドレインとＰ
チャンネルトランジスタ１７のドレインとに接続する。
ートは、Ｎチャンネルトランジスタ２１のドレインとＰ
チャンネルトランジスタ１７のドレインとに接続する。
【００１８】Ｎチャンネルトランジスタ２３のドレイン
は、Ｐチャンネルトランジスタ１９のドレインと接続
し、さらにＮチャンネルトランジスタ２１、２３のソー
スは抵抗２５，２７を介して、負電源ＶＳＳ１３に接続
する。
は、Ｐチャンネルトランジスタ１９のドレインと接続
し、さらにＮチャンネルトランジスタ２１、２３のソー
スは抵抗２５，２７を介して、負電源ＶＳＳ１３に接続
する。
【００１９】また、Ｎチャンネルトランジスタ２１、２
３のソース間には、抵抗素子４３を複数個直列に接続
し、抵抗素子４３のそれぞれの接続点にはアドレストラ
ンジスタ４５のドレイン４５ａを接続する。
３のソース間には、抵抗素子４３を複数個直列に接続
し、抵抗素子４３のそれぞれの接続点にはアドレストラ
ンジスタ４５のドレイン４５ａを接続する。
【００２０】アドレストランジスタ４５のソースには、
選択スイッチとして働くＮチャンネルの不揮発性メモリ
トランジスタ４７のドレインを接続する。
選択スイッチとして働くＮチャンネルの不揮発性メモリ
トランジスタ４７のドレインを接続する。
【００２１】この不揮発性メモリトランジスタはＭＮＯ
Ｓ型（金属−窒化シリコン膜−酸化シリコン膜−半導
体）、あるいはＭＯＮＯＳ型（金属−酸化シリコン膜−
窒化シリコン膜−酸化シリコン膜−半導体）構造の不揮
発性メモリトランジスタで構成する。
Ｓ型（金属−窒化シリコン膜−酸化シリコン膜−半導
体）、あるいはＭＯＮＯＳ型（金属−酸化シリコン膜−
窒化シリコン膜−酸化シリコン膜−半導体）構造の不揮
発性メモリトランジスタで構成する。
【００２２】このＮチャンネルの不揮発性メモリトラン
ジスタ４７のソース４７ｃは、通常動作の場合には、負
電源ＶＳＳ１３に接続する。
ジスタ４７のソース４７ｃは、通常動作の場合には、負
電源ＶＳＳ１３に接続する。
【００２３】複数個直列に接続されている抵抗素子４３
のそれぞれの接続点に接続しているそれぞれのアドレス
トランジスタ４５のそれぞれのゲートはすべて共通に、
共通ゲート４５ｂに接続する。
のそれぞれの接続点に接続しているそれぞれのアドレス
トランジスタ４５のそれぞれのゲートはすべて共通に、
共通ゲート４５ｂに接続する。
【００２４】またこのそれぞれのアドレストランジスタ
４５のソースに接続されている、それぞれのＮチャンネ
ルの不揮発性メモリトランジスタ４７のゲートもすべて
共通に、共通ゲート４７ｂに接続する。
４５のソースに接続されている、それぞれのＮチャンネ
ルの不揮発性メモリトランジスタ４７のゲートもすべて
共通に、共通ゲート４７ｂに接続する。
【００２５】それぞれのアドレストランジスタ４５と、
それぞれのＮチャンネルの不揮発性メモリトランジスタ
４７のそれぞれのバルクは全て共通に、共通バルク４９
に接続する。
それぞれのＮチャンネルの不揮発性メモリトランジスタ
４７のそれぞれのバルクは全て共通に、共通バルク４９
に接続する。
【００２６】そしてアドレストランジスタ４５とＮチャ
ンネルの不揮発性メモリトランジスタ４７とは、Ｎチャ
ンネルトランジスタ２１，２３のバルクとは電気的に分
離するように構成する。
ンネルの不揮発性メモリトランジスタ４７とは、Ｎチャ
ンネルトランジスタ２１，２３のバルクとは電気的に分
離するように構成する。
【００２７】この共通バルク４９の端子は、通常動作の
場合には、負電源ＶＳＳ１３に接続する。
場合には、負電源ＶＳＳ１３に接続する。
【００２８】Ｐチャンネルトランジスタ１５のゲート１
５ａには、一定のバイアス電圧が印加され、端子３５は
差動増幅回路出力であり、端子１７ａ，１９ａは差動入
力である。
５ａには、一定のバイアス電圧が印加され、端子３５は
差動増幅回路出力であり、端子１７ａ，１９ａは差動入
力である。
【００２９】上記のように構成された差動増幅回路にお
いて、それぞれの抵抗素子４３の選択スイッチとして働
くＮチャンネルの不揮発性メモリトランジスタ４７を、
オンして抵抗素子４３を組み合わせることにより、差動
増幅回路のオフセット電圧を調整することが可能とな
る。
いて、それぞれの抵抗素子４３の選択スイッチとして働
くＮチャンネルの不揮発性メモリトランジスタ４７を、
オンして抵抗素子４３を組み合わせることにより、差動
増幅回路のオフセット電圧を調整することが可能とな
る。
【００３０】なおオフセット調整は、抵抗素子４３の抵
抗値が小さく、かつ抵抗素子４３の数が多いほど精密に
調整することができる。
抗値が小さく、かつ抵抗素子４３の数が多いほど精密に
調整することができる。
【００３１】つぎに選択スイッチとして働く不揮発性メ
モリトランジスタの設定方法について、オフセット調整
の抵抗素子４３が４個直列に接続している場合を例とし
て、図２と図３とを用いて説明する。
モリトランジスタの設定方法について、オフセット調整
の抵抗素子４３が４個直列に接続している場合を例とし
て、図２と図３とを用いて説明する。
【００３２】まずはじめに、図２に示す回路の構成につ
いて説明する。直列に４つの抵抗素子４３ａ，４３ｂ，
４３ｃ，４３ｄを接続し、４つの抵抗素子４３ａ，４３
ｂ，４３ｃ，４３ｄのそれぞれの接続点に３つのアドレ
ストランジスタ４５，５１，５５のドレインを接続す
る。
いて説明する。直列に４つの抵抗素子４３ａ，４３ｂ，
４３ｃ，４３ｄを接続し、４つの抵抗素子４３ａ，４３
ｂ，４３ｃ，４３ｄのそれぞれの接続点に３つのアドレ
ストランジスタ４５，５１，５５のドレインを接続す
る。
【００３３】この３つのアドレストランジスタ４５，５
１，５５のそれぞれのソースには、３つのＮチャンネル
の不揮発性メモリトランジスタ４７，５３，５７のそれ
ぞれのドレインを接続する。
１，５５のそれぞれのソースには、３つのＮチャンネル
の不揮発性メモリトランジスタ４７，５３，５７のそれ
ぞれのドレインを接続する。
【００３４】３つのアドレストランジスタ４５，５１，
５５のそれぞれのゲートは、共通ゲート４５ｂに全て共
通に接続する。
５５のそれぞれのゲートは、共通ゲート４５ｂに全て共
通に接続する。
【００３５】３つのＮチャンネルの不揮発性メモリトラ
ンジスタ４７，５３，５７のそれぞれのゲートは、共通
ゲート４７ｂに全て共通に接続する。
ンジスタ４７，５３，５７のそれぞれのゲートは、共通
ゲート４７ｂに全て共通に接続する。
【００３６】３つのＮチャンネルトランジスタ５５，５
１，４５のバルクと、３つのＮチャンネルの不揮発性メ
モリトランジスタ４７，５３，５７のバルクとは、共通
バルク４９に全て共通に接続する。
１，４５のバルクと、３つのＮチャンネルの不揮発性メ
モリトランジスタ４７，５３，５７のバルクとは、共通
バルク４９に全て共通に接続する。
【００３７】つぎにこの図２に示す回路で、オフセット
調整をするために、抵抗素子４３ｂと抵抗素子４３ｃの
接点を負電源ＶＳＳに接続するように、３つの不揮発性
メモリトランジスタ４７，５３，５７の設定方法を、図
３のそれぞれの端子のバイアス状態を示す図を用いて説
明する。
調整をするために、抵抗素子４３ｂと抵抗素子４３ｃの
接点を負電源ＶＳＳに接続するように、３つの不揮発性
メモリトランジスタ４７，５３，５７の設定方法を、図
３のそれぞれの端子のバイアス状態を示す図を用いて説
明する。
【００３８】まず、３つのＮチャンネルの不揮発性メモ
リトランジスタ４７，５３，５７をすべてオンするよう
に設定する。
リトランジスタ４７，５３，５７をすべてオンするよう
に設定する。
【００３９】それぞれのアドレストランジスタ４５，５
１，５５の共通ゲート４５ｂを正電源ＶＤＤレベルに
し、それぞれのＮチャンネルの不揮発性メモリトランジ
スタの共通ゲート４７ｂを負の高電圧レベル（以後、Ｖ
ＰＰと称する）にし、共通バルク４９を正電源ＶＤＤレ
ベルにし、それぞれのＮチャンネルの不揮発性メモリト
ランジスタ４７，５３，５７のソース４７ｃ，５３ｃ，
５７ｃを正電源ＶＤＤレベルに設定する。
１，５５の共通ゲート４５ｂを正電源ＶＤＤレベルに
し、それぞれのＮチャンネルの不揮発性メモリトランジ
スタの共通ゲート４７ｂを負の高電圧レベル（以後、Ｖ
ＰＰと称する）にし、共通バルク４９を正電源ＶＤＤレ
ベルにし、それぞれのＮチャンネルの不揮発性メモリト
ランジスタ４７，５３，５７のソース４７ｃ，５３ｃ，
５７ｃを正電源ＶＤＤレベルに設定する。
【００４０】この設定により、３つのＮチャンネルの不
揮発性メモリトランジスタの閾値電圧（以下、Ｖｔｈと
称する）はデプレッションとなり、３つのＮチャンネル
の不揮発性メモリトランジスタ４７，５３，５７はオン
状態となる。
揮発性メモリトランジスタの閾値電圧（以下、Ｖｔｈと
称する）はデプレッションとなり、３つのＮチャンネル
の不揮発性メモリトランジスタ４７，５３，５７はオン
状態となる。
【００４１】つぎに、２つのＮチャンネルの不揮発性メ
モリトランジスタ４７，５７をオフにするように設定す
る。
モリトランジスタ４７，５７をオフにするように設定す
る。
【００４２】３つのＮチャンネルのトランジスタ４７，
５３，５７の共通ゲート４５ｂを、ＶＰＰの電位レベル
に設定し、３つのＮチャンネルの不揮発性メモリトラン
ジスタ４７，５３，５７の共通ゲート４７ｂを正電圧レ
ベルＶＤＤレベルに設定し、共通バルク４９をＶＰＰレ
ベルに設定し、オフにする２つのＮチャンネルの不揮発
性メモリトランジスタ４７，５７のそれぞれのソース４
７ｃ，５７ｃをＶＰＰレベルに設定し、オン状態のまま
にしておくＮチャンネルの不揮発性メモリトランジスタ
５３のソース５３ｃを正電源ＶＤＤレベルに設定する。
５３，５７の共通ゲート４５ｂを、ＶＰＰの電位レベル
に設定し、３つのＮチャンネルの不揮発性メモリトラン
ジスタ４７，５３，５７の共通ゲート４７ｂを正電圧レ
ベルＶＤＤレベルに設定し、共通バルク４９をＶＰＰレ
ベルに設定し、オフにする２つのＮチャンネルの不揮発
性メモリトランジスタ４７，５７のそれぞれのソース４
７ｃ，５７ｃをＶＰＰレベルに設定し、オン状態のまま
にしておくＮチャンネルの不揮発性メモリトランジスタ
５３のソース５３ｃを正電源ＶＤＤレベルに設定する。
【００４３】これにより、２つのＮチャンネルの不揮発
性メモリトランジスタ４７，５７のＶｔｈはエンハンス
メントとなり、Ｎチャンネルの不揮発性メモリトランジ
スタ５３のＶｔｈはデプレッシヨンのままとなる。
性メモリトランジスタ４７，５７のＶｔｈはエンハンス
メントとなり、Ｎチャンネルの不揮発性メモリトランジ
スタ５３のＶｔｈはデプレッシヨンのままとなる。
【００４４】つまり、２つのＮチャンネルの不揮発性メ
モリトランジスタ４７，５７はオフとなり、Ｎチャンネ
ルの不揮発性メモリトランジスタ５３はオン状態のまま
となる。
モリトランジスタ４７，５７はオフとなり、Ｎチャンネ
ルの不揮発性メモリトランジスタ５３はオン状態のまま
となる。
【００４５】そして、ＭＯＳＦＥＴを用いた演算増幅器
の差動増幅回路として通常動作する場合は、３つのアド
レストランジスタ４５、５１、５５の共通ゲート４５ｂ
を正電源レベルに設定し、３つのＮチャンネルの不揮発
性メモリトランジスタ４７、５３、５７の共通ゲート４
７ｂを負電源ＶＳＳレベルに設定し、共通バルク４９を
負電源ＶＳＳレベルに設定し、３つのＮチャンネルの不
揮発性メモリトランジスタ４７、５３、５７のそれぞれ
のソース４７ｃ，５３ｃ，５７ｃを負電源ＶＳＳレベル
に設定する。
の差動増幅回路として通常動作する場合は、３つのアド
レストランジスタ４５、５１、５５の共通ゲート４５ｂ
を正電源レベルに設定し、３つのＮチャンネルの不揮発
性メモリトランジスタ４７、５３、５７の共通ゲート４
７ｂを負電源ＶＳＳレベルに設定し、共通バルク４９を
負電源ＶＳＳレベルに設定し、３つのＮチャンネルの不
揮発性メモリトランジスタ４７、５３、５７のそれぞれ
のソース４７ｃ，５３ｃ，５７ｃを負電源ＶＳＳレベル
に設定する。
【００４６】上述のようにして、Ｎチャンネル不揮発性
メモリトランジスタ５３のみオンにして、抵抗素子４３
ｂと抵抗素子４３ｃの接点を負電源に接続しオフセット
を調整する。
メモリトランジスタ５３のみオンにして、抵抗素子４３
ｂと抵抗素子４３ｃの接点を負電源に接続しオフセット
を調整する。
【００４７】本発明を実施する際に用いる上述のオフセ
ット調整用の抵抗素子４３は、多結晶ポリシリコン抵抗
や、拡散抵抗や、ＭＯＳトランジスタ抵抗などで実現可
能である。
ット調整用の抵抗素子４３は、多結晶ポリシリコン抵抗
や、拡散抵抗や、ＭＯＳトランジスタ抵抗などで実現可
能である。
【００４８】また、不揮発性メモリトランジスタ４７、
５３、５７をオン，オフに設定する回路や、ＶＰＰレベ
ル発生回路は、一般のＥＥＰＲＯＭ・ＩＣなどで使用さ
れている一般的な回路が使用できるので、ＭＯＳＦＥＴ
を用いた演算増幅器ＩＣとモノリシック化を容易に達成
することができる。
５３、５７をオン，オフに設定する回路や、ＶＰＰレベ
ル発生回路は、一般のＥＥＰＲＯＭ・ＩＣなどで使用さ
れている一般的な回路が使用できるので、ＭＯＳＦＥＴ
を用いた演算増幅器ＩＣとモノリシック化を容易に達成
することができる。
【００４９】
【発明の効果】以上の説明で明かなように、本発明を用
いることにより、差動増幅回路のオフセット電圧を精密
に調整でき、かつ差動増幅回路からなる演算増幅器ＩＣ
を用いるシステムを小型化にすることができる。
いることにより、差動増幅回路のオフセット電圧を精密
に調整でき、かつ差動増幅回路からなる演算増幅器ＩＣ
を用いるシステムを小型化にすることができる。
【００５０】また、書き換え可能な不揮発性メモリを使
用することにより、差動増幅回路のオフセット電圧の調
整をなんどでも再調整することができる。
用することにより、差動増幅回路のオフセット電圧の調
整をなんどでも再調整することができる。
【００５１】またさらに、演算増幅器ＩＣの内部に、差
動増幅回路のオフセット電圧を調整するための不揮発性
メモリを設定する回路を本発明は備えているので、演算
増幅器ＩＣのユーザが、ＩＣを使用する環境で差動増幅
回路のオフセット電圧を調整することがでる。このた
め、精度よく、オフセット調整をすることができるよう
になる。
動増幅回路のオフセット電圧を調整するための不揮発性
メモリを設定する回路を本発明は備えているので、演算
増幅器ＩＣのユーザが、ＩＣを使用する環境で差動増幅
回路のオフセット電圧を調整することがでる。このた
め、精度よく、オフセット調整をすることができるよう
になる。
【図１】本発明の実施例における演算増幅器の差動増幅
回路図を示す回路図である。
回路図を示す回路図である。
【図２】本発明の実施例におけるオフセット調整回路を
示す回路図である。
示す回路図である。
【図３】本発明の実施例におけるそれぞれの端子のバイ
アス状態を示す図である。
アス状態を示す図である。
【図４】オフセット調整用可変抵抗器の動作説明をする
ための回路である。
ための回路である。
【図５】従来の演算増幅器の差動増幅回路を示す回路図
である。
である。
１５ Ｐチャンネルトランジスタ １７ Ｐチャンネルトランジスタ １９ Ｐチャンネルトランジスタ ２１ Ｎチャンネルトランジスタ ２３ Ｎチャンネルトランジスタ ２５ 抵抗 ２７ 抵抗 ４３ 抵抗素子 ４５ アドレストランジスタ ４７ 不揮発性メモリトランジスタ
Claims (4)
- 【請求項１】 差動増幅回路の負荷トランジスタを構成
している２つのＮチャンネルトランジスタのソース間
に、複数個の拡散抵抗素子、もしくはポリシリコンから
なる抵抗素子を直列に接続し、抵抗素子間のそれぞれの
接続点と負電源の間に選択スイッチとして働く不揮発性
メモリトランジスタと、この不揮発性メモリトランジス
タをプログラムする際に必要なアドレストランジスタと
を備え、不揮発性メモリトランジスタを消去もしくは書
き込みすることにより、オフセット調整を行なうことを
特徴とする電界効果型トランジスタを用いた演算増幅
器。 - 【請求項２】 差動増幅回路の負荷トランジスタを構成
している２つのＮチャンネルトランジスタのソース間
に、複数個の拡散抵抗素子もしくはポリシリコンからな
る抵抗素子を直列に接続し、抵抗素子間のそれぞれの接
続点と負電源の間に選択スイッチとして働く不揮発性メ
モリトランジスタとしてＭＮＯＳ型（金属−窒化シリコ
ン膜−酸化シリコン膜−半導体）の書き換えができる構
造の素子を使用することを特徴とする電界効果型トラン
ジスタを用いた演算増幅器。 - 【請求項３】 差動増幅回路の負荷トランジスタを構成
している２つのＮチャンネルトランジスタのソース間
に、複数個の拡散抵抗素子もしくは、ポリシリコンから
なる抵抗素子を直列に接続し、抵抗素子間のそれぞれの
接続点と負電源の間に選択スイッチとして働く不揮発性
メモリトランジスタとしてＭＯＮＯＳ型（金属−酸化シ
リコン膜−窒化シリコン膜−酸化シリコン膜−半導体）
の書き換えができる構造の素子を使用することを特徴と
する電界効果型トランジスタを用いた演算増幅器。 - 【請求項４】 差動増幅回路の負荷トランジスタを構成
している２つのＮチャンネルトランジスタのソース間
に、複数個の拡散抵抗素子もしくは、ポリシリコンから
なる抵抗素子を直列に接続し、抵抗素子間のそれぞれの
接続点と負電源の間に選択スイッチとして働く不揮発性
メモリトランジスタと、この不揮発性メモリトランジス
タをプログラムする際に必要なアドレストランジスタと
を備え、不揮発性メモリトランジスタを消去もしくは書
き込みを行なう回路を半導体集積回路に内蔵することを
特徴とする電界効果型トランジスタを用いた演算増幅
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275909A JPH07111425A (ja) | 1993-10-08 | 1993-10-08 | 電界効果型トランジスタを用いた演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275909A JPH07111425A (ja) | 1993-10-08 | 1993-10-08 | 電界効果型トランジスタを用いた演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07111425A true JPH07111425A (ja) | 1995-04-25 |
Family
ID=17562124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5275909A Pending JPH07111425A (ja) | 1993-10-08 | 1993-10-08 | 電界効果型トランジスタを用いた演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111425A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011198093A (ja) * | 2010-03-19 | 2011-10-06 | Fujitsu Semiconductor Ltd | 基準電圧回路および半導体集積回路 |
| CN107346960A (zh) * | 2017-06-15 | 2017-11-14 | 西安华泰半导体科技有限公司 | 一种基于调节有源负载的低失调运算放大器 |
| KR102341770B1 (ko) * | 2020-10-30 | 2021-12-22 | 지엔에스티 주식회사 | 신호레벨 조정과 생산성이 우수한 차량용 마이크로폰 |
-
1993
- 1993-10-08 JP JP5275909A patent/JPH07111425A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011198093A (ja) * | 2010-03-19 | 2011-10-06 | Fujitsu Semiconductor Ltd | 基準電圧回路および半導体集積回路 |
| US8786358B2 (en) | 2010-03-19 | 2014-07-22 | Spansion Llc | Reference voltage circuit and semiconductor integrated circuit |
| CN107346960A (zh) * | 2017-06-15 | 2017-11-14 | 西安华泰半导体科技有限公司 | 一种基于调节有源负载的低失调运算放大器 |
| CN107346960B (zh) * | 2017-06-15 | 2020-07-07 | 西安华泰半导体科技有限公司 | 一种基于调节有源负载的低失调运算放大器 |
| KR102341770B1 (ko) * | 2020-10-30 | 2021-12-22 | 지엔에스티 주식회사 | 신호레벨 조정과 생산성이 우수한 차량용 마이크로폰 |
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