JPH04232695A - Ｅｅｐｒｏｍアナログスイッチ - Google Patents
ＥｅｐｒｏｍアナログスイッチInfo
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- JPH04232695A JPH04232695A JP3194338A JP19433891A JPH04232695A JP H04232695 A JPH04232695 A JP H04232695A JP 3194338 A JP3194338 A JP 3194338A JP 19433891 A JP19433891 A JP 19433891A JP H04232695 A JPH04232695 A JP H04232695A
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- JP
- Japan
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- floating gate
- transistor
- array
- memory cell
- memory
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- Pending
Links
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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-
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-
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- G11—INFORMATION STORAGE
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
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- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
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- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- H—ELECTRICITY
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
- H04R25/00—Deaf-aid sets, i.e. electro-acoustic or electro-mechanical hearing aids; Electric tinnitus maskers providing an auditory perception
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、アナログスイッチのア
レイのデジタル制御に関し、特にＥＥＰＲＯＭのメモリ
セルと有効的に結合するアナログスイッチのアレイに関
する。
レイのデジタル制御に関し、特にＥＥＰＲＯＭのメモリ
セルと有効的に結合するアナログスイッチのアレイに関
する。
【０００２】
【従来の技術】多くのデジタル制御の機能は、プログラ
ムされたアナログスイッチを使用する。例えば、このよ
うなスイッチは抵抗のアレイを制御する。デジタル制御
されたプログラム可能な抵抗アレイは、種々の応用で使
用される。これらの応用は、個々の制御された抵抗のプ
ログラムされたアレイが回路の異なる一部の利得を選択
的にセットするように使用される補聴器である。
ムされたアナログスイッチを使用する。例えば、このよ
うなスイッチは抵抗のアレイを制御する。デジタル制御
されたプログラム可能な抵抗アレイは、種々の応用で使
用される。これらの応用は、個々の制御された抵抗のプ
ログラムされたアレイが回路の異なる一部の利得を選択
的にセットするように使用される補聴器である。
【０００３】従来の抵抗アレイのプログラム可能なデジ
タル制御に関して、個々の抵抗を制御するアナログスイ
ッチングトランジスタに接続された出力を供給するＥＥ
ＰＲＯＭのようなデジタルメモリが使用されている。
タル制御に関して、個々の抵抗を制御するアナログスイ
ッチングトランジスタに接続された出力を供給するＥＥ
ＰＲＯＭのようなデジタルメモリが使用されている。
【０００４】
【発明が解決しようとする課題】しかしながら、メモリ
セル、特に低電圧の集積チップの出力はアナログスイッ
チを動作するのに十分な電圧を有しないために、電荷ポ
ンプ装置がアナログスイッチのゲ−トに適当な高いレベ
ルの電圧を供給することが必要とされる。このような従
来の回路は、多くの固有の欠点がある。それらは、動作
中に電力を必要とする。電荷ポンプ装置のノイズは、ア
ナログ信号を妨害する。さらに、アナログスイッチが電
力の立上りによって生じたエラーを生じる未知の状態と
なる間の周期で電力がタ−ンオンする。さらにこのよう
な従来必要とされた電荷ポンプ装置およびバッファは大
きい面積のシリコンを必要とする。したがって、上記の
問題を防ぐあるいは最小にするデジタル制御アナログス
イッチアレイを提供することが、本発明の目的である。
セル、特に低電圧の集積チップの出力はアナログスイッ
チを動作するのに十分な電圧を有しないために、電荷ポ
ンプ装置がアナログスイッチのゲ−トに適当な高いレベ
ルの電圧を供給することが必要とされる。このような従
来の回路は、多くの固有の欠点がある。それらは、動作
中に電力を必要とする。電荷ポンプ装置のノイズは、ア
ナログ信号を妨害する。さらに、アナログスイッチが電
力の立上りによって生じたエラーを生じる未知の状態と
なる間の周期で電力がタ−ンオンする。さらにこのよう
な従来必要とされた電荷ポンプ装置およびバッファは大
きい面積のシリコンを必要とする。したがって、上記の
問題を防ぐあるいは最小にするデジタル制御アナログス
イッチアレイを提供することが、本発明の目的である。
【０００５】
【課題を解決するための手段】好ましい実施例に従った
本発明の原理の実行において、アナログスイッチのデジ
タル制御アレイは複数のメモリセルを有するメモリ装置
と結合され、その各セルはフロ−ティングゲ−トを有す
るフロ−ティングゲ−ト電界効果トランジスタを含んで
いる。充電手段は、メモリセルトランジスタのフロ−テ
ィングゲ−トに電荷を供給するために設けられる。アナ
ログスイッチのアレイの各スイッチは、フロ−ティング
ゲ−トが対応するメモリセルトランジスタのフロ−ティ
ングゲ−トに電気的に接続されたフロ−ティングゲ−ト
を有する電界効果トランジスタにより形成される。プロ
グラミング手段が設けられて、メモリセルトランジスタ
のフロ−ティングゲ−トに選択された電荷を供給し、同
時に対応するアナログスイッチングトランジスタのフロ
−ティングゲ−トに電荷を供給するためにメモリセルの
選択された１つの充電手段を動作させる。
本発明の原理の実行において、アナログスイッチのデジ
タル制御アレイは複数のメモリセルを有するメモリ装置
と結合され、その各セルはフロ−ティングゲ−トを有す
るフロ−ティングゲ−ト電界効果トランジスタを含んで
いる。充電手段は、メモリセルトランジスタのフロ−テ
ィングゲ−トに電荷を供給するために設けられる。アナ
ログスイッチのアレイの各スイッチは、フロ−ティング
ゲ−トが対応するメモリセルトランジスタのフロ−ティ
ングゲ−トに電気的に接続されたフロ−ティングゲ−ト
を有する電界効果トランジスタにより形成される。プロ
グラミング手段が設けられて、メモリセルトランジスタ
のフロ−ティングゲ−トに選択された電荷を供給し、同
時に対応するアナログスイッチングトランジスタのフロ
−ティングゲ−トに電荷を供給するためにメモリセルの
選択された１つの充電手段を動作させる。
【０００６】
【実施例】プログラム可能な抵抗Ｒ１ 、Ｒ２ 、ＲＮ
、およびＲＮ−１ の従来のアレイは、図１に示され
ている。これらの抵抗はＲＩＮと標識された入力端子１
０、およびＲＯＵＴと標識された出力端子１２の間で並
列に接続される。 各抵抗はアナログスイッチＳＷ１ 、ＳＷ２ 、ＳＷＮ
およびＳＷＮ−１ のグル−プのそれぞれ１つと直列
にＲＩＮおよびＲＯＵＴ の間の回路中で接続されてい
る。スイッチは各抵抗および出力端子１２の間の回路を
開閉するアナログトランジスタ化スイッチである。アレ
イの全実効的抵抗をデジタル制御するように個々の抵抗
を制御するスイッチをプログラムすることが望ましい。 このため通常のＥＥＰＲＯＭ（電気的消去可能なプログ
ラム可能な読出し専用メモリ）は、複数の個々のメモリ
セル１８，２０，２２および２４を有する点線の囲み１
６内に示されるように設けられ、それぞれはアナログス
イッチＳＷ１ 、ＳＷ２ 、ＳＷＮ およびＳＷＮ−１
のそれぞれ１つを制御するように配列される。特にＥ
ＥＰＲＯＭメモリセルを含む低電圧チップにおいて、各
セルから得られる電圧の大きさは低すぎてアナログスイ
ッチを動作できない。例えば、このようなチップは約１
．３ボルト程度の出力電圧を供給するが、アナログスイ
ッチの動作のための電圧はその約２倍の電圧を必要とす
る。したがって、従来の技術は各メモリセル出力と関係
したアナログトランジスタスイッチとの間に接続された
バッファセル２８，３０，３２および３４を挿入するこ
とを提案している。バッファセルは電荷ポンプ装置およ
び発振器が動作される時にバッファセルからの増加され
た電圧を供給するための発振器の制御下の電荷ポンプ装
置３６からすべて動作される。個々のアナログスイッチ
ングトランジスタを制御するためのメモリセル１８，２
０，２２，２４ への入力は、プログラムデ−タで通常
のＥＥＰＲＯＭ方法を使用する制御バス４０に与えられ
る。電力は、個々のメモリセルをプログラムするプログ
ラミングシ−ケンス中に回路に適用される。
、およびＲＮ−１ の従来のアレイは、図１に示され
ている。これらの抵抗はＲＩＮと標識された入力端子１
０、およびＲＯＵＴと標識された出力端子１２の間で並
列に接続される。 各抵抗はアナログスイッチＳＷ１ 、ＳＷ２ 、ＳＷＮ
およびＳＷＮ−１ のグル−プのそれぞれ１つと直列
にＲＩＮおよびＲＯＵＴ の間の回路中で接続されてい
る。スイッチは各抵抗および出力端子１２の間の回路を
開閉するアナログトランジスタ化スイッチである。アレ
イの全実効的抵抗をデジタル制御するように個々の抵抗
を制御するスイッチをプログラムすることが望ましい。 このため通常のＥＥＰＲＯＭ（電気的消去可能なプログ
ラム可能な読出し専用メモリ）は、複数の個々のメモリ
セル１８，２０，２２および２４を有する点線の囲み１
６内に示されるように設けられ、それぞれはアナログス
イッチＳＷ１ 、ＳＷ２ 、ＳＷＮ およびＳＷＮ−１
のそれぞれ１つを制御するように配列される。特にＥ
ＥＰＲＯＭメモリセルを含む低電圧チップにおいて、各
セルから得られる電圧の大きさは低すぎてアナログスイ
ッチを動作できない。例えば、このようなチップは約１
．３ボルト程度の出力電圧を供給するが、アナログスイ
ッチの動作のための電圧はその約２倍の電圧を必要とす
る。したがって、従来の技術は各メモリセル出力と関係
したアナログトランジスタスイッチとの間に接続された
バッファセル２８，３０，３２および３４を挿入するこ
とを提案している。バッファセルは電荷ポンプ装置およ
び発振器が動作される時にバッファセルからの増加され
た電圧を供給するための発振器の制御下の電荷ポンプ装
置３６からすべて動作される。個々のアナログスイッチ
ングトランジスタを制御するためのメモリセル１８，２
０，２２，２４ への入力は、プログラムデ−タで通常
のＥＥＰＲＯＭ方法を使用する制御バス４０に与えられ
る。電力は、個々のメモリセルをプログラムするプログ
ラミングシ−ケンス中に回路に適用される。
【０００７】前記のように電荷ポンプ装置はこれらの装
置の動作のために必要とされるアナログスイッチのゲ−
トに実際の電圧レベルを供給するために使用される。電
荷ポンプ装置回路は、スイッチの動作中に電力を必要と
する。電荷ポンプ装置のノイズはアナログ信号で調整し
、アナログスイッチがその時未知の状態にあるため電力
がタ−ンオンされる時、不確実な周期が生じる。
置の動作のために必要とされるアナログスイッチのゲ−
トに実際の電圧レベルを供給するために使用される。電
荷ポンプ装置回路は、スイッチの動作中に電力を必要と
する。電荷ポンプ装置のノイズはアナログ信号で調整し
、アナログスイッチがその時未知の状態にあるため電力
がタ−ンオンされる時、不確実な周期が生じる。
【０００８】これらの問題を防止するために、本発明は
ＥＥＰＲＯＭ記憶セルと共に有効的に結合されるアナロ
グスイッチのアレイを使用する。各アナログスイッチは
、ＥＥＰＲＯＭメモリのプログラミング中に充電される
フロ−ティングゲ−トを含み、したがって従来の装置の
バッファセル、電荷ポンプ装置および発振器の必要性を
なくし、使用の問題の発生を防止する。
ＥＥＰＲＯＭ記憶セルと共に有効的に結合されるアナロ
グスイッチのアレイを使用する。各アナログスイッチは
、ＥＥＰＲＯＭメモリのプログラミング中に充電される
フロ−ティングゲ−トを含み、したがって従来の装置の
バッファセル、電荷ポンプ装置および発振器の必要性を
なくし、使用の問題の発生を防止する。
【０００９】本発明に従って、図２に示されるように複
数のＥＥＰＲＯＭメモリセル４４，４６，４８および５
０は、関係するアナログスイッチ５４，５６，５８およ
び６０に直接結合される。両メモリセルのフロ−ティン
グゲ−トおよびスイッチがメモリのプログラミング中に
共に充電されるように、各メモリセルのトランジスタは
関連したスイッチのフロ−ティングゲ−トと接続される
フロ−ティングゲ−トを有する。このことは、以下に詳
細に説明される。
数のＥＥＰＲＯＭメモリセル４４，４６，４８および５
０は、関係するアナログスイッチ５４，５６，５８およ
び６０に直接結合される。両メモリセルのフロ−ティン
グゲ−トおよびスイッチがメモリのプログラミング中に
共に充電されるように、各メモリセルのトランジスタは
関連したスイッチのフロ−ティングゲ−トと接続される
フロ−ティングゲ−トを有する。このことは、以下に詳
細に説明される。
【００１０】従来技術におけるように、各アナログスイ
ッチは、８２として示される通常の入力端子ＲＩＮと８
４として示され通常の出力端子ＲＯＵＴ の間で並列に
接続される抵抗７４，７６，７８および８０を含む抵抗
アレイの個々の抵抗と直列の回路にある。複数のメモリ
への入力は、通常のＥＥＰＲＯＭ方法を使用するデ−タ
／制御バス８６を介して行われる。電力は、プログラミ
ングのシ−ケンス中に回路に供給される。プログラミン
グの不揮発性の性質は、供給される電圧レベルがゼロに
された後でアナログスイッチがオンあるいはオフを維持
することを可能にする。 したがって抵抗アレイは、プログラムされない限り電圧
を必要としない。それにもかかわらず、正常の動作中に
例えば１．３ボルトのような低い電圧まで全回路に電力
を供給することは好ましい。
ッチは、８２として示される通常の入力端子ＲＩＮと８
４として示され通常の出力端子ＲＯＵＴ の間で並列に
接続される抵抗７４，７６，７８および８０を含む抵抗
アレイの個々の抵抗と直列の回路にある。複数のメモリ
への入力は、通常のＥＥＰＲＯＭ方法を使用するデ−タ
／制御バス８６を介して行われる。電力は、プログラミ
ングのシ−ケンス中に回路に供給される。プログラミン
グの不揮発性の性質は、供給される電圧レベルがゼロに
された後でアナログスイッチがオンあるいはオフを維持
することを可能にする。 したがって抵抗アレイは、プログラムされない限り電圧
を必要としない。それにもかかわらず、正常の動作中に
例えば１．３ボルトのような低い電圧まで全回路に電力
を供給することは好ましい。
【００１１】多くの異なるタイプのＥＥＰＲＯＭが本発
明の実施において使用されることが理解される。しかし
ながら、本発明が不揮発性のラッチのＦｒａｎｋＪ．
Ｂｏｈａｃ， Ｊｒ．による米国特許第４，５７１
，７０４ 号に示される通常のタイプのＥＥＰＲＯＭで
行うことに限定して説明する。故に、本発明はこのよう
なラッチ回路においての使用と結合して記載される。
明の実施において使用されることが理解される。しかし
ながら、本発明が不揮発性のラッチのＦｒａｎｋＪ．
Ｂｏｈａｃ， Ｊｒ．による米国特許第４，５７１
，７０４ 号に示される通常のタイプのＥＥＰＲＯＭで
行うことに限定して説明する。故に、本発明はこのよう
なラッチ回路においての使用と結合して記載される。
【００１２】米国特許第４，５７１，７０４ 号明細書
の不揮発性ラッチは図３に示されるように、４つの相互
接続されたＭＯＳトランジスタ１２０，１３０，１５０
および１７０ を含むＥＥＰＲＯＭの単一のセルを含
む。トランジスタ１２０，１３０ は、ＣＭＯＳ Ｐ
チャンネルの電界効果トランジスタ（ＦＥＴ）を含む。 トランジスタ１２０，１３０ のソース１２４，１３４
は、ノード１１２ で結合される。トランジスタ１２
０ のゲ−ト１２２ は、ノード１３８でトランジスタ
１３０ のドレイン１３６ に結合される。同様に、ト
ランジスタ１３０ のゲ−ト１３２ はノード１２８
でトランジスタ１２０ のドレイン１２６ に結合され
る。よく知られているように、Ｐチャンネルトランジス
タ１２０，１３０ は各ゲ−トが低い電源電位ＶＳＳで
ある時にタ−ンオンされるが、各ゲ−トが高い電源電圧
ＶＤＤである時にはタ−ンオフされる。
の不揮発性ラッチは図３に示されるように、４つの相互
接続されたＭＯＳトランジスタ１２０，１３０，１５０
および１７０ を含むＥＥＰＲＯＭの単一のセルを含
む。トランジスタ１２０，１３０ は、ＣＭＯＳ Ｐ
チャンネルの電界効果トランジスタ（ＦＥＴ）を含む。 トランジスタ１２０，１３０ のソース１２４，１３４
は、ノード１１２ で結合される。トランジスタ１２
０ のゲ−ト１２２ は、ノード１３８でトランジスタ
１３０ のドレイン１３６ に結合される。同様に、ト
ランジスタ１３０ のゲ−ト１３２ はノード１２８
でトランジスタ１２０ のドレイン１２６ に結合され
る。よく知られているように、Ｐチャンネルトランジス
タ１２０，１３０ は各ゲ−トが低い電源電位ＶＳＳで
ある時にタ−ンオンされるが、各ゲ−トが高い電源電圧
ＶＤＤである時にはタ−ンオフされる。
【００１３】トランジスタ１５０，１７０ は、フロ−
ティングゲ−トＮチャンネル ＭＯＳＦＥＴを含む。 キャパシタ１５６，１７６ それぞれはセル基板に形成
されるＮ＋領域１５７，１７７それぞれにトランジスタ
１５０，１７０ のフロ−ティングゲ−ト１５２，１７
２ それぞれを結合する。キャパシタは、薄い酸化物の
トンネル領域により分離されるフロ−ティングゲ−トお
よびＮ＋領域により形成されるトンネル酸化物キャパシ
タンスを含む。トランジスタ１５０ のＮ＋領域１５７
はプログラミングノード１７８ でトランジスタ１７
０ のゲ−ト１７４ と結合される。同様に、トランジ
スタ１７０ のＮ＋領域はプログラミングノード１５８
でトランジスタ１５０ のゲ−ト１５４ と結合され
る。フロ−ティングゲ−トトランジスタ技術は、例えば
米国特許第４，１３２，９０４ 号に記載されるように
技術的によく知られている。
ティングゲ−トＮチャンネル ＭＯＳＦＥＴを含む。 キャパシタ１５６，１７６ それぞれはセル基板に形成
されるＮ＋領域１５７，１７７それぞれにトランジスタ
１５０，１７０ のフロ−ティングゲ−ト１５２，１７
２ それぞれを結合する。キャパシタは、薄い酸化物の
トンネル領域により分離されるフロ−ティングゲ−トお
よびＮ＋領域により形成されるトンネル酸化物キャパシ
タンスを含む。トランジスタ１５０ のＮ＋領域１５７
はプログラミングノード１７８ でトランジスタ１７
０ のゲ−ト１７４ と結合される。同様に、トランジ
スタ１７０ のＮ＋領域はプログラミングノード１５８
でトランジスタ１５０ のゲ−ト１５４ と結合され
る。フロ−ティングゲ−トトランジスタ技術は、例えば
米国特許第４，１３２，９０４ 号に記載されるように
技術的によく知られている。
【００１４】Ｐチャンネルトランジスタ１２０ のドレ
イン１２６ は、ノード１２８ でＮチャンネルトラン
ジスタ１５０ のドレイン１６０ に接続される。同様
に、Ｐチャンネルとトランジスタ１３０ のドレイン１
３６ は、ノード１３８ でＮチャンネルトランジスタ
１７０ のドレイン１８０ に接続される。 トランジスタ１５０，１７０ のソース１６２，１８２
は、低い電圧電源ＶＳＳにそれぞれ接続される。好ま
しい実施例において、蓄積されたデ−タＤＡＴＡ Ｏ
ＵＴの反転信号はノード１３８ のメモリから読出され
、ＤＡＴＡ ＯＵＴはノード１２８ から読出される
。
イン１２６ は、ノード１２８ でＮチャンネルトラン
ジスタ１５０ のドレイン１６０ に接続される。同様
に、Ｐチャンネルとトランジスタ１３０ のドレイン１
３６ は、ノード１３８ でＮチャンネルトランジスタ
１７０ のドレイン１８０ に接続される。 トランジスタ１５０，１７０ のソース１６２，１８２
は、低い電圧電源ＶＳＳにそれぞれ接続される。好ま
しい実施例において、蓄積されたデ−タＤＡＴＡ Ｏ
ＵＴの反転信号はノード１３８ のメモリから読出され
、ＤＡＴＡ ＯＵＴはノード１２８ から読出される
。
【００１５】プログラミング回路２００ は、ＮＯＲゲ
−ト２１０，２２０ およびインバ−タ２２６ を含む
。プログラミング回路２００ への入力信号は、”ＰＲ
ＯＧＲＡＭ＊ ”および”ＤＡＴＡ ＩＮ”を含む。 メモリの読出しモ−ドでは、”ＰＲＯＧＲＡＭ＊ ”は
通常約＋５ボルトである高い電源電圧ＶＤＤＲ にセッ
トされる。プログラミングモ−ド中、ＰＲＯＧＲＡＭ＊
は”低い”レベル、すなわち例えば０ボルトである低
い電源電位ＶＳＳにセットされる。 ＰＲＯＧＲＡＭ＊ が”低い”時のプログラミングモ−
ド中のＤＡＴＡ ＩＮ信号の数値は、ラッチによって
蓄積されるデ−タの数値を定める。ノード１３８ で”
低い”電圧レベルをプログラムするために、ＤＡＴＡ
ＩＮは”低い”電源電位ＶＳＳにセットされる。ノー
ド１３８ で”高い”電圧レベルをプログラムするため
に、ＤＡＴＡ ＩＮはＶＤＤＰ とＶＳＳの間の電位
差が通常、以下に記載されるように好ましい実施例にお
いての１２ボルトよりも多いように読出しモ−ド中に使
用される電位ＶＤＤＲ よりも高い電位ＶＤＤＰ にセ
ットされる。
−ト２１０，２２０ およびインバ−タ２２６ を含む
。プログラミング回路２００ への入力信号は、”ＰＲ
ＯＧＲＡＭ＊ ”および”ＤＡＴＡ ＩＮ”を含む。 メモリの読出しモ−ドでは、”ＰＲＯＧＲＡＭ＊ ”は
通常約＋５ボルトである高い電源電圧ＶＤＤＲ にセッ
トされる。プログラミングモ−ド中、ＰＲＯＧＲＡＭ＊
は”低い”レベル、すなわち例えば０ボルトである低
い電源電位ＶＳＳにセットされる。 ＰＲＯＧＲＡＭ＊ が”低い”時のプログラミングモ−
ド中のＤＡＴＡ ＩＮ信号の数値は、ラッチによって
蓄積されるデ−タの数値を定める。ノード１３８ で”
低い”電圧レベルをプログラムするために、ＤＡＴＡ
ＩＮは”低い”電源電位ＶＳＳにセットされる。ノー
ド１３８ で”高い”電圧レベルをプログラムするため
に、ＤＡＴＡ ＩＮはＶＤＤＰ とＶＳＳの間の電位
差が通常、以下に記載されるように好ましい実施例にお
いての１２ボルトよりも多いように読出しモ−ド中に使
用される電位ＶＤＤＲ よりも高い電位ＶＤＤＰ にセ
ットされる。
【００１６】ＰＲＯＧＲＡＭ＊ 信号が読出しモ−ド中
にＶＤＤＲ である時、プログラミング回路２００ が
プログラミングノード１５８，１７８ の両方に電圧Ｖ
ＳＳを供給し、ノード１１２に電圧ＶＤＤＲ を適用す
ることは認められる。これは、ＮＯＲゲ−ト２１０，２
３０ が”高い”出力信号を得るために”低く”なる両
入力信号を必要とするという事実から生じる。それ故に
、”高い”レベルのＰＲＯＧＲＡＭ＊ に関して、ＮＯ
Ｒゲ−ト出力はＤＡＴＡ ＩＮの数値にかかわらず”
低い”。
にＶＤＤＲ である時、プログラミング回路２００ が
プログラミングノード１５８，１７８ の両方に電圧Ｖ
ＳＳを供給し、ノード１１２に電圧ＶＤＤＲ を適用す
ることは認められる。これは、ＮＯＲゲ−ト２１０，２
３０ が”高い”出力信号を得るために”低く”なる両
入力信号を必要とするという事実から生じる。それ故に
、”高い”レベルのＰＲＯＧＲＡＭ＊ に関して、ＮＯ
Ｒゲ−ト出力はＤＡＴＡ ＩＮの数値にかかわらず”
低い”。
【００１７】プログラミングモ−ド中の、”低い”状態
、すなわちＶＳＳにおけるＰＲＯＧＲＡＭ＊ によって
、プログラミング回路２００ はノード１１２ に”低
い”電圧電位ＶＳＳを供給し、プログラミングノード１
５８，１７８ に相補的なプログラミング信号を供給す
る。プログラミング信号の各値はＤＡＴＡ ＩＮの数
値に依存する。したがってＤＡＴＡ ＩＮが”高い”
時、”低値”はＮＯＲゲ−ト２１０ の出力に生じ、プ
ログラミングノード１５８ に供給される。これにおい
て、ＮＯＲゲ−ト２２０ の出力の相補的なプログラミ
ング信号は”高く”、プログラミングノード１７８ に
供給される。逆に、ＤＡＴＡ ＩＮが”低い”レベル
の時、各プログラミング信号の値は逆になる、すなわち
、”低値”はプログラミングノード１７８ に供給され
、”高値”はノード１５８ に供給される。
、すなわちＶＳＳにおけるＰＲＯＧＲＡＭ＊ によって
、プログラミング回路２００ はノード１１２ に”低
い”電圧電位ＶＳＳを供給し、プログラミングノード１
５８，１７８ に相補的なプログラミング信号を供給す
る。プログラミング信号の各値はＤＡＴＡ ＩＮの数
値に依存する。したがってＤＡＴＡ ＩＮが”高い”
時、”低値”はＮＯＲゲ−ト２１０ の出力に生じ、プ
ログラミングノード１５８ に供給される。これにおい
て、ＮＯＲゲ−ト２２０ の出力の相補的なプログラミ
ング信号は”高く”、プログラミングノード１７８ に
供給される。逆に、ＤＡＴＡ ＩＮが”低い”レベル
の時、各プログラミング信号の値は逆になる、すなわち
、”低値”はプログラミングノード１７８ に供給され
、”高値”はノード１５８ に供給される。
【００１８】この点において記載される不揮発性のラッ
チは、Ｆｒａｎｋ Ｊ．Ｂｏｈａｃ， Ｊｒ．の米
国特許第４，５７１，７０４ 号明細書に記載されたも
のと同様であり、例えば本発明の実施例において使用さ
れるＥＥＰＲＯＭの１タイプのために１００乃至２００
あるいはそれ以上のラッチのアレイが使用される。しか
しながら、別のタイプのＥＥＰＲＯＭがここに記載され
るものに代って使用されることは前に記載されるように
容易に認められるであろう。
チは、Ｆｒａｎｋ Ｊ．Ｂｏｈａｃ， Ｊｒ．の米
国特許第４，５７１，７０４ 号明細書に記載されたも
のと同様であり、例えば本発明の実施例において使用さ
れるＥＥＰＲＯＭの１タイプのために１００乃至２００
あるいはそれ以上のラッチのアレイが使用される。しか
しながら、別のタイプのＥＥＰＲＯＭがここに記載され
るものに代って使用されることは前に記載されるように
容易に認められるであろう。
【００１９】図２のスイッチ５４，５６，５８および６
０のような抵抗アレイ制御するアナログスイッチは、フ
ロ−ティングゲ−トトランジスタ２６０ により図３に
単一のセルに関して示されている。トランジスタ１５０
および１７０ のようなこのトランジスタはフロ−テ
ィングゲ−トＮチャンネルＭＯＳＦＥＴで構成され、ド
レイン２６２ 、ソース２６４ 、フロ−ティングゲ−
ト２６６ を含む。
０のような抵抗アレイ制御するアナログスイッチは、フ
ロ−ティングゲ−トトランジスタ２６０ により図３に
単一のセルに関して示されている。トランジスタ１５０
および１７０ のようなこのトランジスタはフロ−テ
ィングゲ−トＮチャンネルＭＯＳＦＥＴで構成され、ド
レイン２６２ 、ソース２６４ 、フロ−ティングゲ−
ト２６６ を含む。
【００２０】本発明に従って、アナログスイッチ２６０
のフロ−ティングゲ−ト２６６ は、メモリセルトラ
ンジスタ１７０ のフロ−ティングゲ−ト１７２ に電
気的に接続される。この接続は、図３のリ−ド２７３に
より示されている。
のフロ−ティングゲ−ト２６６ は、メモリセルトラ
ンジスタ１７０ のフロ−ティングゲ−ト１７２ に電
気的に接続される。この接続は、図３のリ−ド２７３に
より示されている。
【００２１】メモリセルの動作は、米国特許第４，５７
１，７０４ 号明細書に詳しく記載される。この特許明
細書で詳細に説明され、また上記されたように、メモリ
セルをプログラムするための低い信号はＰＲＯＧＲＡＭ
＊に適用され、適当な低いあるいは高い信号はノード１
７８，１５８ に接続されるメモリセルトランジスタの
フロ−ティングゲ−ト１５２，１７２ 上の相補的な負
および正の電荷を供給するためにＤＡＴＡ ＩＮで供
給される。米国特許第４，５７１，７０４ 号明細書に
記載されるように、プログラムおよび入力デ−タは反転
増幅器２２６ および一方のゲ−トへの入力２１２，２
１４ および他方のゲ−トへの入力２２０，２２４ を
有するＮＯＲゲ−ト２１０，２２０ を介して供給され
る。ノード１５８，１７８ は、トランジスタ１５０
の制御ゲ−ト１５４ をトランジスタ１７０ の入力ト
ンネルキャパシタ１７６ と接続し、トランジスタ１７
０ の制御ゲ−ト１７４ をトランジスタ１５０ の入
力トンネルキャパシタ１５６ と接続する。上記の特許
明細書で説明されたように、キャパシタは薄い酸化物の
トンネル領域により分離されるフロ−ティングゲ−トお
よびＮ＋領域により形成されるトンネル酸化物キャパシ
タを含む。したがって、ノード１７８ に”低値”を適
用するＤＡＴＡ ＩＮ信号によってＰＲＯＧＲＡＭ＊
モ−ドの時（負の電圧ＶＤＤＰ がノード１５８ に
関してノード１７２ で適用される時）、フロ−ティン
グゲ−ト１７２ からトランジスタのＮ＋領域への電子
トンネルおよび適当な正の電荷は、プログラミングおよ
びデ−タ電圧がゼロにされた後に維持するフロ−ティン
グゲ−ト１７２ 上に蓄積される。 装置がゼロゲ−トバイアスでさえタ−ンオンされるよう
にフロ−ティングゲ−ト上の結果的に正の電荷は、デプ
レッションモードに負の方向にこのトランジスタ１７０
のしきい値を変化させる。
１，７０４ 号明細書に詳しく記載される。この特許明
細書で詳細に説明され、また上記されたように、メモリ
セルをプログラムするための低い信号はＰＲＯＧＲＡＭ
＊に適用され、適当な低いあるいは高い信号はノード１
７８，１５８ に接続されるメモリセルトランジスタの
フロ−ティングゲ−ト１５２，１７２ 上の相補的な負
および正の電荷を供給するためにＤＡＴＡ ＩＮで供
給される。米国特許第４，５７１，７０４ 号明細書に
記載されるように、プログラムおよび入力デ−タは反転
増幅器２２６ および一方のゲ−トへの入力２１２，２
１４ および他方のゲ−トへの入力２２０，２２４ を
有するＮＯＲゲ−ト２１０，２２０ を介して供給され
る。ノード１５８，１７８ は、トランジスタ１５０
の制御ゲ−ト１５４ をトランジスタ１７０ の入力ト
ンネルキャパシタ１７６ と接続し、トランジスタ１７
０ の制御ゲ−ト１７４ をトランジスタ１５０ の入
力トンネルキャパシタ１５６ と接続する。上記の特許
明細書で説明されたように、キャパシタは薄い酸化物の
トンネル領域により分離されるフロ−ティングゲ−トお
よびＮ＋領域により形成されるトンネル酸化物キャパシ
タを含む。したがって、ノード１７８ に”低値”を適
用するＤＡＴＡ ＩＮ信号によってＰＲＯＧＲＡＭ＊
モ−ドの時（負の電圧ＶＤＤＰ がノード１５８ に
関してノード１７２ で適用される時）、フロ−ティン
グゲ−ト１７２ からトランジスタのＮ＋領域への電子
トンネルおよび適当な正の電荷は、プログラミングおよ
びデ−タ電圧がゼロにされた後に維持するフロ−ティン
グゲ−ト１７２ 上に蓄積される。 装置がゼロゲ−トバイアスでさえタ−ンオンされるよう
にフロ−ティングゲ−ト上の結果的に正の電荷は、デプ
レッションモードに負の方向にこのトランジスタ１７０
のしきい値を変化させる。
【００２２】ゲ−ト１７２ は（リ−ド２７３ により
）アナログスイッチのゲ−ト２６６ に直接電気的に接
続されるので、フロ−ティングゲ−ト２６６ が結果的
に正の電荷を得るように同様の作用はスイッチングトラ
ンジスタ６０のフロ−ティングゲ−トを充電する。した
がってこのトランジスタはタ−ンオンされ、回路への十
分な電力がタ−ンオフされた後でさえもその状態に維持
される。このメモリセルに対する反対のＤＡＴＡ Ｉ
Ｎ信号は、フロ−ティングゲ−ト１７２ および２６６
の両方に正の電荷を生じる。このようにアナログトラ
ンジスタ２６０ は、電力が除去された後でさえオフあ
るいは非導電性の状態を維持するようにプログラムされ
る。
）アナログスイッチのゲ−ト２６６ に直接電気的に接
続されるので、フロ−ティングゲ−ト２６６ が結果的
に正の電荷を得るように同様の作用はスイッチングトラ
ンジスタ６０のフロ−ティングゲ−トを充電する。した
がってこのトランジスタはタ−ンオンされ、回路への十
分な電力がタ−ンオフされた後でさえもその状態に維持
される。このメモリセルに対する反対のＤＡＴＡ Ｉ
Ｎ信号は、フロ−ティングゲ−ト１７２ および２６６
の両方に正の電荷を生じる。このようにアナログトラ
ンジスタ２６０ は、電力が除去された後でさえオフあ
るいは非導電性の状態を維持するようにプログラムされ
る。
【００２３】トランジスタ２６０ のドレイン２６２
は、この特定のトランジスタスイッチにより制御される
アレイの抵抗に接続され、ドレイン２６４ は抵抗アレ
イの出力に接続される。
は、この特定のトランジスタスイッチにより制御される
アレイの抵抗に接続され、ドレイン２６４ は抵抗アレ
イの出力に接続される。
【００２４】トランジスタ１７０ およびそれと関連す
るアナログスイッチのようなメモリセルの１つのフロ−
ティングゲ−トトランジスタの簡単な構造および配置は
、図４の断面図に示される。フロ−ティングゲ−トのＮ
チャンネルＣＯＭトランジスタの構造は、当業者によく
知られるため詳細に説明する必要はない。
るアナログスイッチのようなメモリセルの１つのフロ−
ティングゲ−トトランジスタの簡単な構造および配置は
、図４の断面図に示される。フロ−ティングゲ−トのＮ
チャンネルＣＯＭトランジスタの構造は、当業者によく
知られるため詳細に説明する必要はない。
【００２５】領域３０５ はＰ型のシリコンで構成され
、そこに高濃度にド−プされた半導体のＮ＋領域ＢはＮ
チャンネルＦＥＴの一部を形成せず、その機能はトンネ
ル酸化物キャパシタ１７６ の片側を形成することであ
る。トランジスタゲ−ト３４０ （図３のゲ−ト１７４
に相当する）は、導電層を含む。絶縁層３１０ は、
ゲ−ト３４０ からフロ−ティングゲ−ト３３０ （図
３のフロ−ティングゲ−ト１７２ に相当する）を分離
する。フィ−ルド酸化物領域３３５ 、トンネル酸化物
層３２５ 、およびゲ−ト酸化物層３１５ は、領域３
０５ からフロ−ティングゲ−ト３３０ を分離する。
、そこに高濃度にド−プされた半導体のＮ＋領域ＢはＮ
チャンネルＦＥＴの一部を形成せず、その機能はトンネ
ル酸化物キャパシタ１７６ の片側を形成することであ
る。トランジスタゲ−ト３４０ （図３のゲ−ト１７４
に相当する）は、導電層を含む。絶縁層３１０ は、
ゲ−ト３４０ からフロ−ティングゲ−ト３３０ （図
３のフロ−ティングゲ−ト１７２ に相当する）を分離
する。フィ−ルド酸化物領域３３５ 、トンネル酸化物
層３２５ 、およびゲ−ト酸化物層３１５ は、領域３
０５ からフロ−ティングゲ−ト３３０ を分離する。
【００２６】フロ−ティングゲ−ト３３０ は、常時導
電性である多結晶のＮ型のシリコンで形成される導電層
である。フロ−ティングゲ−ト３３０ は、Ｎ＋領域Ｂ
に隣接し配置される。Ｎ＋領域Ｂに隣接するフロ−ティ
ングゲ−トおよび領域３０５ の上部表面の間のトンネ
ル酸化物層３２５ は、フロ−ティングゲ−トとトラン
ジスタのチャンネル領域の間（ソースＳおよびドレイン
Ｄの間）のゲ−ト酸化物領域３１５ よりもかなり薄い
。フィ−ルド酸化物領域３３５ はゲ−ト酸化物層３１
５ よりもかなり厚い。セルの製造される特定の技術に
よっては、Ｎ＋領域Ｂはトンネル酸化物の下の領域に隣
接するよりもトンネル酸化物層３２５ の直ぐ下に配置
される。
電性である多結晶のＮ型のシリコンで形成される導電層
である。フロ−ティングゲ−ト３３０ は、Ｎ＋領域Ｂ
に隣接し配置される。Ｎ＋領域Ｂに隣接するフロ−ティ
ングゲ−トおよび領域３０５ の上部表面の間のトンネ
ル酸化物層３２５ は、フロ−ティングゲ−トとトラン
ジスタのチャンネル領域の間（ソースＳおよびドレイン
Ｄの間）のゲ−ト酸化物領域３１５ よりもかなり薄い
。フィ−ルド酸化物領域３３５ はゲ−ト酸化物層３１
５ よりもかなり厚い。セルの製造される特定の技術に
よっては、Ｎ＋領域Ｂはトンネル酸化物の下の領域に隣
接するよりもトンネル酸化物層３２５ の直ぐ下に配置
される。
【００２７】アナログフロ−ティングゲ−トトランジス
タスイッチ２６０ は、アナログスイッチングトランジ
スタのソースおよびドレインを形成する付加的な不純物
を添加された半導体領域３５０，３５２ で同様の基板
３０５上に形成される。スイッチングトランジスタのフ
ロ−ティングゲ−ト３５６は、常時導電性である多結晶
のＮ型のシリコンで形成される導電層である。フロ−テ
ィングゲ−ト３５６ はＰ型のシリコン領域３０５ に
隣接して配置され、常時導電性である。それは、メモリ
セルトランジスタのフロ−ティングゲ−ト３３０ への
リ−ド３６０ （図３のリ−ド２７３ に相当し、多結
晶の導電層で形成される）によって電気的に接続される
。それ故に、メモリセルのフロ−ティングゲ−ト上に配
置される電荷（トンネル範囲３２５を介する）は、アナ
ログスイッチのフロ−ティングゲ−ト３５６ 上に配置
される。フロ−ティングゲ−トがトンネル酸化物を通り
充電されるメモリセルのフロ−ティングゲ−トに直接電
気的に接続されるため分離せず、薄いトンネル酸化物層
あるいはトンネルキャパシタがアナログスイッチに必要
とされる。
タスイッチ２６０ は、アナログスイッチングトランジ
スタのソースおよびドレインを形成する付加的な不純物
を添加された半導体領域３５０，３５２ で同様の基板
３０５上に形成される。スイッチングトランジスタのフ
ロ−ティングゲ−ト３５６は、常時導電性である多結晶
のＮ型のシリコンで形成される導電層である。フロ−テ
ィングゲ−ト３５６ はＰ型のシリコン領域３０５ に
隣接して配置され、常時導電性である。それは、メモリ
セルトランジスタのフロ−ティングゲ−ト３３０ への
リ−ド３６０ （図３のリ−ド２７３ に相当し、多結
晶の導電層で形成される）によって電気的に接続される
。それ故に、メモリセルのフロ−ティングゲ−ト上に配
置される電荷（トンネル範囲３２５を介する）は、アナ
ログスイッチのフロ−ティングゲ−ト３５６ 上に配置
される。フロ−ティングゲ−トがトンネル酸化物を通り
充電されるメモリセルのフロ−ティングゲ−トに直接電
気的に接続されるため分離せず、薄いトンネル酸化物層
あるいはトンネルキャパシタがアナログスイッチに必要
とされる。
【００２８】このように各アナログスイッチは、所望の
状態に相当するメモリセルをプログラムする同様のトン
ネルキャパシタを介してオンあるいはオフにプログラム
される。
状態に相当するメモリセルをプログラムする同様のトン
ネルキャパシタを介してオンあるいはオフにプログラム
される。
【００２９】トンネルキャパシタは、メモリセルのフロ
−ティングゲ−トおよびそれらに関連するトランジスタ
をタ−ンオンするようにアナログスイッチ（最終的な正
の電荷がオンする位置）を充電し、またはトランジスタ
をタ−ンオフにするようにフロ−ティングゲ−ト（最終
的な負の電荷がオンする位置）から電荷を除去する。メ
モリセルトランジスタのフロ−ティングゲ−トおよびア
ナログスイッチトランジスタに注入された電荷は、エン
ファンスメントあるいはデプレッションモードのトラン
ジスタの動作を生じ、電力がオフの時でさえその状態を
維持する。それ故、全回路への電力はオフにされ、アナ
ログスイッチはプログラムされたオンあるいはオフの状
態を維持する。電力がオフにされると、回路は電力を要
しない。アナログスイッチのゲ−ト上の電荷はプログラ
ミング中に適用される電圧に依存されるが、電力が回路
に供給されない場合は動作中の電源電圧に依存しない。 故に、アナログスイッチの配列は、アナログスイッチの
フロ−ティングゲ−トがプログラミング中に５ボルトま
で充電されるため、１ボルトの電源電圧で動作する回路
でさえ小さく維持される。電荷ポンプ装置あるいはレベ
ルシフトバッファセルは、動作中に５ボルトまでアナロ
グスイッチゲ−トを駆動する必要はない。さらに、アナ
ログスイッチのオン抵抗は、通常の技術を使用する同じ
面積のトランジスタの抵抗よりも低い。結合されたアナ
ログスイッチは動作中に電力を必要とせず、基準の接地
電位を必要とするだけである。
−ティングゲ−トおよびそれらに関連するトランジスタ
をタ−ンオンするようにアナログスイッチ（最終的な正
の電荷がオンする位置）を充電し、またはトランジスタ
をタ−ンオフにするようにフロ−ティングゲ−ト（最終
的な負の電荷がオンする位置）から電荷を除去する。メ
モリセルトランジスタのフロ−ティングゲ−トおよびア
ナログスイッチトランジスタに注入された電荷は、エン
ファンスメントあるいはデプレッションモードのトラン
ジスタの動作を生じ、電力がオフの時でさえその状態を
維持する。それ故、全回路への電力はオフにされ、アナ
ログスイッチはプログラムされたオンあるいはオフの状
態を維持する。電力がオフにされると、回路は電力を要
しない。アナログスイッチのゲ−ト上の電荷はプログラ
ミング中に適用される電圧に依存されるが、電力が回路
に供給されない場合は動作中の電源電圧に依存しない。 故に、アナログスイッチの配列は、アナログスイッチの
フロ−ティングゲ−トがプログラミング中に５ボルトま
で充電されるため、１ボルトの電源電圧で動作する回路
でさえ小さく維持される。電荷ポンプ装置あるいはレベ
ルシフトバッファセルは、動作中に５ボルトまでアナロ
グスイッチゲ−トを駆動する必要はない。さらに、アナ
ログスイッチのオン抵抗は、通常の技術を使用する同じ
面積のトランジスタの抵抗よりも低い。結合されたアナ
ログスイッチは動作中に電力を必要とせず、基準の接地
電位を必要とするだけである。
【００３０】本発明によってプログラム後は活性電力を
消費せず、”オン”の時に低い抵抗を有する不揮発性ス
イッチ（オンあるいはオフの状態を維持する）の有効な
配置を供給するようにＥＥＰＲＯＭと結合されるアナロ
グスイッチのデジタルプログラム可能なアレイが提供さ
れる。
消費せず、”オン”の時に低い抵抗を有する不揮発性ス
イッチ（オンあるいはオフの状態を維持する）の有効な
配置を供給するようにＥＥＰＲＯＭと結合されるアナロ
グスイッチのデジタルプログラム可能なアレイが提供さ
れる。
【図１】従来のメモリおよび抵抗アレイのアナログスイ
ッチを示すブロック図。
ッチを示すブロック図。
【図２】ＥＥＰＲＯＭメモリのアナログスイッチアレイ
の結合のための本発明の１実施例のブロック図。
の結合のための本発明の１実施例のブロック図。
【図３】結合したアナログスイッチトランジスタと共に
図２の配置の典型的なメモリセルの回路図。
図２の配置の典型的なメモリセルの回路図。
【図４】フロ−ティングゲ−トトランジスタおよびアナ
ログスイッチの構造を示す断面図。
ログスイッチの構造を示す断面図。
１８，２０，２２，２４ …メモリセル、２８，３０，
３２，３４ …バッファセル、４０…制御バス、４４，
４６，４８，５０ …ＥＥＰＲＯＭメモリセル、５４，
５６，５７，６０ …アナログスイッチ。
３２，３４ …バッファセル、４０…制御バス、４４，
４６，４８，５０ …ＥＥＰＲＯＭメモリセル、５４，
５６，５７，６０ …アナログスイッチ。
Claims (8)
- 【請求項１】 フロ−ティングゲ−トを有するフロ−
ティングゲ−ト電界効果トランジスタおよびそのフロ−
ティングゲ−トに電荷を与えるためにフロ−ティングゲ
−トと結合された充電手段をそれぞれ含む複数のメモリ
セルを有するメモリ装置と、メモリセルの個々に対応し
、対応するメモリセルトランジスタのフロ−ティングゲ
−トに電気的に結合されたフロ−ティングゲ−トを有す
るフロ−ティングゲ−ト電界効果トランジスタにより構
成されたアナログスイッチのアレイと、メモリセルのト
ランジスタのフロ−ティングゲ−ト上に選択された電荷
を供給し、さらにアナログスイッチのトランジスタのフ
ロ−ティングゲ−ト上に選択された電荷を供給するよう
にメモリセルの選択された１つの充電手段を動作させる
メモリプログラミング手段とを具備することを特徴とす
るアナログスイッチのデジタル制御アレイ。 - 【請求項２】 充電手段が、メモリセルトランジスタ
のフロ−ティングゲ−トに隣接して配置されたメモリセ
ルトランジスタのトンネル領域を具備する請求項１記載
のアレイ。 - 【請求項３】 共通の入力端子から共通の出力端子へ
の個々の回路にそれぞれ接続される抵抗のアレイを備え
、この抵抗のアレイがメモリのプログラミング手段によ
ってプログラムされるように各アナログスイッチは抵抗
のそれぞれ１つと直列に接続されている請求項１記載の
デジタル制御アレイ。 - 【請求項４】 メモリセルの電界効果トランジスタは
基板上に形成されるソースおよびドレインと、基板の領
域からフロ−ティングゲ−トを分離する酸化物領域とを
含み、充電手段はメモリセルのトランジスタの基板とフ
ロ−ティングゲ−トの間の薄いトンネル酸化物層を含み
、アナログスイッチのフロ−ティングゲ−トはメモリセ
ルフロ−ティングゲ−トに供給される電荷により薄いト
ンネル酸化物層を通ってそれぞれ充電される請求項１記
載のデジタル制御アレイ。 - 【請求項５】 第１および第２の回路分路にそれぞれ
配置され、それぞれソースおよびドレインを有し、各ゲ
−トが他方の金属酸化物半導体電界効果トランジスタ（
ＭＯＳＦＥＴ）装置のドレインに交差結合されている第
１および第２の金属酸化物半導体電界効果トランジスタ
（ＭＯＳＦＥＴ）装置と、第１および第２のＭＯＳＦＥ
Ｔ装置のソースおよびドレインにそれぞれ直列に結合さ
れたソースおよびドレインを備え、第１および第２の回
路分路にそれぞれ配置され、絶縁されたフロ−ティング
ゲ−トの制御ゲ−トをそれぞれ有する第１および第２の
フロ−ティングゲ−トＭＯＳＦＥＴ装置と、第１のフロ
−ティングゲ−トＭＯＳＦＥＴ装置のフロ−ティングゲ
−トに結合され、第１のフロ−ティングゲ−トＭＯＳＦ
ＥＴ装置がデプレッションモードあるいはエンファンス
メントモ−ドにおいて選択的に動作が可能であるように
フロ−ティングゲ−ト上に電荷を供給するように構成さ
れた第１の充電手段と、第２のフロ−ティングゲ−トＭ
ＯＳＦＥＴ装置のフロ−ティングゲ−トに結合され、第
２のフロ−ティングゲ−トＭＯＳＦＥＴ装置がエンファ
ンスメントモ−ドあるいはデプレッションモードにおい
て選択的に動作が可能であるようにフロ−ティングゲ−
ト上に電荷を供給するように構成された第２の充電手段
と、第１および第２の充電手段と第１および第２のフロ
−ティングゲ−トＭＯＳＦＥＴ装置の制御ゲ−トに結合
されたデ−タ入力手段とを具備する複数のメモリセルを
有するメモリ装置と、メモリセルの個々の１つに対応し
、メモリセルＭＯＳＦＥＴ装置の対応するもののフロ−
ティングゲ−トに電気的に接続されたフロ−ティングゲ
−トを有するフロ−ティングゲ−トの電界効果トランジ
スタを含むアナログスイッチのアレイと、メモリセルの
ＭＯＳＦＥＴ装置のフロ−ティングゲ−ト上に選択的に
電荷を供給し、さらにアナログスイッチの対応するトラ
ンジスタのフロ−ティングゲ−ト上に選択的に電荷を付
随して供給位置するメモリセルの選択された１つの充電
手段を動作させるメモリプログラミング手段と、メモリ
およびスイッチを制御するために充電手段に接続され、
メモリセル中にデ−タを選択的に蓄積するデ−タおよび
制御入力手段とを具備するアナログスイッチのデジタル
制御アレイ。 - 【請求項６】 入力および出力端子を有する抵抗のア
レイと、アレイの抵抗のそれぞれ１つと抵抗アレイ端子
の間に個々に接続されたアナログスイッチのアレイと、
フロ−ティングゲ−トを有するフロ−ティングゲ−ト電
界効果トランジスタ、およびゲ−ト上に電荷を供給する
ためにフロ−ティングゲ−トに結合された充電手段を具
備する複数のメモリセルを有するプログラム可能なメモ
リ装置と、充電手段によりメモリセルのフロ−ティング
ゲ−トの充電と共に充電されるように対応するメモリセ
ルトランジスタのフロ−ティングゲ−トに電気的に接続
されたフロ−ティングゲ−トを有するトランジスタを具
備するスイッチのアレイの各スイッチと、メモリセルの
トランジスタのフロ−ティングゲ−トを選択的に充電し
、アナログスイッチのトランジスタのフロ−ティングゲ
−トを付随して選択的に充電する充電手段を動作させる
メモリプログラミング手段とを具備する不揮発性のプロ
グラム可能な抵抗アレイ。 - 【請求項７】 前記充電手段は、メモリセルトランジ
スタのフロ−ティングゲ−トに隣接し配置された薄い絶
縁体手段と、この薄い絶縁体手段に隣接し配置された半
導体領域とを具備し、フロ−ティングゲ−トと、薄い絶
縁体手段と、半導体領域とにより形成されたトンネルキ
ャパシタを具備し、前記アナログスイッチのフロ−ティ
ングゲ−トは、メモリセルのフロ−ティングゲ−トに電
気的に接続され、トンネルキャパシタによりメモリセル
のフロ−ティングゲ−トに供給された電荷による対応す
るアナログスイッチのフロ−ティングゲ−トに対応する
電荷が供給される請求項６記載の抵抗アレイ。 - 【請求項８】 フロ−ティングゲ−トおよびそのフロ
−ティングゲ−トに電荷を供給するためにフロ−ティン
グゲ−トに結合された充電手段を有する第１のフロ−テ
ィングゲ−ト電界効果トランジスタと、第１のトランジ
スタのフロ−ティングゲ−トに電気的に接続されたフロ
−ティングゲ−トを有する第２のフロ−ティングゲ−ト
電界効果トランジスタを具備するアナログスイッチと、
第１のトランジスタのフロ−ティングゲ−トに選択され
た電荷を供給し、第２のトランジスタのフロ−ティング
ゲ−トに選択された電荷を付随して供給する第１のトラ
ンジスタの充電手段を動作させる手段とを具備する制御
アナログスイッチ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US56301590A | 1990-08-06 | 1990-08-06 | |
| US563015 | 1990-08-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04232695A true JPH04232695A (ja) | 1992-08-20 |
Family
ID=24248740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3194338A Pending JPH04232695A (ja) | 1990-08-06 | 1991-08-02 | Ｅｅｐｒｏｍアナログスイッチ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0475066A3 (ja) |
| JP (1) | JPH04232695A (ja) |
| KR (1) | KR920005484A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2720882A1 (fr) * | 1994-06-01 | 1995-12-08 | Europ Agence Spatiale | Dispositif d'interconnexion et/ou de traitement pour signaux radiofréquence. |
| FR2843660B1 (fr) * | 2002-08-16 | 2004-09-24 | St Microelectronics Sa | Circuit por programmable a deux seuils de commutation |
| WO2007087669A1 (en) * | 2006-01-31 | 2007-08-09 | Christopher Thomas | Programmable analog circuit with control logic and microprocessor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4571704A (en) * | 1984-02-17 | 1986-02-18 | Hughes Aircraft Company | Nonvolatile latch |
| US4668932A (en) * | 1985-07-26 | 1987-05-26 | Xicor, Inc. | Nonvolatile reprogrammable electronic potentiometer |
-
1991
- 1991-08-02 JP JP3194338A patent/JPH04232695A/ja active Pending
- 1991-08-03 EP EP19910113086 patent/EP0475066A3/en not_active Withdrawn
- 1991-08-05 KR KR1019910013518A patent/KR920005484A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0475066A3 (en) | 1992-09-30 |
| KR920005484A (ko) | 1992-03-28 |
| EP0475066A2 (en) | 1992-03-18 |
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