JPS6120958B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は電気的にデータの書き込み及び消去を
可能とした不揮発性半導体メモリーに関する。

現在、フローテイングゲート型MOSトランジ
スタをメモリーセルに用いる不揮発性半導体メモ
リー（EPROM，EAROM）において、メモリー
セルの記憶内容を消去する方法としては、紫外線
をメモリーセルに照射する方法と、電気的に消去
する方法とが知られている。前者の方法はユニツ
トメモリーセルが１個のトランジスタで構成でき
るが、消去に要する時間が大である。一方、後者
の方法は消去に要する時間が小で済むが、ユニツ
トメモリーセルに２個のトランジスタが必要であ
つた。

本発明は上記実情に鑑みてなされたもので、ユ
ニツトメモリーセルを１トランジスタ／セルとし
て構成でき、しかもメモリーセルのデータを電気
的に消去することにより、従来の２つのデータ消
去方法のうちの利点のみを得ることができる不揮
発性半導体メモリーを提供しようとするものであ
る。

以下図面を参照して本発明の一実施例を説明す
る。第１図においてフローテイングゲート型
MOSトランジスタC₁₁〜Ｃ_onはそれぞれメモリー
セルを構成している。セルC₁₁〜Ｃ_o１はチヤネル
導電路の一端が列線１_１に接続され、以下同様に
してC_1n〜Ｃ_onはチヤネル導電路の一端が列線１
ｍに接続され、セルC₁₁〜Ｃ_onの他端は電源Vss
（通常は接地）に接続される。列線１_１〜１_nは列
選択用MOSトランジスタ２_１〜２_nを介して共通
に接続され、この共通接続端に書き込み制御回路
３、消去制御回路４、及びトランジスタ５の一端
が接続される。トランジスタ５の他端はセンス増
幅器６と読み出し出力を取り出すための出力バツ
フア７との直列回路に接続され、またデプレツシ
ヨン素子８を介して電圧VC（＝5V）の供給端に
接続される。トランジスタ５はゲート信号RWE
により、読み出しモードの時オン状態となりまた
書き込みモードの時オフ状態となる。一方、セル
C₁₁〜C_1nのゲートは行線９_１に接続され、以下
同様にしてセルＣ_o１〜Ｃ_onのゲートも行線９ｎ
に接続されている。行線９_１〜９_oは制御回路１
０_１〜１０_oの出力端にそれぞれ接続されてい
る。制御回路１０_１は制御部１１a₁，１１b₁を有
し、制御部１１a₁は第２図に示される如きメモリ
ーセルのＰ型基板１２上に形成されたＮ−well層
１３_１に形成される。第２図において１４はＰチ
ヤネル型MOSトランジスタ、１５は他のＮチヤ
ネル型MOSトランジスタを示す。即ちＮ−well
層１３にはＰチヤネル型トランジスタ１６₁₁，１
６₁₂が形成され、該トランジスタ１６₁₁，１６₁₂
のドレインは抵抗１７₁₁，１７₁₂を介して制御端
子１８に接続され、トランジスタ１６₁₁のドレイ
ンはまたトランジスタ１６₁₂のゲートに接続さ
れ、トランジスタ１６₁₂のソースは接地電位であ
る。また制御部１１b₁では、電圧VC供給端と接
地間にデプレツシヨン負荷素子１９_１トランジス
タ２０_１が直列接続され、またVC供給端と接地
間にエンハンスメント負荷素子２１_１、トランジ
スタ２２_１が直列接続されている。トランジスタ
２０_１には制御信号ERをゲート入力とするトラ
ンジスタ２３_１が並列接続され、またトランジス
タ２０_１のドレインはトランジスタ２２_１のゲー
トに接続され、トランジスタ２２_１のドレインは
Ｎ−well層１３_１トランジスタ１６₁₁のソースに
接続されている。行デコーダ２４_１は、行アドレ
ス入力A₀〜Ａ_iをゲート入力とするトランジスタ
２５₀₁〜２５_i１が並列接続され、その共通接続端
はデプレツシヨン負荷素子２６_１を介して電圧Ｖ
供給端に接続される。またトランジスタ２５₀₁〜
２５_i１の共通接続端がゲートに接続されるトラ
ンジスタ２７_１と、制御信号AEをゲート入力と
するトランジスタ２８_１とが並列接続され、その
共通接続端は負荷素子２９_１を介して電圧VC供
給端に接続される。トランジスタ２５₀₁〜２５_i１
の共通接続端はトランジスタ２０_１のゲートに接
続され、トランジスタ２７_１，２８_１の共通接続
はトランジスタ１６₁₁のゲートに接続されてい
る。なお行デコーダ２４_１、制御回路１０_１は各
行毎に設けられるが、これらは同様の構成である
から、対応個所には添字のみ変えた対応符号を付
して説明を省略する。

上記第１図の回路によれば、メモリーシステム
の全メモリーセルのゲートを同時に消去、１行線
に所属するメモリーセルのゲートを同時に消去、
１列線に所属するメモリーセルのゲートを同時に
消去、更に選択された１つのメモリーセルのゲー
トを消去できる。従つてメモリーシステムの内容
を全部または一部のみ書き換え可能である。

またここで、フローテイングゲート型MOSト
ランジスタを用いたメモリーセルを例として、ゲ
ートの書き込み、読み出し、消去を定義してお
く。ここでデータの書き込みとは、上記トランジ
スタのコントロールゲート及びドレインに正の電
圧を印加し、チヤネル部に電流を流してドレイン
の近くでインパクト・アイオナイゼーシヨン
（impoct ionization）を生じさせ、フローテイン
グゲートに電子を流入することである。またデー
タの読み出しとは、フローテイングゲートに注入
されている電子を検出することである。また消去
とは、セルのコントロールゲートに負の電圧を与
えて、ドレインまたはソースと基板との間にブレ
ークダウンを生じさせ、フローテイングゲートに
ホールを注入し、書き込まれていた電子を中和す
ることである。

第３図は第１図の動作波形図であり、以下トラ
ンジスタ２５₀₁〜２５_i１の共通接続点をａ、トラ
ンジスタ２７_１，２８_１の共通接点をｂ、トラン
ジスタ２０_１，２３_１の共通接続点をｃ、トラン
ジスタ２２_１のドレイン端をｄ、トランジスタ１
６₁₁のドレイン端をｄ、トランジスタ１６₁₁のド
レイン端をｅトランジスタ１６₁₂のドレイン端を
として第３図における書き込み、読み出し、消
去動作を説明する。

まず、メモリーセルC₁₁にデータを書き込む場
合について説明する。この時端子１８に＋25Vの
電圧を印加する。点ｄがＮ−well層１３_１に接続
されているため、この層１３_１のレベル“０”ま
たは“１”はトランジスタ２２_１のオン、オフ即
ち端子ｄのレベル“０”または“１”によつて決
定され、Ｎ−well層１３_１の“０”または“１”
に応じて行線９_１に0Vまたは25Vの電圧を印加す
ることができる。今はデータの書き込みの場合で
あるから、制御信号ER＝“０”，AE＝“０”であ
る。従つて行線９_１が選択されない場合、即ち端
子ａが“０”の時は、端子ｃ＝“１”、端子ｄ＝
“０”となつてＮ−wellが略OVにバイアスされる
ため、Ｐチヤネルトランジスタ１６₁₂のドレイン
つまり端子は、ドレインのＰ⁺、Ｎ−wellのＮ
型半導体領域で、ダイオードの順方向バイアス電
圧に固定され、端子すなわち行線９_１は、
“０”となつて、セルC₁₁に書き込みは行なわれな
い。行線９_１が選択されて端子ａが“１”になる
と、端子ｃは“０”になり、トランジスタ２２_１
がカツトオフされ、端子ｄに端子１８の＋25Vが
現われるから、行線９_１は＋25Vになる。このと
き行デコーダ３０によつて列線１_１が選択され、
この列線１_１に書き込み回路３から書き込み電圧
＋20Vが印加される。従つてメモリーセルC₁₁の
フローテイングゲートには電子が注入され、書き
込みが行なわれる。この時信号RWEは“０”
で、トランジスタ５はカツトオフする。

次にデータの読み出しについて述べる。一般に
データの読み出しの場合は、メモリーセルのオン
またはオフを検出して“１”または“０”の検出
を行なう。即ちフローテイングゲートに電子が注
入されているメモリーセル即ちデータが書き込ま
れているメモリーセルは、スレツシヨルド電圧Ｖ
_thが高くなつているため、セルのコントロールゲ
ートに例えば＋5Vを印加してもオンしないのに
反し、フローテイングゲートに電子が注入されて
いないセルは＋5Vの印加によりオンする。しか
してデータ読み出し時には、信号AE＝“０”、ER
＝“０”、RWE＝“１”にされる。するとトランジ
スタ５がオンし、列線にあらわれるデータがセン
ス増幅器６に到達する。この読み出し動作の時
は、制御端子１８には＋5Vが印加される。

いま行線９_１が選択される場合は、端子ａ＝
“１”、ｃ＝“０”、ｄ＝“１”となり、端子ｄはＮ
−well層１３_１に接続されているため、行線９_１
は“１”になる。もし行線９_１を選択しない場合
は、端子ａ＝“０”，ｃ＝“１”，ｄ＝“０”となつ
て、端子ｄに接続されているＮ−wellが略OVに
バイアスされるため、Ｐチヤネルトランジスタ１
６₁₂のドレイン、つまり端子ｆは、ドレインのＰ
⁺，Ｎ−wellのＮ型半導体領域で、ダイオードの
順方向バイアス電圧に固定され、端子すなわち
行線９_１は“０”となる。上記のように行線９_１
が“１”になりかつ列線１_１が列デコーダ３０に
よつて選択されると、セルC₁₁のフローテイング
ゲートに電子が注入されているときは、セルC₁₁
はカツトオフであるので、列線１_１はトランジス
タ８，５を介して“１”に充電され、この“１”
はセンスアツプ６_１出力バツフア７を介して出力
される。もしセルC₁₁に電子が注入されていない
（データが書き込まれていない）ときは、セルC₁₁
はオンし、列線１_１は“０”レベルとなつてこれ
に対応するデータは出力バツフア７から出力され
る。

第４図はメモリーセルのデータ消去動作を示す
信号波形図であり、図中T₁は全ビツトを同時に
消去する際の期間、T₂は１列線に接続される全
メモリーセルを消去する際の期間、T₃は１行線
に接続される全メモリーセルを消去する際の期間
（但しVss使用）、T₄はT₃と同様であるが、Vssを
使わずに列線１_１〜１_nに高電圧をかけて消去を
行なう場合、T₅は選択された１メモリーセルの
み消去する際の期間を示す。

まず、選択された単一のメモリーセル例えば
C₁₁のデータのみ消去す場合を説明する。この時
制御端子１８には−40Vが印加され、Vss＝0V、
AE＝“０”、ER＝“１”、RWE＝“０”にされる。
そして行線９_１を行デコーダ２４_１で選択し、行
線９_１を−40Vとすると共に、列線１_１を列デコ
ーダ３０で選択してこの列線１_１に＋25Vを印加
する。この時行線９_１、列線１_１以外の行、列線
は0Vに保持されている。第５図に示すように、
メモリーセルのブレークダウンを生じさせるため
のドレイン電圧は、セルのコントロールゲート電
圧が負方向に増大するほど、低くてもよいので、
セルのコントロールゲート電圧が−40V、ドレイ
ン電圧が＋25VになるセルC₁₁のみにブレークダ
ウンが発生し、データの消去が行なわれる。即ち
行線９_１に−40Vを印加するとき、端子ａ＝5V、
ｂ＝0V、ER＝“１”であるため、端子ｃ＝
“０”、ｄ＝“１”となつてこの端子ｄには＋5Vの
電圧があらわれる。このためＮ−well層１３_１は
＋5Vに保持される。端子ｂ＝0Vになるため、Ｐ
チヤネルトランジスタ１６₁₁はオンし、端子ｅに
は＋5Vがあらわれる。従つてトランジスタ１６₁₂
はオフして行線９_１には−40Vが印加される。も
し行線９_１が選択されない場合には、端子ａ＝
0Vであるので、端子ｂ＝＋5Vとなり、トランジ
スタ１６₁₁はオフする。従つて端子ｅは−40Vに
なる。従つてトランジスタ１６₁₂はオンして行線
９_１は0Vになる。以上の説明から行線、列線に
は、それぞれ選択的に例えば−40V、＋25Vを印加
することができ、従つて任意のメモリーセルのデ
ータを消去することができるものである。

次に一つの行線に接続されている全メモリーセ
ルのデータを消去する方法を説明する。前述した
通り、各行線には選択的に−40Vまたは0Vを印加
できる。いま消去したいメモリーセルが接続され
ている行線を−40Vに保ち、他の行線を0Vにして
おく。そしてトランジスタ２_１〜２_nのすべてが
オンするようなアドレス信号を列デコーダ３０に
与えれば、列線１_１〜１_nのそれぞれに＋25Vの
電圧が印加される。すると選択的に−40Vが印加
されているセルのみにブレークダウンが生じ、単
一の行線に接続されているセルのみが消去され
る。なお上述の場合とは異なり、電源Vssを＋
25Vにしても、選択的に−40Vが印加されている
行線に属するセルのデータを消去することができ
る。

次に単一の列線に接続されている全メモリーセ
ルのデータを消去する場合を説明する。この場合
信号AE，ERをそれぞれ“１”にする。すると端
子ｃ＝0V、ｄ＝＋5V、ｂ＝0V、ｅ＝＋5V、行線
９_１＝−40Vになる。ここで制御端子１８に−
40Vが印加されることは勿論である。また列デコ
ーダ３０で例えば列線１_１を選択し、この列線１
_１にのみ＋25Vを与えれば、この列線に接続され
るセルC₁₁〜Cn₁のみにブレークダウンが生じ、
データを消去するとができる。

上述の全行線に−40Vを印加した状態で、列デ
コーダ３０にトランジスタ２_１〜２ｍのすべてが
オンするようなアドレスを与えれば、メモリーシ
ステムのすべてのセルが同時に消去されることは
明らかである。また更に、全行線９_１〜９ｍを−
40Vに保持した状態で、電源Ｖ_ssを＋40Vにして
も全メモリーセルのデータを消去できることは明
らかである。この場合はセルのソース側でブレー
クダウンが発生することになる。

第６図は本発明の他の実施例を示す。この実施
例は、第１図の各行線例えば行線９_１に接続され
る回路に、該行線９_１に属する全メモリーセルの
みを消去するための消去回路４１を追加したもの
であるから、説明に必要な部分以外は省略してあ
る。この消去回路４１において、トランジスタ４
２のゲートはトランジスタ２０_１のゲートに、ト
ランジスタ４３はメモリーセルC₁₁のソースと電
源Vssとの間に介挿されている。トランジスタ４
４のゲートには信号ER、トランジスタ４５のゲ
ートには信号AEが供給される。トランジスタ４
５のドレインとトランジスタ４６，４７のゲート
の接続点をｍ、セルC₁₁のソースとトランジスタ
４７，４３の接続点をｇとする。

この第６図において信号AE＝“０”、ER＝
“１”にした状態で、制御端子１８の電位を−
40V、電源Vssを＋40Vする。このようにすれば
選択された一つの行線例えば９_１を−40Vにする
ことできることは既に述べた。行線９_１が選択さ
れた時は端子ａ＝“１”であり、この時端子ｍは
“０”となる。従つてトランジスタ４７はオフと
なる。電源Vss＝＋40Vであるため、端子ｇには
＋40Vが印加される。このため行線９_１に接続さ
れているセルC₁₁〜C_1nのすべてにブレークタウ
ンが生じ、これらセルのダークは消去される。も
し行線９_１が選択されない時即ち端子ａが“０”
のときは、端子ｍ＝“１”となることによつてト
ランジスタ４７はオンし、このため端子ｇは0V
となる。従つてセルC₁₁〜C_1nのデータは消去さ
れない。

第１図に示す書き込み回路３、消去回路４の一
例は第７図に示される。この第７図において消去
回路４は図示のように接続されたトランジスタ５
０ａ〜５０ｋを含むものとして示されており、書
き込み回路３はトランジスタ５０ａ〜５０ｄ及び
５１ａ〜５１ｅを含むものとして示されている。
また書き込み回路３及び消去回路４は、トランジ
スタ５２ａ〜５２ｄを含み、図示のように接続さ
れた回路によつて相互に接続されている。ここで
トランジスタ５０ａ，５０ｂの接続点をmD、ト
ランジスタ５０ｃ，５０ｄの接続点をｎ、トラン
ジスタ５０ｅ，５０ｆの接続点をｏ、トランジス
タ５０ｈ，５０ｉの接続点をｐ、トランジスタ５
１ａ，５１ｂの接続点をｑで表わす。またトラン
ジスタ５０ｂのゲートには書き込みモード、消去
モードが与えられ、トランジスタ５０ｋのチヤネ
ルの一端には電圧VEが供給される。トランジス
タ５１ｅのチヤネルの一端には電圧VWが供給さ
れる。トランジスタ５０ｋ，５１ｅのチヤネルの
他端は端子ｚに接続されている。トランジスタ５
２ｂのゲートには書き込み信号Ｗが供給され、ト
ランジスタ５２ａ，５２ｂの接続点からは信号Ｗ
の反転信号Ｗが出力される。トランジスタ５２ｄ
のゲートには消去信号Ｅが供給される。

第７図において、メモリーセルのフローテイン
グゲートに電子が注入されている状態を“０”、
注入されていない状態を“１”とする。データを
読み出すときは、選択されたメモリーセルのフロ
ーテイングゲートに電子が注入されていればその
メモリーセルはオフ状態となり、列線は“１”に
充電されることは前述した。第１図のセンスアン
プ６はこの“１”状態を検出し、バツフア７から
の“０”を出力するように設計されているから、
メモリーセルの“０”状態を読み出すことができ
る。次にメモリーセルに電子が注入されていない
時は、そのメモリーセルはオンとなり、列線の電
荷は放電され、その列線は“０”となり、センス
アンプ６はこの“０”状態を検出し、出力バツフ
ア７から“１”を出力するから、メモリーセルの
“１”状態を検出できる。

第７図の消去回路４において、メモリーセルの
消去つまり“０”の状態（電子が注入されてい
る）から“１”の状態（電子が注入されていな
い）に戻すときは、VE＝＋30V、書き込み信号
Ｗ＝“０”、消去信号Ｅ＝“１”とする。次に消去
データとして“１”を入力すると、端子ｐには電
圧VE（＋30V）があらわれ、トランジスタ５０
ｋはオンとなる。従つて端子ｚには、“VE−Ｖ_t
ｈ”（Ｖ_thはトランジスタ５０ｋのスレツシヨル
ド電圧）があらわれて、選択された列線には略＋
25Vの電圧が加わる。よつて、選択された列線に
接続されたメモリーセルにブレークダウンが生
じ、“０”状態のメモリーセルは“１”の状態に
なるつまり消去が完了するものである。

次に消去データとして“０”が入力されると、
端子ｐは“０”となつてトランジスタ５０ｋはオ
フとなるから、端子ｇ及び列線には電圧VEは供
給されない。従つてこれらの列線に接続されたセ
ルの“０”，“１”の状態に変化が生じない。以上
の消去動作のとき、端子ｑは“０”となつてトラ
ンジスタ５１ｅはオフであるから、書き込み回路
３は何らの影響を受けない。

第７図において、メモリーセルにデータが書き
込まれるときつまりメモリーシステムがプログラ
ムされるときについて説明する。このときVW＝
＋25V、Ｗ＝“１”、Ｅ＝“０”とする。この状態
で、書き込みデータが“０”のときは端子ｑは＋
25V（＝VW）となり、トランジスタ５１ｅはオ
ンされる。従つて端子ｚは“VE−Ｖ_th”（Ｖ_thは
トランジスタ５１ｅのスレツシヨルド電圧）の電
位となるから、選択された列線は約20V程度とな
り、選択されたセルに書き込みが行なわれる。即
ちそのセルの状態は“０”となる。書き込みデー
タが“１”のときは、端子ｑの電位は0Vとなる
からトランジスタ５１ｅはオフする。従つて列線
には電圧VEが印加されず、この列線に属するメ
モリーセルに書き込みは行われず、これらメモリ
ーセルは“１”の状態に保持されるものである。

なお本発明は前記実施例のみに限定されるもの
ではなく、例えばメモリーセルのフローテイング
ゲートに電子が注入されている時を“０”、注入
されていない時を“１”としたのを、逆にしても
よい。また第７図においては、消去データが
“１”で消去される場合を説明したが、消去デー
タが“０”で消去するシステムとしてもよい等、
種々の応用が可能である。

以上説明した如く本発明によれば、メモリーセ
ルを１個のトランジスタで構成できるから、使用
トランジスタ数を低減でき、またメモリーセルの
データを電気的に消去できるから消去時間を短縮
することができ、また任意のメモリーセルを指定
してこれにデータの書き込みまたは消去すること
ができるから、プログラムの部分訂正も可能とな
る不揮発性半導体メモリーが提供できる。また一
般に、メモリーセルとその周辺回路を同一の半導
体基板上に形成したMOS集積回路では、基板に
対して一方の極性の電圧しか供給できない。例え
ばＮチヤネル型MOS集積回路では、基板はＰ型
半導体でつくられ、ドレイン、ソースはＮ型半導
体でつくられる。このためドレイン、ソースには
基板に対して正の極性の電圧は印加できるが、負
の極性の電圧を印加した場合は、基板とドレイ
ン、ソースがPN接合ダイオードの順方向バイア
スされたのと等価になり、MOSトランジスタと
しての動作を果さない。このためドレイン、ソー
スに、基板に対して両極性の電圧を印加すること
はできない。しかるに本発明は、両極性の電圧を
印加できるように、デコーダ部の制御回路に特別
の工夫をこらしている。

【図面の簡単な説明】

第１図は本発明の一実施例を示すメモリー回路
図、第２図は同メモリーの一部詳細構成図、第３
図、第４図は同メモリーの動作を示す信号波形
図、第５図は同メモリーの動作説明に用いる特性
図、第６図は本発明の他の実施例を示すメモリー
回路図、第７図は第１図の回路の一部を詳細化し
た回路図である。 １_１〜１_n……列線、３……書き込み制御回
路、４……消去制御回路、６……センスアツプ、
７……出力バツフア、９_１〜９_n……行線、１０
_１…１０_o……制御回路、１１a₁〜１１an，１１
b₁〜１１bn……制御部、１２……半導体基板、
１３_１〜１３_o……Ｎ−well層、１６₁₁……第１
のトランジスタ、１６₁₂……第２のトランジス
タ、１８……制御端子、２４_１〜２４_o……行デ
コーダ、３０……列デコーダ、C₁₁〜Ｃ_on……メ
モリーセル。

Claims (1)

【特許請求の範囲】
1. １ メモリーセルとその周辺回路が同一半導体基
   板上に形成された不揮発性半導体メモリーにおい
   て、マトリクス状に配置された不揮発性半導体メ
   モリーセルと、これらメモリーセルの行方向にそ
   れぞれ配置され、対応するメモリーセルの制御電
   極に接続される行線と、これら行線を選択する行
   デコーダと、前記メモリーセルの列方向にそれぞ
   れ配置され、対応するメモリーセルのデータを得
   るための列線と、これら列線を選択する列デコー
   ダと、前記行デコーダ、列デコーダにより選択さ
   れた少くとも１個のメモリーセルのデータの読み
   出し、書き込み、消去に応じて異なるレベルの電
   圧が印加され前記各行線に対して共通に設けられ
   る制御端子と、前記行線、前記行デコーダの前記
   行線に対応する出力端、及び前記制御端子のそれ
   ぞれに接続され該制御端子に印加する電圧レベル
   及び前記行デコーダの出力端の電位に応じてそれ
   ぞれ所定のレベルの電圧を対応する行線に印加す
   る制御回路と、書き込みモード、消去モード、読
   み出しモードに応じて前記行線に印加する電圧を
   制御する手段とを具備し、前記制御端子に印加す
   る電圧を制御することにより、前記行数に印加す
   る電圧を、書き込み時と読み出し時は同極性と
   し、消去時は前記書き込み時と読み出し時とは逆
   極性の電圧としてなり、前記制御回路は、メモリ
   ーセルの第１導電型基板上に形成された第２導電
   型半導体層と、該層に形成された第１導電型チヤ
   ネルの第１、第２のMOSトランジスタと、前記
   第２導電型半導体層の電位を決める制御部とを有
   し、前記第１のMOSトランジスタのゲートは行
   デコーダの対応する出力端に、ドレインは制御端
   子及び第2MOSトランジスタのゲートに、ソース
   は前記第２導電型半導体層及び前記制御部の電位
   出力端に接続され、前記第２のMOSトランジス
   タのドレインは前記制御端子及び対応する行線
   に、ソースは接地点に接続されていることを特徴
   とした不揮発性半導体メモリー。