JPS6120958B2 - - Google Patents
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- JPS6120958B2 JPS6120958B2 JP12435179A JP12435179A JPS6120958B2 JP S6120958 B2 JPS6120958 B2 JP S6120958B2 JP 12435179 A JP12435179 A JP 12435179A JP 12435179 A JP12435179 A JP 12435179A JP S6120958 B2 JPS6120958 B2 JP S6120958B2
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- 230000015654 memory Effects 0.000 claims description 71
- 239000004065 semiconductor Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 11
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 4
- 230000006870 function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000003472 neutralizing effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は電気的にデータの書き込み及び消去を
可能とした不揮発性半導体メモリーに関する。
可能とした不揮発性半導体メモリーに関する。
現在、フローテイングゲート型MOSトランジ
スタをメモリーセルに用いる不揮発性半導体メモ
リー(EPROM,EAROM)において、メモリー
セルの記憶内容を消去する方法としては、紫外線
をメモリーセルに照射する方法と、電気的に消去
する方法とが知られている。前者の方法はユニツ
トメモリーセルが1個のトランジスタで構成でき
るが、消去に要する時間が大である。一方、後者
の方法は消去に要する時間が小で済むが、ユニツ
トメモリーセルに2個のトランジスタが必要であ
つた。
スタをメモリーセルに用いる不揮発性半導体メモ
リー(EPROM,EAROM)において、メモリー
セルの記憶内容を消去する方法としては、紫外線
をメモリーセルに照射する方法と、電気的に消去
する方法とが知られている。前者の方法はユニツ
トメモリーセルが1個のトランジスタで構成でき
るが、消去に要する時間が大である。一方、後者
の方法は消去に要する時間が小で済むが、ユニツ
トメモリーセルに2個のトランジスタが必要であ
つた。
本発明は上記実情に鑑みてなされたもので、ユ
ニツトメモリーセルを1トランジスタ/セルとし
て構成でき、しかもメモリーセルのデータを電気
的に消去することにより、従来の2つのデータ消
去方法のうちの利点のみを得ることができる不揮
発性半導体メモリーを提供しようとするものであ
る。
ニツトメモリーセルを1トランジスタ/セルとし
て構成でき、しかもメモリーセルのデータを電気
的に消去することにより、従来の2つのデータ消
去方法のうちの利点のみを得ることができる不揮
発性半導体メモリーを提供しようとするものであ
る。
以下図面を参照して本発明の一実施例を説明す
る。第1図においてフローテイングゲート型
MOSトランジスタC11〜Conはそれぞれメモリー
セルを構成している。セルC11〜Co1はチヤネル
導電路の一端が列線11に接続され、以下同様に
してC1n〜Conはチヤネル導電路の一端が列線1
mに接続され、セルC11〜Conの他端は電源Vss
(通常は接地)に接続される。列線11〜1nは列
選択用MOSトランジスタ21〜2nを介して共通
に接続され、この共通接続端に書き込み制御回路
3、消去制御回路4、及びトランジスタ5の一端
が接続される。トランジスタ5の他端はセンス増
幅器6と読み出し出力を取り出すための出力バツ
フア7との直列回路に接続され、またデプレツシ
ヨン素子8を介して電圧VC(=5V)の供給端に
接続される。トランジスタ5はゲート信号RWE
により、読み出しモードの時オン状態となりまた
書き込みモードの時オフ状態となる。一方、セル
C11〜C1nのゲートは行線91に接続され、以下
同様にしてセルCo1〜Conのゲートも行線9n
に接続されている。行線91〜9oは制御回路1
01〜10oの出力端にそれぞれ接続されてい
る。制御回路101は制御部11a1,11b1を有
し、制御部11a1は第2図に示される如きメモリ
ーセルのP型基板12上に形成されたN−well層
131に形成される。第2図において14はPチ
ヤネル型MOSトランジスタ、15は他のNチヤ
ネル型MOSトランジスタを示す。即ちN−well
層13にはPチヤネル型トランジスタ1611,1
612が形成され、該トランジスタ1611,1612
のドレインは抵抗1711,1712を介して制御端
子18に接続され、トランジスタ1611のドレイ
ンはまたトランジスタ1612のゲートに接続さ
れ、トランジスタ1612のソースは接地電位であ
る。また制御部11b1では、電圧VC供給端と接
地間にデプレツシヨン負荷素子191トランジス
タ201が直列接続され、またVC供給端と接地
間にエンハンスメント負荷素子211、トランジ
スタ221が直列接続されている。トランジスタ
201には制御信号ERをゲート入力とするトラ
ンジスタ231が並列接続され、またトランジス
タ201のドレインはトランジスタ221のゲー
トに接続され、トランジスタ221のドレインは
N−well層131トランジスタ1611のソースに
接続されている。行デコーダ241は、行アドレ
ス入力A0〜Aiをゲート入力とするトランジスタ
2501〜25i1が並列接続され、その共通接続端
はデプレツシヨン負荷素子261を介して電圧V
供給端に接続される。またトランジスタ2501〜
25i1の共通接続端がゲートに接続されるトラ
ンジスタ271と、制御信号AEをゲート入力と
するトランジスタ281とが並列接続され、その
共通接続端は負荷素子291を介して電圧VC供
給端に接続される。トランジスタ2501〜25i1
の共通接続端はトランジスタ201のゲートに接
続され、トランジスタ271,281の共通接続
はトランジスタ1611のゲートに接続されてい
る。なお行デコーダ241、制御回路101は各
行毎に設けられるが、これらは同様の構成である
から、対応個所には添字のみ変えた対応符号を付
して説明を省略する。
る。第1図においてフローテイングゲート型
MOSトランジスタC11〜Conはそれぞれメモリー
セルを構成している。セルC11〜Co1はチヤネル
導電路の一端が列線11に接続され、以下同様に
してC1n〜Conはチヤネル導電路の一端が列線1
mに接続され、セルC11〜Conの他端は電源Vss
(通常は接地)に接続される。列線11〜1nは列
選択用MOSトランジスタ21〜2nを介して共通
に接続され、この共通接続端に書き込み制御回路
3、消去制御回路4、及びトランジスタ5の一端
が接続される。トランジスタ5の他端はセンス増
幅器6と読み出し出力を取り出すための出力バツ
フア7との直列回路に接続され、またデプレツシ
ヨン素子8を介して電圧VC(=5V)の供給端に
接続される。トランジスタ5はゲート信号RWE
により、読み出しモードの時オン状態となりまた
書き込みモードの時オフ状態となる。一方、セル
C11〜C1nのゲートは行線91に接続され、以下
同様にしてセルCo1〜Conのゲートも行線9n
に接続されている。行線91〜9oは制御回路1
01〜10oの出力端にそれぞれ接続されてい
る。制御回路101は制御部11a1,11b1を有
し、制御部11a1は第2図に示される如きメモリ
ーセルのP型基板12上に形成されたN−well層
131に形成される。第2図において14はPチ
ヤネル型MOSトランジスタ、15は他のNチヤ
ネル型MOSトランジスタを示す。即ちN−well
層13にはPチヤネル型トランジスタ1611,1
612が形成され、該トランジスタ1611,1612
のドレインは抵抗1711,1712を介して制御端
子18に接続され、トランジスタ1611のドレイ
ンはまたトランジスタ1612のゲートに接続さ
れ、トランジスタ1612のソースは接地電位であ
る。また制御部11b1では、電圧VC供給端と接
地間にデプレツシヨン負荷素子191トランジス
タ201が直列接続され、またVC供給端と接地
間にエンハンスメント負荷素子211、トランジ
スタ221が直列接続されている。トランジスタ
201には制御信号ERをゲート入力とするトラ
ンジスタ231が並列接続され、またトランジス
タ201のドレインはトランジスタ221のゲー
トに接続され、トランジスタ221のドレインは
N−well層131トランジスタ1611のソースに
接続されている。行デコーダ241は、行アドレ
ス入力A0〜Aiをゲート入力とするトランジスタ
2501〜25i1が並列接続され、その共通接続端
はデプレツシヨン負荷素子261を介して電圧V
供給端に接続される。またトランジスタ2501〜
25i1の共通接続端がゲートに接続されるトラ
ンジスタ271と、制御信号AEをゲート入力と
するトランジスタ281とが並列接続され、その
共通接続端は負荷素子291を介して電圧VC供
給端に接続される。トランジスタ2501〜25i1
の共通接続端はトランジスタ201のゲートに接
続され、トランジスタ271,281の共通接続
はトランジスタ1611のゲートに接続されてい
る。なお行デコーダ241、制御回路101は各
行毎に設けられるが、これらは同様の構成である
から、対応個所には添字のみ変えた対応符号を付
して説明を省略する。
上記第1図の回路によれば、メモリーシステム
の全メモリーセルのゲートを同時に消去、1行線
に所属するメモリーセルのゲートを同時に消去、
1列線に所属するメモリーセルのゲートを同時に
消去、更に選択された1つのメモリーセルのゲー
トを消去できる。従つてメモリーシステムの内容
を全部または一部のみ書き換え可能である。
の全メモリーセルのゲートを同時に消去、1行線
に所属するメモリーセルのゲートを同時に消去、
1列線に所属するメモリーセルのゲートを同時に
消去、更に選択された1つのメモリーセルのゲー
トを消去できる。従つてメモリーシステムの内容
を全部または一部のみ書き換え可能である。
またここで、フローテイングゲート型MOSト
ランジスタを用いたメモリーセルを例として、ゲ
ートの書き込み、読み出し、消去を定義してお
く。ここでデータの書き込みとは、上記トランジ
スタのコントロールゲート及びドレインに正の電
圧を印加し、チヤネル部に電流を流してドレイン
の近くでインパクト・アイオナイゼーシヨン
(impoct ionization)を生じさせ、フローテイン
グゲートに電子を流入することである。またデー
タの読み出しとは、フローテイングゲートに注入
されている電子を検出することである。また消去
とは、セルのコントロールゲートに負の電圧を与
えて、ドレインまたはソースと基板との間にブレ
ークダウンを生じさせ、フローテイングゲートに
ホールを注入し、書き込まれていた電子を中和す
ることである。
ランジスタを用いたメモリーセルを例として、ゲ
ートの書き込み、読み出し、消去を定義してお
く。ここでデータの書き込みとは、上記トランジ
スタのコントロールゲート及びドレインに正の電
圧を印加し、チヤネル部に電流を流してドレイン
の近くでインパクト・アイオナイゼーシヨン
(impoct ionization)を生じさせ、フローテイン
グゲートに電子を流入することである。またデー
タの読み出しとは、フローテイングゲートに注入
されている電子を検出することである。また消去
とは、セルのコントロールゲートに負の電圧を与
えて、ドレインまたはソースと基板との間にブレ
ークダウンを生じさせ、フローテイングゲートに
ホールを注入し、書き込まれていた電子を中和す
ることである。
第3図は第1図の動作波形図であり、以下トラ
ンジスタ2501〜25i1の共通接続点をa、トラ
ンジスタ271,281の共通接点をb、トラン
ジスタ201,231の共通接続点をc、トラン
ジスタ221のドレイン端をd、トランジスタ1
611のドレイン端をd、トランジスタ1611のド
レイン端をeトランジスタ1612のドレイン端を
として第3図における書き込み、読み出し、消
去動作を説明する。
ンジスタ2501〜25i1の共通接続点をa、トラ
ンジスタ271,281の共通接点をb、トラン
ジスタ201,231の共通接続点をc、トラン
ジスタ221のドレイン端をd、トランジスタ1
611のドレイン端をd、トランジスタ1611のド
レイン端をeトランジスタ1612のドレイン端を
として第3図における書き込み、読み出し、消
去動作を説明する。
まず、メモリーセルC11にデータを書き込む場
合について説明する。この時端子18に+25Vの
電圧を印加する。点dがN−well層131に接続
されているため、この層131のレベル“0”ま
たは“1”はトランジスタ221のオン、オフ即
ち端子dのレベル“0”または“1”によつて決
定され、N−well層131の“0”または“1”
に応じて行線91に0Vまたは25Vの電圧を印加す
ることができる。今はデータの書き込みの場合で
あるから、制御信号ER=“0”,AE=“0”であ
る。従つて行線91が選択されない場合、即ち端
子aが“0”の時は、端子c=“1”、端子d=
“0”となつてN−wellが略OVにバイアスされる
ため、Pチヤネルトランジスタ1612のドレイン
つまり端子は、ドレインのP+、N−wellのN
型半導体領域で、ダイオードの順方向バイアス電
圧に固定され、端子すなわち行線91は、
“0”となつて、セルC11に書き込みは行なわれな
い。行線91が選択されて端子aが“1”になる
と、端子cは“0”になり、トランジスタ221
がカツトオフされ、端子dに端子18の+25Vが
現われるから、行線91は+25Vになる。このと
き行デコーダ30によつて列線11が選択され、
この列線11に書き込み回路3から書き込み電圧
+20Vが印加される。従つてメモリーセルC11の
フローテイングゲートには電子が注入され、書き
込みが行なわれる。この時信号RWEは“0”
で、トランジスタ5はカツトオフする。
合について説明する。この時端子18に+25Vの
電圧を印加する。点dがN−well層131に接続
されているため、この層131のレベル“0”ま
たは“1”はトランジスタ221のオン、オフ即
ち端子dのレベル“0”または“1”によつて決
定され、N−well層131の“0”または“1”
に応じて行線91に0Vまたは25Vの電圧を印加す
ることができる。今はデータの書き込みの場合で
あるから、制御信号ER=“0”,AE=“0”であ
る。従つて行線91が選択されない場合、即ち端
子aが“0”の時は、端子c=“1”、端子d=
“0”となつてN−wellが略OVにバイアスされる
ため、Pチヤネルトランジスタ1612のドレイン
つまり端子は、ドレインのP+、N−wellのN
型半導体領域で、ダイオードの順方向バイアス電
圧に固定され、端子すなわち行線91は、
“0”となつて、セルC11に書き込みは行なわれな
い。行線91が選択されて端子aが“1”になる
と、端子cは“0”になり、トランジスタ221
がカツトオフされ、端子dに端子18の+25Vが
現われるから、行線91は+25Vになる。このと
き行デコーダ30によつて列線11が選択され、
この列線11に書き込み回路3から書き込み電圧
+20Vが印加される。従つてメモリーセルC11の
フローテイングゲートには電子が注入され、書き
込みが行なわれる。この時信号RWEは“0”
で、トランジスタ5はカツトオフする。
次にデータの読み出しについて述べる。一般に
データの読み出しの場合は、メモリーセルのオン
またはオフを検出して“1”または“0”の検出
を行なう。即ちフローテイングゲートに電子が注
入されているメモリーセル即ちデータが書き込ま
れているメモリーセルは、スレツシヨルド電圧V
thが高くなつているため、セルのコントロールゲ
ートに例えば+5Vを印加してもオンしないのに
反し、フローテイングゲートに電子が注入されて
いないセルは+5Vの印加によりオンする。しか
してデータ読み出し時には、信号AE=“0”、ER
=“0”、RWE=“1”にされる。するとトランジ
スタ5がオンし、列線にあらわれるデータがセン
ス増幅器6に到達する。この読み出し動作の時
は、制御端子18には+5Vが印加される。
データの読み出しの場合は、メモリーセルのオン
またはオフを検出して“1”または“0”の検出
を行なう。即ちフローテイングゲートに電子が注
入されているメモリーセル即ちデータが書き込ま
れているメモリーセルは、スレツシヨルド電圧V
thが高くなつているため、セルのコントロールゲ
ートに例えば+5Vを印加してもオンしないのに
反し、フローテイングゲートに電子が注入されて
いないセルは+5Vの印加によりオンする。しか
してデータ読み出し時には、信号AE=“0”、ER
=“0”、RWE=“1”にされる。するとトランジ
スタ5がオンし、列線にあらわれるデータがセン
ス増幅器6に到達する。この読み出し動作の時
は、制御端子18には+5Vが印加される。
いま行線91が選択される場合は、端子a=
“1”、c=“0”、d=“1”となり、端子dはN
−well層131に接続されているため、行線91
は“1”になる。もし行線91を選択しない場合
は、端子a=“0”,c=“1”,d=“0”となつ
て、端子dに接続されているN−wellが略OVに
バイアスされるため、Pチヤネルトランジスタ1
612のドレイン、つまり端子fは、ドレインのP
+,N−wellのN型半導体領域で、ダイオードの
順方向バイアス電圧に固定され、端子すなわち
行線91は“0”となる。上記のように行線91
が“1”になりかつ列線11が列デコーダ30に
よつて選択されると、セルC11のフローテイング
ゲートに電子が注入されているときは、セルC11
はカツトオフであるので、列線11はトランジス
タ8,5を介して“1”に充電され、この“1”
はセンスアツプ61出力バツフア7を介して出力
される。もしセルC11に電子が注入されていない
(データが書き込まれていない)ときは、セルC11
はオンし、列線11は“0”レベルとなつてこれ
に対応するデータは出力バツフア7から出力され
る。
“1”、c=“0”、d=“1”となり、端子dはN
−well層131に接続されているため、行線91
は“1”になる。もし行線91を選択しない場合
は、端子a=“0”,c=“1”,d=“0”となつ
て、端子dに接続されているN−wellが略OVに
バイアスされるため、Pチヤネルトランジスタ1
612のドレイン、つまり端子fは、ドレインのP
+,N−wellのN型半導体領域で、ダイオードの
順方向バイアス電圧に固定され、端子すなわち
行線91は“0”となる。上記のように行線91
が“1”になりかつ列線11が列デコーダ30に
よつて選択されると、セルC11のフローテイング
ゲートに電子が注入されているときは、セルC11
はカツトオフであるので、列線11はトランジス
タ8,5を介して“1”に充電され、この“1”
はセンスアツプ61出力バツフア7を介して出力
される。もしセルC11に電子が注入されていない
(データが書き込まれていない)ときは、セルC11
はオンし、列線11は“0”レベルとなつてこれ
に対応するデータは出力バツフア7から出力され
る。
第4図はメモリーセルのデータ消去動作を示す
信号波形図であり、図中T1は全ビツトを同時に
消去する際の期間、T2は1列線に接続される全
メモリーセルを消去する際の期間、T3は1行線
に接続される全メモリーセルを消去する際の期間
(但しVss使用)、T4はT3と同様であるが、Vssを
使わずに列線11〜1nに高電圧をかけて消去を
行なう場合、T5は選択された1メモリーセルの
み消去する際の期間を示す。
信号波形図であり、図中T1は全ビツトを同時に
消去する際の期間、T2は1列線に接続される全
メモリーセルを消去する際の期間、T3は1行線
に接続される全メモリーセルを消去する際の期間
(但しVss使用)、T4はT3と同様であるが、Vssを
使わずに列線11〜1nに高電圧をかけて消去を
行なう場合、T5は選択された1メモリーセルの
み消去する際の期間を示す。
まず、選択された単一のメモリーセル例えば
C11のデータのみ消去す場合を説明する。この時
制御端子18には−40Vが印加され、Vss=0V、
AE=“0”、ER=“1”、RWE=“0”にされる。
そして行線91を行デコーダ241で選択し、行
線91を−40Vとすると共に、列線11を列デコ
ーダ30で選択してこの列線11に+25Vを印加
する。この時行線91、列線11以外の行、列線
は0Vに保持されている。第5図に示すように、
メモリーセルのブレークダウンを生じさせるため
のドレイン電圧は、セルのコントロールゲート電
圧が負方向に増大するほど、低くてもよいので、
セルのコントロールゲート電圧が−40V、ドレイ
ン電圧が+25VになるセルC11のみにブレークダ
ウンが発生し、データの消去が行なわれる。即ち
行線91に−40Vを印加するとき、端子a=5V、
b=0V、ER=“1”であるため、端子c=
“0”、d=“1”となつてこの端子dには+5Vの
電圧があらわれる。このためN−well層131は
+5Vに保持される。端子b=0Vになるため、P
チヤネルトランジスタ1611はオンし、端子eに
は+5Vがあらわれる。従つてトランジスタ1612
はオフして行線91には−40Vが印加される。も
し行線91が選択されない場合には、端子a=
0Vであるので、端子b=+5Vとなり、トランジ
スタ1611はオフする。従つて端子eは−40Vに
なる。従つてトランジスタ1612はオンして行線
91は0Vになる。以上の説明から行線、列線に
は、それぞれ選択的に例えば−40V、+25Vを印加
することができ、従つて任意のメモリーセルのデ
ータを消去することができるものである。
C11のデータのみ消去す場合を説明する。この時
制御端子18には−40Vが印加され、Vss=0V、
AE=“0”、ER=“1”、RWE=“0”にされる。
そして行線91を行デコーダ241で選択し、行
線91を−40Vとすると共に、列線11を列デコ
ーダ30で選択してこの列線11に+25Vを印加
する。この時行線91、列線11以外の行、列線
は0Vに保持されている。第5図に示すように、
メモリーセルのブレークダウンを生じさせるため
のドレイン電圧は、セルのコントロールゲート電
圧が負方向に増大するほど、低くてもよいので、
セルのコントロールゲート電圧が−40V、ドレイ
ン電圧が+25VになるセルC11のみにブレークダ
ウンが発生し、データの消去が行なわれる。即ち
行線91に−40Vを印加するとき、端子a=5V、
b=0V、ER=“1”であるため、端子c=
“0”、d=“1”となつてこの端子dには+5Vの
電圧があらわれる。このためN−well層131は
+5Vに保持される。端子b=0Vになるため、P
チヤネルトランジスタ1611はオンし、端子eに
は+5Vがあらわれる。従つてトランジスタ1612
はオフして行線91には−40Vが印加される。も
し行線91が選択されない場合には、端子a=
0Vであるので、端子b=+5Vとなり、トランジ
スタ1611はオフする。従つて端子eは−40Vに
なる。従つてトランジスタ1612はオンして行線
91は0Vになる。以上の説明から行線、列線に
は、それぞれ選択的に例えば−40V、+25Vを印加
することができ、従つて任意のメモリーセルのデ
ータを消去することができるものである。
次に一つの行線に接続されている全メモリーセ
ルのデータを消去する方法を説明する。前述した
通り、各行線には選択的に−40Vまたは0Vを印加
できる。いま消去したいメモリーセルが接続され
ている行線を−40Vに保ち、他の行線を0Vにして
おく。そしてトランジスタ21〜2nのすべてが
オンするようなアドレス信号を列デコーダ30に
与えれば、列線11〜1nのそれぞれに+25Vの
電圧が印加される。すると選択的に−40Vが印加
されているセルのみにブレークダウンが生じ、単
一の行線に接続されているセルのみが消去され
る。なお上述の場合とは異なり、電源Vssを+
25Vにしても、選択的に−40Vが印加されている
行線に属するセルのデータを消去することができ
る。
ルのデータを消去する方法を説明する。前述した
通り、各行線には選択的に−40Vまたは0Vを印加
できる。いま消去したいメモリーセルが接続され
ている行線を−40Vに保ち、他の行線を0Vにして
おく。そしてトランジスタ21〜2nのすべてが
オンするようなアドレス信号を列デコーダ30に
与えれば、列線11〜1nのそれぞれに+25Vの
電圧が印加される。すると選択的に−40Vが印加
されているセルのみにブレークダウンが生じ、単
一の行線に接続されているセルのみが消去され
る。なお上述の場合とは異なり、電源Vssを+
25Vにしても、選択的に−40Vが印加されている
行線に属するセルのデータを消去することができ
る。
次に単一の列線に接続されている全メモリーセ
ルのデータを消去する場合を説明する。この場合
信号AE,ERをそれぞれ“1”にする。すると端
子c=0V、d=+5V、b=0V、e=+5V、行線
91=−40Vになる。ここで制御端子18に−
40Vが印加されることは勿論である。また列デコ
ーダ30で例えば列線11を選択し、この列線1
1にのみ+25Vを与えれば、この列線に接続され
るセルC11〜Cn1のみにブレークダウンが生じ、
データを消去するとができる。
ルのデータを消去する場合を説明する。この場合
信号AE,ERをそれぞれ“1”にする。すると端
子c=0V、d=+5V、b=0V、e=+5V、行線
91=−40Vになる。ここで制御端子18に−
40Vが印加されることは勿論である。また列デコ
ーダ30で例えば列線11を選択し、この列線1
1にのみ+25Vを与えれば、この列線に接続され
るセルC11〜Cn1のみにブレークダウンが生じ、
データを消去するとができる。
上述の全行線に−40Vを印加した状態で、列デ
コーダ30にトランジスタ21〜2mのすべてが
オンするようなアドレスを与えれば、メモリーシ
ステムのすべてのセルが同時に消去されることは
明らかである。また更に、全行線91〜9mを−
40Vに保持した状態で、電源Vssを+40Vにして
も全メモリーセルのデータを消去できることは明
らかである。この場合はセルのソース側でブレー
クダウンが発生することになる。
コーダ30にトランジスタ21〜2mのすべてが
オンするようなアドレスを与えれば、メモリーシ
ステムのすべてのセルが同時に消去されることは
明らかである。また更に、全行線91〜9mを−
40Vに保持した状態で、電源Vssを+40Vにして
も全メモリーセルのデータを消去できることは明
らかである。この場合はセルのソース側でブレー
クダウンが発生することになる。
第6図は本発明の他の実施例を示す。この実施
例は、第1図の各行線例えば行線91に接続され
る回路に、該行線91に属する全メモリーセルの
みを消去するための消去回路41を追加したもの
であるから、説明に必要な部分以外は省略してあ
る。この消去回路41において、トランジスタ4
2のゲートはトランジスタ201のゲートに、ト
ランジスタ43はメモリーセルC11のソースと電
源Vssとの間に介挿されている。トランジスタ4
4のゲートには信号ER、トランジスタ45のゲ
ートには信号AEが供給される。トランジスタ4
5のドレインとトランジスタ46,47のゲート
の接続点をm、セルC11のソースとトランジスタ
47,43の接続点をgとする。
例は、第1図の各行線例えば行線91に接続され
る回路に、該行線91に属する全メモリーセルの
みを消去するための消去回路41を追加したもの
であるから、説明に必要な部分以外は省略してあ
る。この消去回路41において、トランジスタ4
2のゲートはトランジスタ201のゲートに、ト
ランジスタ43はメモリーセルC11のソースと電
源Vssとの間に介挿されている。トランジスタ4
4のゲートには信号ER、トランジスタ45のゲ
ートには信号AEが供給される。トランジスタ4
5のドレインとトランジスタ46,47のゲート
の接続点をm、セルC11のソースとトランジスタ
47,43の接続点をgとする。
この第6図において信号AE=“0”、ER=
“1”にした状態で、制御端子18の電位を−
40V、電源Vssを+40Vする。このようにすれば
選択された一つの行線例えば91を−40Vにする
ことできることは既に述べた。行線91が選択さ
れた時は端子a=“1”であり、この時端子mは
“0”となる。従つてトランジスタ47はオフと
なる。電源Vss=+40Vであるため、端子gには
+40Vが印加される。このため行線91に接続さ
れているセルC11〜C1nのすべてにブレークタウ
ンが生じ、これらセルのダークは消去される。も
し行線91が選択されない時即ち端子aが“0”
のときは、端子m=“1”となることによつてト
ランジスタ47はオンし、このため端子gは0V
となる。従つてセルC11〜C1nのデータは消去さ
れない。
“1”にした状態で、制御端子18の電位を−
40V、電源Vssを+40Vする。このようにすれば
選択された一つの行線例えば91を−40Vにする
ことできることは既に述べた。行線91が選択さ
れた時は端子a=“1”であり、この時端子mは
“0”となる。従つてトランジスタ47はオフと
なる。電源Vss=+40Vであるため、端子gには
+40Vが印加される。このため行線91に接続さ
れているセルC11〜C1nのすべてにブレークタウ
ンが生じ、これらセルのダークは消去される。も
し行線91が選択されない時即ち端子aが“0”
のときは、端子m=“1”となることによつてト
ランジスタ47はオンし、このため端子gは0V
となる。従つてセルC11〜C1nのデータは消去さ
れない。
第1図に示す書き込み回路3、消去回路4の一
例は第7図に示される。この第7図において消去
回路4は図示のように接続されたトランジスタ5
0a〜50kを含むものとして示されており、書
き込み回路3はトランジスタ50a〜50d及び
51a〜51eを含むものとして示されている。
また書き込み回路3及び消去回路4は、トランジ
スタ52a〜52dを含み、図示のように接続さ
れた回路によつて相互に接続されている。ここで
トランジスタ50a,50bの接続点をmD、ト
ランジスタ50c,50dの接続点をn、トラン
ジスタ50e,50fの接続点をo、トランジス
タ50h,50iの接続点をp、トランジスタ5
1a,51bの接続点をqで表わす。またトラン
ジスタ50bのゲートには書き込みモード、消去
モードが与えられ、トランジスタ50kのチヤネ
ルの一端には電圧VEが供給される。トランジス
タ51eのチヤネルの一端には電圧VWが供給さ
れる。トランジスタ50k,51eのチヤネルの
他端は端子zに接続されている。トランジスタ5
2bのゲートには書き込み信号Wが供給され、ト
ランジスタ52a,52bの接続点からは信号W
の反転信号Wが出力される。トランジスタ52d
のゲートには消去信号Eが供給される。
例は第7図に示される。この第7図において消去
回路4は図示のように接続されたトランジスタ5
0a〜50kを含むものとして示されており、書
き込み回路3はトランジスタ50a〜50d及び
51a〜51eを含むものとして示されている。
また書き込み回路3及び消去回路4は、トランジ
スタ52a〜52dを含み、図示のように接続さ
れた回路によつて相互に接続されている。ここで
トランジスタ50a,50bの接続点をmD、ト
ランジスタ50c,50dの接続点をn、トラン
ジスタ50e,50fの接続点をo、トランジス
タ50h,50iの接続点をp、トランジスタ5
1a,51bの接続点をqで表わす。またトラン
ジスタ50bのゲートには書き込みモード、消去
モードが与えられ、トランジスタ50kのチヤネ
ルの一端には電圧VEが供給される。トランジス
タ51eのチヤネルの一端には電圧VWが供給さ
れる。トランジスタ50k,51eのチヤネルの
他端は端子zに接続されている。トランジスタ5
2bのゲートには書き込み信号Wが供給され、ト
ランジスタ52a,52bの接続点からは信号W
の反転信号Wが出力される。トランジスタ52d
のゲートには消去信号Eが供給される。
第7図において、メモリーセルのフローテイン
グゲートに電子が注入されている状態を“0”、
注入されていない状態を“1”とする。データを
読み出すときは、選択されたメモリーセルのフロ
ーテイングゲートに電子が注入されていればその
メモリーセルはオフ状態となり、列線は“1”に
充電されることは前述した。第1図のセンスアン
プ6はこの“1”状態を検出し、バツフア7から
の“0”を出力するように設計されているから、
メモリーセルの“0”状態を読み出すことができ
る。次にメモリーセルに電子が注入されていない
時は、そのメモリーセルはオンとなり、列線の電
荷は放電され、その列線は“0”となり、センス
アンプ6はこの“0”状態を検出し、出力バツフ
ア7から“1”を出力するから、メモリーセルの
“1”状態を検出できる。
グゲートに電子が注入されている状態を“0”、
注入されていない状態を“1”とする。データを
読み出すときは、選択されたメモリーセルのフロ
ーテイングゲートに電子が注入されていればその
メモリーセルはオフ状態となり、列線は“1”に
充電されることは前述した。第1図のセンスアン
プ6はこの“1”状態を検出し、バツフア7から
の“0”を出力するように設計されているから、
メモリーセルの“0”状態を読み出すことができ
る。次にメモリーセルに電子が注入されていない
時は、そのメモリーセルはオンとなり、列線の電
荷は放電され、その列線は“0”となり、センス
アンプ6はこの“0”状態を検出し、出力バツフ
ア7から“1”を出力するから、メモリーセルの
“1”状態を検出できる。
第7図の消去回路4において、メモリーセルの
消去つまり“0”の状態(電子が注入されてい
る)から“1”の状態(電子が注入されていな
い)に戻すときは、VE=+30V、書き込み信号
W=“0”、消去信号E=“1”とする。次に消去
データとして“1”を入力すると、端子pには電
圧VE(+30V)があらわれ、トランジスタ50
kはオンとなる。従つて端子zには、“VE−Vt
h”(Vthはトランジスタ50kのスレツシヨル
ド電圧)があらわれて、選択された列線には略+
25Vの電圧が加わる。よつて、選択された列線に
接続されたメモリーセルにブレークダウンが生
じ、“0”状態のメモリーセルは“1”の状態に
なるつまり消去が完了するものである。
消去つまり“0”の状態(電子が注入されてい
る)から“1”の状態(電子が注入されていな
い)に戻すときは、VE=+30V、書き込み信号
W=“0”、消去信号E=“1”とする。次に消去
データとして“1”を入力すると、端子pには電
圧VE(+30V)があらわれ、トランジスタ50
kはオンとなる。従つて端子zには、“VE−Vt
h”(Vthはトランジスタ50kのスレツシヨル
ド電圧)があらわれて、選択された列線には略+
25Vの電圧が加わる。よつて、選択された列線に
接続されたメモリーセルにブレークダウンが生
じ、“0”状態のメモリーセルは“1”の状態に
なるつまり消去が完了するものである。
次に消去データとして“0”が入力されると、
端子pは“0”となつてトランジスタ50kはオ
フとなるから、端子g及び列線には電圧VEは供
給されない。従つてこれらの列線に接続されたセ
ルの“0”,“1”の状態に変化が生じない。以上
の消去動作のとき、端子qは“0”となつてトラ
ンジスタ51eはオフであるから、書き込み回路
3は何らの影響を受けない。
端子pは“0”となつてトランジスタ50kはオ
フとなるから、端子g及び列線には電圧VEは供
給されない。従つてこれらの列線に接続されたセ
ルの“0”,“1”の状態に変化が生じない。以上
の消去動作のとき、端子qは“0”となつてトラ
ンジスタ51eはオフであるから、書き込み回路
3は何らの影響を受けない。
第7図において、メモリーセルにデータが書き
込まれるときつまりメモリーシステムがプログラ
ムされるときについて説明する。このときVW=
+25V、W=“1”、E=“0”とする。この状態
で、書き込みデータが“0”のときは端子qは+
25V(=VW)となり、トランジスタ51eはオ
ンされる。従つて端子zは“VE−Vth”(Vthは
トランジスタ51eのスレツシヨルド電圧)の電
位となるから、選択された列線は約20V程度とな
り、選択されたセルに書き込みが行なわれる。即
ちそのセルの状態は“0”となる。書き込みデー
タが“1”のときは、端子qの電位は0Vとなる
からトランジスタ51eはオフする。従つて列線
には電圧VEが印加されず、この列線に属するメ
モリーセルに書き込みは行われず、これらメモリ
ーセルは“1”の状態に保持されるものである。
込まれるときつまりメモリーシステムがプログラ
ムされるときについて説明する。このときVW=
+25V、W=“1”、E=“0”とする。この状態
で、書き込みデータが“0”のときは端子qは+
25V(=VW)となり、トランジスタ51eはオ
ンされる。従つて端子zは“VE−Vth”(Vthは
トランジスタ51eのスレツシヨルド電圧)の電
位となるから、選択された列線は約20V程度とな
り、選択されたセルに書き込みが行なわれる。即
ちそのセルの状態は“0”となる。書き込みデー
タが“1”のときは、端子qの電位は0Vとなる
からトランジスタ51eはオフする。従つて列線
には電圧VEが印加されず、この列線に属するメ
モリーセルに書き込みは行われず、これらメモリ
ーセルは“1”の状態に保持されるものである。
なお本発明は前記実施例のみに限定されるもの
ではなく、例えばメモリーセルのフローテイング
ゲートに電子が注入されている時を“0”、注入
されていない時を“1”としたのを、逆にしても
よい。また第7図においては、消去データが
“1”で消去される場合を説明したが、消去デー
タが“0”で消去するシステムとしてもよい等、
種々の応用が可能である。
ではなく、例えばメモリーセルのフローテイング
ゲートに電子が注入されている時を“0”、注入
されていない時を“1”としたのを、逆にしても
よい。また第7図においては、消去データが
“1”で消去される場合を説明したが、消去デー
タが“0”で消去するシステムとしてもよい等、
種々の応用が可能である。
以上説明した如く本発明によれば、メモリーセ
ルを1個のトランジスタで構成できるから、使用
トランジスタ数を低減でき、またメモリーセルの
データを電気的に消去できるから消去時間を短縮
することができ、また任意のメモリーセルを指定
してこれにデータの書き込みまたは消去すること
ができるから、プログラムの部分訂正も可能とな
る不揮発性半導体メモリーが提供できる。また一
般に、メモリーセルとその周辺回路を同一の半導
体基板上に形成したMOS集積回路では、基板に
対して一方の極性の電圧しか供給できない。例え
ばNチヤネル型MOS集積回路では、基板はP型
半導体でつくられ、ドレイン、ソースはN型半導
体でつくられる。このためドレイン、ソースには
基板に対して正の極性の電圧は印加できるが、負
の極性の電圧を印加した場合は、基板とドレイ
ン、ソースがPN接合ダイオードの順方向バイア
スされたのと等価になり、MOSトランジスタと
しての動作を果さない。このためドレイン、ソー
スに、基板に対して両極性の電圧を印加すること
はできない。しかるに本発明は、両極性の電圧を
印加できるように、デコーダ部の制御回路に特別
の工夫をこらしている。
ルを1個のトランジスタで構成できるから、使用
トランジスタ数を低減でき、またメモリーセルの
データを電気的に消去できるから消去時間を短縮
することができ、また任意のメモリーセルを指定
してこれにデータの書き込みまたは消去すること
ができるから、プログラムの部分訂正も可能とな
る不揮発性半導体メモリーが提供できる。また一
般に、メモリーセルとその周辺回路を同一の半導
体基板上に形成したMOS集積回路では、基板に
対して一方の極性の電圧しか供給できない。例え
ばNチヤネル型MOS集積回路では、基板はP型
半導体でつくられ、ドレイン、ソースはN型半導
体でつくられる。このためドレイン、ソースには
基板に対して正の極性の電圧は印加できるが、負
の極性の電圧を印加した場合は、基板とドレイ
ン、ソースがPN接合ダイオードの順方向バイア
スされたのと等価になり、MOSトランジスタと
しての動作を果さない。このためドレイン、ソー
スに、基板に対して両極性の電圧を印加すること
はできない。しかるに本発明は、両極性の電圧を
印加できるように、デコーダ部の制御回路に特別
の工夫をこらしている。
第1図は本発明の一実施例を示すメモリー回路
図、第2図は同メモリーの一部詳細構成図、第3
図、第4図は同メモリーの動作を示す信号波形
図、第5図は同メモリーの動作説明に用いる特性
図、第6図は本発明の他の実施例を示すメモリー
回路図、第7図は第1図の回路の一部を詳細化し
た回路図である。 11〜1n……列線、3……書き込み制御回
路、4……消去制御回路、6……センスアツプ、
7……出力バツフア、91〜9n……行線、10
1…10o……制御回路、11a1〜11an,11
b1〜11bn……制御部、12……半導体基板、
131〜13o……N−well層、1611……第1
のトランジスタ、1612……第2のトランジス
タ、18……制御端子、241〜24o……行デ
コーダ、30……列デコーダ、C11〜Con……メ
モリーセル。
図、第2図は同メモリーの一部詳細構成図、第3
図、第4図は同メモリーの動作を示す信号波形
図、第5図は同メモリーの動作説明に用いる特性
図、第6図は本発明の他の実施例を示すメモリー
回路図、第7図は第1図の回路の一部を詳細化し
た回路図である。 11〜1n……列線、3……書き込み制御回
路、4……消去制御回路、6……センスアツプ、
7……出力バツフア、91〜9n……行線、10
1…10o……制御回路、11a1〜11an,11
b1〜11bn……制御部、12……半導体基板、
131〜13o……N−well層、1611……第1
のトランジスタ、1612……第2のトランジス
タ、18……制御端子、241〜24o……行デ
コーダ、30……列デコーダ、C11〜Con……メ
モリーセル。
Claims (1)
- 1 メモリーセルとその周辺回路が同一半導体基
板上に形成された不揮発性半導体メモリーにおい
て、マトリクス状に配置された不揮発性半導体メ
モリーセルと、これらメモリーセルの行方向にそ
れぞれ配置され、対応するメモリーセルの制御電
極に接続される行線と、これら行線を選択する行
デコーダと、前記メモリーセルの列方向にそれぞ
れ配置され、対応するメモリーセルのデータを得
るための列線と、これら列線を選択する列デコー
ダと、前記行デコーダ、列デコーダにより選択さ
れた少くとも1個のメモリーセルのデータの読み
出し、書き込み、消去に応じて異なるレベルの電
圧が印加され前記各行線に対して共通に設けられ
る制御端子と、前記行線、前記行デコーダの前記
行線に対応する出力端、及び前記制御端子のそれ
ぞれに接続され該制御端子に印加する電圧レベル
及び前記行デコーダの出力端の電位に応じてそれ
ぞれ所定のレベルの電圧を対応する行線に印加す
る制御回路と、書き込みモード、消去モード、読
み出しモードに応じて前記行線に印加する電圧を
制御する手段とを具備し、前記制御端子に印加す
る電圧を制御することにより、前記行数に印加す
る電圧を、書き込み時と読み出し時は同極性と
し、消去時は前記書き込み時と読み出し時とは逆
極性の電圧としてなり、前記制御回路は、メモリ
ーセルの第1導電型基板上に形成された第2導電
型半導体層と、該層に形成された第1導電型チヤ
ネルの第1、第2のMOSトランジスタと、前記
第2導電型半導体層の電位を決める制御部とを有
し、前記第1のMOSトランジスタのゲートは行
デコーダの対応する出力端に、ドレインは制御端
子及び第2MOSトランジスタのゲートに、ソース
は前記第2導電型半導体層及び前記制御部の電位
出力端に接続され、前記第2のMOSトランジス
タのドレインは前記制御端子及び対応する行線
に、ソースは接地点に接続されていることを特徴
とした不揮発性半導体メモリー。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12435179A JPS5647992A (en) | 1979-09-27 | 1979-09-27 | Nonvolatile semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12435179A JPS5647992A (en) | 1979-09-27 | 1979-09-27 | Nonvolatile semiconductor memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5647992A JPS5647992A (en) | 1981-04-30 |
JPS6120958B2 true JPS6120958B2 (ja) | 1986-05-24 |
Family
ID=14883222
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12435179A Granted JPS5647992A (en) | 1979-09-27 | 1979-09-27 | Nonvolatile semiconductor memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5647992A (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5827372A (ja) * | 1981-08-12 | 1983-02-18 | Hitachi Ltd | 不揮発性メモリ装置 |
US4408306A (en) * | 1981-09-28 | 1983-10-04 | Motorola, Inc. | Column and row erasable EEPROM |
US4412309A (en) * | 1981-09-28 | 1983-10-25 | Motorola, Inc. | EEPROM With bulk zero program capability |
US4797856A (en) * | 1987-04-16 | 1989-01-10 | Intel Corporation | Self-limiting erase scheme for EEPROM |
US4781967A (en) * | 1987-10-07 | 1988-11-01 | The Draper Felt Company, Inc. | Papermaker press felt |
JP2722536B2 (ja) * | 1988-10-15 | 1998-03-04 | ソニー株式会社 | 不揮発性メモリのアドレスデコーダ回路 |
US5002801A (en) * | 1988-10-31 | 1991-03-26 | Albany International Corp. | Paper machine fabrics having controlled release |
US5118557A (en) * | 1988-10-31 | 1992-06-02 | Albany International Corp. | Foam coating of press fabrics to achieve a controlled void volume |
US4931010A (en) * | 1988-10-31 | 1990-06-05 | Albany International Corp. | Fabrics having hydrophilic and hydrophobic foams |
-
1979
- 1979-09-27 JP JP12435179A patent/JPS5647992A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5647992A (en) | 1981-04-30 |
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