JPH0772996B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH0772996B2 JPH0772996B2 JP2108787A JP2108787A JPH0772996B2 JP H0772996 B2 JPH0772996 B2 JP H0772996B2 JP 2108787 A JP2108787 A JP 2108787A JP 2108787 A JP2108787 A JP 2108787A JP H0772996 B2 JPH0772996 B2 JP H0772996B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- G—PHYSICS
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性トランジスタを使用し、電気的にデ
ータの書替えが可能な不揮発性半導体メモリに関する。
ータの書替えが可能な不揮発性半導体メモリに関する。
（従来の技術） 電気的にデータの書替えが可能な不揮発性半導体メモリ
は、E2PROM（Electrically Erasable and Programable
Read Only Memory）として良く知られている。このE2PR
OMに使用されるメモリ・セルの構造には種々の方式があ
るが、フローティング・ゲート型でフローティング・ゲ
ート電極が一部薄い絶縁膜を介して拡散層と重なり合っ
ている方式のものが一般的である。
は、E2PROM（Electrically Erasable and Programable
Read Only Memory）として良く知られている。このE2PR
OMに使用されるメモリ・セルの構造には種々の方式があ
るが、フローティング・ゲート型でフローティング・ゲ
ート電極が一部薄い絶縁膜を介して拡散層と重なり合っ
ている方式のものが一般的である。
第11図はこの方式の従来のメモリ・セルの素子構造を示
す断面図である。Ｐ型半導体基板10の表面にはＮ型拡散
層11、12、13が形成されている。上記拡散層11と12の相
互間にはチャネル領域14が限定されており、このチャネ
ル領域14上には比較的厚い絶縁膜15を介して、多結晶シ
リコンで構成された電極16が設けられている。また、こ
の電極16は、上記絶縁膜15よりも薄い膜厚の絶縁膜17の
部分を介して上記Ｎ型拡散層12と重なり合っている。さ
らに、電極16上には比較的厚い絶縁膜18を介して、多結
晶シリコンで構成された電極19が設けられている。
す断面図である。Ｐ型半導体基板10の表面にはＮ型拡散
層11、12、13が形成されている。上記拡散層11と12の相
互間にはチャネル領域14が限定されており、このチャネ
ル領域14上には比較的厚い絶縁膜15を介して、多結晶シ
リコンで構成された電極16が設けられている。また、こ
の電極16は、上記絶縁膜15よりも薄い膜厚の絶縁膜17の
部分を介して上記Ｎ型拡散層12と重なり合っている。さ
らに、電極16上には比較的厚い絶縁膜18を介して、多結
晶シリコンで構成された電極19が設けられている。
さらに上記拡散層12と13の相互間にもチャネル領域20が
設定されており、このチャネル領域20上には比較的厚い
絶縁膜21を介して、多結晶シリコンで構成された電極22
が設けられている。
設定されており、このチャネル領域20上には比較的厚い
絶縁膜21を介して、多結晶シリコンで構成された電極22
が設けられている。
ここで、上記拡散層11はソース配線Ｓに、拡散層13はビ
ット線BLにそれぞれ接続され、さらに電極16はフローテ
ィング・ゲート電極、電極19はコントロール・ゲート電
極、電極22はゲート電極としてそれぞれ使用され、コン
トロール・ゲート電極19は制御ゲート線CGに、ゲート電
極22は選択ゲート線SGにそれぞれ接続される。
ット線BLにそれぞれ接続され、さらに電極16はフローテ
ィング・ゲート電極、電極19はコントロール・ゲート電
極、電極22はゲート電極としてそれぞれ使用され、コン
トロール・ゲート電極19は制御ゲート線CGに、ゲート電
極22は選択ゲート線SGにそれぞれ接続される。
第12図は第11図の従来素子の等価回路図である。図中の
トランジスタ41は拡散層11、12をソース・ドレインする
フローティング・ゲート型のものであり、データを記憶
するメモリ用トランジスタを構成している。また、トラ
ンジスタ42は拡散層12、13をソース，ドレインとする通
常のMOS型のものであり、上記メモリ用トランジスタ41
を選択する選択用トランジスタを構成している。
トランジスタ41は拡散層11、12をソース・ドレインする
フローティング・ゲート型のものであり、データを記憶
するメモリ用トランジスタを構成している。また、トラ
ンジスタ42は拡散層12、13をソース，ドレインとする通
常のMOS型のものであり、上記メモリ用トランジスタ41
を選択する選択用トランジスタを構成している。
このようなメモリ・セルの動作モードとして、データの
消去、書込み及び読出しモードがある。第13図はこのよ
うな各動作モードにおいてい、ソース配線Ｓ、ビット線
BL、制御ゲート線CG、選択ゲート線SGに供給される電圧
をまとめて示したものである。なお、E2PROMを内蔵した
集積回路で使用される電源電源はGND、Vcc、VPPの３種
類であり、通常の場合、GND＝OV、VCC＝5V、VPP＝20Vで
ある。なお、VPPは外部電源として供給されるものでは
なく、集積回路内部においてVCCの電圧を昇圧して作成
される。
消去、書込み及び読出しモードがある。第13図はこのよ
うな各動作モードにおいてい、ソース配線Ｓ、ビット線
BL、制御ゲート線CG、選択ゲート線SGに供給される電圧
をまとめて示したものである。なお、E2PROMを内蔵した
集積回路で使用される電源電源はGND、Vcc、VPPの３種
類であり、通常の場合、GND＝OV、VCC＝5V、VPP＝20Vで
ある。なお、VPPは外部電源として供給されるものでは
なく、集積回路内部においてVCCの電圧を昇圧して作成
される。
まず、始めにデータ消去モードを説明する。このモード
は電子注入モードとも呼ばれ、フローティング・ゲート
電極16に電子を注入することによってメモリ用トランジ
スタ41の閥値電圧VTHを上昇させるものである。この場
合には、BL＝OV、SG＝20V、CG＝20V、Ｓ＝OVに設定す
る。SGを20Vに設定することによって選択用トランジス
タ42が導通し、Ｎ型拡散層12はBLのOVとなる。他方、フ
ローティング・ゲート電極16にはCGの高い電圧が印加さ
れている。これにより、フローティング・ゲート電極16
とＮ型拡散層12との間の薄い絶縁膜17に高電界が加わ
り、フローティング・ゲート電極16からＮ型拡散層12に
向かってトンネル電流が流れ、フローティング・ゲート
電極16に電子が注入される。この結果、メモリ用トラン
ジスタ41の閥値電圧VTHが上昇し、例えば＋8V程度にな
る。
は電子注入モードとも呼ばれ、フローティング・ゲート
電極16に電子を注入することによってメモリ用トランジ
スタ41の閥値電圧VTHを上昇させるものである。この場
合には、BL＝OV、SG＝20V、CG＝20V、Ｓ＝OVに設定す
る。SGを20Vに設定することによって選択用トランジス
タ42が導通し、Ｎ型拡散層12はBLのOVとなる。他方、フ
ローティング・ゲート電極16にはCGの高い電圧が印加さ
れている。これにより、フローティング・ゲート電極16
とＮ型拡散層12との間の薄い絶縁膜17に高電界が加わ
り、フローティング・ゲート電極16からＮ型拡散層12に
向かってトンネル電流が流れ、フローティング・ゲート
電極16に電子が注入される。この結果、メモリ用トラン
ジスタ41の閥値電圧VTHが上昇し、例えば＋8V程度にな
る。
データ書込みモードは電子放出モードとも呼ばれ、フロ
ーティング・ゲート電極16に注入された電子を放出する
ことによってメモリ用トランジスタ41の閥値電圧VTHを
下降させるものである。この場合には、BL＝20V、SG＝2
0V、CG＝0V、Ｓ＝5Vもしくはフローティング状態に設定
する。SGを20Vに設定することによって選択用トランジ
スタ42が導通し、Ｎ型拡散層12はBLの20Vとなる。これ
により、上記消去モードの場合とは反対方向で薄い絶縁
膜17に高電界が加わり、Ｎ型拡散層12からフローティン
グ・ゲート電極16に向かってトンネル電流が流れ、フロ
ーティング・ゲート電極16から電子が放出される。この
結果、メモリ用トランジスタ41の閥値電圧VTHが下降
し、例えば−5V程度になる。
ーティング・ゲート電極16に注入された電子を放出する
ことによってメモリ用トランジスタ41の閥値電圧VTHを
下降させるものである。この場合には、BL＝20V、SG＝2
0V、CG＝0V、Ｓ＝5Vもしくはフローティング状態に設定
する。SGを20Vに設定することによって選択用トランジ
スタ42が導通し、Ｎ型拡散層12はBLの20Vとなる。これ
により、上記消去モードの場合とは反対方向で薄い絶縁
膜17に高電界が加わり、Ｎ型拡散層12からフローティン
グ・ゲート電極16に向かってトンネル電流が流れ、フロ
ーティング・ゲート電極16から電子が放出される。この
結果、メモリ用トランジスタ41の閥値電圧VTHが下降
し、例えば−5V程度になる。
データ読出しモードの場合には、BL＝1V、SG＝5V、CG＝
0V、Ｓ＝0Vに設定する。SGを5Vに設定することによって
選択用トランジスタ42が導通し、Ｎ型拡散層12はBLの1V
となる。このとき、予めフローティング・ゲート電極16
に電子が注入されている場合には閥値電圧VTHが上昇し
ているため、メモリ用トランジスタ41は導通しない。こ
のため、BLとＳとの間には電流が流れず、BLは1Vのまま
保持される。これに対し、フローティング・ゲート電極
16から電子が放出されている場合には閥値電圧VTHが下
降しているため、メモリ用トランジスタ41は導通する。
このときは、BLとＳとの間に電流が流れ、BLはほぼＳの
0Vとなる。つまり、BLの1Vと0Vの電位差をBLに接続され
た図示しないセンスアンプ回路で増幅することにより、
論理的な“1"、“0"の判定を行なう。
0V、Ｓ＝0Vに設定する。SGを5Vに設定することによって
選択用トランジスタ42が導通し、Ｎ型拡散層12はBLの1V
となる。このとき、予めフローティング・ゲート電極16
に電子が注入されている場合には閥値電圧VTHが上昇し
ているため、メモリ用トランジスタ41は導通しない。こ
のため、BLとＳとの間には電流が流れず、BLは1Vのまま
保持される。これに対し、フローティング・ゲート電極
16から電子が放出されている場合には閥値電圧VTHが下
降しているため、メモリ用トランジスタ41は導通する。
このときは、BLとＳとの間に電流が流れ、BLはほぼＳの
0Vとなる。つまり、BLの1Vと0Vの電位差をBLに接続され
た図示しないセンスアンプ回路で増幅することにより、
論理的な“1"、“0"の判定を行なう。
ここで問題となるのは、BLの1Vと0Vの電位差をセンスア
ンプ回路で増幅していることである。すなわち、センス
アンプ回路では、わずか1Vの電位差を増幅してレベル判
定を行なわなければならない。
ンプ回路で増幅していることである。すなわち、センス
アンプ回路では、わずか1Vの電位差を増幅してレベル判
定を行なわなければならない。
それでは、なぜ、読出しモードの際にBLを5Vまで上げ
ず、1V程度にまで押さえ込む必要があるのかについて説
明する。読出しモードに、BL＝5Vに判定するＮ型拡散層
12はほぼ5Vになる。すると、薄い絶縁膜17には、フロー
テイング・ゲート電極16を介して、CG＝0VとＮ型拡散層
12の5Vとによる電界が加わることになる。つまり、先の
書込みモード（電子放出モード）における電界の加わり
方と電界の方向が同じであり、異なる点は電界の強さが
書込みモード時よりも低いだけである。従って、電子が
注入されているセルが長時間にわたり読出しモードにな
れているならば、既に注入されている電子がトンネル効
果により少しづつ放出されてしまい、閥値電圧VTHがわ
ずかづつ降下し、ある時間が経過したときには論理的誤
動作を引き起こすことになる。このような現象をソフト
ライト（弱い書込み）現象と呼び、このソフトライト現
象の時間に対する耐性をリード・リテンション特性（読
出し時のデータ保持特性）と呼ぶ。
ず、1V程度にまで押さえ込む必要があるのかについて説
明する。読出しモードに、BL＝5Vに判定するＮ型拡散層
12はほぼ5Vになる。すると、薄い絶縁膜17には、フロー
テイング・ゲート電極16を介して、CG＝0VとＮ型拡散層
12の5Vとによる電界が加わることになる。つまり、先の
書込みモード（電子放出モード）における電界の加わり
方と電界の方向が同じであり、異なる点は電界の強さが
書込みモード時よりも低いだけである。従って、電子が
注入されているセルが長時間にわたり読出しモードにな
れているならば、既に注入されている電子がトンネル効
果により少しづつ放出されてしまい、閥値電圧VTHがわ
ずかづつ降下し、ある時間が経過したときには論理的誤
動作を引き起こすことになる。このような現象をソフト
ライト（弱い書込み）現象と呼び、このソフトライト現
象の時間に対する耐性をリード・リテンション特性（読
出し時のデータ保持特性）と呼ぶ。
このリード・リテンション特性を改良するためには、読
出しモード時におけるBL電圧を下げれば良いが、逆に電
子注入セルと電子放出セルとのBL電圧差が小さくなり、
論理的マージンが低下してしまう。従って、従来ではBL
＝1V程度に設定し、リード・リテンション特性に対して
は十分な対策を行ない、一方では論理的マージンが小さ
くなるという点に対してはセンスアンプ回路を高性能化
する等して、センスアンプ回路自体に大きない負担をか
けていた。
出しモード時におけるBL電圧を下げれば良いが、逆に電
子注入セルと電子放出セルとのBL電圧差が小さくなり、
論理的マージンが低下してしまう。従って、従来ではBL
＝1V程度に設定し、リード・リテンション特性に対して
は十分な対策を行ない、一方では論理的マージンが小さ
くなるという点に対してはセンスアンプ回路を高性能化
する等して、センスアンプ回路自体に大きない負担をか
けていた。
このように従来では、センスアンプ回路に余りに多くの
負担をかけすぎているために、以下のような種々の問題
が明らかになった。その第１の問題点として、センスア
ンプ回路の構成が複雑化し、集積回路化する際にチップ
面積が増大することである。チップ面積の増大は製造価
格の増加をもたらす。第２の問題点として、読出しモー
ド時における動作電源電圧マージンが小さくなり、時に
低電圧動作が不利となることが挙げられる。第３の問題
点として、BLに供給するための1Vという中間の定電圧源
が必要となる。このような中間電圧を作成する回路を内
蔵することにより、消費電流が増加し、低消費電力化が
不利となる。第４の問題点としてセンスアンプ回路の複
雑化に伴い、アクセスタイムが長くなることが挙げられ
る。
負担をかけすぎているために、以下のような種々の問題
が明らかになった。その第１の問題点として、センスア
ンプ回路の構成が複雑化し、集積回路化する際にチップ
面積が増大することである。チップ面積の増大は製造価
格の増加をもたらす。第２の問題点として、読出しモー
ド時における動作電源電圧マージンが小さくなり、時に
低電圧動作が不利となることが挙げられる。第３の問題
点として、BLに供給するための1Vという中間の定電圧源
が必要となる。このような中間電圧を作成する回路を内
蔵することにより、消費電流が増加し、低消費電力化が
不利となる。第４の問題点としてセンスアンプ回路の複
雑化に伴い、アクセスタイムが長くなることが挙げられ
る。
（発明が解決しようとする問題点） このように従来の不揮発性半導体メモリでは、チップ面
積が増大する、低電圧動作に不利である、低消費電力化
に不利である、アクセスタイムが長くなる、等の欠点が
ある。
積が増大する、低電圧動作に不利である、低消費電力化
に不利である、アクセスタイムが長くなる、等の欠点が
ある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、低電圧、低消費電力化を可能ならし
めるとともに、センスアンプ回路を始めとする周辺回路
の簡素化と動作速度の高速化を可能ならしめる不揮発性
半導体メモリを提供することにある。
あり、その目的は、低電圧、低消費電力化を可能ならし
めるとともに、センスアンプ回路を始めとする周辺回路
の簡素化と動作速度の高速化を可能ならしめる不揮発性
半導体メモリを提供することにある。
［発明の構成］ （問題点を解決するための手段） この発明の不揮発性半導体メモリは、第１導電型の半導
体基板と、上記基板内に設けられた第２導電型の第１、
第２及び第３拡散層と、上記第１、第２拡散層相互間に
設定された第１チャネル領域と、上記第２、第３拡散層
相互間に設定された第２チャネル領域と、上記第１チャ
ネル領域上に設けられ一部が薄い絶縁膜を介して上記第
２拡散層と重なり合った浮游ゲート電極と、上記浮游ゲ
ート電極上に設けられた制御ゲート電極と、上記第２チ
ャネル領域上に設けられたゲート電極と、データの消去
時、書込み時及び読出し時にそれぞれ所定電圧を上記制
御ゲート電極に供給する制御ゲート線と、データの消去
時、書込み時及び読出し時にそれぞれ所定電圧の上記ゲ
ート電極に供給する選択ゲート線と、データの消去時、
書込み時及び読出し時にそれぞれ所定電圧を上記第３拡
散層に供給する書込み線と、データの消去時、書込み時
及び読出し時にそれぞれ所定電圧を上記第１拡散層に供
給する読出し線とから構成されている。
体基板と、上記基板内に設けられた第２導電型の第１、
第２及び第３拡散層と、上記第１、第２拡散層相互間に
設定された第１チャネル領域と、上記第２、第３拡散層
相互間に設定された第２チャネル領域と、上記第１チャ
ネル領域上に設けられ一部が薄い絶縁膜を介して上記第
２拡散層と重なり合った浮游ゲート電極と、上記浮游ゲ
ート電極上に設けられた制御ゲート電極と、上記第２チ
ャネル領域上に設けられたゲート電極と、データの消去
時、書込み時及び読出し時にそれぞれ所定電圧を上記制
御ゲート電極に供給する制御ゲート線と、データの消去
時、書込み時及び読出し時にそれぞれ所定電圧の上記ゲ
ート電極に供給する選択ゲート線と、データの消去時、
書込み時及び読出し時にそれぞれ所定電圧を上記第３拡
散層に供給する書込み線と、データの消去時、書込み時
及び読出し時にそれぞれ所定電圧を上記第１拡散層に供
給する読出し線とから構成されている。
（作用） この発明の不揮発性半導体メモリで使用されるメモリ・
セルは第１図の断面図に示すように構成されている。Ｐ
型半導体基板10の表面にはＮ型拡散層11、12、13が形成
されている。上記拡散層11と12の相互間にはチャネル領
域14が設定されており、このチャネル領域14上には比較
的厚い絶縁膜15を介して、多結晶シリコンで構成された
電極16が設けられている。また、この電極16は、上記絶
縁膜14よりも薄い膜圧の絶縁膜17の部分を介して上記Ｎ
型拡散層12と重なり合っている。さらに、上記電極16に
は比較的厚い絶縁膜18を介して、多結晶シリコンで構成
された電極19が設けられている。
セルは第１図の断面図に示すように構成されている。Ｐ
型半導体基板10の表面にはＮ型拡散層11、12、13が形成
されている。上記拡散層11と12の相互間にはチャネル領
域14が設定されており、このチャネル領域14上には比較
的厚い絶縁膜15を介して、多結晶シリコンで構成された
電極16が設けられている。また、この電極16は、上記絶
縁膜14よりも薄い膜圧の絶縁膜17の部分を介して上記Ｎ
型拡散層12と重なり合っている。さらに、上記電極16に
は比較的厚い絶縁膜18を介して、多結晶シリコンで構成
された電極19が設けられている。
上記拡散層12と13の相互間にもチャネル領域20が設定さ
れており、このチャネル領域20上には比較的厚い絶縁膜
21を介して、多結晶シリコンで構成された電極22が設け
られている。
れており、このチャネル領域20上には比較的厚い絶縁膜
21を介して、多結晶シリコンで構成された電極22が設け
られている。
ここで、上記拡散層11には読出し線RLが、拡散層13には
書込み線WLがそれぞれ接続る。また上記電極16はフロー
ティング・ゲート電極、電極19はコントロール・ゲート
電極電極22はゲート電極としてそれぞれ使用され、電極
19は制御ゲート線CGに、電極22は選択ゲート線SGにそれ
ぞれ接続される。
書込み線WLがそれぞれ接続る。また上記電極16はフロー
ティング・ゲート電極、電極19はコントロール・ゲート
電極電極22はゲート電極としてそれぞれ使用され、電極
19は制御ゲート線CGに、電極22は選択ゲート線SGにそれ
ぞれ接続される。
第２図は第１図の素子の等価回路図である。図中のトラ
ンジスタ31は前記拡散層11、12をソース，ドレインとす
るフローティング・ゲート型のものであり、データを記
憶するメモリ用トランジスタを構成している。また、ト
ランジスタ32は前記拡散層12、13をソース，ドレインと
する通常のMOS型のものであり、上記メモリ用トランジ
スタ31を選択する選択用トランジスタを構成している。
ンジスタ31は前記拡散層11、12をソース，ドレインとす
るフローティング・ゲート型のものであり、データを記
憶するメモリ用トランジスタを構成している。また、ト
ランジスタ32は前記拡散層12、13をソース，ドレインと
する通常のMOS型のものであり、上記メモリ用トランジ
スタ31を選択する選択用トランジスタを構成している。
このようなメモリ・セルの動作モードとして、従来セル
の場合と同様にデータの消去、書込み及び読出しモード
がある。第３図はこのような各動作モードにおいて、読
出し線WL、書込み線WL、制御ゲート線CG、選択ゲート線
SGに供給される電圧をまとめて示したものである。
の場合と同様にデータの消去、書込み及び読出しモード
がある。第３図はこのような各動作モードにおいて、読
出し線WL、書込み線WL、制御ゲート線CG、選択ゲート線
SGに供給される電圧をまとめて示したものである。
まず始めのデータ消去モード（電子注入モード）の場合
には、WL＝OV、SG＝20V、CG＝20V、RL＝0Vに設定する。
SGを20Vに設定することによって選択用トランジスタ32
が導通し、Ｎ型拡散層12はWLの0Vとなる。他方、フロー
ティング・ゲート電極16にはCGの高い電圧が印加されて
いる。これにより、フローティング・ゲート電極16とＮ
型拡散層12との間の薄い絶縁膜17に高電界が加わり、フ
ローティング・ゲート電極16からＮ型拡散層12に向かっ
てトンネル電流が流れ、フローティング・ゲート電極16
に電子が注入される。この結果、メモリ用トランジスタ
31の閥値電圧VTHが上昇し、例えば＋8V程度になる。
には、WL＝OV、SG＝20V、CG＝20V、RL＝0Vに設定する。
SGを20Vに設定することによって選択用トランジスタ32
が導通し、Ｎ型拡散層12はWLの0Vとなる。他方、フロー
ティング・ゲート電極16にはCGの高い電圧が印加されて
いる。これにより、フローティング・ゲート電極16とＮ
型拡散層12との間の薄い絶縁膜17に高電界が加わり、フ
ローティング・ゲート電極16からＮ型拡散層12に向かっ
てトンネル電流が流れ、フローティング・ゲート電極16
に電子が注入される。この結果、メモリ用トランジスタ
31の閥値電圧VTHが上昇し、例えば＋8V程度になる。
データ書込みモード（電子放出モード）の場合には、WL
＝20V、SG＝20V、CG＝0V、RL＝5Vに設定する。SGを20V
に設定することによって選択用トランジスタ32が導通
し、Ｎ型拡散層12はWLの20Vとなる。これにより、上記
消去モードの場合とは反対方向で薄い絶縁膜17に高電界
が加わり、Ｎ型拡散層12からフローティング・ゲート電
極16に向かってトンネル電流が流れ、フローティング・
ゲート電極16から電子が放出される。この結果、メモリ
用トランジスタ31の閥値電圧VTHが下降し、例えば−5V
程度になる。このようにデータ消去モード時と書込みモ
ード時の動作は、従来セルと全く同じである。
＝20V、SG＝20V、CG＝0V、RL＝5Vに設定する。SGを20V
に設定することによって選択用トランジスタ32が導通
し、Ｎ型拡散層12はWLの20Vとなる。これにより、上記
消去モードの場合とは反対方向で薄い絶縁膜17に高電界
が加わり、Ｎ型拡散層12からフローティング・ゲート電
極16に向かってトンネル電流が流れ、フローティング・
ゲート電極16から電子が放出される。この結果、メモリ
用トランジスタ31の閥値電圧VTHが下降し、例えば−5V
程度になる。このようにデータ消去モード時と書込みモ
ード時の動作は、従来セルと全く同じである。
次にデータ読出しモードの場合には、WL＝0V、SG＝5V、
CG＝0V、RL＝5Vに設定する。SGを5Vに設定することによ
って選択用トランジスタ32が導通し、Ｎ型拡散層12はWL
の5Vとなる。このとき、予めフローティング・ゲート電
極16に電子が注入されている場合には閥値電圧VTHが上
昇しているため、メモリ用トランジスタ31は導通しな
い。このため、RLとWLとの間には電流が流れず、RLは5V
のまま保持される。これに対し、フローティング・ゲー
ト電極16から電子が放出されている場合には閥値電圧V
THが下降しているため、メモリ用トランジスタ31は導通
する。このときは、RLとWLとの間に電流が流れ、RLはほ
ぼWLの0Vとなる。この場合には、RLの5Vと0Vの電位差
を、RLに接続された図示しないセンスアンプ回路で増幅
することにより、論理的な“1"、“0"の判定が行なわれ
る。
CG＝0V、RL＝5Vに設定する。SGを5Vに設定することによ
って選択用トランジスタ32が導通し、Ｎ型拡散層12はWL
の5Vとなる。このとき、予めフローティング・ゲート電
極16に電子が注入されている場合には閥値電圧VTHが上
昇しているため、メモリ用トランジスタ31は導通しな
い。このため、RLとWLとの間には電流が流れず、RLは5V
のまま保持される。これに対し、フローティング・ゲー
ト電極16から電子が放出されている場合には閥値電圧V
THが下降しているため、メモリ用トランジスタ31は導通
する。このときは、RLとWLとの間に電流が流れ、RLはほ
ぼWLの0Vとなる。この場合には、RLの5Vと0Vの電位差
を、RLに接続された図示しないセンスアンプ回路で増幅
することにより、論理的な“1"、“0"の判定が行なわれ
る。
ここで非常に重要なことは、RLに5Vという通常の読出し
時の電源電圧をそのまま供給することができるという点
である。しかも、5Vという電圧をRLに供給してもソフト
ライト現象を押さえ、リード・リテンション特性を大幅
に改善することができるのである。なぜならば、読出し
モード時において、SG＝5V、WL＝0Vであるため、Ｎ型拡
散層12の電圧は0Vとなる。つまり、CG＝0Vであり、フロ
ーティング・ゲート電極16の電圧もほぼ0Vとなり、また
Ｎ型拡散層12も0Vであるため、フローティング・ゲート
電極16とＮ型拡散層12との間の薄い絶縁膜17には電界が
印加されない。従って、トンネル効果により電子の注入
も放出も行われない。
時の電源電圧をそのまま供給することができるという点
である。しかも、5Vという電圧をRLに供給してもソフト
ライト現象を押さえ、リード・リテンション特性を大幅
に改善することができるのである。なぜならば、読出し
モード時において、SG＝5V、WL＝0Vであるため、Ｎ型拡
散層12の電圧は0Vとなる。つまり、CG＝0Vであり、フロ
ーティング・ゲート電極16の電圧もほぼ0Vとなり、また
Ｎ型拡散層12も0Vであるため、フローティング・ゲート
電極16とＮ型拡散層12との間の薄い絶縁膜17には電界が
印加されない。従って、トンネル効果により電子の注入
も放出も行われない。
（実施例） 以下、この発明の実施例を図面を参照して説明する。
第４図はこの発明の不揮発性半導体メモリをE2PROMに実
施した場合の概略的な構成を示す回路図である。この実
施例のメモリでは説明を簡単にするために、前記メモリ
用トランジスタ31と選択用トランジスタ32とからなるメ
モリ・セル30は１個のみ示されている。そして、このメ
モリ・セル30は前記第１図のような断面構造を有してい
る。通常の読出し用電源VCCと読出し線RLとの間にはス
イッチ用のＰチャネルMOSトランジスタ33と負荷回路と
しての抵抗34が直列接続されており、さらに読出し線RL
とアース（0V）との間にはスイッチ用のＮチャネルMOS
トランジスタ35が接続されている。そして、上記両スイ
ッチ用のトランジスタ33、35のゲート電極は共通に接続
され、ここにはデータ消去モード時に5V、それ以外の期
間では0Vにされる信号Eraseが供給される。さらに読出
し線RLにはセンスアンプ回路36の入力端子が接続されて
いる。
施した場合の概略的な構成を示す回路図である。この実
施例のメモリでは説明を簡単にするために、前記メモリ
用トランジスタ31と選択用トランジスタ32とからなるメ
モリ・セル30は１個のみ示されている。そして、このメ
モリ・セル30は前記第１図のような断面構造を有してい
る。通常の読出し用電源VCCと読出し線RLとの間にはス
イッチ用のＰチャネルMOSトランジスタ33と負荷回路と
しての抵抗34が直列接続されており、さらに読出し線RL
とアース（0V）との間にはスイッチ用のＮチャネルMOS
トランジスタ35が接続されている。そして、上記両スイ
ッチ用のトランジスタ33、35のゲート電極は共通に接続
され、ここにはデータ消去モード時に5V、それ以外の期
間では0Vにされる信号Eraseが供給される。さらに読出
し線RLにはセンスアンプ回路36の入力端子が接続されて
いる。
そして、上記トランジスタ33の導通抵抗と抵抗34の抵抗
との和の値をRr、メモリ・セル30が電子の注入状態のと
きのRL、WL間の抵抗値をRoff、メモリ・セル30が電子の
放出状態のときのRL、WL間の抵抗値をRonとすると、抵
抗Rrの値は次のような関係を満足するように設定されて
いる。
との和の値をRr、メモリ・セル30が電子の注入状態のと
きのRL、WL間の抵抗値をRoff、メモリ・セル30が電子の
放出状態のときのRL、WL間の抵抗値をRonとすると、抵
抗Rrの値は次のような関係を満足するように設定されて
いる。
Roff＞＞Rr＞＞Ron …１ このようなメモリでは、メモリ・セル30の電子注入、放
出の各状態において、RLは5Vと0Vとの間をほぼフル・ス
ィングする。すなわち、データの消去モード時に信号Er
aseが5Vにされると、トランジスタ35が導通し、RLがこ
のトランジスタ35により0Vに設定される。このとき、ト
ランジスタ33は非導通状態となるため、抵抗34には電流
は流れない。他方、データの消去モード時以外の期間で
は信号Eraseが0Vであり、トランジスタ35が非導通とな
り、トランジスタ33は導通状態となるため、RLは抵抗34
を介してVCCの5Vに設定される。また、電源電圧VCCの値
を低下させても、RLの電圧はVCCと0Vとの間をほぼフル
・スィングするので、低電圧動作に対して十分な動作マ
ージンを得ることができる。また、従来のように1Vとい
う中間電圧が不要なため、この電圧を作成する回路が不
要となり、消費電流の削減を図ることができる。
出の各状態において、RLは5Vと0Vとの間をほぼフル・ス
ィングする。すなわち、データの消去モード時に信号Er
aseが5Vにされると、トランジスタ35が導通し、RLがこ
のトランジスタ35により0Vに設定される。このとき、ト
ランジスタ33は非導通状態となるため、抵抗34には電流
は流れない。他方、データの消去モード時以外の期間で
は信号Eraseが0Vであり、トランジスタ35が非導通とな
り、トランジスタ33は導通状態となるため、RLは抵抗34
を介してVCCの5Vに設定される。また、電源電圧VCCの値
を低下させても、RLの電圧はVCCと0Vとの間をほぼフル
・スィングするので、低電圧動作に対して十分な動作マ
ージンを得ることができる。また、従来のように1Vとい
う中間電圧が不要なため、この電圧を作成する回路が不
要となり、消費電流の削減を図ることができる。
ここで、この実施例のメモリにおいて、データの消去、
書込み及び読出しの各動作モードにおける電圧制定範囲
を第３図に戻って考えてみる。すなわち、WLについては
0V〜20V（高電圧系）、SGについては5V〜20V（低、高電
圧系）、CGについては0V〜20V（高電圧系）、RLについ
ては0V〜5V（低電圧系）である。つまり、高電圧系と低
電圧系が共存する信号線はSGのみである。その多の信号
線WL、CG、RLは全て高電圧系の低電圧系に分離されてい
る。このため、これらの信号を処理する周辺回路の構成
が非常に簡単になる。すなわち、この実施例のメモリで
は、周辺回路を高電圧系と低電圧系とに分離することが
できるので、回路構成の簡素化を図ることができる。
書込み及び読出しの各動作モードにおける電圧制定範囲
を第３図に戻って考えてみる。すなわち、WLについては
0V〜20V（高電圧系）、SGについては5V〜20V（低、高電
圧系）、CGについては0V〜20V（高電圧系）、RLについ
ては0V〜5V（低電圧系）である。つまり、高電圧系と低
電圧系が共存する信号線はSGのみである。その多の信号
線WL、CG、RLは全て高電圧系の低電圧系に分離されてい
る。このため、これらの信号を処理する周辺回路の構成
が非常に簡単になる。すなわち、この実施例のメモリで
は、周辺回路を高電圧系と低電圧系とに分離することが
できるので、回路構成の簡素化を図ることができる。
第５図はこの発明の他の実施例の概略的な構成を示す回
路図である。この実施例のメモリでは読出し線RLの負荷
として第４図中のＰチャネルMOSトランジスタ33そのも
のを使用するようにしたものである。なお、このトラン
ジスタ33単独の導通抵抗値をRrとした場合に、このRrの
値は上記１式を満足するように設定されている。
路図である。この実施例のメモリでは読出し線RLの負荷
として第４図中のＰチャネルMOSトランジスタ33そのも
のを使用するようにしたものである。なお、このトラン
ジスタ33単独の導通抵抗値をRrとした場合に、このRrの
値は上記１式を満足するように設定されている。
第６図はこの発明のさらに他の実施例の概略的な構成を
示す回路図である。この実施例のメモリでは、読出し線
RLの負荷回路として上記第５図のものと同様にＰチャネ
ルMOSトランジスタ33を使用するようにしたものであ
る。ところが、この実施例の場合にはトランジスタ33の
ゲート電極にはオアゲート回路37の出力が供給されてい
る。そして、このオアゲート回路37には前記信号Erase
と上記クロック信号φとが供給されている。すなわち、
この実施例の場合、データ消去モード時以外の期間で
は、トランジスタ33がクロック信号φが0Vにされる期間
にのみ一時的に導通状態となるように制御される。従っ
て、RLの論理成立期間（VCCレベルの設定期間）は、第
７図のタイミングチャートに示すようにφ＝0Vの期間と
なる。
示す回路図である。この実施例のメモリでは、読出し線
RLの負荷回路として上記第５図のものと同様にＰチャネ
ルMOSトランジスタ33を使用するようにしたものであ
る。ところが、この実施例の場合にはトランジスタ33の
ゲート電極にはオアゲート回路37の出力が供給されてい
る。そして、このオアゲート回路37には前記信号Erase
と上記クロック信号φとが供給されている。すなわち、
この実施例の場合、データ消去モード時以外の期間で
は、トランジスタ33がクロック信号φが0Vにされる期間
にのみ一時的に導通状態となるように制御される。従っ
て、RLの論理成立期間（VCCレベルの設定期間）は、第
７図のタイミングチャートに示すようにφ＝0Vの期間と
なる。
このような構成によれば、データの書込みモード時と読
出しモード時に、VCCからRL及びメモリ・セル30を経由
して、WLに流れていた読出し電流を、φ＝0Vの期間だけ
に制約することができ、この結果としてさらに低消費電
流化を図ることができる。
出しモード時に、VCCからRL及びメモリ・セル30を経由
して、WLに流れていた読出し電流を、φ＝0Vの期間だけ
に制約することができ、この結果としてさらに低消費電
流化を図ることができる。
第８図はこの発明の別の実施例の概略的な構成を示す回
路図である。この実施例のメモリでは、読出し線RLの負
荷回路としてゲート電極にオアゲート回路37の出力信号
が供給されているＰチャネルMOSトランジスタ33を使用
すると共に、SGの電圧をそのまま選択用トランジスタ32
のゲート電極に供給せずに、上記オアゲート回路37の出
力信号で開閉制御されるアンドゲート回路38を用いて供
給制御するように構成したものである。
路図である。この実施例のメモリでは、読出し線RLの負
荷回路としてゲート電極にオアゲート回路37の出力信号
が供給されているＰチャネルMOSトランジスタ33を使用
すると共に、SGの電圧をそのまま選択用トランジスタ32
のゲート電極に供給せずに、上記オアゲート回路37の出
力信号で開閉制御されるアンドゲート回路38を用いて供
給制御するように構成したものである。
第９図は第８図のメモリの動作のタイミングチャートで
ある。φ＝0Vの時は、プリチャージ期間つまりＰチャネ
ルMOSトランジスタ33は導通しており、RLがVCCにプリチ
ャージされる。ただし、この時、アンドゲート回路38の
出力は0Vであり、この出力が供給されている選択用トラ
ンジスタ32は非導通であるため、RLからメモリ・セル30
を経由してWLに流れる電流経路はない。
ある。φ＝0Vの時は、プリチャージ期間つまりＰチャネ
ルMOSトランジスタ33は導通しており、RLがVCCにプリチ
ャージされる。ただし、この時、アンドゲート回路38の
出力は0Vであり、この出力が供給されている選択用トラ
ンジスタ32は非導通であるため、RLからメモリ・セル30
を経由してWLに流れる電流経路はない。
φ＝5Vの時は論理成立期間であり、ＰチャネルMOSトラ
ンジスタ33は非導通である。この時、SG＝5Vであり、ア
ンドゲート回路38の出力も5Vになる。このため、選択用
トランジスタ32が導通する。従って、メモリ・セル30に
電子が注入されていれば、RLは5Vをそのまま保持し、電
子が放出されていれば、RLは0Vに放電される。
ンジスタ33は非導通である。この時、SG＝5Vであり、ア
ンドゲート回路38の出力も5Vになる。このため、選択用
トランジスタ32が導通する。従って、メモリ・セル30に
電子が注入されていれば、RLは5Vをそのまま保持し、電
子が放出されていれば、RLは0Vに放電される。
以上の説明から明らかのように、この実施例のメモリで
はVCCからRL及びメモリ・セル30を経由して、WLに流れ
る直流電流経路が存在しないため、第６図の実施例のメ
モリよりもさらに低消費電流化を図ることができる。
はVCCからRL及びメモリ・セル30を経由して、WLに流れ
る直流電流経路が存在しないため、第６図の実施例のメ
モリよりもさらに低消費電流化を図ることができる。
第10図は上記各実施例のメモリで使用されるセンスアン
プ回路36をメモリ・セル30と共に具体的に示す回路図で
ある。ここでVCCとRLとの間に接続されている回路39
は、第４図中の抵抗34とスイッチ用トランジスタ33,35
とを含む回路、もしくは第５図中のスイッチ用トランジ
スタ33,35を含む回路、あるいは第６図中のトランジス
タ33,35とオアゲート回路37とを含む回路等に相当して
いる。
プ回路36をメモリ・セル30と共に具体的に示す回路図で
ある。ここでVCCとRLとの間に接続されている回路39
は、第４図中の抵抗34とスイッチ用トランジスタ33,35
とを含む回路、もしくは第５図中のスイッチ用トランジ
スタ33,35を含む回路、あるいは第６図中のトランジス
タ33,35とオアゲート回路37とを含む回路等に相当して
いる。
つまり、VCCとRLとの間にどのような負荷を挿入したと
しても、RLは0Vと5Vとの間をフルスィングするために、
従来のような微少電位差を増幅する複雑なセンスアンプ
回路は必要なく、例えば図示するように単なるインバー
タをセンスアンプ回路36として使用することができる。
このため、センスアンプ回路の簡素化が図れ、アクセス
タイムの短縮化が実現できる。
しても、RLは0Vと5Vとの間をフルスィングするために、
従来のような微少電位差を増幅する複雑なセンスアンプ
回路は必要なく、例えば図示するように単なるインバー
タをセンスアンプ回路36として使用することができる。
このため、センスアンプ回路の簡素化が図れ、アクセス
タイムの短縮化が実現できる。
［発明の効果］ 以上説明したようにこの発明によれば、低電圧、低消費
電力化を可能ならしめると共に、センスアンプ回路を始
めとする周辺回路の簡素化と動作速度の高速化を可能な
らしめる不揮発性半導体メモリを提供することができ
る。
電力化を可能ならしめると共に、センスアンプ回路を始
めとする周辺回路の簡素化と動作速度の高速化を可能な
らしめる不揮発性半導体メモリを提供することができ
る。
第１図はこの発明の不揮発性半導体メモリで使用される
メモリ・セルの素子構造を示す断面図、第２図は第１図
の素子の等価回路図、第３図は第１図のセルの各動作モ
ードにおける電圧をまとめて示す図、第４図はこの発明
の不揮発性半導体メモリの一実施例の概略的な構成を示
す回路図、第５図はこの発明の他の実施例を概略的な構
成を示す回路図、第６図はこの発明のさらに他の実施例
の概略的な構成を示す回路図、第７図は第６図回路のタ
イミングチャート、第８図はこの発明の別の実施例の概
略的な構成を示す回路図、第９図は第８図のメモリの動
作のタイミングチャート、第10図は上記各実施例のメモ
リで使用されるセンスアンプ回路をメモリ・セルと共に
具体的に示す回路図、第11図は従来のセルの素子構造を
示す断面図、第12図は第11図素子の等価回路図、第13図
は第11図のセルの各動作モードにおける電圧をまとめて
示す図である。 10……Ｐ型半導体基板、11,12,13……Ｎ型拡散層、14…
…チャネル領域（第１チャネル領域）、15……厚い絶縁
膜、16……フローティング・ゲート電極、17……薄い膜
厚の絶縁膜、18……厚い絶縁膜、19……コントロール・
ゲート電極、20……チャネル領域（第２チャネル領
域）、21……厚い絶縁膜、22……選択ゲート電極、CG…
…制御ゲート線、SG……選択ゲート線、RL……読出し
線、WL……書込み線、30……メモリ・セル、31……メモ
リ用トランジスタ、32……選択用トランジスタ、33,35
……スイッチ用のMOSトランジスタ、34……抵抗、36…
…センスアンプ回路、37……オアゲート回路、38……ア
ンドゲート回路。
メモリ・セルの素子構造を示す断面図、第２図は第１図
の素子の等価回路図、第３図は第１図のセルの各動作モ
ードにおける電圧をまとめて示す図、第４図はこの発明
の不揮発性半導体メモリの一実施例の概略的な構成を示
す回路図、第５図はこの発明の他の実施例を概略的な構
成を示す回路図、第６図はこの発明のさらに他の実施例
の概略的な構成を示す回路図、第７図は第６図回路のタ
イミングチャート、第８図はこの発明の別の実施例の概
略的な構成を示す回路図、第９図は第８図のメモリの動
作のタイミングチャート、第10図は上記各実施例のメモ
リで使用されるセンスアンプ回路をメモリ・セルと共に
具体的に示す回路図、第11図は従来のセルの素子構造を
示す断面図、第12図は第11図素子の等価回路図、第13図
は第11図のセルの各動作モードにおける電圧をまとめて
示す図である。 10……Ｐ型半導体基板、11,12,13……Ｎ型拡散層、14…
…チャネル領域（第１チャネル領域）、15……厚い絶縁
膜、16……フローティング・ゲート電極、17……薄い膜
厚の絶縁膜、18……厚い絶縁膜、19……コントロール・
ゲート電極、20……チャネル領域（第２チャネル領
域）、21……厚い絶縁膜、22……選択ゲート電極、CG…
…制御ゲート線、SG……選択ゲート線、RL……読出し
線、WL……書込み線、30……メモリ・セル、31……メモ
リ用トランジスタ、32……選択用トランジスタ、33,35
……スイッチ用のMOSトランジスタ、34……抵抗、36…
…センスアンプ回路、37……オアゲート回路、38……ア
ンドゲート回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 幸夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 重松 朋久 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 鈴木 八十二 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 吉沢 淳 神奈川県川崎市川崎区東田町２の11 東芝 マイコンエンジニアリング株式会社内 (56)参考文献 特開 昭57−92488（ＪＰ，Ａ) 特開 昭61−166176（ＪＰ，Ａ)
Claims (6)
- 【請求項１】第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２及び第
３拡散層と、 上記第１、第２拡散層相互間に設定された第１チャネル
領域と、 上記第２、第３拡散層相互間に設定された第２チャネル
領域と、 上記第１チャネル領域上に第１の絶縁膜を介して設けら
れ、一部が上記第２拡散層と重なるように形成された浮
游ゲート電極と、 上記浮游ゲート電極と上記第２拡散層との間に設けら
れ、上記第１の絶縁膜よりも膜厚が薄くされ、データの
消去時及び書込み時に上記浮游ゲート電極と上記第２拡
散層との間にトンネル電流を発生させる第２の絶縁膜
と、 上記浮游ゲート電極上に設けられた制御ゲート電極と、 上記第２チャネル領域上に設けられた選択ゲート電極
と、 データの消去時には第１の電圧を、書込み時と読出した
時には第１の電圧よりも低い第２の電圧を上記制御ゲー
ト電極に供給する制御ゲート線と、 データの消去時と書込み時には第１の電圧を、データの
読出し時には第１の電圧よりも低くかつ上記第２の電圧
よりは高い第３の電圧を上記選択ゲート電極に供給する
選択ゲート線と、 データの消去時と読出し時には第２の電圧を、データの
書込み時には第１の電圧を上記第３拡散層に供給する書
込み線と、 データの消去時には第２の電圧を、データの書込み時と
読出し時には第３の電圧を上記第１拡散層に供給する読
出し線とを具備し、 データの消去時には上記制御ゲート電極に供給された第
１の電圧に応じて上記浮游ゲート電極を上記第２の電圧
よりも十分に高い電圧に設定して、上記浮游ゲート電極
と上記第２拡散層との間にトンネル電流を流して浮游ゲ
ート電極に電子を注入し、 データの書込み時には上記制御ゲート電極に供給された
第２の電圧に応じて上記浮游ゲート電極を上記第２の電
圧よりも十分に低い電圧に設定して、上記第２拡散層と
上記浮游ゲート電極との間にトンネル電流を流して浮游
ゲート電極から電子を放出し、 データの読出し時には上記浮游ゲート電極における電荷
の保持状態に応じて上記第１拡散層から第２拡散層に読
出し電流を流すように構成したことを特徴とする不揮発
性半導体メモリ。 - 【請求項２】前記読出し線が負荷回路を介して電源に接
続されており、この読出し線の信号がセンスアンプ回路
に供給されている特許請求の範囲第１項に記載の不揮発
性半導体メモリ。 - 【請求項３】前記負荷回路が、常時導通しているMOSト
ランジスタで構成されている特許請求の範囲第２項に記
載の不揮発性半導体メモリ。 - 【請求項４】前記負荷回路が、クロック信号に基づき一
時的に導通状態に制御されるMOSトランジスタで構成さ
れている特許請求の範囲第２項に記載の不揮発性半導体
メモリ。 - 【請求項５】前記選択ゲート線の電圧を、前記クロック
信号に同期して前記選択ゲート電極に供給制御するよう
にした特許請求の範囲第４項に記載の不揮発性半導体メ
モリ。 - 【請求項６】前記センスアンプ回路がインバータ回路で
ある特許請求の範囲第２項に記載の不揮発性半導体メモ
リ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108787A JPH0772996B2 (ja) | 1987-01-31 | 1987-01-31 | 不揮発性半導体メモリ |
| US07/149,606 US4912749A (en) | 1987-01-31 | 1988-01-28 | Nonvolatile semiconductor memory |
| EP88101335A EP0280883B1 (en) | 1987-01-31 | 1988-01-29 | Nonvolatile semiconductor memory |
| DE8888101335T DE3865702D1 (de) | 1987-01-31 | 1988-01-29 | Halbleiter-festwertspeichereinrichtung. |
| KR1019880000784A KR900009176B1 (ko) | 1987-01-31 | 1988-01-29 | 불휘발성 반도체메모리 |
Applications Claiming Priority (1)
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