JPH07105149B2

JPH07105149B2 - 半導体記憶装置

Info

Publication number: JPH07105149B2
Application number: JP22433388A
Authority: JP
Inventors: 寿実夫田中; 順一宮本; 滋渥美
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-07
Filing date: 1988-09-07
Publication date: 1995-11-13
Anticipated expiration: 2010-11-13
Also published as: JPH0271498A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、半導体記憶装置に関する。

（従来の技術）第６図は従来回路における半導体記憶装置の冗長回路の
記憶素子部分の回路図を示している。この例では、２層
ポリシリコン構造を有するEPROM（Erasable and Progra
mmable Read Only Memory）のセルを記憶素子103とした
回路図を示す。この記憶素子としては、トンネル電流を
利用したEEPROM（Electrically Erasable and Programm
able Read Only Memory）等の他の不揮発性記憶素子で
もよい。

第７図は、第６図の回路において、電源を投入した後の
各信号、電源電圧、およびノードの電位のタイミング・
チャートである。

第６図において、パワーオン回路100は、例えば5Vの読
み出し電源電圧V_CCを投入後、電圧V_CCの立上がりを第７
図に示すt₀の時点で検知し、信号▲▼を発生し、
Ｐチャンネル型トラジスタ101のゲートに信号▲
▼を供給する。よって、Ｐチャンネル型トランジスタ10
1が導通し、ノードＦにある電位、例えば読み出しモー
ドの場合5Vが供給される。さらに、ロウ・デコーダ105
からの信号V_G、例えば読み出しモードの場合5Vが、浮遊
ゲートを有する記憶素子103のゲートに供給される。こ
の時、記憶素子103にあるデータが記憶されていれば、
この記憶素子のしきい値は上がっているので、この記憶
素子103はオフとなっているから、電流はインバータ10
4、およびＰチャンネル型トランジスタ102で構成される
フリップフロップ回路の方へ流れる。また、あるデータ
が記憶されていなければ、この記憶素子103はオンして
いるので、前記フリップフロップ回路へは電流は流れな
い。

従来のこのような構成の回路では、ロウ・デコーダ105
からの信号V_Gが記憶素子103のゲートに供給される時期
が、パワーオン回路100からの信号▲▼によって
Ｐチャンネル型トランジスタ101が導通することにより
ある電位がノードＦに供給される時期よりも、やや遅れ
る。これは、パワーオン回路100と、ロウ・デコーダ105
を使用する場合の記憶装置周辺回路中の遅延時間の違い
等の問題により生じる。このような場合、第７図のタイ
ミングチャートに示す期間t₁において、記憶素子103の
ドレインと、ゲートとの間には高い電位差が生じ、さら
に次の期間t₂においては、記憶素子103のドレインと、
ゲートには共に高い電位が印加されることになる。記憶
素子103がこのような状態にさらされると、僅かではあ
るが、電子が記憶素子103の浮遊ゲート中に注入されて
いき、記憶装置の電源投入回数が多いと、このような電
子が浮遊ゲート中に次第に蓄積され、記憶素子103のし
きい値が上がり、やがて、記憶素子103は、読み出しモ
ード時のゲートに供給される電圧5Vでオフしてしまい、
インバータ104とＰチャンネル型トランジスタ102で構成
されるフリップ・フロップ回路へ電流が流れてしまう。
即ち誤書込みが発生する可能性が多大にあった。

（発明が解決しようとする課題）この発明は上記のような問題点に鑑みてなされたもの
で、その目的は、電源の投入回数が増えても、データの
誤書込みが発生しない冗長回路の記憶素子を備えた半導
体記憶装置を提供することにある。

［発明の構成］（課題を解決するための手段）上記目的を達成するために、この発明では、半導体記憶
装置の冗長回路に含まれる、しきい値可変型の記憶素子
に、書込み用端子と、この書込み用端子よりも書込みさ
れ難い構造とされた読み出し用端子とを設けている。そ
して、前記読み出し用端子にフリップフロップ回路を接
続し、前記書込み用端子に、前記記憶素子への書込み動
作時、前記書込み用端子に書込み電位を与え、前記記憶
素子への書込み動作以外の時、前記書込み用端子に接地
電位を与える、書込み用回路を接続した。さらに、電流
通路の一端を読み出し電位供給端に接続し、電流通路の
他端を前記記憶素子のゲートに接続し、ゲートに接地電
位を受ける第１のデプレッション型トランジスタ、およ
び電流通路の一端を書込み電圧供給端に接続し、電流通
路の他端を前記記憶素子のゲートに接続し、ゲートに前
記記憶素子への書込み動作時のみ所定の電位を受ける第
２のデプレッション型トランジスタとを含む前記記憶素
子の駆動する駆動回路を設けたことを特徴としている。

（作用）上記構成を有する半導体記憶装置であると、読み出し用
端子が、書込み用端子よりも、書込みされ難い構造とさ
れているので、電源の投入回数が増えても、記憶素子の
電荷蓄積部に電荷が蓄積され難くできる。その上、記憶
素子のゲートには、接地されたゲートを持つ第１のデプ
レッション型トランジスタを介してから読み出し電位が
与えられるようになっているので、記憶素子のゲートに
は、デプレッション型トランジスタのしきい値の絶対値
以上の電位が与えられることがない。これは、たとえ読
み出し電位を変動させたとしても、ゲートを接地したデ
プレッション型トランジスタを介する以上、変ることが
ない。これは、電源の投入回数が増えても、電荷蓄積部
に電荷が蓄積され難い、という作用を、より強固とす
る。

また、記憶素子の端子が書込みされ難い構造とされる
と、記憶素子に、本当にデータを書き込めなくなる。こ
の点を、上記構成の半導体記憶装置では、記憶素子に、
書込み用端子を設けたことで、克服した。

また、書込み用端子が設けられると、記憶素子への書込
み動作以外の時に、この書込み用端子を介したデータ書
込みが生ずる可能性がある。しかし、この可能性は、記
憶素子への書込み動作以外の時、書込み用端子に接地電
位を与える書込み用回路を接続することで低減されてい
る。

（実施例）以下、この発明に係る半導体記憶装置について、第１図
乃至第５図を参照して説明する。

第１図は、この発明の一実施例に係る半導体記憶装置が
有する、記憶素子を駆動するための駆動回路の回路図で
ある。

この半導体記憶素子の駆動回路においては、２つのディ
プレーション型トランジスタ６、７を用いる。このディ
プレーション型トランジスタ６、７のドレイン側ノード
４、５には夫々書込み電圧V_PP、読み出し電圧V_CCが供給
される。ディプレーション型トランジスタ６のゲート・
ノード２には書込み時にゲート電圧が供給され、ディプ
レーション型トランジスタ７のゲート・ノード３は接地
される。両ディプレーション型トランジスタ６、７のソ
ースは共通にノード１に接続される。

書込みモードの時には、ディプレーション型トランジス
タ６のゲート・ノード２にゲート電圧が供給され、ディ
プレーション型トランジスタ６がオンし、ノード１に
は、ノード４から書込み用電源電圧V_PPが電圧V_Gとして
供給される。

また、読み出しモードの時には、ノード２に電圧が供給
されず、ディプレーション型トランジスタ６がオフし、
ディプレーション型トランジスタ７のゲートが接地状態
であるので、ノード１には、ディプレーション型トラン
ジスタ７のゲート電圧から、ディプレーション型トラン
ジスタ７のしきい値電圧を引いた電圧が供給される。

このような構成の記憶素子の駆動回路によると、読み出
しモードの時、ノード１からここでは図示されていない
ノード１の先に接続されている記憶素子のゲートには、
読み出し電圧V_CCの変動に関わらず、一定の電圧が供給
されるようになり、記憶素子の書込み量をチェックする
ために高い電圧、例えば読み出し電圧V_CCとして8Vが与
えられたとしても、ディプレーション型トランジスタ７
のしきい値が、例えば−3Vとすると、ノード１には、デ
ィプレーション型トランジスタ７のゲート電圧から、デ
ィプレーション型トランジスタ７のしきい値電圧を引い
たものが供給されるために、０−（−３）＝3Vとなり、
よって3Vが、ノード１を介して、図示しない記憶素子の
ゲートに供給される。即ち、この駆動回路によると記憶
素子のゲートに供給される電圧は、読み出し電圧V_CC、
および書込み電圧V_PPの変動に影響されないことが分
る。

第２図は、この発明の一実施例に係る半導体記憶装置が
有する冗長回路の記憶部分の回路図である。

この実施例では、半導体記憶装置に、書込み用と読み出
し用とに分離されたドレイン端子を持ち、浮遊ゲート33
を共有しているトランジスタ10、11で成る記憶素子を用
いる。

まず、この記憶素子への書込みの仕方について、第２図
を参照して説明する。

第２図に示すノード５に読み出し用電圧V_CCとして、例
えば5V、ノード４に書込み用電圧V_PPとして、例えば12V
が印加されるものとする。ここで、ノード２が12Vとす
ると、ノード３が0Vであるから、ディプレーション型ト
ランジスタ６はオンし、ディプレーション型トランジス
タ７はオフするので、ノード１には、V_Gとして12Vが供
給される。よって、記憶素子のトランジスタ10、11の各
々のゲートには、12Vの高い電位が印加される。ここ
で、書込み命令出力RDPGMが供給されるノード12と、記
憶素子に対するアドレス出力A_iが供給されるノード13に
対し、ともに論理レベルで０の信号が供給された時、NO
R回路14によって、ノード15には、例えば5Vが供給され
る。この時、Ｎチャンネル型トランジスタ16、17のゲー
トには夫々5V、12Vが供給されているので、共にオン
し、ノード18には5Vが供給され、よって、Ｐチャンネル
型トランジスタ19はオフし、また、Ｎチャンネル型トラ
ンジスタ24は、ノード15に5Vが供給されていることから
オンしているので、ノード20は接地レベルの0Vとなり、
Ｐチャンネル型トランジスタ21はオンする。また、Ｎチ
ャンネル型トランジスタ22はオフする。したがって、ノ
ード23は、Ｐチャンネル型トランジスタ21を通じて、書
込み電圧の12Vが供給されるので高い電位になり、記憶
素子のトランジスタ10のドレインには、12Vの高い電位
が印加され、また、トランジスタ10のゲートにも、半導
体記憶素子の駆動回路から、12Vの高い電位が印加され
ているので、トランジスタ10のドレイン、ゲートともに
12Vの高い電位となり、書込み用と、読み出し用の分離
されたドレイン端子を持ち、浮遊ゲートを共有している
トランジスタ10、11で成る記憶素子に電子が注入され、
書込まれた状態となる。即ち、しきい値が上がり、この
記憶素子の電流はオフする。

次に、書込み命令出力RDPGM、およびアドレス出力A_iの
どちらか一方、あるいは両方に論理レベルで１の信号が
出力されたとすると、NOR回路14によって、ノード15に
は、0Vが供給され、Ｎチャンネル型トランジスタ16、17
はゲートに夫々5V、12Vが供給されて、ともにオンして
いるので、ノード18には、0Vが供給され、Ｐチャンネル
型トランジスタ19がオンし、また、Ｎチャンネルトラン
ジスタ24はオフするので、ノード20には、12Vが供給さ
れ、Ｎチャンネル型トランジスタ22がオンし、また、Ｐ
チャンネル型トランジスタ21はオンする。この時、Ｐチ
ャンネル型トランジスタ21を介して入ってくる12Vの信
号は、Ｎチャンネル型トランジスタ22がオンしているた
め、記憶素子のトランジスタ10のドレインには供給され
ることはなく、記憶素子に書込まれることはない。即
ち、記憶素子の電流はオンのままである。

記憶素子のトランジスタ10、11が書込まれた状態のと
き、即ち、記憶素子の電流がオフしている時、インバー
ター26と、Ｐチャンネル型トランジスタ27で構成された
フリップ・フロップ回路は、容量28と29によって、電源
投入後、ノード30が低レベル、ノード31が高レベルに傾
く。逆に、書込まれていない状態では、即ち、記憶素子
の電流がオンしている時、この電流によって、ノード31
が低レベル、ノード30が高レベルに傾く。

読み出しモードの時は、ノード２がオフし、よって、デ
ィプレーション型トランジスタ６がオフする。このと
き、同じディプレーション型トランジスタ７のゲートが
接地状態であるので、ディプレーション型トランジスタ
７のしきい値電圧を−3Vとするとノード１には、ディプ
レーション型トランジスタ７のゲート電圧から、しきい
値電圧を引いた電圧が供給されるので、０−（−３）＝
3Vが供給され、読み出し用電圧V_CCがたとえ、8Vの高電
位になったとしても、記憶素子のトランジスタ11のゲー
トには、3Vに制御された低い電位しか印加されないの
で、読み出し電圧V_CCが高くなったとしても、記憶素子
に対する誤書込みや、記憶回路の誤動作を防ぐことがで
きる。読み出しの前に過渡的にノード１に高電位が残っ
ている時は、V_CC、あるいはV_PPを0Vにして、一旦、ノー
ド１の電位を下げてから読み出しモードに入れば良い。
また、Ｎチャンネル型トランジスタ32は、上記した記憶
素子の電流がオンしている時、ノード31が過渡的に高レ
ベルになっても、Ｎチャンネル型トランジスタ32のしき
い値電圧降下により、電圧を降下させ、記憶素子のトラ
ンジスタ11に誤書込みが発生しないように保護する。

また、容量34、35は、電源電圧が投入された時、ノード
25が、ノード１に追随して、Ｐチャンネル型トランジス
タ19がオンしないようにしている。

このような構成の回路によると、第１に半導体記憶素子
の駆動回路によって、記憶素子のゲートに印加される電
位を制御することにより、読み出しモード時に、高電位
がゲートに印加されることを防ぎ、第２に、この駆動回
路を用いることにより、記憶装置の周辺回路が簡略化さ
れるので、記憶素子のゲートとドレインに電圧が印加さ
れる時期において、遅延時間の短縮が図られ、大きな違
いはなくなる。これらのことから記憶素子に対する誤書
込み、および誤動作の発生の可能性を低減することがで
き、さらに半導体記憶装置の記憶素子として、書込み用
と読み出し用の分離されたドレイン端子を持ち、浮遊ゲ
ート33を共有する記憶素子を用いることにより、書込み
用と、読み出し用の回路を夫々別系統にすることがで
き、この記憶素子の読み出し用のドレインの構造をより
書込みのしにくいLDD構造とすることが可能となるの
で、さらに誤書込みの発生の可能性を低減することがで
きる。

次に、上記第２の実施例で用いられている書込み用と、
読み出し用とに分離されたドレイン端子、および共有し
た浮遊ゲートを有する記憶素子の構造について、第３図
乃至第５図を用いて説明する。

第３図は、この発明の一実施例に係る半導体記憶装置が
有する記憶素子の平面図、第４図（ａ）は、第３図中の
Ａ−Ａ線に沿う断面図、第４図（ｂ）は、第３図中のＢ
−Ｂ線に沿う断面図である。

第３図、および第４図において、例えばＰ型のシリコン
半導体基板50内に、書込み用N⁺型ドレイン領域51と読み
出し用ドレインN⁺型ドレイン領域52が形成され、さらに
読み出し用ドレイン側には、不純物濃度の低いN^-型ドレ
イン領域53が形成され、いわゆるLDD構造となってい
る。また、ソース側には、夫々共通のソースN⁺型領域54
が形成され、電界型トランジスタをなしている。半導体
基板50上には、ゲート絶縁膜55を介して、浮遊ゲート電
極56が、例えばポリシリコンで形成され、さらにその上
部には、絶縁膜57を介して、制御ゲート電極58が、例え
ばAl（アルミニウム）で形成されている。

このような構成の半導体記憶素子によると、書込みと、
読み出しのドレイン領域を分離することにより、これら
各々のドレイン領域に接続される配線を夫々別系統とす
ることが可能となり、このことから、読み出し側の読み
出し用のドレイン領域52において、半導体記憶素子に対
する書込みを行なうことはなくなり、よって、このドレ
イン領域52に不純物の濃度を低くしたドレイン領域53を
設け、いわゆる書込みのされにくいLDD構造とすること
ができ、半導体記憶素子に対する誤書込みが防止され
る。

また、書込み側においては、従来通りのドレイン構造と
すること、および前記ドレイン領域51、52、53は、夫々
分離されているため、チャンネル長を読み出し用を充分
大きく、また書込み用は充分小さくすることが可能とな
り、半導体記憶素子に対する書込み量を充分に確保する
ことができる。極端な場合、書込み用のチャンネル長
は、いわゆるパンチスルーする程度に小さくしても問題
はない。

次に、上記記憶素子の、より具体的な例について説明す
る。

今、例えばこの記憶素子がEPROMであるとし、第５図は
その平面図を示している。

第５図において、例えばＰ型のシリコン半導体基板70内
に、書込み用N⁺ドレイン領域71と読み出し用N⁺型ドレイ
ン領域72が形成され、さらに読み出し用ドレイン側に
は、不純物濃度の低いN^-型ドレイン領域を設け、いわゆ
るLDD構造となっている。また、ソース側には、書込み
側ソースN⁺型領域74、読み出し側ソースN⁺型領域75が形
成されており、夫々コンタクト孔76、77が開孔され、図
示しない配線と接続されている。前記書込み用、読み出
し用の各N⁺型ドレイン領域71、72は、書込み用N^-型井戸
状領域78、読み出し用N^-型井戸状領域79に夫々接続され
ている。また、この両N^-型井戸状領域78、79には、夫々
コンタクト孔80、81が開孔され、図示しない配線と接続
されている。さらに、このＰ型シリコン半導体基板70内
に、高濃度のP⁺型領域82を設け、素子分離、およびリー
ク電流の発生を防止している。また、このＰ型シリコン
半導体基板70上には、図示しない第１の絶縁膜を介し、
浮遊ゲート83が、例えばポリシリコンにより形成され、
さらにその上部に、図示しない第２の絶縁膜を介し、制
御ゲート84が、例えばAl（アルミニウム）によって形成
されている。

また、EPROMでは、当然のことながら、一旦書込まれた
内容を紫外線の照射によって消去し、再度、新たな内容
を書込むことができる。このような紫外線による消去の
際、消去されなくてよい記憶素子まで紫外線侵入により
不必要に消去されないようにこの記憶素子上を図示しな
い第３の絶縁膜を介して、Al（アルミニウム）85により
覆い、また制御ゲート84を鍵状にくねらせ、不必要な紫
外線が侵入しないように工夫がなされている。

このような構成の半導体記憶素子によると、前記第３
図、第４図を用いて説明したような効果に加え、上記の
ように、記憶素子をAl（アルミニウム）85で覆うことに
より、紫外線照射による不必要なデータ消去を防止する
ことができる。

以上、この発明の一実施例に係る半導体記憶装置によれ
ば、記憶素子のゲートに印加される電位を制御すること
により、読み出しモード時に、高電位が記憶素子のゲー
トに印加されることを防ぎ、また、記憶回路の周辺回路
が簡略化されることにより、記憶素子のゲートとドレイ
ンに電圧が印加される時期において、遅延時間の短縮が
図られ、大きな違いがなくなる。これらのことから記憶
素子に対する誤書込み、および誤動作の発生の可能性を
低減することができる。さらに、半導体記憶装置の記憶
素子として、書込み用と、読み出し用とに分離されたド
レイン端子を持ち、浮遊ゲートを共有する記憶素子を用
いることにより、書込み用と、読み出し用の回路を夫々
別系統にすることができ、この記憶素子の読み出し用の
ドレインの構造をより書込みのしにくいLDD構造とする
ことが可能となるので、さらに、誤書込みの発生の可能
性を低減することができる。また、書込み用ドレインの
構造においては、従来通りの構造とし、チャンネル長を
充分に小さくして記憶素子に対する書込み量を充分に確
保することができる。よって、誤書込み、誤動作の発生
を防止できる半導体素子の駆動回路およびこの駆動回路
を備えた誤書込み、誤動作の発生の少ない信頼性の高い
半導体記憶装置を提供することができる。

尚、上記したように電源投入時における記憶素子のドレ
インと、ソースに電圧が印加される時期に大きな差がな
くなるという安定した回路動作も、複雑な回路なしに設
計できるので設計マージンも拡大し、量産に有利である
ことは勿論である。

［発明の効果］以上説明したように、この発明によれば、電源の投入回
数が増えても、データの誤書込みが発生しない冗長回路
の記憶素子を備えた半導体記憶装置を提供することがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る半導体記憶装置が有
する記憶素子を駆動するための駆動回路の回路図、第２
図はこの発明の一実施例に係る半導体記憶装置が有する
冗長回路の回路図、第３図はこの発明の一実施例に係る
半導体記憶装置が有する記憶素子の平面図、第４図
（ａ）は第３図中のＡ−Ａ線に沿う断面図、第４図
（ｂ）は第３図中のＢ−Ｂ線に沿う断面図、第５図はこ
の発明の一実施例に係る半導体記憶装置が有する記憶素
子の他例の平面図、第６図は半導体記憶装置が有する従
来の冗長回路の回路図、第７図は第６図に示す回路のタ
イミング・チャート。６、７……ディプレーション型トランジスタ、10、11…
…記憶素子のトランジスタ、14……NOR回路、16、17…
…Ｎチャンネル型トランジスタ、19、21……Ｐチャンネ
ル型トランジスタ、22、24……Ｎチャンネル型トランジ
スタ、26……インバータ、27……Ｐチャンネル型トラン
ジスタ、28、29……容量、32……Ｎチャンネル型トラン
ジスタ、33……記憶素子の共有する浮遊ゲート、34、35
……容量、36……Ｐチャンネル型トランジスタ、50……
Ｐ型シリコン半導体基板、51……書込み用N⁺型ドレイン
領域、52……読み出し用N⁺型ドレイン領域、53……読み
出し用N^-型ドレイン領域、54……共通N⁺型ソース領域、
55……ゲート絶縁膜、56……浮遊ゲート、57……絶縁
膜、58……制御ゲート、70……Ｐ型シリコン半導体基
板、71……書込み用N⁺型ドレイン領域、72……読み出し
用N⁺型ドレイン領域、73……読み出し用N^-型ドレイン領
域、74……書込み側N⁺型ソース領域、75……読み出し側
N⁺型ソース領域、76、77……コンタクト孔、78……書込
み用N^-型井戸状領域、79……読み出し用N^-型井戸状領
域、80、81……コンタクト孔、82……P⁺型領域、83……
浮遊ゲート、84……制御ゲート、85……アルミニウム
膜、100……パワーオン回路、101、102……Ｐチャンネ
ル型トランジスタ、103……記憶素子、104……インバー
タ、105……ロウ・デコーダ、106……容量。

Claims

【特許請求の範囲】

【請求項１】書込み用端子と、この書込み用端子よりも
書込みされ難い構造とされた読み出し用端子と、ゲート
絶縁膜中に設けられた電荷蓄積部とを持つしきい値可変
型の記憶素子を含む、半導体記憶装置の冗長回路と、前記読み出し用端子に接続されたフリップフロップ回路
と、前記記憶素子への書込み動作時、前記書込み用端子に書
込み電位を与え、前記記憶素子への書込み動作以外の
時、前記書込み用端子に接地電位を与える、前記書込み
用端子に接続された書込み用回路と、電流通路の一端を読み出し電位供給端に接続し、電流通
路の他端を前記記憶素子のゲートに接続し、ゲートに接
地電位を受ける第１のデプレッション型トランジスタ、
および電流通路の一端を書込み電位供給端に接続し、電
流通路の他端を前記記憶素子のゲートに接続し、ゲート
に前記記憶素子への書込み動作時のみ所定の電位を受け
る第２のデプレッション型トランジスタを含む前記記憶
素子を駆動する駆動回路とを具備することを特徴とする半導体記憶装置。
【請求項２】前記読み出し用端子の構造は、LDD構造で
あることを特徴とする請求項（１）に記載の半導体記憶
装置。
【請求項３】前記読み出し電位供給端の電位は、動作モ
ードに応じて変動することを特徴とする請求項（１）お
よび（２）いずれか一項に記載の半導体記憶装置。
【請求項４】前記書込み用回路には、書込み命令出力と
アドレス信号出力とが供給され、前記書込み用回路は、
これらの出力が二値論理の一方の論理で一致した時、前
記書込み用端子に書込み電位を与えることを特徴とする
請求項（１）乃至（３）いずれか一項に記載の半導体記
憶装置。
【請求項５】前記記憶素子の上方に、紫外線を遮蔽する
紫外線遮蔽層が設けられていることを特徴とする請求項
（１）乃至（４）いずれか一項に記載の半導体記憶装
置。