JPS5996772A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この抛明は、ＭＮＯＳを記憶素子とする半導体記憶装置
に関する。

ＭＮＯＳは、比較的薄いシリコン酸化膜とその上に形成
され比較的厚いシリコン窒化膜（ナイトライド）との２
層構造のゲート絶縁膜を持つ絶縁ゲート電界効果トラン
ジスタ（以下、単にＭＮＯＳという）であり、記憶情報
の書込みだけでなく消去も電気的に行うことができる。

第１図には、その断面図が示されている。同図において
、ｐ型シリコン領域１の表面に互いに隔てられてｎ型ソ
ース領域２及びドレイン領域３が形成され、上記ソース
、ドレイン領域２．３の間のｐ型シリコン領域１の表面
に、例えば厚さ２０人のシリコン酸化膜４と厚さ５００
人のシリコン窒化膜５とからなるゲート絶縁膜を介して
ｎ型多結晶シリコンからなるゲート電極が形成されてい
る。上記ｐ型シリコン領域１は、ＭＮＯＳの基体ゲート
領域を構成する。

消去状態もしくは記憶情報が書込まれていない状態では
゛、ＭＮＯＳのゲート電圧ＶＧ対ドレイン電流ＩＤ特性
は、例えば第２図の曲線Ａのようになっており、そのし
きい値電圧は４ボルトの負電圧（以下−４ｖのように記
する）になっている。

記憶情報の書込み又は消去のために、ゲート絶縁膜には
、トンネル現象によりキャリアの注入が生じるような高
電界が作用させられる。

書込み動作において、基体ゲート１には、例えばほり回
路の接地電位のＯｖが印加され、ゲート６には、例えば
＋２５Ｖの高電圧が印加される。

ソース領域２及びドレイン領域３には、書込むべき情報
に応じてはゾ０■の低電圧又は＋２０Ｖのような高電圧
が印加される。

ソース領３１ｉ２及びドレイン領域３との間のシリコン
領域１表面には、上記ゲート６の正の高電圧に応じてチ
ャンネル７が誘導される。このチャンネル７の電位はソ
ース領域２及びドレイン領域３の電位と等しくなる。

ソース領域２及びドレイン領域３に上記のようにＯＶの
電圧が印加されるとゲート絶縁膜には上記ゲート６の高
電圧に応じた高電界が作用する。

その結果、ゲート絶縁膜にはトンネル現象によりチャン
ネル７からキャリアとしての電子が注入される。ＭＮＯ
ＳのＶＧ−ＩＤ特性は、第２図曲線ＡからＢに変化する
。しきい値電圧は、上記−４■から例えば＋１■に変化
する。

ソース領域２及びドレイン領域３に上記のように＋２０
Ｖが印加された場合、ゲート６とチャンネル７との間の
電位差が数Ｖに減少する。このような低電圧差では、ト
ンネル現象による電子の注入を起こさせるには不十分と
なる。そのため、ＭＮＯＳの特性は第２図の曲線Ａから
変化しない。

また、消去の場合には、ゲート６にＯｖを与えながら基
体ゲート１に＋２５Ｖのような高電圧を印加して、逆方
向のトンネル現象を生じしめて、キャリアとしての電子
を基体ゲート１に戻すものである。

単位の記憶要素（以下メモリセルと称する）は、第３図
に示すようにＭＮＯ３ＱＩとこれに直列接続されたアド
レス選択用ＭＯ３ＦＥＴＱ２とから構成される。読み出
し時にＭＮＯ３ＱＩのゲート電圧はＯｖに維持され、ア
ドレス選択用ＭＯ３ＦＥＴＱ２のゲート電圧は、選択信
号によりＯＶ（非選択）又は＋５Ｖ（選択）のような正
電圧とされる。

しかし、消去時において、共通の基体ゲート１（ＳＵＢ
）に上記高電圧が印加されるので、アドレス選択用ＭＯ
３ＦＥＴＱ２のゲート絶縁膜が絶縁破壊されてしまうと
いう欠点が生じる。

この発明の目的は、アドレス選択用ＭＯ３ＦＥＴのゲー
ト絶縁破壊の発生を防止した半導体記憶装置を提供する
ことにある。

この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。

以下、この発明を実施例とともに詳細に説明する。

第４図には、この発明の一実施例の回路図が示されてい
る。

この実施例の記憶回路は、Ｘデコーダ、Ｙデコーダ、制
御回路等の比較的低電圧の信号を形成する回路と、書込
み回路、消去回路等比較的高電圧の信号を形成する回路
とを含んでいる。

特に制限されないが、上記低電圧信号を形成する回路の
ために電源端子Ｖｃｃに、＋５Ｖの低電源電圧が供給さ
れる。したがって、低電圧信号のハイレベルは、は’ｘ
＋５ｖとされ、ロウレベルは、はり回路の接地電位の０
■にされる。

上記書込み回路、消去回路等のために、回路装置に高電
圧端子ＶＰＰが設けられる。この高電圧端子Ｖｆｌｌ）
には、回路装置に書込み！ＪＪ作をさせるとき及び消去
動作をさせるとき、は＼＋２５Ｖのような高電圧が供給
される。上記高電圧に応じて高電圧信号のハイレベルは
、は＼’＋２５Ｖもしくは＋２０Ｖとされ、ロウレベル
はは＼０■とされる。

第４図において、ＭＡはメモリアレイであり、マトリッ
クス配置されたメモリセルＭＳＩＩないしＭＳ２２を含
んでいる。

同一の行に配置されたメモリセルＭＳ１１．Ｍ３１２の
それぞれのアドレス選択用ＭＯＳ　Ｆ　ＥＴＱ２のゲー
トは、第１ワード線ＷＬＩに共通接続され、それぞれの
ＭＮＯ３ＱＩのゲートは、第２ワード線Ｗ１２に共通接
続されている。同様に他の同一の行に配置されたメモリ
セ／！／ＭＳ２１．Ｍ３２２のアドレス選択用ＭＯ３Ｆ
ＥＴ及びＭＮＯＳのゲートは、それぞれ第１ワード線Ｗ
２１．Ｗ２２に共通接続されている。

同一の列に配置されたメモリセルＭＳＩＩ、Ｍ３２１の
アドレス選択用ＭＯ３ＦＥＴＱ２のドレインは、テ゛イ
ジツト（テ゛−り）線Ｄ１に共１ｍ１ｉ売され、Ｍ　Ｎ
　ＯＳのソースは基準電位線ＥＤＩに共通接続されてい
る。同様に他の同一の列に配置されたメモリセルＭＳ　
１２．　ＭＳ　２２のアドレス選択用Ｍ　ＯＳ　Ｉ”　
Ｅ　Ｔの１ルイン及びＭＮＯ３ｃ７）７−スは、それぞ
れディデソｌＤ２．基準電位線ＥＤ２に共通接続されて
いる。

この実施例に従うと、基体ゲートの正の高電圧を印加す
ることによってＭＮＯＳの記憶情報を消去する構成をと
るので、メモリアレ・イを構成する半導体領域ＷＥＬＬ
は、次に説明するＸデコーダ。

Ｙデコーダ等の周辺回路を構成する半導体領域と電気的
に分断される。上記メモリアレイが形成される半導体領
域は後述するように、例えばｎ型半導体基板表面に形成
されたｐ型ウェル領域から構成される。

上記の消去のために、個々のメモリセルをそれぞれ独立
のウェル領域に形成したり、同じ行もしくは列に配置さ
れるメモリセル俺共通のウェル領域に形成したりするご
とがてきるが、この実施例では、メモリセルの全体すな
わちメモリアレイＭＡを１つの共通なウェル領域に形成
する。

上記第１のワード線Ｗｌｌ、Ｗ２１は、それぞれＸデコ
ーダＸＤ１．ＸＤ２の出力端子に棲ＮＲされ、このＸデ
ご１−ダＸＤ１．ＸＤ２により形成された選択信号が供
給される。この信号は、選択状態にはは一′５ｖのハイ
レベルとなり、非選択４に態にははｙ’　ｏ　ｖのロウ
レベルとなる。

また、第２のワード線Ｗ１２．Ｗ２２は、それぞれ書込
み回路ＷＡＩ、ＷＡ２の出方端子に接続される。この書
込み回路ＷＡ１．ＷＡ２は、後述する制御回路ＣＲＬに
より、書込み動作以外においては、その選択出力信号か
は〜ｏＶにされる。

書込み動作においでは、電源端子Ｖｌ）＋＋に４２５Ｖ
の高電圧が加えられ、第２のワード線Ｗ１２の信号レベ
ルは、第１のワード線ｗｔｔの信号レベルに応じて決め
られるようにされる。すなわち、第１のワード線Ｗｌｌ
のレベルが上記ハイレベルならは’ｆｆｌ’　＋　２５
　Ｖのハイレベルとされ、第１のワード線Ｗｌｌのレベ
ルが上記ロウレベルならはゾ０■のロウレベルにされる
。このことは、他の第２のワードＩＪＩＷ１２の信号レ
ベルについても対応する第１のワード線２１の選択／非
選択レベルに従って決められる。

メモリアレイＭＡの各基準電位線ＥＤＩ、ＥＤ２は、書
込み禁止回路ＩＨＡに接続される。この書込み禁止回路
ＩＨＡにおいて、基準電位線ＥＤ１と接地端子との間に
直列接続されたＭＯ３ＦＥＴＱ２０とＱ２１とが単位ス
イッチ回路を構成している。この単位スイッチ回路にお
けるＭＯ３ＦＥＴＱ２１は、制御回路ＣＲＬから制御線
ｒを介して制御信号を受ける。上記制御信号ｒは、記憶
情報の読み出し動作の時ＭＯ３ＦＥＴＱ２１をオン状態
にするよう、＋５Ｖのレベルとされ、書込み動作及び消
去動作のときオフ状態とするようＯＶのレベルとされる
。

したがって、上記単位スイッチ回路は、読み出し動作の
とき上記基卓電位１ＪＩＥＤ１をは鵞Ｏ■にする。上記
基準電位線ＥＤｌとｉｋ１電圧信号線Ｉ　ＨＶとの間に
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２２が接続されている。

上記高電圧信号線１１１Ｖには、図示しない書込み禁止
電圧発生回路から、書込み動作及び消去動作の時はｓ’
　＋　２０　Ｖの高電圧レベルとされ、読み出し動作の
時は鵞Ｏ■とされる信号が印加される。

したがって、書込み動作及び消去動作において、上記単
位スイッチ回路のＭＯ３ＦＥＴＱ２１がオン状態にされ
ると、基準電位線ＥＤＩにはＭＯ３ＦＥＴＱ２２を介し
て上記高電圧信号線ＩＨＶから高電圧が供給される。こ
のことは、他の基準電位線ＥＤ２に設けられた単位スイ
ッチ回路についても同様である。

メモリアレイＭＡの各ディジット李泉ＤＩ、Ｄ２と共通
ディジット線ＣＤとの間にＹゲート回路Ｙ′ＧＯが設け
られる。Ｙゲート回路ＹＧＯにおいて、ディジット線Ｄ
１と共通ディジット線ＣＤとの間に直列接続されたＭＯ
３ＦＥＴＱＩ　１．Ｑｌ　２とは単位ゲート回路を構成
し、ＹデコーダＹＤＩの出力に応じて上記ディジット線
ＤＩと共通ディジット線ＣＤとを結合する。同様にＭＯ
３ＦＥＴＱ１３とＱｌ４とが他の単位ゲート回路を構成
し、この単位ゲート回路はＹデコーダＹＤ２の出方に応
じてディジット線Ｄ２と共通ディジット線ｃｖとを結合
させる。

書込み動作及び消去動作時に各デ、ＣジットはＤＩ、Ｄ
２に高電圧信号が現れるので、上記Ｙう′−ト回路ＹＧ
Ｏにおける単位ゲート回路は、そのゲートに定常的に電
源電圧ＶＣＣを受けるディプＬ／　ノシｓ７型ＭＯ３Ｆ
ＥＴＱＩ　２．Ｑｌ　４がａけられ、高耐圧化を図って
いる。

上記ＹデコーダＭＤ１．ＹＤ２の選択動作は、上記Ｘデ
コーダＸＤＩ、ＸＤ２のそれと同様である。

上記共通ディジット線ＣＤには、センス回路を含むデー
タ出力回路ＤＯＢの大刀端子と、データ入力回路ＤＩＢ
の出力端子が接続される。上記データ出力回路ＤＯＢの
出力とデータ入力回路ＤＩＢの入力とは、共通の人出方
端子Ｐｏに接続される。

また、消去回路ＥＲ３は、制御回ＩＩ！８ｃＲＬがらの
信号を受け、消去動作時にメモリアレイＭＡのウェル領
域ＷＥＬＬをはｘ’　＋　２５　ｙの高電圧にし、書込
み動作及び読み出し動作時には、上記ウェル領域Ｗ　Ｅ
　Ｌ−Ｌの電位をはｙ′ｏＶのロウレベルにする。

この実施例においては、上記消去動作時にメモリセルＭ
Ｓのアドレス選択用ＭＯ３ＦＥＴＱ２のゲート絶縁破壊
の発生を防止するために、上記ウェル領域ＷＥＬＬと各
節１のワード線Ｗｌｌ、Ｗ２１との間に、ウェル領域側
からワード線側に向かうよう接続されたダイオードＤＳ
Ｉ、ＤＳ２がそれぞれ設けられる。このダイオードＤＳ
Ｌ、ＤＳ２は、特に制限されないが、上記ウェル領域（
ｐ型）と、ＭＯ３ＦＥＴＱＩ、Ｑ２等のソース又はドレ
インを構成するｎ中型半導体領域と同時に形成されたｎ
生型領域とによって構成されたｐｎ接合ダイオードが利
用される。

この実施例では、消去動作時にウェル領域の高電圧が第
１のワード線Ｗｌｌ、Ｗ２１に伝えられるので、アドレ
ス選択用ＭＯ３ＦＥＴＱ２のゲートと基板との電位差が
はり同電位となるので、そのゲート絶縁破壊を防止する
ことができる。なお、このように消去動作時に第１のワ
ード１ＱＷ１１゜Ｗ２１の電位が高電圧になるので、こ
の電圧がそのままＸデコーダ回路側につたわるのを防止
するため、上記Ｙゲート回路と同様に、そのゲートに定
電的に電源重圧ＶＣＣがＬＩＪ加されｉ、−ディブレ・
／＞ヨン型ＭＯ３ＦＥ’Ｔ’Ｑ４．０５がＸ　７’　二
Ｊ−ダＸＤ１、ＸＤ２の出力端子と対応するワー１　線
Ｗ　ｌ　１　。

Ｗ２１との間に設し」られる。

この実施例では、上記ｐｎ接合ダイオ−１′を用いるこ
とにより特別な製造工程を増やすことなく、簡単に上記
アドレス選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２のゲート
絶縁破壊を防止することができる。

この発明は、前記実施例に限定されない。

上記ダイオードＤＳは、上記ｐｎ接合ダ・ｆオ・−ドに
代え、ダイオード形態にされたＭ　ＯＳ　Ｆ　Ｅ　’［
’を用いるもの等一方向素子を利用することができるも
のである。

また、ＭＮＯＳを用いたメモリアレイＭＡの周辺回路の
構成は、種々の変形をとることができるものである。

【図面の簡単な説明】

第１図は、ＭＮＯＳを説明するための断面図、第２図は
、その情報記憶動作を説明するための特性図、 第３図は、ＭＮＯＳを用いたメモリセルの等価回路図、 第４図は、この発明の一実施例を示す回路図である。 ＭＡ・・メモリアレイ、ＭＳ・・メモリアレイＸＤ・・
Ｘデコーダ、ＹＤ・・Ｙデコーダ、ＷＡ・・書込み回路
、ＹＧＯ・・Ｙゲート回路、ＥＲ８・・消去回路、ＩＨ
Ａ・・書込み禁止回路、ＣＲＬ・・制御回路、ＤＯＢ・
・データ出力回路、ＤＩＢ・・データ入力回路

Claims (1)

1. 【特許請求の範囲】 １、情報記憶用素子を構成するＭＮＯＳと、これに直列
   接続されたアドレス選択用ＭＯＳ　Ｆ　ＥＴとからなる
   メモリセルがマトリックス状に配置されて構成されるメ
   モリマトリックスを含み、このメモリマトリックスが形
   成される半導体領域と上記アドレス選択用ＭＯ３ＦＥＴ
   のゲートが接続されるワード線との間に上記半導体領域
   の電位をワード線側に伝える一方向性素子を設けたこと
   を特徴とする半導体記憶装置。 ２、上記一方向性素子は、上記半導体領域に形成された
   ＰＮ接合ダイオードであることを特徴とする特許請求の
   範囲第１項記載の半導体記憶装置。