JP2008508662A - フラッシュメモリユニット、およびフラッシュメモリ素子のプログラミング方法 - Google Patents

Abstract

フラッシュメモリユニット（１２）およびフラッシュメモリ素子（２８）をプログラミングする方法を開示する。プログラミング方法は、メモリ素子の制御ゲート（３２）およびドレイン（４２）にそれぞれのプログラミング電圧を印加することを含み得る。ソースバイアス電位は、メモリ素子のソース（３８）に印加され得る。ソースバイアス電位の印加は、プログラミング電圧のうちの１つをソースバイアス切換素子（４４）に選択的に印加することで制御され得る。

Description

技術分野
この発明は、概して、不揮発性メモリ素子の分野に関し、より特定的には、プログラミング制御を向上させるために、ソース接合バイアスを用いてフラッシュメモリユニットのメモリ素子をプログラミングする方法に関する。

背景
現代の集積回路製造において普及している傾向として、フラッシュメモリユニットなどの集積回路メモリユニット上の単位面積当たりに記憶されるデータの量の増大が挙げられる。すなわち、フラッシュメモリ技術が発達すると、速度および記憶密度がますます高くなる。現代のフラッシュメモリユニットは、メモリユニットを構成するメモリセルのアレイに蓄積された電荷の不揮発性を特徴とする。

メモリユニットは、多くの場合、（しばしばコアメモリセルと称される）比較的多数のコアメモリ素子を含む。これらのコアメモリ素子は、導電性電荷蓄積領域（または浮遊ゲート）が基板の導電性ワード線とチャネル領域との間に位置している浮遊ゲート素子を含み得る。チャネル領域は、１対のビット線の間に横方向に配置される。浮遊ゲートは、それぞれの誘電体層でワード線およびチャネル領域から分離することができる。代替的な構成においては、浮遊ゲートは、複数の電荷蓄積領域にデータを記憶することができる非導電性の電荷蓄積層と置換えられてもよい。たとえば、正規のビットは、メモリ素子に関連付けられる第１のビット線に隣接する電荷蓄積領域を用いて記憶することができ、相補ビットは、メモリ素子に関連付けられる第２のビット線に隣接する電荷蓄積領域を用いて記憶することができる。

上述のメモリ素子のプログラミングは、たとえばホットエレクトロン注入によって達成され得る。ホットエレクトロン注入は、特定の期間にわたってメモリ素子のワード線（メモリ素子の制御ゲートに接続されているかまたは当該制御ゲートを規定するワード線）およびドレインの各々に適切な電位を与えることによって当該素子に「パルスを与える」ことを含む。プログラミングパルスを与えている間に、バイアス電位をソースに印加して、メモリ素子に注入された電荷の量を制御するのを支援することができる。

フラッシュメモリユニットのデータ記憶密度を増やすことに加えて、小電力の印加に向かう傾向があった。たとえば、いくつかの適用例では、１．８ボルトほどの小さな動作電圧（Ｖｃｃ）を与える。これらの適用例では、コアメモリアレイに関連付けられる制御ロジックが所望のとおりに挙動しない可能性がある。たとえば、小電力を印加する場合、プログラミングされているメモリ素子のソースにソースバイアス電位（たとえば、約０．８ボルト）を結合するパストランジスタは、当該パストランジスタを完全にはオンにしない電圧で駆動され得る。結果として、プログラミングされているメモリ素子のソース接合における電位が上昇し、これにより、プログラミングされているメモリ素子のドレインとソースとの間の電圧差を小さくすることができる。この条件により、メモリ素子のプログラミングが遅くなり、自動プログラム妨害（ＡＰＤ）が失敗する可能性がある。「消去後自動プログラム妨害（ＡＰＤＥ）」とも称されるＡＰＤは、このような過消去されたフラッシュメモリセルを補正するプロセスである。ＡＰＤプロセス中に、十分な電荷キャリア（
たとえば、電子）が、消去プロセス後に電荷蓄積層に再注入されて、過消去されたフラッシュメモリセルのしきい値電圧を回復させる。

したがって、フラッシュメモリユニットと、小電力の印加の際にプログラミング中に所望のソース側バイアスを印加することのできるプログラミング方法とが必要とされる。

発明の概要
この発明の一局面に従うと、この発明は、メモリユニットからフラッシュメモリ素子をプログラミングする方法に向けられる。当該方法は、プログラミングゲート電圧をメモリ素子の制御ゲートに印加することと、プログラミングドレイン電圧をメモリ素子のドレインに印加することと、メモリユニットにとって外部電源から利用可能な動作電圧よりも高い電圧を有する制御信号で制御されるパストランジスタを用いて、メモリ素子のソースにソースバイアス電位を結合することとを含み得る。

この発明の別の局面に従うと、この発明は、メモリユニットからフラッシュメモリ素子をプログラミングする方法に向けられる。当該方法は、それぞれのプログラミング電圧をメモリ素子の制御ゲートおよびドレインに印加することと、ソースバイアス電位をメモリ素子のソースに印加することとを含み得、ソースバイアス電位の印加は、プログラミング電圧のうちの１つをソースバイアス切換素子に選択的に印加することで制御される。

この発明のさらに別の局面に従うと、この発明は、複数のフラッシュメモリ素子がセクタに配置されているフラッシュメモリユニットに向けられる。当該メモリユニットは、メモリ素子を作動的に形成するよう複数のビット線および電荷蓄積層に対して配置された複数のワード線と、プログラミング中にメモリ素子のためのソース導電性領域として機能するよう接続されたビット線によって規定される共通ソース接合ノードにソースバイアス電圧を結合するよう制御信号に応答して選択的に動作可能なパストランジスタと、プログラミングゲート電圧またはプログラミングドレイン電圧のうちの１つを制御信号としてパストランジスタに選択的に印加するための制御回路とを含み得る。

この発明のこれらおよびさらなる特徴が、以下の説明および添付の図面に関連して明らかとなるだろう。

発明の開示
以下の詳細な説明においては、同様の構成要素は、この発明のさまざまな実施例において示されるか否かにかかわらず、同じ参照符号が付与されている。この発明を明瞭かつ簡潔に示すために、添付の図面は必ずしも縮尺どおりでない可能性があり、いくつかの特徴がいくらか概略的な形で示され得る。

この発明の局面は、不揮発性でありフラッシュ電気消去可能なプログラマブルメモリ素子をプログラミングする方法に関する。より具体的には、当該方法は、メモリ素子のソースにバイアス電圧を印加しつつメモリ素子をプログラミングすることに関する。ソース側のバイアス電位は、利用可能な動作電圧（Ｖｃｃ）よりも高い電圧で駆動されるゲート（たとえば、パストランジスタ）を用いてソースに結合される。たとえば、当該ゲートは、利用可能な動作電圧よりも少なくとも３倍高い電圧で駆動されてもよい。一実施例においては、当該ゲートはドレインポンプ電圧で駆動される。別の実施例においては、当該ゲートは、プログラミングされるべきメモリ素子のゲートに印加されるプログラミング電圧で駆動される。

この明細書中に記載される技術は、浮遊ゲートメモリ素子や各素子ごとに２つ以上の電荷蓄積領域を有する誘電電荷蓄積素子などのＮＯＲアーキテクチャメモリ素子を含む、さまざまなフラッシュメモリ素子に適用可能である。ＮＡＮＤアーキテクチャメモリ素子などの他の種類のメモリ素子がまた、この明細書中に記載される技術を用いてプログラミング可能であることが認識されるべきである。しかしながら、この発明は、浮遊ゲートメモリ素子をプログラミングする例示的な文脈で説明される。

図１を参照すると、例示的なメモリユニット２の概略ブロック図が示される。メモリユニット２は、たとえばデータを記憶するためのコアメモリ素子と、時間の経過とともにコアメモリ素子のデータレベル挙動を追跡するための動的な参照メモリ素子とを含む複数のメモリ素子を有するコアメモリアレイ４を含み得る。外部参照６などの他のメモリ素子も、メモリユニット２の一部を形成し得る。外部参照６はコアメモリアレイ４とは別個であり、たとえば、消去ベリファイ参照セル、プログラムベリファイ参照セルおよびソフトプログラミング参照セルを含み得る。たとえばプログラミング、ベリファイ、読出および消去を含むメモリユニット２のさまざまな動作は、論理回路８によって制御され得る。当業者に認識されるように、メモリユニット２は、データまたは実行可能なコードなどの情報を記憶するためにメモリユニット２のカスタマによって用いられてもよい。

さらに図２を参照すると、例示的なコアメモリアレイセクタ１０の上面の概略ブロック図が示される。コアメモリアレイセクタ１０を所望の大きさにできることが理解されるべきである。メモリユニット２のメモリアレイ４は複数のセクタ１０を含み得る。

さらに図３を参照すると、メモリアレイ１０は、埋込まれたビット線フォーマットで形成される（この明細書中では導電性領域とも称される）複数のビット線１４を有する半導体基板１２を含み得る。ビット線１４の上には、下部誘電体層またはトンネル誘電体層１６、電荷蓄積層１８および上部誘電体層２０が形成されている。複数のワード線２２が上部誘電体層２０の上に形成され得る。ビット線コンタクト２４を用いて、ビット線１４への電気的接続を確立することができる。

図示される実施例においては、電荷蓄積層１８は導電性であり（たとえば、ドープされたポリシリコンから作製され）、「浮遊ゲート」メモリ素子（またはセル）２８を作動的に形成するために、隣接するビット線１４の間かつワード線２２の下にある区域に浮遊ゲート２６を形成する。各々の素子２８については、隣接するビット線１４の対は、さまざまなプログラミング、ベリファイ、読出および消去動作中に、それぞれソースおよびドレインとして機能する導電性領域を形成する。各々のビット線１４の対の間に介在させた基板１２が、ゲート電極として機能する対応するワード線２２に電圧を加えることによって作動的に制御されるチャネル領域３０を形成する。したがって、ワード線２２は制御ゲート３２を規定するものと考えられてもよい。代替的な構成においては、制御ゲートは、ワード線２２によって相互接続される個々の導電性の島またはパッドから形成される。浮遊ゲート２６を互いから絶縁するために、浮遊ゲート２６の間に中間誘電体層３４があってもよい。

別の実施例においては、電荷蓄積層１８は非導電性であり（たとえば、窒化ケイ素などの誘電体材料から作製される）。この構成は、結果として、誘電電荷蓄積素子またはデュアルセルメモリ素子の形成をもたらし、独立したプログラミングおよび読出が可能な１対の相補的な電荷トラップ領域を含む。このような構成により、ビット線１４のうちの一方に隣接する電荷の第１のユニット（たとえば、正規のビット）と、ビット線１４のうちの他方に隣接する電荷の第２のユニット（たとえば、相補ビット）とを記憶することが可能になる。この実施例においては、電荷蓄積層１８は、アレイ１０の区域における基板の上に連続的に重なっていてもよい。

両方の実施例においては、ワード線２２およびビット線１４に適切な電圧を印加することにより、各々のメモリ素子２８がプログラミング、読出、ベリファイおよび／または消去され得るようにセクタのメモリ素子２８をアドレス指定することが可能となる。この明細書中の説明を簡潔にするために、１つのコアメモリ素子２８の動作しか説明しない。しかしながら、残りのメモリ素子２８は対応する構造および動作を有し得る。

当業者が認識するように、例示されたメモリ素子２８は具体例としてのものであり、メモリ素子２８には変更を加えることができる。このような変更は、コアメモリ素子２８の物理的構成（たとえば、メモリ素子の種類）、用いられる材料、ドーピングパラメータなどに対する変更を含み得る。しかしながら、この明細書中で説明されるプログラミング、ベリファイ、読出および／または消去の技術は、このような変更が加えられた素子とともに用いることができる。

この開示のために、浮遊ゲート２６に電荷を蓄積するためのプログラミング技術は、チャネルホットエレクトロン注入（ＣＨＥ）とも称されるホットエレクトロン注入を含む。しかしながら、使用される特定のメモリ素子における変化に対応するためにプログラミング技術に変更を加え得ることが認識されるべきである。

ホットエレクトロン注入を用いると、ビット線１４のうちの一方（たとえば、ドレインとして機能するビット線１４ａ）と（たとえば、制御ゲート３２として機能する）ワード線２２とに電圧を印加することによって電子を蓄積するよう浮遊ゲート２６をプログラミングすることができる。もう一方のビット線１４（たとえば、ソースとして機能するビット線１４ｂ）は、メモリ素子２８のＣＨＥプログラミングのためのキャリア（たとえば、電子）を供給する。一実施例においては、バイアス電位がソースに印加される。ソースバイアス電位の印加を以下にさらに詳細に説明する。プログラミング中にバイアス電位をソースに印加した結果、エレクトロン注入をより大きく制御することができ、これが、メモリ素子２８のデータ保持能力の向上に繋がる。たとえば、ソースバイアス電位は、プログラミングされたセルのプログラミング電流を制限し、かつ、同じビット線上におけるプログラミングされていないセルからのビット線のリークを低減させるよう機能し得る。

プログラミングされたセルの制御ゲート３２、ソースおよびドレインに印加された電圧は、誘電体層１６および２０ならびに電荷蓄積浮遊ゲート２６を介して垂直な電界と、ソースからドレインへのチャネル３０の長さに沿って横方向の電界とを発生させる。所与のしきい値電圧では、チャネル３０は、電子がソースから取除かれ、ドレインに向かって加速し始めるように反転するだろう。電子がチャネル３０の長さに沿って移動すると、当該電子はエネルギを得る。十分なエネルギを得ると、当該電子は、底部誘電体層１６の電位バリアを跳び超えて浮遊ゲート２６に入ることができ、ここで、当該電子がトラップされる。これらの加速された電子はホットエレクトロンと称され、浮遊ゲート２６に注入されると、浮遊ゲート２６に留まる。

メモリ素子２８のプログラミングされた状態のベリファイおよびメモリ素子２８の読出は同様の態様で実行することができる。たとえば、メモリ素子２８を読出すために、ベリファイおよび読出動作中に、ドレインとも称されるビット線１４のうちの一方に電圧を印加し得、制御ゲート３２に電圧を印加し得る。ベリファイおよび読出動作中に、ソースとも称されるもう一方のビット線１４を接地し得る。これらの動作中、チャネル３０にわたって得られる電流の量は、メモリ素子２８のしきい値電圧を示すものとして用いることができ、「読出」メモリ素子２８のデータ状態を決定するために（基準しきい値電圧を示すものとして）基準電流と比較することができる。

さらに図４を参照すると、ソース側バイアスを用いてプログラミングされるべきメモリ素子２８の行３６の概略図が示される。各々の素子２８の（それぞれのビット線１４で実現される）ソース３８は、セクタソースノード４０を形成するよう作動的に結合され得る。特定の素子２８のプログラミング中に、プログラミングされた素子２８の（それぞれのビット線１４で実現される）ドレイン４２が、（しばしばドレインポンプ電圧と称される）プログラミングドレイン電圧に結合され得、ワード線２２が、（しばしばゲートポンプ電圧と称される）プログラミングゲート電圧に結合され得る。一実施例においては、ドレインポンプ電圧は約５．５ボルトであり、プログラミングゲート電圧は約９．３ボルトである。

プログラミング中に、セクタソースノード４０は、パストランジスタ４４を介してグローバルなソース側のバイアス電位またはバイアス信号に結合され得る。たとえば、セクタソースノード４０はパストランジスタ４４のソースに接続されてもよく、バイアス信号はパストランジスタ４４のドレインに印加されてもよい。固定抵抗器４６は、パストランジスタ４４のドレインと接地との間に接続され得る。固定抵抗器は、プログラミング中にソース−電圧−ソースとして機能し、漏洩電流を制限し、これにより、プログラミング効率を向上させる。一実施例においては、バイアス信号は約０．８ボルトである。

認識されるとおり、パストランジスタ４４がプログラミング中にオンにされないかまたは完全にオンにされない場合、セクタソースノード４０における電位が上昇し、メモリ素子２８のプログラム動作に劣化を招く可能性がある。たとえば、小電力の印加（たとえば、約１．８ボルトの＋Ｖｃｃおよび約１．６ボルトの−Ｖｃｃ）の際には、メモリユニット２にとって外部電源から利用可能な動作電圧は、バイアス信号に比べて小さい可能性がある（たとえば、約０．８ボルトから約１．０ボルトの、パストランジスタ４４のソース上のバックバイアス）。この場合、パストランジスタ４４をゲートで制御するのに動作電圧を用いることにより、パストランジスタ４４を完全にオンにできなくなる可能性がある。

したがって、パストランジスタ４４は、バイアス信号に比べて大きな（この明細書中においてパストランジスタゲート電圧と称される）電圧を用いてオンにされる。一実施例においては、パストランジスタゲート電圧は、外部電源からメモリユニットに供給される利用可能な動作電圧の少なくとも３倍である。別の実施例においては、ドレインポンプ電圧は、パストランジスタゲート電圧として用いられるよう結合される。さらに別の実施例においては、プログラミングゲート電圧は、パストランジスタゲート電圧として用いられるよう結合される。約５．５ボルトのドレインポンプ電圧、約９．３ボルトのプログラミングゲート電圧、および１．８ボルトの動作電圧を用いると、パストランジスタゲート電圧は、一実施例においては、動作電圧の約３〜５倍となる可能性がある。

パストランジスタ制御回路４８は、パストランジスタゲート電圧をパストランジスタ４４のゲートに選択的に印加することによってパストランジスタ４４をオンおよびオフにするのに用いることができる。たとえば、制御回路４８は、論理入力において論理回路８（図１）から論理信号を受信し得る。これらの論理信号は、制御回路４８への電圧入力で受取られる電圧をパストランジスタゲート電圧としてパストランジスタ４４のゲートに印加するスイッチ５２をゲートで制御するよう、制御回路４８の論理回路５０を制御し得る。パストランジスタゲート電圧がドレインポンプ電圧である実施例においては、ドレインポンプ電圧は制御回路４８の電圧入力に印加される。パストランジスタゲート電圧がプログラミングゲート電圧である実施例においては、プログラミングゲート電圧は制御回路４８の電圧入力に印加される。スイッチ５２はパストランジスタで実現可能であり、この場合、ゲートは論理回路５０によって制御され、ドレインは電圧入力に接続され、ソースはパストランジスタ４４のゲートに接続される。制御回路４８が論理回路８の一部として実現
され得ることが認識されるべきである。

ドレインポンプ電圧またはプログラミングゲート電圧がパストランジスタゲート電圧として用いられる実施例においては、プログラミング電圧はメモリユニット２の論理動作において用いられる。図示される例においては、プログラミング電圧を制御信号としてパストランジスタ４４に選択的に印加する制御回路４８に対し、所望のプログラミング電圧が入力として印加される。結果として、メモリ素子２８のＣＨＥプログラミングを実現するために、電圧に加えて、制御信号としてプログラミング電圧が用いられることとなる。

この発明の特定の実施例を詳細に説明してきたが、この発明が対応する範囲に限定されず、添付の特許請求の範囲の精神および用語の範囲内における変更例、変形例および同等例をすべて含むことが理解される。

この発明に従ったプログラミング方法が適用され得る複数のコアメモリ素子を有する例示的なメモリユニットを示す概略ブロック図である。 メモリユニットからの例示的なコアメモリアレイセクタを示す概略ブロック図である。 図２の線３−３に沿ったコアメモリアレイからの例示的なコアメモリ素子を示す概略断面図である。 この発明に従ったソース側バイアスを用いてプログラミングされるべきメモリ素子の行を示す概略図である。

Claims (10)

1. メモリユニット（２）からフラッシュメモリ素子（２８）をプログラミングする方法であって、
   前記メモリ素子の制御ゲート（３２）にプログラミングゲート電圧を印加することと、
   前記メモリ素子のドレイン（４２）にプログラミングドレイン電圧を印加することと、
   前記メモリユニットにとって外部電源から利用可能な動作電圧よりも高い電圧を有する制御信号で制御されるパストランジスタを用いて、前記メモリ素子のソース（３８）にソースバイアス電位を結合することとを含む、方法。
2. 前記制御信号は、前記プログラミングドレイン電圧の選択的に印加されたもの、請求項１に記載の方法。
3. 前記制御信号は、前記プログラミングゲート電圧の選択的に印加されたもの、請求項１に記載の方法。
4. 前記制御信号の電圧は、前記メモリユニットにとって前記外部電源から利用可能な動作電圧の少なくとも３倍である、請求項１に記載の方法。
5. 前記メモリ素子の前記ソースに前記ソースバイアス電位を結合することは、前記メモリ素子のセクタの共通ソース接合ノード（４０）に前記ソースバイアス電位を結合することを含む、請求項１から４のいずれかに記載の方法。
6. 前記パストランジスタは、ソース−電圧−ソース抵抗器（４６）を前記メモリ素子の前記ソースに結合する、請求項１から５のいずれかに記載の方法。
7. 前記制御信号は、論理回路（８）を用いて前記パストランジスタに選択的に印加される、請求項１から６のいずれかに記載の方法。
8. 前記メモリ素子は、浮遊ゲートメモリ素子および電荷トラップ誘電メモリ素子から選択される、請求項１から７のいずれかに記載の方法。
9. 複数のフラッシュメモリ素子（２８）がセクタに配置されているフラッシュメモリユニット（２）であって、
   前記メモリ素子を作動的に形成するよう、複数のビット線（１４）および電荷蓄積層（１８）に対して配置される複数のワード線（２２）と、
   プログラミング中に前記メモリ素子のためのソース導電性領域として機能するよう接続されたビット線によって規定される共通ソース接合ノード（４０）にソースバイアス電圧を結合するよう制御信号に応答して選択的に動作可能なパストランジスタ（４４）と、
   プログラミングゲート電圧またはプログラミングドレイン電圧のうちの１つを制御信号として前記パストランジスタに選択的に印加するための制御回路（４８）とを含む、フラッシュメモリユニット。
10. 前記パストランジスタのソースバイアス入力ノードに接続されるソース−電圧−ソース抵抗器（４６）をさらに含む、請求項９に記載のメモリユニット。

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