JP2003507834A - フラッシュeepromのプログラミングおよび過剰消去訂正モードにおけるビット線漏れ電流を消滅させる回路の実現 - Google Patents

フラッシュeepromのプログラミングおよび過剰消去訂正モードにおけるビット線漏れ電流を消滅させる回路の実現

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Abstract

(57)【要約】 プログラミングおよび過剰消去訂正動作中のビット線漏れ電流を消滅させるための方法およびフラッシュメモリ装置。フラッシュメモリセルはI/Oブロックのアレイに配列され、各ブロックには行および列がある。抵抗器のアレイが、共通アレイソース接続および接地間に接続される。抵抗器のアレイは抵抗器の組からなり、各組はプログラミングモード抵抗器およびAPDEモード抵抗器を備える。データバッファは、プログラミングモード抵抗器またはAPDEモード抵抗器を、プログラミングまたはAPDEのためにビット線が選択されたときに、回路に切換える。抵抗器の値を選択することによりソース電圧を引上げてこれがメモリセルの選択しきい値電圧を上回るようにして、プログラミングまたはAPDE中、過剰消去されたセルからビット線に漏れ電流が生じないようにする。

Description

【発明の詳細な説明】
【0001】
【技術分野】
本発明は、包括的には超小型集積回路技術に関する。本発明は、より具体的に
はプログラマブル半導体メモリに関する。本発明は、さらに具体的には、フラッ
シュ電気的消去可能プログラマブル読出専用メモリ(EEPROM)のプログラ
ミングおよび過剰消去訂正モード中のビット線漏れ電流を消滅させる回路の実現
および方法に関する。
【0002】
【背景技術】
超小型フラッシュまたはブロック消去型の電気的消去可能プログラマブル読出
専用メモリ(フラッシュEEPROM)は、独立してプログラミングおよび読出
可能なセルのアレイを含む。各セルのサイズひいてはメモリのサイズを、セルを
独立して消去できるようにする選択トランジスタを省いて小型化する。すべての
セルがまとめてブロックとして消去される。
【0003】 このタイプのメモリは、個別の金属酸化膜半導体(MOS)電界効果トランジ
スタメモリセルを含み、その各々がソース、ドレイン、フローティングゲートお
よびコントロールゲートを含み、これらに種々の電圧を印加することにより、セ
ルをバイナリ1もしくは0でプログラミングするまたはすべてのセルをブロック
として消去する。
【0004】 セルは、行列からなる矩形のアレイ内で接続され、ある行のセルのコントロー
ルゲートは対応するワード線に接続され、ある列のセルのドレインは対応するビ
ット線に接続される。セルのソースはひとつに接続される。この配列はNORメ
モリ構成として知られている。
【0005】 セルのプログラミングは、典型的には9−10ボルトをコントロールゲートに
印加し、5ボルトをドレインに印加し、ソースを接地することで、熱い電子をド
レイン空乏領域からフローティングゲートに注入することによって行なう。この
プログラミング電圧を取除くと、注入された電子はフローティングゲートで捉え
られてここに負電荷が生じ、これがセルのしきい値電圧を約4ボルトを超える値
まで引上げる。
【0006】 セルの読出は、典型的には5ボルトをコントロールゲートに印加し、1ボルト
をドレインが接続されたビット線に印加し、ソースを接地し、ビット線電流を検
知することによって行なう。セルがプログラミングされておりしきい値電圧が相
対的に高い(4ボルト)の場合、ビット線電流はゼロまたは少なくとも相対的に
低い。セルがプログラミングされていないまたは消去されている場合、しきい値
電圧は相対的に低く(2ボルト)、コントロールゲート電圧はチャネルを増し、
ビット線電流は相対的に高くなる。
【0007】 セルはいくつかの方法で消去できる。ある構成では、典型的には12ボルトを
ソースに印加し、コントロールゲートを接地し、ドレインを浮上がらせることに
よって、セルを消去する。これにより、プログラミング中にフローティングゲー
トに注入された電子は、ファウラーノルドハイム(Fowler-Nordheim)トンネル
よって、薄いトンネル酸化膜を通してフローティングゲートからソースへと除去
される。これに代わるものとしては、マイナス10ボルトのオーダの負電圧をコ
ントロールゲートに印加し、5ボルトをソースに印加し、ドレインを浮上がらせ
ることによって、セルを消去できる。
【0008】 この従来のフラッシュEEPROMセル構成における問題は、製造許容誤差の
ために、セルのいくつかは、他のセルが十分に消去される前に、過剰消去される
ことである。過剰消去されたセルのフローティングゲートは電子を失い正電荷を
帯びる。その結果、過剰消去されたセルは空乏モードトランジスタとして働き、
このトランジスタはコントロールゲートに通常の動作電圧を印加してもオフする
ことができず、後続のプログラミングおよび読出動作中に漏れが生じる。
【0009】 より具体的には、プログラミングおよび読出動作中、ある行のセルのコントロ
ールゲートに接続された1本のワード線のみが一時ハイにされる一方でこれ以外
のワード線は接地される。しかしながら、すべてのセルのドレインに正電圧が印
加される。ある非選択セルのしきい値電圧が非常に低い、ゼロ、または負の場合
、このセルのソース、チャネルおよびドレインを通して漏れ電流が流れる。
【0010】 典型的なフラッシュEEPROMでは、多数の、たとえば512のトランジス
タメモリセルのドレインが一本のビット線に接続されている。このビット線上の
セルのうちかなりの数のセルが背景漏れ電流を引いていれば、このビット線上の
総漏れ電流がセルの読出電流を超える可能性がある。その結果、このビット線上
のセルの状態を読出すことが不可能になり、メモリは動作不能になる。アレイに
おけるビットのしきい値電圧が典型的には電圧分布を形成する。最も消去の程度
の低いセルは相対的に高いしきい値電圧VTMAXを有するのに対し、最も過剰
消去されたセルはゼロまたは負である最低許容値VTMINを有する。しきい値
電圧が低いほどかつしきい値電圧分布が広いほど、漏れ電流は大きくなる。した
がって、セルの過剰消去を防止し、しきい値電圧分布をできる限り小さな範囲に
縮小して、すべてのセルが消去後に2ボルトのオーダという同じ高しきい値電圧
を有することが理想的である。
【0011】 当該技術では、しきい値電圧分布の縮小を、最も過剰消去されたセルをより高
いしきい値電圧に再プログラミングするという過剰消去訂正動作を実施すること
により行なうことが知られている。この動作により得られるしきい値電圧分布で
は、すべてのセルが最低許容値を上回るしきい値電圧を有する。一般に、このタ
イプの過剰消去訂正動作は自動プログラミング妨害(APD)として知られてい
る。
【0012】 自動プログラミング妨害消去(APDE)と呼ばれている好ましいAPD方法
は、1997年6月24日に発行され、「OVERERASE CORRECTION FOR FLASH MEM
ORY WHICH LIMITS OVERERASE AND PREVENTS ERASE VERIFY ERRORS(過剰消去を
制限し消去検査誤りを防止するフラッシュメモリのための過剰消去訂正)」と題
された、Lee Clevelandへの米国特許第5,642,311号に開示されている
。この方法は、過剰消去されたセルに対し検知を行ないこれにプログラミングパ
ルスを与えてしきい値電圧を許容値に戻すことを含む。
【0013】 消去パルスを与えた後、まず、行ごとにセル単位で過少消去訂正を行なう。第
1の行列位置のセルをアドレス指定し、このセルの消去検査を、4ボルトをコン
トロールゲート(ワード線)に印加し、1ボルトをドレイン(ビット線)に印加
し、ソースを接地し、センスアンプを用いてビット線電流を検知して、このセル
のしきい値電圧がある値たとえば2ボルトを上回るかどうかを判断することによ
って、実施する。このセルが過少消去されている(しきい値電圧が2ボルトを超
える)場合、ビット線電流は低い。この場合、セルすべてに消去パルスを与え、
第1のセルに対する消去検査を再び行なう。
【0014】 各消去パルスを与えた後かつ後続の消去検査動作前に、メモリのセルすべてに
対して過剰消去訂正を実施する。過剰消去検査は、アレイのビット線に対して順
次行なわれる。これは、ワード線を接地し、典型的には1ボルトを印加して第1
のビット線をアドレス指定し、ビット線電流を検知することによって行なわれる
。この電流が予め定められた値を超えていれば、このビット線に接続されたセル
のうち少なくとも1つが過剰消去されており漏れ電流を引いていることになる。
その場合は、過剰消去訂正パルスをビット線に与える。これは、約5ボルトを予
め定められたたとえば100μsという期間ビット線に印加することによって行
なわれる。
【0015】 過剰消去訂正パルスを与えた後、再びビット線検査を行なう。ビット線電流が
なおも高く過剰消去されたセルが未だにビット線に接続されていれば、別の過剰
消去訂正パルスを与える。この手順を順次すべてのビット線に対して繰返す。こ
の手順は、ビット線電流が読出電流より低い予め定められた値に低下するまで、
必要な回数繰返される。次に、上記手順は、第1の行およびこれに続く行の残り
のセルに対し、メモリのセルすべてに対する消去検査が行なわれるまで、実施さ
れる。
【0016】 各消去パルス後に過剰消去訂正手順を実施することにより、セルの過剰消去の
度合いが減じ、セルの耐久性が向上する。さらに、過剰消去セルの訂正は各消去
パルス後に行なわれるため、消去検査中のビット線漏れ電流は減少する。よって
、消去検査手順の終了の際、過少消去セルは存在しない。
【0017】 上記APDE法は、過剰消去されたセルを除去するのには効果的であるが、以
下の点において限界がある。すなわち、セルのソースおよびワード線が過剰消去
訂正中は接地されているので、過剰消去されたセルは過剰消去訂正パルスが与え
られている間に背景漏れ電流を引く。漏れ電流は、大きな電源を設けることを必
要とする。
【0018】 プロセスパラメータを制御して過剰消去訂正パルスが過少消去セルを生み出さ
ないようにしたとしても、しきい値電圧分布縮小量は本質的に限られている。な
ぜなら、適切に消去されたセルのしきい値電圧が与えられた過剰消去訂正パルス
によりさらに増大しないようにするためのメカニズムがないからである。加えて
プログラミング中にも背景漏れ電流は存在し、同様の問題を引き起こす。
【0019】 上記の問題は、EEPROMの特徴サイズの縮小に合わせて電源電圧VCCを下
げるのに伴ない悪化する。消去されたセルのしきい値電圧を低下させて低いVCC の値に対処するようにしなければならない。その結果、しきい値電圧分布におい
てより多くのセルが漏れ電流を引くことになる。
【0020】 VCCが十分に低い応用例では、多くのセルが漏れ電流を引くため、消去検査中
の総ビット線漏れ電流が、消去されたセルに対応する値を、たとえこの現在検査
中のセルが過少消去されている場合でも、超える可能性がある。その結果、消去
検査および読出中のセルの状態を判別することができず、メモリは動作不能とな
る。この問題は、先行技術では未だ解決されておらず、低電圧EEPROMの開
発を大きく妨げている。
【0021】 VCCの値が低い場合に特に問題となる、もうひとつの望ましくない効果は、V CC は、直接ワード線に印加された場合、選択されたセルのチャネルを増して消去
中の検査を行なえるようにするには不十分なことである。そのため、チャージポ
ンプを設けてワード線電圧をVCCよりも十分に高い値に引上げて、セルの検査を
容易に実施できるようにする。VCCの値が3ボルトの場合、典型的に、ワード線
電圧はおよそ4−5ボルトの値まで引上げられる。
【0022】 電圧を、パストランジスタを通してビット線に印加し、個別のビット線選択を
行なえるようにする。背景漏れ電流は、チャージポンプに負担をかけ、パストラ
ンジスタの電圧降下を増大させる。結果として、セルに印加されるドレイン電圧
が低下する。漏れ電流が過剰なためにドレイン電圧が低くなり過ぎると、セルの
動作は不安定になり信頼性を失う。
【0023】 メモリセルを信頼性高くプログラミングするには、セルのドレイン−ソース電
圧が4ボルトを超えていなければならない、すなわち、VDSが4ボルトよりも大
きくなければならない。ビット線の抵抗は有限であるため、ビット線漏れ電流が
増大すると、ビット線抵抗の電圧降下が大きくなり、VDS電圧が所要の電圧より
も低くなる可能性がある。同じような効果がAPDE動作中に生じ得る。
【0024】 したがって、フラッシュメモリ装置のプログラミングおよびAPDE中のビッ
ト線漏れ電流を減じるフラッシュメモリ装置および方法が必要である。
【0025】
【発明の開示】
本発明に従うと、上記およびその他の目的および利点は、フラッシュメモリ装
置のプログラミングおよびAPDE中のビット線漏れ電流を消滅させる装置およ
び方法によって達成される。このフラッシュメモリ装置は、nのI/Oブロック
のアレイに配列されたフラッシュメモリセルを有する。各I/Oブロックはmの
列およびpの行を備える。データバッファは、各I/Oブロックのビット線に接
続される。抵抗器のアレイは、共通アレイソース接続との間に接続され、この抵
抗アレイにおいて選択された抵抗器は、プログラミング動作が実施されているの
かAPDE動作が実施されているのかによって、回路に切換えられる。
【0026】 本発明の別の局面に従うと、抵抗アレイは各I/Oブロックに対する1組の抵
抗器からなる。抵抗器の組は各々、プログラミングモード抵抗器およびAPDE
モード抵抗器を含む。各プログラミングモード抵抗器およびAPDEモード抵抗
器は、スイッチと関連づけられる。
【0027】 本発明の別の局面に従うと、データバッファは、プログラミングモード抵抗器
およびAPDEモード抵抗器のいずれかを、I/Oブロックにおいて対応するビ
ット線に接続されているメモリセルがプログラミングされているのかAPDE動
作を受けているのかによって、回路に切換える。
【0028】 このように、上記の方法および装置により、メモリ装置のプログラミングまた
はAPDE中のビット線漏れ電流が消滅する。こうして、プログラミングおよび
APDE動作の信頼性が高まる。
【0029】 本発明は、以下の詳細な説明を添付の図面と関連づけて検討すればより良く理
解される。当業者にとっては以下の説明から容易に明らかになるであろうが、本
発明の実施例は、本発明を実施する最良モードを表すものとして示され説明され
ているにすぎない。本発明には他の実施例が可能であり、そのうちいくつかの詳
細事項については明らかな種々の局面において変形が可能であることがわかるで
あろう。これらはすべて本発明の範囲から逸脱するものではない。したがって、
図面および詳細な説明は本質的に例示であり限定ではない。
【0030】 本発明の特性を示すと考えられる新規の特徴は、前掲の特許請求の範囲に記載
されている。しかしながら、本発明それ自体だけでなく、好ましい使用モードな
らびに本発明のさらなる目的および利点は、実施例についての以下の詳細な説明
を添付の図面と併せて参照することによって、最もよく理解されるであろう。
【0031】
【発明を実施するためのモード】
次に、発明者が現在意図する本発明の最良の実施モードを示す、本発明の具体
的な実施例について、詳細に述べる。
【0032】 図1は、フラッシュメモリ装置のセクタ100の簡単な回路図であり、メモリ
セルは16のI/Oブロックに配列され、各I/Oブロックは1行当り64のメ
モリセルと512の行とを備える。なお、I/Oブロック数、I/Oブロックに
おける1行当りのメモリセル数およびI/Oブロックの行数は任意であり、本発
明はこれ以外のサイズおよびメモリセル配列を含む。
【0033】 セクタ100は、I/OブロックであるI/OBLK0102、I/OBLK1 104、I/OBLK2106、I/OBLK8108、I/OBLK9110お
よびI/OBLK15112といった16のI/Oブロックを有する。各I/Oブ
ロックの幅は64メモリセルに相当し、ある行の各メモリセルのコントロールゲ
ートは、114で示される共通のワード線に接続される。ワード線は、WL0
WL1、WL2およびWL511で示される。ある列の各メモリセルのドレインはビ
ット線(図示せず)に接続される。よって、各I/Oブロックにはメモリセルの
64の列がありしたがって64のビット線があることがわかるはずである。I/
Oブロックにおける特定の列(またはビット線)が、例として論理116、11
8、120、122、124および126で示される論理により、選択される。
DB0128、DB1130、DB7132、DB8134、DB9136およびD
15138といったデータバッファは、各I/Oブロック論理を駆動する。デー
タバッファおよび論理の機能について以下で説明する。フラッシュメモリ技術で
は周知のように、セクタを囲むセクタデコーダ(図示せず)およびこのセクタ内
に設けられたセクタデコーダ部140がある。セクタデコーダ部140の機能は
本発明において重要ではないためこれ以上の説明は行なわない。各メモリセルの
ソースは、142によって示される共通アレイソース接続および共通アレイソー
ス接続端子144に接続される。フラッシュメモリ技術では周知のように、ワー
ド線デコーダにより、114で示されるワード線各々を、特定電圧の印加に対し
て個別に選択でき、データバッファおよび論理により、各ビット線を、特定電圧
の印加に対して個別に選択できる。しかしながら、この共通ソース接続は、個々
の列のソースまたは行のソースを選択出来ないようにしている。すなわち、この
セクタにおけるすべてのソースには常に同じ電圧が印加されている。たとえば、
プログラミングおよびAPDE中、共通アレイソース接続144は146で示さ
れる接地に接続されている。
【0034】 図2は、セクタ100の一部の詳細な回路図であり、図1に示されたI/Oブ
ロック102および112の一部を示している。I/Oブロック0 102のメ
モリセルの1つの列の一部が200で示されており、ここにメモリセル202、
204および206が示されている。I/Oブロック15 115のメモリセル
の1つの列の一部が208で示されており、ここにメモリセル210、212お
よび214が示されている。ここで示されているワード線WL0はメモリセル2
02および208のコントロールゲートを接続し、ここで示されているワード線
WL1はメモリセル204および212のコントロールゲートを接続し、ここで
示されているワード線WL511はメモリセル206および214のコントロール
ゲートを接続している。各ワード線は、I/OBlk0からI/OBlk15まで
のI/Oブロック各々のメモリセルすべてのコントロールゲートに接続されてい
ることがわかるはずである。各I/Oブロックの1つの行には64のメモリセル
があり16のI/Oブロックがあるため、各ワード線に接続されているのは64
×16=1024のコントロールゲートである。列200のビット線216は、
データバッファDB0および論理回路218により選択される。各I/Oブロッ
クについてデータバッファおよび関連の論理回路があり、このデータバッファお
よび関連の論理回路は、I/Oブロックの64のビット線(メモリセルの列)か
ら特定のビット線を選び出す。便宜上、I/Oブロック0およびI/Oブロック
15各々のメモリセルの列1つのみが示されている。I/Oブロック0の特定の
メモリセルを、ワード線デコーダが特定のワード線を選択しデータバッファおよ
び論理回路218が特定のビット線を選択することで、選択できることがわかる
であろう。ソースはすべて共通電圧に接続されているため、特定のワード線およ
び特定のビット線を選択することにより、I/Oブロック0の特定のメモリセル
が選択される。たとえば、図2に示されるように、図示のワード線WL0にはプ
ログラミングまたはAPDE電圧が印加され、ビット線216が選択され、メモ
リセル202が選択される。同時に、ワード線WL0が選択されているため、デ
ータバッファおよび論理回路222がビット線220を選択することにより、列
208のメモリセル210も選択されることになる。ワード線WL0が選択され
ているため、プログラミングといった動作に対し、I/Oブロック0から15ま
でのブロック各々のビット線を選択できる。たとえば、すべてのメモリセルの消
去後、このセクタは、1ワード(16ビット)を、プログラミングが必要なメモ
リセルのワード線およびビット線を選択することにより、同時にプログラミング
できる。したがって、このワードにおいてわずか1つのメモリセルをプログラミ
ングできる、または、このワードにおいて16ものメモリセルを同時にプログラ
ミングできる。プログラミングされているメモリセルのビット線各々に電流が流
れているため、共通アレイソース接続に流れる総電流は、ワードにおいてプログ
ラミングされているメモリセルの数次第で変化し得る。上記のように、個々のビ
ット線を流れる電流は、プログラミングされているメモリセルを流れるプログラ
ミング電流と、しきい値電圧の低いビット線上のメモリセルからの漏れ電流とを
組合わせたものである。漏れ電流が生じる理由は、メモリセルのワード線が接地
されていたとしても(0ボルト)、ドレインにはおよそ5ボルトの電圧が印加さ
れ、メモリセルのいくつかの低いしきい値電圧がこれらセルからの小さいが有限
の漏れ電流を生じさせる可能性があることである。この漏れ電流が引き起こす問
題は少なくとも2つある。第1に、プログラミングされているこれらセルからの
プログラミング電流がすべての漏れ電流と組み合わさって、大きな電流を必要と
し、したがって大きな電源を必要とする。第2に、ビット線の、点線で示した抵
抗器224の有限抵抗RBitlineのため、漏れ電流によりビット線電流が増大す
ると、抵抗RBitlineの電圧降下ΔV=RBitline×IBitlineが増す。この増大
した電圧降下ΔVにより生じる問題は、電圧降下ΔVがドレイン電圧VDを減少
させ、そのために、ドレインおよびソース間の電圧VDSが減少することである。
ドレイン電圧VDは、セルの信頼性あるプログラミングに必要な値(典型的には
4ボルト)を下回る可能性がある。電源電圧が3ボルトであるシステムでは、チ
ャージポンプを用いて電源電圧を必要レベルに引上げなければならず、電圧降下
ΔVはさらに重要になる。
【0035】 図3は、図2に示したような詳細な回路図を示し、ここでは抵抗器300が先
行技術で示されるように共通アレイソース接続146および接地間に接続される
。抵抗器300は、プログラミングされていないまたはAPDE(過剰消去訂正
)が行なわれていないメモリセルからのビット線漏れを防止する役割を果たす。
抵抗器300は、共通アレイソース接続146の電圧が接地(0ボルト)を超え
るようにする。抵抗器300の値を選択して、共通アレイソース接続146の電
圧が「ボディ効果」によってすべてのセルのVtを引上げるのに十分となるよう
にする。これは、基板接続とセルのソースとの間にバイアス電圧を生じさせて最
も漏れやすいセルの電流が消滅させられるようにすることによってなされる。こ
うして、すべてではないにしてもほとんどのビット線漏れ電流を防ぐ。しかしな
がら、固定抵抗器は1つしかないため、プログラミングされているワード中のビ
ットの数次第で、ビット線漏れ電流の防止がうまくゆく場合とゆかない場合があ
る。たとえば、ワード中の1つのビットのみがプログラミングされている場合、
(可能性としては16本あるビット線から)選択されるビット線は1本のみであ
り、抵抗器300を流れる電流は、プログラミングされている1ビットを流れる
プログラミング電流およびこのビット線に接続された残り511のメモリセルか
らの漏れ電流だけである。これによって、抵抗器300の電圧降下は、ワードの
16ビットのうち多数のビットがプログラミングされている状況と比較して、相
対的に小さくなる。たとえば、16ビットのうち14ビットまたは15ビットが
プログラミングされている場合、抵抗器300を流れる電流は、単一のセルを流
れるプログラミング電流の14または15倍であり、14または15のビット線
の残り511のメモリセルからの漏れ電流を含むであろう。抵抗器300の電圧
降下の相違は、単独でプログラミングされているセルを流れるプログラミング電
流の相違のため、15倍以上変化する可能性がある。
【0036】 図4は、図2および3に示したような詳細な回路図を示し、ここでは本発明に
従い、抵抗アレイ400が共通アレイソース接続146と接地との間に接続され
る。抵抗アレイ400は16組の抵抗器を有し、代表して第1の組が402の点
線内に示され第2の組が404の点線内に示される。各I/Oブロックに1組の
抵抗器が関連づけられているため、フラッシュメモリセクタに32のI/Oブロ
ックがあれば32組の抵抗器がある。抵抗器の組は各々2つの抵抗器からなり、
一方の抵抗器はプログラミングモードと関連づけられ第2の抵抗器はAPDEモ
ードと関連づけられる。例として、抵抗器の組402には、プログラミングモー
ドのための第1の抵抗器406およびAPDEモードのための第2の抵抗器40
8がある。同様に、抵抗器の組404には、プログラミングモードのための第1
の抵抗器410およびAPDEモードのための第2の抵抗器412がある。抵抗
器の組の各抵抗器には関連するスイッチがある。たとえば、抵抗器の組402の
プログラミング抵抗器406はスイッチ414を有し、抵抗器の組402のAP
DE抵抗器408にはスイッチ416がある。同様に、抵抗器の組404におけ
るプログラミング抵抗器410にはスイッチ418があり、APDE抵抗器41
2にはスイッチ420がある。抵抗器の組各々の各スイッチは、それぞれのデー
タバッファおよび論理回路により制御される。たとえば、抵抗器の組402にお
けるスイッチは、I/Oブロック0と関連づけられ、DB0および論理218に
より制御される。同様に、抵抗器の組404におけるスイッチは、I/Oブロッ
ク15と関連づけられ、DB15および論理222により制御される。
【0037】 スイッチは、それぞれのDB0および論理回路によって、データバッファおよ
び論理回路がプログラミングモードまたはAPDEモードいずれかに対してビッ
ト線を選択したときに、閉じられる。例を挙げると、DB0および論理218が
、I/Oブロック0のビット線を選択してこの選択されたビット線のメモリセル
をプログラミングする場合、DB0および論理218は、スイッチ414を閉じ
、これによって回路のPGM0(I/Oブロック0のプログラミングモード抵抗
器)406が共通アレイソース接続146と接地との間に置かれる。DV0およ
び論理218が、APDEのためにI/Oブロック0のビット線を選択する場合
、DB0および論理218は、スイッチ416を閉じ、これによって回路のAP
DE0(I/Oブロック0のAPDEモード抵抗器)408が共通アレイソース
接続146と接地との間に置かれる。同様に、DB15および論理222が、I/
Oブロック15のビット線を選択してこの選択されたビット線のメモリセルをプ
ログラミングする場合、DB15および論理222は、スイッチ418を閉じ、こ
れによって回路のPGM15(I/Oブロック15のプログラミングモード抵抗器
)410が共通アレイソース接続146と接地との間に置かれる。DB15および
論理222が、APDEのためにI/Oブロック15のビット線を選択する場合
、DB15および論理222は、スイッチ420を閉じ、これによって、回路のA
PDE15(I/Oブロック15のAPDEモード抵抗器)が共通アレイソース接
続146と接地との間に置かれる。各I/Oブロックにプログラミングするメモ
リセルがある場合、プログラミング中共通アレイソース接続146および接地間
に接続されているプログラミング抵抗器は16あることがわかるはずである。し
たがって、プログラミングするメモリセルの数次第で、プログラミング中に共通
アレイソース接続146および接地間に接続されるプログラミングモード抵抗器
は1から16のうちいずれかである。同様に、APDE中共通アレイソース接続
146および接地間に1から16のAPDEモード抵抗器が接続されている。し
たがって、抵抗アレイ400の電圧降下は、プログラミングされているまたはA
PDEを受けているメモリセルの数次第で増減するように自動調整される。抵抗
器が、共通アレイソース接続電圧を、「ボディ効果」を通してすべてのセルのV t を増大させるのに十分な値まで引上げることがわかるであろう。これは、基板
接続とセルのソースとの間にバイアス電圧を発生させて最も漏れやすいセルの電
流を消滅させることによって行なわれる。
【0038】 プログラミングモード抵抗器およびAPDEモード抵抗器の抵抗値は、特定の
フラッシュメモリ構成のパラメータおよびしきい値電圧分布から求められる。設
計技術者はしきい値電圧分布から求めるであろう。プログラミングおよびAPD
E中は潜在的な漏れ電流があるであろう。設計技術者はさらに、過少消去された
メモリセルからの漏れ電流を消滅させるには共通アレイソース接続の電圧をどの
レベルにすればよいかを求めるであろう。これは直接的な計算で、フラッシュメ
モリセルの構成が異なれば値は異なるであろう。
【0039】 図4ではスイッチを機械スイッチとして示しているが、このスイッチはオンチ
ップ回路として製造される電子スイッチであることがわかるはずである。このよ
うなスイッチは当該技術において周知なのでこれ以上の説明は行なわない。
【0040】 要約すると、本発明は、先行技術の限界を克服し、フラッシュメモリ装置のプ
ログラミングおよびAPDE中のビット線漏れ電流を適切にかつより信頼性高く
消滅させるという必要性を満たす。上記の方法および装置により、記憶装置のプ
ログラミングまたはAPDE中のビット線漏れ電流を消滅させる。これにより、
プログラミングおよびAPDE動作の信頼性が高まる。
【0041】 上記本発明の実施例についての記載は、例示および説明を目的としている。こ
れは、完璧や、本発明を開示されたまさにその形態に限定することを意図したも
のではない。上記の教示から明らかな変形または修正が可能である。この実施例
は、本発明の原理およびその実際の応用を最もよく示すものとして選択および説
明されており、したがって、当業者は、この発明を意図する特定の用途に適した
ものとして種々の実施例においてまた種々の変形を施して利用できる。こういっ
た変形および修正はすべて、前掲の請求項が正しく法的にかつ公平に妥当な範囲
に応じて解釈されたときに前掲の請求項により定められる範囲内にある。
【図面の簡単な説明】
【図1】 図1は、先行技術のフラッシュメモリ装置のセクタの簡単な回路
図であり、このメモリ装置は、16のI/Oブロック、各I/Oブロックの1行
当り64のメモリセル、512の行(ワード線)、および接地電圧で終端をなす
共通アレイソース接続を備える。
【図2】 図2は、図1に示したフラッシュメモリ装置の一部の詳細な回路
図である。
【図3】 図3は、図2に示したフラッシュメモリ装置の一部の詳細な回路
図であり、共通アレイソース接続が先行技術で周知のように固定抵抗に接続され
ている。
【図4】 図4は、図2に示したフラッシュメモリ装置の一部の詳細な回路
図であり、共通アレイソース接続が本発明に従い抵抗アレイに接続されている。
【手続補正書】特許協力条約第34条補正の翻訳文提出書
【提出日】平成13年10月25日(2001.10.25)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0002
【補正方法】変更
【補正の内容】
【0002】
【背景技術】 US−A−4 897815は、EEPROMメモリセルのアレイを含む不揮
発性半導体メモリを開示している。このメモリは、前掲の請求項1のプリアンブ
ルの特徴を含む。 超小型フラッシュまたはブロック消去型の電気的消去可能プログラマブル読出
専用メモリ(フラッシュEEPROM)は、独立してプログラミングおよび読出
可能なセルのアレイを含む。各セルのサイズひいてはメモリのサイズを、セルを
独立して消去できるようにする選択トランジスタを省いて小型化する。すべての
セルがまとめてブロックとして消去される。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 EP(AT,BE,CH,CY, DE,DK,ES,FI,FR,GB,GR,IE,I T,LU,MC,NL,PT,SE),CN,JP,K R,SG (72)発明者 ビル,コリン アメリカ合衆国、95014 カリフォルニア 州、クパーチーノ、ローズ・ガーデン・レ ーン、1384 (72)発明者 ハダッド,サミール・エス アメリカ合衆国、95123 カリフォルニア 州、サン・ノゼ、ブロッサム・アベニュ、 6277 (72)発明者 スゥ,ジョナサン・シィ−チャン アメリカ合衆国、91775 カリフォルニア 州、サン・ガブリエル、イー・ヤンデー ル・ストリート、9022 (72)発明者 チャン,ベイ−ハン アメリカ合衆国、95129 カリフォルニア 州、サン・ノゼ、ハンティントン・ドライ ブ、1078 Fターム(参考) 5B025 AA03 AB01 AC01 AD00 AD03 AD04 AD08 AE08 5F083 EP02 EP22 ER02 ER05 ER13 ER16 ER22 GA16

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 半導体記憶装置であって、 nのI/Oブロックのアレイに配列されたフラッシュメモリセルを含み、各I
    /Oブロックはmの列およびpの行を備え、さらに、 ビット線に接続された、各列の各フラッシュメモリセルのドレインと、 ワード線に接続された、各行の各フラッシュメモリセルのコントロールゲート
    と、 共通アレイソース接続に接続された、前記アレイの各フラッシュメモリセルの
    ソースと、 データバッファおよび論理回路装置に接続された、前記nのI/Oブロック各
    々の各ビット線と、 前記共通アレイソース接続および接地間に接続された抵抗アレイとを含む、半
    導体記憶装置。
  2. 【請求項2】 前記抵抗アレイは前記nのI/Oブロック各々について1組
    の抵抗器を含む、請求項1に記載の半導体記憶装置。
  3. 【請求項3】 前記nのI/Oブロック各々についての1組の抵抗器は、 プログラミングモード抵抗器およびプログラミングモードスイッチと、 APDEモード抵抗器およびAPDEモードスイッチとを含む、請求項2に記
    載の半導体記憶装置。
  4. 【請求項4】 前記nのI/Oブロック各々についてのデータバッファおよ
    び論理回路装置と、対応するI/Oブロックについてのプログラミングモードス
    イッチとの間の接続と、 前記nのI/Oブロック各々についてのデータバッファおよび論理回路装置と
    、対応するI/OブロックについてのAPDEスイッチとの間の接続とをさらに
    含む、請求項3に記載の半導体記憶装置。
  5. 【請求項5】 各データバッファおよび論理回路装置にあり、前記データバ
    ッファおよび論理回路装置により制御されるビット線のメモリセルのプログラミ
    ング中に対応するプログラミングモードスイッチを閉じるスイッチ回路と、 各データバッファおよび論理回路装置にあり、前記データバッファおよび論理
    回路装置により制御されるビット線のメモリセルのAPDE動作中に対応するA
    PDEモードスイッチを閉じるスイッチ回路とをさらに含む、請求項4に記載の
    半導体記憶装置。
  6. 【請求項6】 半導体記憶装置におけるビット線漏れ電流を消滅させる方法
    であって、フラッシュ記憶装置はnのI/Oブロックのアレイに配列されたフラ
    ッシュメモリセルを含み、各I/Oブロックはmの列およびpの行を備え、前記
    方法は、 各列の各フラッシュメモリセルのドレインをビット線に接続するステップと、 各行の各フラッシュメモリセルのコントロールゲートをワード線に接続するス
    テップと、 前記アレイの各フラッシュメモリセルのソースを共通アレイソース接続に接続
    するステップと、 前記nのI/Oブロック各々における各ビット線をデータバッファおよび論理
    回路装置に接続するステップと、 抵抗アレイを前記共通アレイソース接続および接地間に接続するステップとを
    含む、半導体記憶装置におけるビット線漏れ電流を消滅させる方法。
  7. 【請求項7】 前記抵抗アレイを共通アレイソース接続および接地間に接続
    するステップは、前記nのI/Oブロック各々についての1組の抵抗器を前記共
    通アレイソース接続および接地間に接続するステップによって行なわれる、請求
    項6に記載の方法。
  8. 【請求項8】 前記nのI/Oブロック各々についての1組の抵抗器を共通
    アレイソース接続および接地間に接続するステップは、 プログラミングモード抵抗器およびプログラミングモードスイッチを前記共通
    アレイソース接続および接地間に接続するステップと、 APDEモード抵抗器およびAPDEモードスイッチを前記共通アレイソース
    接続および接地間に接続するステップとによって行なわれる、請求項7に記載の
    方法。
  9. 【請求項9】 前記nのI/Oブロック各々についてのデータバッファおよ
    び論理回路を、対応するI/Oブロックについてのプログラミングモードスイッ
    チに接続するステップと、 前記nのI/Oブロック各々についてのデータバッファおよび論理回路を、A
    PDEモードスイッチに接続するステップとをさらに含む、請求項8に記載の方
    法。
  10. 【請求項10】 データバッファおよび論理回路装置各々にスイッチ回路を
    設け、前記データバッファおよび論理回路装置により制御されるビット線におけ
    るメモリセルのプログラミング中に、対応するプログラミングモードスイッチを
    閉じるステップと、 データバッファおよび論理回路装置各々にスイッチ回路を設け、前記データバ
    ッファおよび論理回路装置により制御されるビット線におけるメモリセルのAP
    DE動作中に、対応するAPDEモードスイッチを閉じるステップとをさらに含
    む、請求項9に記載の方法。
  11. 【請求項11】 メモリセルがプログラミングされているI/Oブロックに
    関連するプログラミングモードスイッチを閉じるステップをさらに含む、請求項
    10に記載の方法。
  12. 【請求項12】 メモリセルがAPDEモードにあるI/Oブロックに関連
    するAPDEモードスイッチを閉じるステップをさらに含む、請求項10に記載
    の方法。
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