JP2003507834A - フラッシュｅｅｐｒｏｍのプログラミングおよび過剰消去訂正モードにおけるビット線漏れ電流を消滅させる回路の実現 - Google Patents
フラッシュｅｅｐｒｏｍのプログラミングおよび過剰消去訂正モードにおけるビット線漏れ電流を消滅させる回路の実現Info
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
- G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
-
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Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
プログラミングおよび過剰消去訂正動作中のビット線漏れ電流を消滅させるための方法およびフラッシュメモリ装置。フラッシュメモリセルはＩ／Ｏブロックのアレイに配列され、各ブロックには行および列がある。抵抗器のアレイが、共通アレイソース接続および接地間に接続される。抵抗器のアレイは抵抗器の組からなり、各組はプログラミングモード抵抗器およびＡＰＤＥモード抵抗器を備える。データバッファは、プログラミングモード抵抗器またはＡＰＤＥモード抵抗器を、プログラミングまたはＡＰＤＥのためにビット線が選択されたときに、回路に切換える。抵抗器の値を選択することによりソース電圧を引上げてこれがメモリセルの選択しきい値電圧を上回るようにして、プログラミングまたはＡＰＤＥ中、過剰消去されたセルからビット線に漏れ電流が生じないようにする。
Description
【０００１】
本発明は、包括的には超小型集積回路技術に関する。本発明は、より具体的に
はプログラマブル半導体メモリに関する。本発明は、さらに具体的には、フラッ
シュ電気的消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）のプログラ
ミングおよび過剰消去訂正モード中のビット線漏れ電流を消滅させる回路の実現
および方法に関する。
はプログラマブル半導体メモリに関する。本発明は、さらに具体的には、フラッ
シュ電気的消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）のプログラ
ミングおよび過剰消去訂正モード中のビット線漏れ電流を消滅させる回路の実現
および方法に関する。
【０００２】
超小型フラッシュまたはブロック消去型の電気的消去可能プログラマブル読出
専用メモリ（フラッシュＥＥＰＲＯＭ）は、独立してプログラミングおよび読出
可能なセルのアレイを含む。各セルのサイズひいてはメモリのサイズを、セルを
独立して消去できるようにする選択トランジスタを省いて小型化する。すべての
セルがまとめてブロックとして消去される。
専用メモリ（フラッシュＥＥＰＲＯＭ）は、独立してプログラミングおよび読出
可能なセルのアレイを含む。各セルのサイズひいてはメモリのサイズを、セルを
独立して消去できるようにする選択トランジスタを省いて小型化する。すべての
セルがまとめてブロックとして消去される。
【０００３】
このタイプのメモリは、個別の金属酸化膜半導体（ＭＯＳ）電界効果トランジ
スタメモリセルを含み、その各々がソース、ドレイン、フローティングゲートお
よびコントロールゲートを含み、これらに種々の電圧を印加することにより、セ
ルをバイナリ１もしくは０でプログラミングするまたはすべてのセルをブロック
として消去する。
スタメモリセルを含み、その各々がソース、ドレイン、フローティングゲートお
よびコントロールゲートを含み、これらに種々の電圧を印加することにより、セ
ルをバイナリ１もしくは０でプログラミングするまたはすべてのセルをブロック
として消去する。
【０００４】
セルは、行列からなる矩形のアレイ内で接続され、ある行のセルのコントロー
ルゲートは対応するワード線に接続され、ある列のセルのドレインは対応するビ
ット線に接続される。セルのソースはひとつに接続される。この配列はＮＯＲメ
モリ構成として知られている。
ルゲートは対応するワード線に接続され、ある列のセルのドレインは対応するビ
ット線に接続される。セルのソースはひとつに接続される。この配列はＮＯＲメ
モリ構成として知られている。
【０００５】
セルのプログラミングは、典型的には９−１０ボルトをコントロールゲートに
印加し、５ボルトをドレインに印加し、ソースを接地することで、熱い電子をド
レイン空乏領域からフローティングゲートに注入することによって行なう。この
プログラミング電圧を取除くと、注入された電子はフローティングゲートで捉え
られてここに負電荷が生じ、これがセルのしきい値電圧を約４ボルトを超える値
まで引上げる。
印加し、５ボルトをドレインに印加し、ソースを接地することで、熱い電子をド
レイン空乏領域からフローティングゲートに注入することによって行なう。この
プログラミング電圧を取除くと、注入された電子はフローティングゲートで捉え
られてここに負電荷が生じ、これがセルのしきい値電圧を約４ボルトを超える値
まで引上げる。
【０００６】
セルの読出は、典型的には５ボルトをコントロールゲートに印加し、１ボルト
をドレインが接続されたビット線に印加し、ソースを接地し、ビット線電流を検
知することによって行なう。セルがプログラミングされておりしきい値電圧が相
対的に高い（４ボルト）の場合、ビット線電流はゼロまたは少なくとも相対的に
低い。セルがプログラミングされていないまたは消去されている場合、しきい値
電圧は相対的に低く（２ボルト）、コントロールゲート電圧はチャネルを増し、
ビット線電流は相対的に高くなる。
をドレインが接続されたビット線に印加し、ソースを接地し、ビット線電流を検
知することによって行なう。セルがプログラミングされておりしきい値電圧が相
対的に高い（４ボルト）の場合、ビット線電流はゼロまたは少なくとも相対的に
低い。セルがプログラミングされていないまたは消去されている場合、しきい値
電圧は相対的に低く（２ボルト）、コントロールゲート電圧はチャネルを増し、
ビット線電流は相対的に高くなる。
【０００７】
セルはいくつかの方法で消去できる。ある構成では、典型的には１２ボルトを
ソースに印加し、コントロールゲートを接地し、ドレインを浮上がらせることに
よって、セルを消去する。これにより、プログラミング中にフローティングゲー
トに注入された電子は、ファウラーノルドハイム（Fowler-Nordheim）トンネル
よって、薄いトンネル酸化膜を通してフローティングゲートからソースへと除去
される。これに代わるものとしては、マイナス１０ボルトのオーダの負電圧をコ
ントロールゲートに印加し、５ボルトをソースに印加し、ドレインを浮上がらせ
ることによって、セルを消去できる。
ソースに印加し、コントロールゲートを接地し、ドレインを浮上がらせることに
よって、セルを消去する。これにより、プログラミング中にフローティングゲー
トに注入された電子は、ファウラーノルドハイム（Fowler-Nordheim）トンネル
よって、薄いトンネル酸化膜を通してフローティングゲートからソースへと除去
される。これに代わるものとしては、マイナス１０ボルトのオーダの負電圧をコ
ントロールゲートに印加し、５ボルトをソースに印加し、ドレインを浮上がらせ
ることによって、セルを消去できる。
【０００８】
この従来のフラッシュＥＥＰＲＯＭセル構成における問題は、製造許容誤差の
ために、セルのいくつかは、他のセルが十分に消去される前に、過剰消去される
ことである。過剰消去されたセルのフローティングゲートは電子を失い正電荷を
帯びる。その結果、過剰消去されたセルは空乏モードトランジスタとして働き、
このトランジスタはコントロールゲートに通常の動作電圧を印加してもオフする
ことができず、後続のプログラミングおよび読出動作中に漏れが生じる。
ために、セルのいくつかは、他のセルが十分に消去される前に、過剰消去される
ことである。過剰消去されたセルのフローティングゲートは電子を失い正電荷を
帯びる。その結果、過剰消去されたセルは空乏モードトランジスタとして働き、
このトランジスタはコントロールゲートに通常の動作電圧を印加してもオフする
ことができず、後続のプログラミングおよび読出動作中に漏れが生じる。
【０００９】
より具体的には、プログラミングおよび読出動作中、ある行のセルのコントロ
ールゲートに接続された１本のワード線のみが一時ハイにされる一方でこれ以外
のワード線は接地される。しかしながら、すべてのセルのドレインに正電圧が印
加される。ある非選択セルのしきい値電圧が非常に低い、ゼロ、または負の場合
、このセルのソース、チャネルおよびドレインを通して漏れ電流が流れる。
ールゲートに接続された１本のワード線のみが一時ハイにされる一方でこれ以外
のワード線は接地される。しかしながら、すべてのセルのドレインに正電圧が印
加される。ある非選択セルのしきい値電圧が非常に低い、ゼロ、または負の場合
、このセルのソース、チャネルおよびドレインを通して漏れ電流が流れる。
【００１０】
典型的なフラッシュＥＥＰＲＯＭでは、多数の、たとえば５１２のトランジス
タメモリセルのドレインが一本のビット線に接続されている。このビット線上の
セルのうちかなりの数のセルが背景漏れ電流を引いていれば、このビット線上の
総漏れ電流がセルの読出電流を超える可能性がある。その結果、このビット線上
のセルの状態を読出すことが不可能になり、メモリは動作不能になる。アレイに
おけるビットのしきい値電圧が典型的には電圧分布を形成する。最も消去の程度
の低いセルは相対的に高いしきい値電圧ＶTＭＡＸを有するのに対し、最も過剰
消去されたセルはゼロまたは負である最低許容値ＶTＭＩＮを有する。しきい値
電圧が低いほどかつしきい値電圧分布が広いほど、漏れ電流は大きくなる。した
がって、セルの過剰消去を防止し、しきい値電圧分布をできる限り小さな範囲に
縮小して、すべてのセルが消去後に２ボルトのオーダという同じ高しきい値電圧
を有することが理想的である。
タメモリセルのドレインが一本のビット線に接続されている。このビット線上の
セルのうちかなりの数のセルが背景漏れ電流を引いていれば、このビット線上の
総漏れ電流がセルの読出電流を超える可能性がある。その結果、このビット線上
のセルの状態を読出すことが不可能になり、メモリは動作不能になる。アレイに
おけるビットのしきい値電圧が典型的には電圧分布を形成する。最も消去の程度
の低いセルは相対的に高いしきい値電圧ＶTＭＡＸを有するのに対し、最も過剰
消去されたセルはゼロまたは負である最低許容値ＶTＭＩＮを有する。しきい値
電圧が低いほどかつしきい値電圧分布が広いほど、漏れ電流は大きくなる。した
がって、セルの過剰消去を防止し、しきい値電圧分布をできる限り小さな範囲に
縮小して、すべてのセルが消去後に２ボルトのオーダという同じ高しきい値電圧
を有することが理想的である。
【００１１】
当該技術では、しきい値電圧分布の縮小を、最も過剰消去されたセルをより高
いしきい値電圧に再プログラミングするという過剰消去訂正動作を実施すること
により行なうことが知られている。この動作により得られるしきい値電圧分布で
は、すべてのセルが最低許容値を上回るしきい値電圧を有する。一般に、このタ
イプの過剰消去訂正動作は自動プログラミング妨害（ＡＰＤ）として知られてい
る。
いしきい値電圧に再プログラミングするという過剰消去訂正動作を実施すること
により行なうことが知られている。この動作により得られるしきい値電圧分布で
は、すべてのセルが最低許容値を上回るしきい値電圧を有する。一般に、このタ
イプの過剰消去訂正動作は自動プログラミング妨害（ＡＰＤ）として知られてい
る。
【００１２】
自動プログラミング妨害消去（ＡＰＤＥ）と呼ばれている好ましいＡＰＤ方法
は、１９９７年６月２４日に発行され、「OVERERASE CORRECTION FOR FLASH MEM
ORY WHICH LIMITS OVERERASE AND PREVENTS ERASE VERIFY ERRORS（過剰消去を
制限し消去検査誤りを防止するフラッシュメモリのための過剰消去訂正）」と題
された、Lee Clevelandへの米国特許第５，６４２，３１１号に開示されている
。この方法は、過剰消去されたセルに対し検知を行ないこれにプログラミングパ
ルスを与えてしきい値電圧を許容値に戻すことを含む。
は、１９９７年６月２４日に発行され、「OVERERASE CORRECTION FOR FLASH MEM
ORY WHICH LIMITS OVERERASE AND PREVENTS ERASE VERIFY ERRORS（過剰消去を
制限し消去検査誤りを防止するフラッシュメモリのための過剰消去訂正）」と題
された、Lee Clevelandへの米国特許第５，６４２，３１１号に開示されている
。この方法は、過剰消去されたセルに対し検知を行ないこれにプログラミングパ
ルスを与えてしきい値電圧を許容値に戻すことを含む。
【００１３】
消去パルスを与えた後、まず、行ごとにセル単位で過少消去訂正を行なう。第
１の行列位置のセルをアドレス指定し、このセルの消去検査を、４ボルトをコン
トロールゲート（ワード線）に印加し、１ボルトをドレイン（ビット線）に印加
し、ソースを接地し、センスアンプを用いてビット線電流を検知して、このセル
のしきい値電圧がある値たとえば２ボルトを上回るかどうかを判断することによ
って、実施する。このセルが過少消去されている（しきい値電圧が２ボルトを超
える）場合、ビット線電流は低い。この場合、セルすべてに消去パルスを与え、
第１のセルに対する消去検査を再び行なう。
１の行列位置のセルをアドレス指定し、このセルの消去検査を、４ボルトをコン
トロールゲート（ワード線）に印加し、１ボルトをドレイン（ビット線）に印加
し、ソースを接地し、センスアンプを用いてビット線電流を検知して、このセル
のしきい値電圧がある値たとえば２ボルトを上回るかどうかを判断することによ
って、実施する。このセルが過少消去されている（しきい値電圧が２ボルトを超
える）場合、ビット線電流は低い。この場合、セルすべてに消去パルスを与え、
第１のセルに対する消去検査を再び行なう。
【００１４】
各消去パルスを与えた後かつ後続の消去検査動作前に、メモリのセルすべてに
対して過剰消去訂正を実施する。過剰消去検査は、アレイのビット線に対して順
次行なわれる。これは、ワード線を接地し、典型的には１ボルトを印加して第１
のビット線をアドレス指定し、ビット線電流を検知することによって行なわれる
。この電流が予め定められた値を超えていれば、このビット線に接続されたセル
のうち少なくとも１つが過剰消去されており漏れ電流を引いていることになる。
その場合は、過剰消去訂正パルスをビット線に与える。これは、約５ボルトを予
め定められたたとえば１００μｓという期間ビット線に印加することによって行
なわれる。
対して過剰消去訂正を実施する。過剰消去検査は、アレイのビット線に対して順
次行なわれる。これは、ワード線を接地し、典型的には１ボルトを印加して第１
のビット線をアドレス指定し、ビット線電流を検知することによって行なわれる
。この電流が予め定められた値を超えていれば、このビット線に接続されたセル
のうち少なくとも１つが過剰消去されており漏れ電流を引いていることになる。
その場合は、過剰消去訂正パルスをビット線に与える。これは、約５ボルトを予
め定められたたとえば１００μｓという期間ビット線に印加することによって行
なわれる。
【００１５】
過剰消去訂正パルスを与えた後、再びビット線検査を行なう。ビット線電流が
なおも高く過剰消去されたセルが未だにビット線に接続されていれば、別の過剰
消去訂正パルスを与える。この手順を順次すべてのビット線に対して繰返す。こ
の手順は、ビット線電流が読出電流より低い予め定められた値に低下するまで、
必要な回数繰返される。次に、上記手順は、第１の行およびこれに続く行の残り
のセルに対し、メモリのセルすべてに対する消去検査が行なわれるまで、実施さ
れる。
なおも高く過剰消去されたセルが未だにビット線に接続されていれば、別の過剰
消去訂正パルスを与える。この手順を順次すべてのビット線に対して繰返す。こ
の手順は、ビット線電流が読出電流より低い予め定められた値に低下するまで、
必要な回数繰返される。次に、上記手順は、第１の行およびこれに続く行の残り
のセルに対し、メモリのセルすべてに対する消去検査が行なわれるまで、実施さ
れる。
【００１６】
各消去パルス後に過剰消去訂正手順を実施することにより、セルの過剰消去の
度合いが減じ、セルの耐久性が向上する。さらに、過剰消去セルの訂正は各消去
パルス後に行なわれるため、消去検査中のビット線漏れ電流は減少する。よって
、消去検査手順の終了の際、過少消去セルは存在しない。
度合いが減じ、セルの耐久性が向上する。さらに、過剰消去セルの訂正は各消去
パルス後に行なわれるため、消去検査中のビット線漏れ電流は減少する。よって
、消去検査手順の終了の際、過少消去セルは存在しない。
【００１７】
上記ＡＰＤＥ法は、過剰消去されたセルを除去するのには効果的であるが、以
下の点において限界がある。すなわち、セルのソースおよびワード線が過剰消去
訂正中は接地されているので、過剰消去されたセルは過剰消去訂正パルスが与え
られている間に背景漏れ電流を引く。漏れ電流は、大きな電源を設けることを必
要とする。
下の点において限界がある。すなわち、セルのソースおよびワード線が過剰消去
訂正中は接地されているので、過剰消去されたセルは過剰消去訂正パルスが与え
られている間に背景漏れ電流を引く。漏れ電流は、大きな電源を設けることを必
要とする。
【００１８】
プロセスパラメータを制御して過剰消去訂正パルスが過少消去セルを生み出さ
ないようにしたとしても、しきい値電圧分布縮小量は本質的に限られている。な
ぜなら、適切に消去されたセルのしきい値電圧が与えられた過剰消去訂正パルス
によりさらに増大しないようにするためのメカニズムがないからである。加えて
プログラミング中にも背景漏れ電流は存在し、同様の問題を引き起こす。
ないようにしたとしても、しきい値電圧分布縮小量は本質的に限られている。な
ぜなら、適切に消去されたセルのしきい値電圧が与えられた過剰消去訂正パルス
によりさらに増大しないようにするためのメカニズムがないからである。加えて
プログラミング中にも背景漏れ電流は存在し、同様の問題を引き起こす。
【００１９】
上記の問題は、ＥＥＰＲＯＭの特徴サイズの縮小に合わせて電源電圧ＶCCを下
げるのに伴ない悪化する。消去されたセルのしきい値電圧を低下させて低いＶCC の値に対処するようにしなければならない。その結果、しきい値電圧分布におい
てより多くのセルが漏れ電流を引くことになる。
げるのに伴ない悪化する。消去されたセルのしきい値電圧を低下させて低いＶCC の値に対処するようにしなければならない。その結果、しきい値電圧分布におい
てより多くのセルが漏れ電流を引くことになる。
【００２０】
ＶCCが十分に低い応用例では、多くのセルが漏れ電流を引くため、消去検査中
の総ビット線漏れ電流が、消去されたセルに対応する値を、たとえこの現在検査
中のセルが過少消去されている場合でも、超える可能性がある。その結果、消去
検査および読出中のセルの状態を判別することができず、メモリは動作不能とな
る。この問題は、先行技術では未だ解決されておらず、低電圧ＥＥＰＲＯＭの開
発を大きく妨げている。
の総ビット線漏れ電流が、消去されたセルに対応する値を、たとえこの現在検査
中のセルが過少消去されている場合でも、超える可能性がある。その結果、消去
検査および読出中のセルの状態を判別することができず、メモリは動作不能とな
る。この問題は、先行技術では未だ解決されておらず、低電圧ＥＥＰＲＯＭの開
発を大きく妨げている。
【００２１】
ＶCCの値が低い場合に特に問題となる、もうひとつの望ましくない効果は、Ｖ CC
は、直接ワード線に印加された場合、選択されたセルのチャネルを増して消去
中の検査を行なえるようにするには不十分なことである。そのため、チャージポ
ンプを設けてワード線電圧をＶCCよりも十分に高い値に引上げて、セルの検査を
容易に実施できるようにする。ＶCCの値が３ボルトの場合、典型的に、ワード線
電圧はおよそ４−５ボルトの値まで引上げられる。
中の検査を行なえるようにするには不十分なことである。そのため、チャージポ
ンプを設けてワード線電圧をＶCCよりも十分に高い値に引上げて、セルの検査を
容易に実施できるようにする。ＶCCの値が３ボルトの場合、典型的に、ワード線
電圧はおよそ４−５ボルトの値まで引上げられる。
【００２２】
電圧を、パストランジスタを通してビット線に印加し、個別のビット線選択を
行なえるようにする。背景漏れ電流は、チャージポンプに負担をかけ、パストラ
ンジスタの電圧降下を増大させる。結果として、セルに印加されるドレイン電圧
が低下する。漏れ電流が過剰なためにドレイン電圧が低くなり過ぎると、セルの
動作は不安定になり信頼性を失う。
行なえるようにする。背景漏れ電流は、チャージポンプに負担をかけ、パストラ
ンジスタの電圧降下を増大させる。結果として、セルに印加されるドレイン電圧
が低下する。漏れ電流が過剰なためにドレイン電圧が低くなり過ぎると、セルの
動作は不安定になり信頼性を失う。
【００２３】
メモリセルを信頼性高くプログラミングするには、セルのドレイン−ソース電
圧が４ボルトを超えていなければならない、すなわち、ＶDSが４ボルトよりも大
きくなければならない。ビット線の抵抗は有限であるため、ビット線漏れ電流が
増大すると、ビット線抵抗の電圧降下が大きくなり、ＶDS電圧が所要の電圧より
も低くなる可能性がある。同じような効果がＡＰＤＥ動作中に生じ得る。
圧が４ボルトを超えていなければならない、すなわち、ＶDSが４ボルトよりも大
きくなければならない。ビット線の抵抗は有限であるため、ビット線漏れ電流が
増大すると、ビット線抵抗の電圧降下が大きくなり、ＶDS電圧が所要の電圧より
も低くなる可能性がある。同じような効果がＡＰＤＥ動作中に生じ得る。
【００２４】
したがって、フラッシュメモリ装置のプログラミングおよびＡＰＤＥ中のビッ
ト線漏れ電流を減じるフラッシュメモリ装置および方法が必要である。
ト線漏れ電流を減じるフラッシュメモリ装置および方法が必要である。
【００２５】
本発明に従うと、上記およびその他の目的および利点は、フラッシュメモリ装
置のプログラミングおよびＡＰＤＥ中のビット線漏れ電流を消滅させる装置およ
び方法によって達成される。このフラッシュメモリ装置は、ｎのＩ／Ｏブロック
のアレイに配列されたフラッシュメモリセルを有する。各Ｉ／Ｏブロックはｍの
列およびｐの行を備える。データバッファは、各Ｉ／Ｏブロックのビット線に接
続される。抵抗器のアレイは、共通アレイソース接続との間に接続され、この抵
抗アレイにおいて選択された抵抗器は、プログラミング動作が実施されているの
かＡＰＤＥ動作が実施されているのかによって、回路に切換えられる。
置のプログラミングおよびＡＰＤＥ中のビット線漏れ電流を消滅させる装置およ
び方法によって達成される。このフラッシュメモリ装置は、ｎのＩ／Ｏブロック
のアレイに配列されたフラッシュメモリセルを有する。各Ｉ／Ｏブロックはｍの
列およびｐの行を備える。データバッファは、各Ｉ／Ｏブロックのビット線に接
続される。抵抗器のアレイは、共通アレイソース接続との間に接続され、この抵
抗アレイにおいて選択された抵抗器は、プログラミング動作が実施されているの
かＡＰＤＥ動作が実施されているのかによって、回路に切換えられる。
【００２６】
本発明の別の局面に従うと、抵抗アレイは各Ｉ／Ｏブロックに対する１組の抵
抗器からなる。抵抗器の組は各々、プログラミングモード抵抗器およびＡＰＤＥ
モード抵抗器を含む。各プログラミングモード抵抗器およびＡＰＤＥモード抵抗
器は、スイッチと関連づけられる。
抗器からなる。抵抗器の組は各々、プログラミングモード抵抗器およびＡＰＤＥ
モード抵抗器を含む。各プログラミングモード抵抗器およびＡＰＤＥモード抵抗
器は、スイッチと関連づけられる。
【００２７】
本発明の別の局面に従うと、データバッファは、プログラミングモード抵抗器
およびＡＰＤＥモード抵抗器のいずれかを、Ｉ／Ｏブロックにおいて対応するビ
ット線に接続されているメモリセルがプログラミングされているのかＡＰＤＥ動
作を受けているのかによって、回路に切換える。
およびＡＰＤＥモード抵抗器のいずれかを、Ｉ／Ｏブロックにおいて対応するビ
ット線に接続されているメモリセルがプログラミングされているのかＡＰＤＥ動
作を受けているのかによって、回路に切換える。
【００２８】
このように、上記の方法および装置により、メモリ装置のプログラミングまた
はＡＰＤＥ中のビット線漏れ電流が消滅する。こうして、プログラミングおよび
ＡＰＤＥ動作の信頼性が高まる。
はＡＰＤＥ中のビット線漏れ電流が消滅する。こうして、プログラミングおよび
ＡＰＤＥ動作の信頼性が高まる。
【００２９】
本発明は、以下の詳細な説明を添付の図面と関連づけて検討すればより良く理
解される。当業者にとっては以下の説明から容易に明らかになるであろうが、本
発明の実施例は、本発明を実施する最良モードを表すものとして示され説明され
ているにすぎない。本発明には他の実施例が可能であり、そのうちいくつかの詳
細事項については明らかな種々の局面において変形が可能であることがわかるで
あろう。これらはすべて本発明の範囲から逸脱するものではない。したがって、
図面および詳細な説明は本質的に例示であり限定ではない。
解される。当業者にとっては以下の説明から容易に明らかになるであろうが、本
発明の実施例は、本発明を実施する最良モードを表すものとして示され説明され
ているにすぎない。本発明には他の実施例が可能であり、そのうちいくつかの詳
細事項については明らかな種々の局面において変形が可能であることがわかるで
あろう。これらはすべて本発明の範囲から逸脱するものではない。したがって、
図面および詳細な説明は本質的に例示であり限定ではない。
【００３０】
本発明の特性を示すと考えられる新規の特徴は、前掲の特許請求の範囲に記載
されている。しかしながら、本発明それ自体だけでなく、好ましい使用モードな
らびに本発明のさらなる目的および利点は、実施例についての以下の詳細な説明
を添付の図面と併せて参照することによって、最もよく理解されるであろう。
されている。しかしながら、本発明それ自体だけでなく、好ましい使用モードな
らびに本発明のさらなる目的および利点は、実施例についての以下の詳細な説明
を添付の図面と併せて参照することによって、最もよく理解されるであろう。
【００３１】
次に、発明者が現在意図する本発明の最良の実施モードを示す、本発明の具体
的な実施例について、詳細に述べる。
的な実施例について、詳細に述べる。
【００３２】
図１は、フラッシュメモリ装置のセクタ１００の簡単な回路図であり、メモリ
セルは１６のＩ／Ｏブロックに配列され、各Ｉ／Ｏブロックは１行当り６４のメ
モリセルと５１２の行とを備える。なお、Ｉ／Ｏブロック数、Ｉ／Ｏブロックに
おける１行当りのメモリセル数およびＩ／Ｏブロックの行数は任意であり、本発
明はこれ以外のサイズおよびメモリセル配列を含む。
セルは１６のＩ／Ｏブロックに配列され、各Ｉ／Ｏブロックは１行当り６４のメ
モリセルと５１２の行とを備える。なお、Ｉ／Ｏブロック数、Ｉ／Ｏブロックに
おける１行当りのメモリセル数およびＩ／Ｏブロックの行数は任意であり、本発
明はこれ以外のサイズおよびメモリセル配列を含む。
【００３３】
セクタ１００は、Ｉ／ＯブロックであるＩ／ＯＢＬＫ0１０２、Ｉ／ＯＢＬＫ1
１０４、Ｉ／ＯＢＬＫ2１０６、Ｉ／ＯＢＬＫ8１０８、Ｉ／ＯＢＬＫ9１１０お
よびＩ／ＯＢＬＫ15１１２といった１６のＩ／Ｏブロックを有する。各Ｉ／Ｏブ
ロックの幅は６４メモリセルに相当し、ある行の各メモリセルのコントロールゲ
ートは、１１４で示される共通のワード線に接続される。ワード線は、ＷＬ0、
ＷＬ1、ＷＬ2およびＷＬ511で示される。ある列の各メモリセルのドレインはビ
ット線（図示せず）に接続される。よって、各Ｉ／Ｏブロックにはメモリセルの
６４の列がありしたがって６４のビット線があることがわかるはずである。Ｉ／
Ｏブロックにおける特定の列（またはビット線）が、例として論理１１６、１１
８、１２０、１２２、１２４および１２６で示される論理により、選択される。
ＤＢ0１２８、ＤＢ1１３０、ＤＢ7１３２、ＤＢ8１３４、ＤＢ9１３６およびＤ
Ｂ15１３８といったデータバッファは、各Ｉ／Ｏブロック論理を駆動する。デー
タバッファおよび論理の機能について以下で説明する。フラッシュメモリ技術で
は周知のように、セクタを囲むセクタデコーダ（図示せず）およびこのセクタ内
に設けられたセクタデコーダ部１４０がある。セクタデコーダ部１４０の機能は
本発明において重要ではないためこれ以上の説明は行なわない。各メモリセルの
ソースは、１４２によって示される共通アレイソース接続および共通アレイソー
ス接続端子１４４に接続される。フラッシュメモリ技術では周知のように、ワー
ド線デコーダにより、１１４で示されるワード線各々を、特定電圧の印加に対し
て個別に選択でき、データバッファおよび論理により、各ビット線を、特定電圧
の印加に対して個別に選択できる。しかしながら、この共通ソース接続は、個々
の列のソースまたは行のソースを選択出来ないようにしている。すなわち、この
セクタにおけるすべてのソースには常に同じ電圧が印加されている。たとえば、
プログラミングおよびＡＰＤＥ中、共通アレイソース接続１４４は１４６で示さ
れる接地に接続されている。
よびＩ／ＯＢＬＫ15１１２といった１６のＩ／Ｏブロックを有する。各Ｉ／Ｏブ
ロックの幅は６４メモリセルに相当し、ある行の各メモリセルのコントロールゲ
ートは、１１４で示される共通のワード線に接続される。ワード線は、ＷＬ0、
ＷＬ1、ＷＬ2およびＷＬ511で示される。ある列の各メモリセルのドレインはビ
ット線（図示せず）に接続される。よって、各Ｉ／Ｏブロックにはメモリセルの
６４の列がありしたがって６４のビット線があることがわかるはずである。Ｉ／
Ｏブロックにおける特定の列（またはビット線）が、例として論理１１６、１１
８、１２０、１２２、１２４および１２６で示される論理により、選択される。
ＤＢ0１２８、ＤＢ1１３０、ＤＢ7１３２、ＤＢ8１３４、ＤＢ9１３６およびＤ
Ｂ15１３８といったデータバッファは、各Ｉ／Ｏブロック論理を駆動する。デー
タバッファおよび論理の機能について以下で説明する。フラッシュメモリ技術で
は周知のように、セクタを囲むセクタデコーダ（図示せず）およびこのセクタ内
に設けられたセクタデコーダ部１４０がある。セクタデコーダ部１４０の機能は
本発明において重要ではないためこれ以上の説明は行なわない。各メモリセルの
ソースは、１４２によって示される共通アレイソース接続および共通アレイソー
ス接続端子１４４に接続される。フラッシュメモリ技術では周知のように、ワー
ド線デコーダにより、１１４で示されるワード線各々を、特定電圧の印加に対し
て個別に選択でき、データバッファおよび論理により、各ビット線を、特定電圧
の印加に対して個別に選択できる。しかしながら、この共通ソース接続は、個々
の列のソースまたは行のソースを選択出来ないようにしている。すなわち、この
セクタにおけるすべてのソースには常に同じ電圧が印加されている。たとえば、
プログラミングおよびＡＰＤＥ中、共通アレイソース接続１４４は１４６で示さ
れる接地に接続されている。
【００３４】
図２は、セクタ１００の一部の詳細な回路図であり、図１に示されたＩ／Ｏブ
ロック１０２および１１２の一部を示している。Ｉ／Ｏブロック０ １０２のメ
モリセルの１つの列の一部が２００で示されており、ここにメモリセル２０２、
２０４および２０６が示されている。Ｉ／Ｏブロック１５ １１５のメモリセル
の１つの列の一部が２０８で示されており、ここにメモリセル２１０、２１２お
よび２１４が示されている。ここで示されているワード線ＷＬ0はメモリセル２
０２および２０８のコントロールゲートを接続し、ここで示されているワード線
ＷＬ1はメモリセル２０４および２１２のコントロールゲートを接続し、ここで
示されているワード線ＷＬ511はメモリセル２０６および２１４のコントロール
ゲートを接続している。各ワード線は、Ｉ／ＯＢｌｋ0からＩ／ＯＢｌｋ15まで
のＩ／Ｏブロック各々のメモリセルすべてのコントロールゲートに接続されてい
ることがわかるはずである。各Ｉ／Ｏブロックの１つの行には６４のメモリセル
があり１６のＩ／Ｏブロックがあるため、各ワード線に接続されているのは６４
×１６＝１０２４のコントロールゲートである。列２００のビット線２１６は、
データバッファＤＢ0および論理回路２１８により選択される。各Ｉ／Ｏブロッ
クについてデータバッファおよび関連の論理回路があり、このデータバッファお
よび関連の論理回路は、Ｉ／Ｏブロックの６４のビット線（メモリセルの列）か
ら特定のビット線を選び出す。便宜上、Ｉ／Ｏブロック０およびＩ／Ｏブロック
１５各々のメモリセルの列１つのみが示されている。Ｉ／Ｏブロック０の特定の
メモリセルを、ワード線デコーダが特定のワード線を選択しデータバッファおよ
び論理回路２１８が特定のビット線を選択することで、選択できることがわかる
であろう。ソースはすべて共通電圧に接続されているため、特定のワード線およ
び特定のビット線を選択することにより、Ｉ／Ｏブロック０の特定のメモリセル
が選択される。たとえば、図２に示されるように、図示のワード線ＷＬ0にはプ
ログラミングまたはＡＰＤＥ電圧が印加され、ビット線２１６が選択され、メモ
リセル２０２が選択される。同時に、ワード線ＷＬ0が選択されているため、デ
ータバッファおよび論理回路２２２がビット線２２０を選択することにより、列
２０８のメモリセル２１０も選択されることになる。ワード線ＷＬ0が選択され
ているため、プログラミングといった動作に対し、Ｉ／Ｏブロック０から１５ま
でのブロック各々のビット線を選択できる。たとえば、すべてのメモリセルの消
去後、このセクタは、１ワード（１６ビット）を、プログラミングが必要なメモ
リセルのワード線およびビット線を選択することにより、同時にプログラミング
できる。したがって、このワードにおいてわずか１つのメモリセルをプログラミ
ングできる、または、このワードにおいて１６ものメモリセルを同時にプログラ
ミングできる。プログラミングされているメモリセルのビット線各々に電流が流
れているため、共通アレイソース接続に流れる総電流は、ワードにおいてプログ
ラミングされているメモリセルの数次第で変化し得る。上記のように、個々のビ
ット線を流れる電流は、プログラミングされているメモリセルを流れるプログラ
ミング電流と、しきい値電圧の低いビット線上のメモリセルからの漏れ電流とを
組合わせたものである。漏れ電流が生じる理由は、メモリセルのワード線が接地
されていたとしても（０ボルト）、ドレインにはおよそ５ボルトの電圧が印加さ
れ、メモリセルのいくつかの低いしきい値電圧がこれらセルからの小さいが有限
の漏れ電流を生じさせる可能性があることである。この漏れ電流が引き起こす問
題は少なくとも２つある。第１に、プログラミングされているこれらセルからの
プログラミング電流がすべての漏れ電流と組み合わさって、大きな電流を必要と
し、したがって大きな電源を必要とする。第２に、ビット線の、点線で示した抵
抗器２２４の有限抵抗ＲBitlineのため、漏れ電流によりビット線電流が増大す
ると、抵抗ＲBitlineの電圧降下ΔＶ＝ＲBitline×ＩBitlineが増す。この増大
した電圧降下ΔＶにより生じる問題は、電圧降下ΔＶがドレイン電圧ＶDを減少
させ、そのために、ドレインおよびソース間の電圧ＶDSが減少することである。
ドレイン電圧ＶDは、セルの信頼性あるプログラミングに必要な値（典型的には
４ボルト）を下回る可能性がある。電源電圧が３ボルトであるシステムでは、チ
ャージポンプを用いて電源電圧を必要レベルに引上げなければならず、電圧降下
ΔＶはさらに重要になる。
ロック１０２および１１２の一部を示している。Ｉ／Ｏブロック０ １０２のメ
モリセルの１つの列の一部が２００で示されており、ここにメモリセル２０２、
２０４および２０６が示されている。Ｉ／Ｏブロック１５ １１５のメモリセル
の１つの列の一部が２０８で示されており、ここにメモリセル２１０、２１２お
よび２１４が示されている。ここで示されているワード線ＷＬ0はメモリセル２
０２および２０８のコントロールゲートを接続し、ここで示されているワード線
ＷＬ1はメモリセル２０４および２１２のコントロールゲートを接続し、ここで
示されているワード線ＷＬ511はメモリセル２０６および２１４のコントロール
ゲートを接続している。各ワード線は、Ｉ／ＯＢｌｋ0からＩ／ＯＢｌｋ15まで
のＩ／Ｏブロック各々のメモリセルすべてのコントロールゲートに接続されてい
ることがわかるはずである。各Ｉ／Ｏブロックの１つの行には６４のメモリセル
があり１６のＩ／Ｏブロックがあるため、各ワード線に接続されているのは６４
×１６＝１０２４のコントロールゲートである。列２００のビット線２１６は、
データバッファＤＢ0および論理回路２１８により選択される。各Ｉ／Ｏブロッ
クについてデータバッファおよび関連の論理回路があり、このデータバッファお
よび関連の論理回路は、Ｉ／Ｏブロックの６４のビット線（メモリセルの列）か
ら特定のビット線を選び出す。便宜上、Ｉ／Ｏブロック０およびＩ／Ｏブロック
１５各々のメモリセルの列１つのみが示されている。Ｉ／Ｏブロック０の特定の
メモリセルを、ワード線デコーダが特定のワード線を選択しデータバッファおよ
び論理回路２１８が特定のビット線を選択することで、選択できることがわかる
であろう。ソースはすべて共通電圧に接続されているため、特定のワード線およ
び特定のビット線を選択することにより、Ｉ／Ｏブロック０の特定のメモリセル
が選択される。たとえば、図２に示されるように、図示のワード線ＷＬ0にはプ
ログラミングまたはＡＰＤＥ電圧が印加され、ビット線２１６が選択され、メモ
リセル２０２が選択される。同時に、ワード線ＷＬ0が選択されているため、デ
ータバッファおよび論理回路２２２がビット線２２０を選択することにより、列
２０８のメモリセル２１０も選択されることになる。ワード線ＷＬ0が選択され
ているため、プログラミングといった動作に対し、Ｉ／Ｏブロック０から１５ま
でのブロック各々のビット線を選択できる。たとえば、すべてのメモリセルの消
去後、このセクタは、１ワード（１６ビット）を、プログラミングが必要なメモ
リセルのワード線およびビット線を選択することにより、同時にプログラミング
できる。したがって、このワードにおいてわずか１つのメモリセルをプログラミ
ングできる、または、このワードにおいて１６ものメモリセルを同時にプログラ
ミングできる。プログラミングされているメモリセルのビット線各々に電流が流
れているため、共通アレイソース接続に流れる総電流は、ワードにおいてプログ
ラミングされているメモリセルの数次第で変化し得る。上記のように、個々のビ
ット線を流れる電流は、プログラミングされているメモリセルを流れるプログラ
ミング電流と、しきい値電圧の低いビット線上のメモリセルからの漏れ電流とを
組合わせたものである。漏れ電流が生じる理由は、メモリセルのワード線が接地
されていたとしても（０ボルト）、ドレインにはおよそ５ボルトの電圧が印加さ
れ、メモリセルのいくつかの低いしきい値電圧がこれらセルからの小さいが有限
の漏れ電流を生じさせる可能性があることである。この漏れ電流が引き起こす問
題は少なくとも２つある。第１に、プログラミングされているこれらセルからの
プログラミング電流がすべての漏れ電流と組み合わさって、大きな電流を必要と
し、したがって大きな電源を必要とする。第２に、ビット線の、点線で示した抵
抗器２２４の有限抵抗ＲBitlineのため、漏れ電流によりビット線電流が増大す
ると、抵抗ＲBitlineの電圧降下ΔＶ＝ＲBitline×ＩBitlineが増す。この増大
した電圧降下ΔＶにより生じる問題は、電圧降下ΔＶがドレイン電圧ＶDを減少
させ、そのために、ドレインおよびソース間の電圧ＶDSが減少することである。
ドレイン電圧ＶDは、セルの信頼性あるプログラミングに必要な値（典型的には
４ボルト）を下回る可能性がある。電源電圧が３ボルトであるシステムでは、チ
ャージポンプを用いて電源電圧を必要レベルに引上げなければならず、電圧降下
ΔＶはさらに重要になる。
【００３５】
図３は、図２に示したような詳細な回路図を示し、ここでは抵抗器３００が先
行技術で示されるように共通アレイソース接続１４６および接地間に接続される
。抵抗器３００は、プログラミングされていないまたはＡＰＤＥ（過剰消去訂正
）が行なわれていないメモリセルからのビット線漏れを防止する役割を果たす。
抵抗器３００は、共通アレイソース接続１４６の電圧が接地（０ボルト）を超え
るようにする。抵抗器３００の値を選択して、共通アレイソース接続１４６の電
圧が「ボディ効果」によってすべてのセルのＶtを引上げるのに十分となるよう
にする。これは、基板接続とセルのソースとの間にバイアス電圧を生じさせて最
も漏れやすいセルの電流が消滅させられるようにすることによってなされる。こ
うして、すべてではないにしてもほとんどのビット線漏れ電流を防ぐ。しかしな
がら、固定抵抗器は１つしかないため、プログラミングされているワード中のビ
ットの数次第で、ビット線漏れ電流の防止がうまくゆく場合とゆかない場合があ
る。たとえば、ワード中の１つのビットのみがプログラミングされている場合、
（可能性としては１６本あるビット線から）選択されるビット線は１本のみであ
り、抵抗器３００を流れる電流は、プログラミングされている１ビットを流れる
プログラミング電流およびこのビット線に接続された残り５１１のメモリセルか
らの漏れ電流だけである。これによって、抵抗器３００の電圧降下は、ワードの
１６ビットのうち多数のビットがプログラミングされている状況と比較して、相
対的に小さくなる。たとえば、１６ビットのうち１４ビットまたは１５ビットが
プログラミングされている場合、抵抗器３００を流れる電流は、単一のセルを流
れるプログラミング電流の１４または１５倍であり、１４または１５のビット線
の残り５１１のメモリセルからの漏れ電流を含むであろう。抵抗器３００の電圧
降下の相違は、単独でプログラミングされているセルを流れるプログラミング電
流の相違のため、１５倍以上変化する可能性がある。
行技術で示されるように共通アレイソース接続１４６および接地間に接続される
。抵抗器３００は、プログラミングされていないまたはＡＰＤＥ（過剰消去訂正
）が行なわれていないメモリセルからのビット線漏れを防止する役割を果たす。
抵抗器３００は、共通アレイソース接続１４６の電圧が接地（０ボルト）を超え
るようにする。抵抗器３００の値を選択して、共通アレイソース接続１４６の電
圧が「ボディ効果」によってすべてのセルのＶtを引上げるのに十分となるよう
にする。これは、基板接続とセルのソースとの間にバイアス電圧を生じさせて最
も漏れやすいセルの電流が消滅させられるようにすることによってなされる。こ
うして、すべてではないにしてもほとんどのビット線漏れ電流を防ぐ。しかしな
がら、固定抵抗器は１つしかないため、プログラミングされているワード中のビ
ットの数次第で、ビット線漏れ電流の防止がうまくゆく場合とゆかない場合があ
る。たとえば、ワード中の１つのビットのみがプログラミングされている場合、
（可能性としては１６本あるビット線から）選択されるビット線は１本のみであ
り、抵抗器３００を流れる電流は、プログラミングされている１ビットを流れる
プログラミング電流およびこのビット線に接続された残り５１１のメモリセルか
らの漏れ電流だけである。これによって、抵抗器３００の電圧降下は、ワードの
１６ビットのうち多数のビットがプログラミングされている状況と比較して、相
対的に小さくなる。たとえば、１６ビットのうち１４ビットまたは１５ビットが
プログラミングされている場合、抵抗器３００を流れる電流は、単一のセルを流
れるプログラミング電流の１４または１５倍であり、１４または１５のビット線
の残り５１１のメモリセルからの漏れ電流を含むであろう。抵抗器３００の電圧
降下の相違は、単独でプログラミングされているセルを流れるプログラミング電
流の相違のため、１５倍以上変化する可能性がある。
【００３６】
図４は、図２および３に示したような詳細な回路図を示し、ここでは本発明に
従い、抵抗アレイ４００が共通アレイソース接続１４６と接地との間に接続され
る。抵抗アレイ４００は１６組の抵抗器を有し、代表して第１の組が４０２の点
線内に示され第２の組が４０４の点線内に示される。各Ｉ／Ｏブロックに１組の
抵抗器が関連づけられているため、フラッシュメモリセクタに３２のＩ／Ｏブロ
ックがあれば３２組の抵抗器がある。抵抗器の組は各々２つの抵抗器からなり、
一方の抵抗器はプログラミングモードと関連づけられ第２の抵抗器はＡＰＤＥモ
ードと関連づけられる。例として、抵抗器の組４０２には、プログラミングモー
ドのための第１の抵抗器４０６およびＡＰＤＥモードのための第２の抵抗器４０
８がある。同様に、抵抗器の組４０４には、プログラミングモードのための第１
の抵抗器４１０およびＡＰＤＥモードのための第２の抵抗器４１２がある。抵抗
器の組の各抵抗器には関連するスイッチがある。たとえば、抵抗器の組４０２の
プログラミング抵抗器４０６はスイッチ４１４を有し、抵抗器の組４０２のＡＰ
ＤＥ抵抗器４０８にはスイッチ４１６がある。同様に、抵抗器の組４０４におけ
るプログラミング抵抗器４１０にはスイッチ４１８があり、ＡＰＤＥ抵抗器４１
２にはスイッチ４２０がある。抵抗器の組各々の各スイッチは、それぞれのデー
タバッファおよび論理回路により制御される。たとえば、抵抗器の組４０２にお
けるスイッチは、Ｉ／Ｏブロック０と関連づけられ、ＤＢ0および論理２１８に
より制御される。同様に、抵抗器の組４０４におけるスイッチは、Ｉ／Ｏブロッ
ク１５と関連づけられ、ＤＢ15および論理２２２により制御される。
従い、抵抗アレイ４００が共通アレイソース接続１４６と接地との間に接続され
る。抵抗アレイ４００は１６組の抵抗器を有し、代表して第１の組が４０２の点
線内に示され第２の組が４０４の点線内に示される。各Ｉ／Ｏブロックに１組の
抵抗器が関連づけられているため、フラッシュメモリセクタに３２のＩ／Ｏブロ
ックがあれば３２組の抵抗器がある。抵抗器の組は各々２つの抵抗器からなり、
一方の抵抗器はプログラミングモードと関連づけられ第２の抵抗器はＡＰＤＥモ
ードと関連づけられる。例として、抵抗器の組４０２には、プログラミングモー
ドのための第１の抵抗器４０６およびＡＰＤＥモードのための第２の抵抗器４０
８がある。同様に、抵抗器の組４０４には、プログラミングモードのための第１
の抵抗器４１０およびＡＰＤＥモードのための第２の抵抗器４１２がある。抵抗
器の組の各抵抗器には関連するスイッチがある。たとえば、抵抗器の組４０２の
プログラミング抵抗器４０６はスイッチ４１４を有し、抵抗器の組４０２のＡＰ
ＤＥ抵抗器４０８にはスイッチ４１６がある。同様に、抵抗器の組４０４におけ
るプログラミング抵抗器４１０にはスイッチ４１８があり、ＡＰＤＥ抵抗器４１
２にはスイッチ４２０がある。抵抗器の組各々の各スイッチは、それぞれのデー
タバッファおよび論理回路により制御される。たとえば、抵抗器の組４０２にお
けるスイッチは、Ｉ／Ｏブロック０と関連づけられ、ＤＢ0および論理２１８に
より制御される。同様に、抵抗器の組４０４におけるスイッチは、Ｉ／Ｏブロッ
ク１５と関連づけられ、ＤＢ15および論理２２２により制御される。
【００３７】
スイッチは、それぞれのＤＢ0および論理回路によって、データバッファおよ
び論理回路がプログラミングモードまたはＡＰＤＥモードいずれかに対してビッ
ト線を選択したときに、閉じられる。例を挙げると、ＤＢ0および論理２１８が
、Ｉ／Ｏブロック０のビット線を選択してこの選択されたビット線のメモリセル
をプログラミングする場合、ＤＢ0および論理２１８は、スイッチ４１４を閉じ
、これによって回路のＰＧＭ0（Ｉ／Ｏブロック０のプログラミングモード抵抗
器）４０６が共通アレイソース接続１４６と接地との間に置かれる。ＤＶ0およ
び論理２１８が、ＡＰＤＥのためにＩ／Ｏブロック０のビット線を選択する場合
、ＤＢ0および論理２１８は、スイッチ４１６を閉じ、これによって回路のＡＰ
ＤＥ0（Ｉ／Ｏブロック０のＡＰＤＥモード抵抗器）４０８が共通アレイソース
接続１４６と接地との間に置かれる。同様に、ＤＢ15および論理２２２が、Ｉ／
Ｏブロック１５のビット線を選択してこの選択されたビット線のメモリセルをプ
ログラミングする場合、ＤＢ15および論理２２２は、スイッチ４１８を閉じ、こ
れによって回路のＰＧＭ15（Ｉ／Ｏブロック１５のプログラミングモード抵抗器
）４１０が共通アレイソース接続１４６と接地との間に置かれる。ＤＢ15および
論理２２２が、ＡＰＤＥのためにＩ／Ｏブロック１５のビット線を選択する場合
、ＤＢ15および論理２２２は、スイッチ４２０を閉じ、これによって、回路のＡ
ＰＤＥ15（Ｉ／Ｏブロック１５のＡＰＤＥモード抵抗器）が共通アレイソース接
続１４６と接地との間に置かれる。各Ｉ／Ｏブロックにプログラミングするメモ
リセルがある場合、プログラミング中共通アレイソース接続１４６および接地間
に接続されているプログラミング抵抗器は１６あることがわかるはずである。し
たがって、プログラミングするメモリセルの数次第で、プログラミング中に共通
アレイソース接続１４６および接地間に接続されるプログラミングモード抵抗器
は１から１６のうちいずれかである。同様に、ＡＰＤＥ中共通アレイソース接続
１４６および接地間に１から１６のＡＰＤＥモード抵抗器が接続されている。し
たがって、抵抗アレイ４００の電圧降下は、プログラミングされているまたはＡ
ＰＤＥを受けているメモリセルの数次第で増減するように自動調整される。抵抗
器が、共通アレイソース接続電圧を、「ボディ効果」を通してすべてのセルのＶ t を増大させるのに十分な値まで引上げることがわかるであろう。これは、基板
接続とセルのソースとの間にバイアス電圧を発生させて最も漏れやすいセルの電
流を消滅させることによって行なわれる。
び論理回路がプログラミングモードまたはＡＰＤＥモードいずれかに対してビッ
ト線を選択したときに、閉じられる。例を挙げると、ＤＢ0および論理２１８が
、Ｉ／Ｏブロック０のビット線を選択してこの選択されたビット線のメモリセル
をプログラミングする場合、ＤＢ0および論理２１８は、スイッチ４１４を閉じ
、これによって回路のＰＧＭ0（Ｉ／Ｏブロック０のプログラミングモード抵抗
器）４０６が共通アレイソース接続１４６と接地との間に置かれる。ＤＶ0およ
び論理２１８が、ＡＰＤＥのためにＩ／Ｏブロック０のビット線を選択する場合
、ＤＢ0および論理２１８は、スイッチ４１６を閉じ、これによって回路のＡＰ
ＤＥ0（Ｉ／Ｏブロック０のＡＰＤＥモード抵抗器）４０８が共通アレイソース
接続１４６と接地との間に置かれる。同様に、ＤＢ15および論理２２２が、Ｉ／
Ｏブロック１５のビット線を選択してこの選択されたビット線のメモリセルをプ
ログラミングする場合、ＤＢ15および論理２２２は、スイッチ４１８を閉じ、こ
れによって回路のＰＧＭ15（Ｉ／Ｏブロック１５のプログラミングモード抵抗器
）４１０が共通アレイソース接続１４６と接地との間に置かれる。ＤＢ15および
論理２２２が、ＡＰＤＥのためにＩ／Ｏブロック１５のビット線を選択する場合
、ＤＢ15および論理２２２は、スイッチ４２０を閉じ、これによって、回路のＡ
ＰＤＥ15（Ｉ／Ｏブロック１５のＡＰＤＥモード抵抗器）が共通アレイソース接
続１４６と接地との間に置かれる。各Ｉ／Ｏブロックにプログラミングするメモ
リセルがある場合、プログラミング中共通アレイソース接続１４６および接地間
に接続されているプログラミング抵抗器は１６あることがわかるはずである。し
たがって、プログラミングするメモリセルの数次第で、プログラミング中に共通
アレイソース接続１４６および接地間に接続されるプログラミングモード抵抗器
は１から１６のうちいずれかである。同様に、ＡＰＤＥ中共通アレイソース接続
１４６および接地間に１から１６のＡＰＤＥモード抵抗器が接続されている。し
たがって、抵抗アレイ４００の電圧降下は、プログラミングされているまたはＡ
ＰＤＥを受けているメモリセルの数次第で増減するように自動調整される。抵抗
器が、共通アレイソース接続電圧を、「ボディ効果」を通してすべてのセルのＶ t を増大させるのに十分な値まで引上げることがわかるであろう。これは、基板
接続とセルのソースとの間にバイアス電圧を発生させて最も漏れやすいセルの電
流を消滅させることによって行なわれる。
【００３８】
プログラミングモード抵抗器およびＡＰＤＥモード抵抗器の抵抗値は、特定の
フラッシュメモリ構成のパラメータおよびしきい値電圧分布から求められる。設
計技術者はしきい値電圧分布から求めるであろう。プログラミングおよびＡＰＤ
Ｅ中は潜在的な漏れ電流があるであろう。設計技術者はさらに、過少消去された
メモリセルからの漏れ電流を消滅させるには共通アレイソース接続の電圧をどの
レベルにすればよいかを求めるであろう。これは直接的な計算で、フラッシュメ
モリセルの構成が異なれば値は異なるであろう。
フラッシュメモリ構成のパラメータおよびしきい値電圧分布から求められる。設
計技術者はしきい値電圧分布から求めるであろう。プログラミングおよびＡＰＤ
Ｅ中は潜在的な漏れ電流があるであろう。設計技術者はさらに、過少消去された
メモリセルからの漏れ電流を消滅させるには共通アレイソース接続の電圧をどの
レベルにすればよいかを求めるであろう。これは直接的な計算で、フラッシュメ
モリセルの構成が異なれば値は異なるであろう。
【００３９】
図４ではスイッチを機械スイッチとして示しているが、このスイッチはオンチ
ップ回路として製造される電子スイッチであることがわかるはずである。このよ
うなスイッチは当該技術において周知なのでこれ以上の説明は行なわない。
ップ回路として製造される電子スイッチであることがわかるはずである。このよ
うなスイッチは当該技術において周知なのでこれ以上の説明は行なわない。
【００４０】
要約すると、本発明は、先行技術の限界を克服し、フラッシュメモリ装置のプ
ログラミングおよびＡＰＤＥ中のビット線漏れ電流を適切にかつより信頼性高く
消滅させるという必要性を満たす。上記の方法および装置により、記憶装置のプ
ログラミングまたはＡＰＤＥ中のビット線漏れ電流を消滅させる。これにより、
プログラミングおよびＡＰＤＥ動作の信頼性が高まる。
ログラミングおよびＡＰＤＥ中のビット線漏れ電流を適切にかつより信頼性高く
消滅させるという必要性を満たす。上記の方法および装置により、記憶装置のプ
ログラミングまたはＡＰＤＥ中のビット線漏れ電流を消滅させる。これにより、
プログラミングおよびＡＰＤＥ動作の信頼性が高まる。
【００４１】
上記本発明の実施例についての記載は、例示および説明を目的としている。こ
れは、完璧や、本発明を開示されたまさにその形態に限定することを意図したも
のではない。上記の教示から明らかな変形または修正が可能である。この実施例
は、本発明の原理およびその実際の応用を最もよく示すものとして選択および説
明されており、したがって、当業者は、この発明を意図する特定の用途に適した
ものとして種々の実施例においてまた種々の変形を施して利用できる。こういっ
た変形および修正はすべて、前掲の請求項が正しく法的にかつ公平に妥当な範囲
に応じて解釈されたときに前掲の請求項により定められる範囲内にある。
れは、完璧や、本発明を開示されたまさにその形態に限定することを意図したも
のではない。上記の教示から明らかな変形または修正が可能である。この実施例
は、本発明の原理およびその実際の応用を最もよく示すものとして選択および説
明されており、したがって、当業者は、この発明を意図する特定の用途に適した
ものとして種々の実施例においてまた種々の変形を施して利用できる。こういっ
た変形および修正はすべて、前掲の請求項が正しく法的にかつ公平に妥当な範囲
に応じて解釈されたときに前掲の請求項により定められる範囲内にある。
【図１】 図１は、先行技術のフラッシュメモリ装置のセクタの簡単な回路
図であり、このメモリ装置は、１６のＩ／Ｏブロック、各Ｉ／Ｏブロックの１行
当り６４のメモリセル、５１２の行（ワード線）、および接地電圧で終端をなす
共通アレイソース接続を備える。
図であり、このメモリ装置は、１６のＩ／Ｏブロック、各Ｉ／Ｏブロックの１行
当り６４のメモリセル、５１２の行（ワード線）、および接地電圧で終端をなす
共通アレイソース接続を備える。
【図２】 図２は、図１に示したフラッシュメモリ装置の一部の詳細な回路
図である。
図である。
【図３】 図３は、図２に示したフラッシュメモリ装置の一部の詳細な回路
図であり、共通アレイソース接続が先行技術で周知のように固定抵抗に接続され
ている。
図であり、共通アレイソース接続が先行技術で周知のように固定抵抗に接続され
ている。
【図４】 図４は、図２に示したフラッシュメモリ装置の一部の詳細な回路
図であり、共通アレイソース接続が本発明に従い抵抗アレイに接続されている。
図であり、共通アレイソース接続が本発明に従い抵抗アレイに接続されている。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年１０月２５日（２００１．１０．２５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
【背景技術】
ＵＳ−Ａ−４ ８９７８１５は、ＥＥＰＲＯＭメモリセルのアレイを含む不揮
発性半導体メモリを開示している。このメモリは、前掲の請求項１のプリアンブ
ルの特徴を含む。 超小型フラッシュまたはブロック消去型の電気的消去可能プログラマブル読出
専用メモリ（フラッシュＥＥＰＲＯＭ）は、独立してプログラミングおよび読出
可能なセルのアレイを含む。各セルのサイズひいてはメモリのサイズを、セルを
独立して消去できるようにする選択トランジスタを省いて小型化する。すべての
セルがまとめてブロックとして消去される。
発性半導体メモリを開示している。このメモリは、前掲の請求項１のプリアンブ
ルの特徴を含む。 超小型フラッシュまたはブロック消去型の電気的消去可能プログラマブル読出
専用メモリ（フラッシュＥＥＰＲＯＭ）は、独立してプログラミングおよび読出
可能なセルのアレイを含む。各セルのサイズひいてはメモリのサイズを、セルを
独立して消去できるようにする選択トランジスタを省いて小型化する。すべての
セルがまとめてブロックとして消去される。
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＮ，ＪＰ，Ｋ
Ｒ，ＳＧ
(72)発明者 ビル，コリン
アメリカ合衆国、95014 カリフォルニア
州、クパーチーノ、ローズ・ガーデン・レ
ーン、1384
(72)発明者 ハダッド，サミール・エス
アメリカ合衆国、95123 カリフォルニア
州、サン・ノゼ、ブロッサム・アベニュ、
6277
(72)発明者 スゥ，ジョナサン・シィ−チャン
アメリカ合衆国、91775 カリフォルニア
州、サン・ガブリエル、イー・ヤンデー
ル・ストリート、9022
(72)発明者 チャン，ベイ−ハン
アメリカ合衆国、95129 カリフォルニア
州、サン・ノゼ、ハンティントン・ドライ
ブ、1078
Ｆターム(参考） 5B025 AA03 AB01 AC01 AD00 AD03
AD04 AD08 AE08
5F083 EP02 EP22 ER02 ER05 ER13
ER16 ER22 GA16
Claims (12)
- 【請求項１】 半導体記憶装置であって、 ｎのＩ／Ｏブロックのアレイに配列されたフラッシュメモリセルを含み、各Ｉ
／Ｏブロックはｍの列およびｐの行を備え、さらに、 ビット線に接続された、各列の各フラッシュメモリセルのドレインと、 ワード線に接続された、各行の各フラッシュメモリセルのコントロールゲート
と、 共通アレイソース接続に接続された、前記アレイの各フラッシュメモリセルの
ソースと、 データバッファおよび論理回路装置に接続された、前記ｎのＩ／Ｏブロック各
々の各ビット線と、 前記共通アレイソース接続および接地間に接続された抵抗アレイとを含む、半
導体記憶装置。 - 【請求項２】 前記抵抗アレイは前記ｎのＩ／Ｏブロック各々について１組
の抵抗器を含む、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記ｎのＩ／Ｏブロック各々についての１組の抵抗器は、 プログラミングモード抵抗器およびプログラミングモードスイッチと、 ＡＰＤＥモード抵抗器およびＡＰＤＥモードスイッチとを含む、請求項２に記
載の半導体記憶装置。 - 【請求項４】 前記ｎのＩ／Ｏブロック各々についてのデータバッファおよ
び論理回路装置と、対応するＩ／Ｏブロックについてのプログラミングモードス
イッチとの間の接続と、 前記ｎのＩ／Ｏブロック各々についてのデータバッファおよび論理回路装置と
、対応するＩ／ＯブロックについてのＡＰＤＥスイッチとの間の接続とをさらに
含む、請求項３に記載の半導体記憶装置。 - 【請求項５】 各データバッファおよび論理回路装置にあり、前記データバ
ッファおよび論理回路装置により制御されるビット線のメモリセルのプログラミ
ング中に対応するプログラミングモードスイッチを閉じるスイッチ回路と、 各データバッファおよび論理回路装置にあり、前記データバッファおよび論理
回路装置により制御されるビット線のメモリセルのＡＰＤＥ動作中に対応するＡ
ＰＤＥモードスイッチを閉じるスイッチ回路とをさらに含む、請求項４に記載の
半導体記憶装置。 - 【請求項６】 半導体記憶装置におけるビット線漏れ電流を消滅させる方法
であって、フラッシュ記憶装置はｎのＩ／Ｏブロックのアレイに配列されたフラ
ッシュメモリセルを含み、各Ｉ／Ｏブロックはｍの列およびｐの行を備え、前記
方法は、 各列の各フラッシュメモリセルのドレインをビット線に接続するステップと、 各行の各フラッシュメモリセルのコントロールゲートをワード線に接続するス
テップと、 前記アレイの各フラッシュメモリセルのソースを共通アレイソース接続に接続
するステップと、 前記ｎのＩ／Ｏブロック各々における各ビット線をデータバッファおよび論理
回路装置に接続するステップと、 抵抗アレイを前記共通アレイソース接続および接地間に接続するステップとを
含む、半導体記憶装置におけるビット線漏れ電流を消滅させる方法。 - 【請求項７】 前記抵抗アレイを共通アレイソース接続および接地間に接続
するステップは、前記ｎのＩ／Ｏブロック各々についての１組の抵抗器を前記共
通アレイソース接続および接地間に接続するステップによって行なわれる、請求
項６に記載の方法。 - 【請求項８】 前記ｎのＩ／Ｏブロック各々についての１組の抵抗器を共通
アレイソース接続および接地間に接続するステップは、 プログラミングモード抵抗器およびプログラミングモードスイッチを前記共通
アレイソース接続および接地間に接続するステップと、 ＡＰＤＥモード抵抗器およびＡＰＤＥモードスイッチを前記共通アレイソース
接続および接地間に接続するステップとによって行なわれる、請求項７に記載の
方法。 - 【請求項９】 前記ｎのＩ／Ｏブロック各々についてのデータバッファおよ
び論理回路を、対応するＩ／Ｏブロックについてのプログラミングモードスイッ
チに接続するステップと、 前記ｎのＩ／Ｏブロック各々についてのデータバッファおよび論理回路を、Ａ
ＰＤＥモードスイッチに接続するステップとをさらに含む、請求項８に記載の方
法。 - 【請求項１０】 データバッファおよび論理回路装置各々にスイッチ回路を
設け、前記データバッファおよび論理回路装置により制御されるビット線におけ
るメモリセルのプログラミング中に、対応するプログラミングモードスイッチを
閉じるステップと、 データバッファおよび論理回路装置各々にスイッチ回路を設け、前記データバ
ッファおよび論理回路装置により制御されるビット線におけるメモリセルのＡＰ
ＤＥ動作中に、対応するＡＰＤＥモードスイッチを閉じるステップとをさらに含
む、請求項９に記載の方法。 - 【請求項１１】 メモリセルがプログラミングされているＩ／Ｏブロックに
関連するプログラミングモードスイッチを閉じるステップをさらに含む、請求項
１０に記載の方法。 - 【請求項１２】 メモリセルがＡＰＤＥモードにあるＩ／Ｏブロックに関連
するＡＰＤＥモードスイッチを閉じるステップをさらに含む、請求項１０に記載
の方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14877999P | 1999-08-13 | 1999-08-13 | |
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| US09/417,273 US6046932A (en) | 1999-08-13 | 1999-10-13 | Circuit implementation to quench bit line leakage current in programming and over-erase correction modes in flash EEPROM |
| US09/417,273 | 1999-10-13 | ||
| PCT/US2000/021005 WO2001013377A1 (en) | 1999-08-13 | 2000-08-01 | Circuit implementation to quench bit line leakage current in programming and over-erase correction modes in flash eeprom |
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| Publication Number | Publication Date |
|---|---|
| JP2003507834A true JP2003507834A (ja) | 2003-02-25 |
| JP3761815B2 JP3761815B2 (ja) | 2006-03-29 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001517390A Expired - Fee Related JP3761815B2 (ja) | 1999-08-13 | 2000-08-01 | フラッシュｅｅｐｒｏｍのプログラミングおよび過剰消去訂正モードにおけるビット線漏れ電流を消滅させる回路の実現 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US6046932A (ja) |
| EP (1) | EP1203378B1 (ja) |
| JP (1) | JP3761815B2 (ja) |
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| CN (1) | CN1174430C (ja) |
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| DE (1) | DE60001587T2 (ja) |
| TW (1) | TW476963B (ja) |
| WO (1) | WO2001013377A1 (ja) |
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-
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2000
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