KR100489421B1

KR100489421B1 - 플래시 ｅｅｐｒｏｍ의 프로그래밍 및 과다-소거 보정모드에서 비트라인 누설 전류를 억제하기위한 회로 적용

Info

Publication number: KR100489421B1
Application number: KR10-2002-7001713A
Authority: KR
Inventors: 빌콜린; 하다드사미어에스.; 수조나단시창; 찬베이-한
Original assignee: 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date: 1999-08-13
Filing date: 2000-08-01
Publication date: 2005-05-16
Also published as: EP1203378A1; TW476963B; WO2001013377A1; CN1369096A; DE60001587D1; ATE233937T1; US6046932A; KR20030009283A; DE60001587T2; EP1203378B1; CN1174430C; JP3761815B2; JP2003507834A

Abstract

프로그래밍 및 과다-소거 동작들 동안 비트라인 누설 전류를 억제하기 위한 플래시 메모리 및 방법이 제공된다. 플래시 메모리 셀들은 I/O 블럭들의 어레이로 구성되며, 각각의 I/O 블록은 행들과 열들을 가진다. 공통 어레이 소스 연결부와 접지간에 저항기들의 어레이가 연결된다. 저항기들의 어레이는 저항기들의 세트들로 만들어지고, 각각의 세트는 프로그래밍 모드 저항기와 APDE 모드 저항기를 가진다. 데이터 버퍼는 비트라인이 프로그래밍 또는 ADPE 중 어느 하나에 대해 선택되면 프로그래밍 모드 저항기와 APDE 모드 저항기 중 하나를 상기 회로와 연결한다. 상기 저항기들의 값들은 상기 소스의 전압을 상기 메모리 셀들의 선택된 문턱 전압 이상으로 승압하도록 선택됨으로써, 과다-소거된 셀들이 프로그래밍 또는 APDE 중 하나를 수행하는 동안 상기 비트라인으로 누설 전류가 흐르지 않도록 한다.

Description

플래시 ＥＥＰＲＯＭ의 프로그래밍 및 과다-소거 보정 모드에서 비트라인 누설 전류를 억제하기위한 회로 적용{CIRCUIT IMPLEMENTATION TO QUENCH BIT LINE LEAKAGE CURRENT IN PROGRAMMING AND OVER-ERASE CORRECTION MODES IN FLASH EEPROM}

본 발명은 일반적으로 미세전자 집적회로 분야에 관한 것이다. 구체적으로, 본 발명은 프로그램가능한 반도체 메모리들에 관한 것이다. 더욱 구체적으로, 본 발명은 플래시 전기적 소거가능 프로그램가능 읽기-전용 메모리(EEPROM)의 프로그래밍 동안 및 과다-소거 보정 모드 동안 비트라인 누설 전류를 억제하기 위한 회로 구현 및 방법에 관한 것이다.

미세전자 플래시 또는 블록-소거 전기적 소거가능 프로그램가능 읽기-전용 메모리(플래시 EEPROM)는 독립적으로 프로그램되거나 읽혀질 수 있는 셀들의 어레이를 포함한다. 각 셀의 크기와 그로 인한 메모리는 셀들이 독립적으로 소거될 수 있도록 선택 트랜지스터들을 생략함으로서 작게 제조된다. 모든 셀들은 블록단위로 함께 소거된다.

이러한 종류의 메모리는 개별적인 금속-산화물-반도체 (MOS) 전계 효과 트랜지스터 메모리 셀들을 포함하고, 셀들 각각은 소스, 드레인, 플로팅 게이트, 및 이진수 1 또는 0으로 셀을 프로그램하고 모든 셀들을 블록단위로 소거하기 위해 다양한 전압들이 인가되는 제어 게이트를 포함한다.

상기 셀들은 행들(columns)과 열들(rows)의 직사각형 어레이로 연결되며, 열을 이루는 상기 셀들의 게이트들은 각각의 워드라인과 연결되고, 행을 이루는 상기 셀들의 드레인들은 각각의 비트라인과 연결된다. 상기 셀들의 소스들은 같이 연결된다. 이러한 배열은 NOR 메모리 구성으로 알려져 있다.

셀은 통상적으로 상기 게이트 전압에 9-10 볼트를 인가하고 상기 드레인에 5 볼트를 인가하고 소스를 접지시키며, 이에 의해 드레인 공핍 영역으로부터 플로팅 게이트로 핫 전자들(hot electrons)이 주입되게 함으로써 프로그램된다. 상기 프로그래밍 전압들을 제거하면, 상기 주입된 전자들은 상기 플로팅 게이트에서 트랩(trap)되고 이 게이트에 음전하를 생성하여 상기 셀의 문턱전압을 약 4볼트 이상으로 증가시킨다.

셀은 통상적으로 상기 제어 게이트에 5볼트를 인가하고 상기 드레인에 연결되는 비트라인에 1 볼트를 인가하며 비트라인 전류를 감지함으로써 읽혀진다. 만일 상기 셀이 프로그램되고, 그 문턱 전압이 상대적으로 높다면(4V), 상기 비트라인 전류는 0 이거나 상대적으로 낮아질 것이다. 만일 상기 셀이 프로그램되지 않거나 소거되었다면, 상기 문턱 전압은 상대적으로 낮을 것이며(2V), 상기 제어 게이트 전압은 상기 채널을 강화시키고(enhance), 상기 비트라인 전류는 상대적으로 높아질 것이다.

셀은 몇 가지 방법들로 소거될 수 있다. 한가지 구성에 있어서, 통상적으로 상기 소스에 12 볼트를 인가하고 상기 제어 게이트를 접지시키며 상기 드레인을 플로팅 상태로 둠으로써 셀을 소거한다. 이것은 프로그래밍 동안 상기 플로팅 게이트로 주입되었던 전자들을 파울러-노드하임(Fowler-Nordheim) 터널링에 의해 상기 플로팅 게이트로부터 얇은 터널 산화물 층을 통해 상기 소스로 이동시킨다. 대안적으로, 상기 게이트 전압에 마이너스 10 볼트의 음전압을 인가하고, 상기 소스에 5 볼트를 인가하며 상기 드레인을 플로팅 상태로 둠으로써 셀을 소거할 수 있다.

종래의 플래시 EEPROM 셀 장치가 갖는 문제는, 제조 허용공차(manufacturing tolerance)로 인해, 몇몇 셀들은 다른 셀들이 충분히 소거되기 전에 과다-소거된다는 점이다. 상기 과다-소거된 셀들의 플로팅 게이트들은 전자들이 고갈되어 양(+)으로 충전된다. 이것은 상기 과다-소거된 셀들이 자신들의 제어 게이트들에 인가되는 정상 동작 전압들에 의해 턴 오프될 수 없는 공핍 모드 트랜지스터들로서 역할을 하게 하며, 이후의 프로그램 및 읽기 동작들 동안 누설 전류를 유발하게 한다.

보다 구체적으로, 프로그램 및 읽기 동작 동안 일렬의 셀들의 제어 게이트들에 연결되는 단지 하나의 워드라인만이 하이(high)로 유지되며, 반면 다른 워드라인들은 접지된다. 그러나, 모든 셀들의 드레인들에 양전압이 인가된다. 선택되지 않은 셀의 문턱전압이 대단히 낮거나, 0 또는 음전압이면, 누설 전류가 상기 셀의 소스, 채널 및 드레인을 통해 흐를 것이다.

전형적인 플래시 EEPROM에서, 많은 수, 예를 들어 512개의 트랜지스터 셀들의 드레인들은 비트라인과 연결된다. 상기 비트라인 상의 상당한 수의 셀들에 백그라운드 누설 전류(background leakage current)가 흐른다면, 상기 비트라인 상의 전체 누설 전류는 셀 읽기 전류(cell read current)를 초과할 수 있다. 이것은 상기 비트라인 상의 어떠한 셀의 상태도 읽을 수 없게 하여 상기 메모리가 동작 불능이 된다. 어레이 내의 비트들의 문턱전압들은 상대적으로 높은 문턱전압 V_TMAX을 가지는 최소 소거된 셀들로 전압 분포(voltage distribution)를 형성하며, 반면에 최대 과다소거된 셀들은 0 이나 음전압이 될 수 있는 최소 허용치 V_TMIN를 갖는다. 상기 문턱 전압이 낮을 수록 그리고 상기 문턱 전압 분포가 넓을 수록 누설 전류는 더 높아진다. 그러므로, 셀들이 과다소거되는 것을 방지하고 문턱 전압 분포를 가능한 한 낮은 범위로 감소시켜, 이상적으로 모든 셀들이 소거 후 2 볼트 정도의 동일한 높은 문턱 전압을 갖게 하는 것이 바람직하다.

최대 과다-소거된 셀들을 높은 문턱 전압으로 재프로그램하는 과다-소거 보정 동작을 수행함으로써 문턱 전압 분포를 감소시키는 것은 당 업계에 알려져 있다. 이 동작은 상기 전압 분포에서 모든 셀들이 최소 허용치 이상의 문턱 전압을 갖게 할 것이다. 이 유형의 과다 소거 보정 동작은 자동 프로그래밍 방해(Automatic Programming Disturb)(APD)로 일반적으로 알려져 있다.

자동 프로그램 방해 소거(APDE)로 칭해지는 양호한 APD 방법은 1997년 6월 24일에 리 클리블랜드에 의해 출원된, 발명의 명칭이 "과다소거를 제한하고 소거 확인 오류를 방지하는 플래시 메모리의 과다소거 보정(OVERERASE CORRECTION FOR FLASH MEMORY WHICH LIMITS OVERERASE AND PREVENTS ERASE VERIFY ERRORS)"인, 미국 특허 제5,642,311호에 개시되어 있다. 상기 방법은 과다-소거된 셀들을 감지하고 그 셀들에 프로그래밍 펄스들을 인가하며, 셀들의 문턱 전압을 허용가능한 값들로 다시 상승시키는 단계를 포함한다.

소거 펄스의 인가 후, 먼저 부족-소거 보정(undererase correction)이 열을 단위로 해서 한 셀씩 수행된다. 상기 제 1열 및 행 위치의 셀이 어드레스되고 그 제어 게이트(워드라인)에 4볼트를 인가하고, 드레인(비트라인)에 1볼트를 인가하고, 소스를 접지하고, 센스 증폭기들을 이용하여 상기 비트라인 전류를 감지함으로써, 소거 확인되며, 이에 의해 상기 셀의 문턱 전압이 예를 들어 2볼트 이상인지를 결정한다. 만일 셀이 부족-소거(2볼트 이상의 문턱 전압)이면, 상기 비트라인 전류는 낮아질 것이다. 이 경우, 소거 펄스가 상기 모든 셀들에 인가되며, 상기 제 1셀은 다시 소거 확인된다.

각각의 소거 펄스의 인가 후 그리고 후속 소거 확인 동작 전에, 과다-소거 보정이 상기 메모리의 모든 셀 상에 대해 수행된다. 과다-소거 확인은 상기 어레이의 비트라인들에 대해 순차적으로 수행된다. 이것은 상기 워드라인들을 접지하고, 전형적으로 상기 제 1비트라인에 1 볼트를 인가하고, 상기 비트라인 전류를 감지함으로써 달성된다. 만일 상기 전류가 미리 설정된 값 이상이면, 이것은 상기 비트라인에 연결된 셀들 중 적어도 하나가 과다-소거된 것이고, 이에 의해 누설 전류가 생김을 나타낸다. 이 경우, 과다-소거 보정 펄스가 상기 비트라인에 인가된다. 이것은 약 5볼트를 약 100㎲의 미리 설정된 시간 동안 상기 비트라인에 인가함으로써 달성된다.

상기 과다-소거 보정 펄스의 인가 후, 상기 비트라인은 다시 확인된다. 만일 비트라인 전류가 여전히 높으면, 과다-소거된 셀이 여전히 상기 비트라인에 연결되어 있고, 다른 과다-소거 보정 펄스가 인가됨을 나타낸다. 상기 절차는 모든 비트라인에 대해 순차적으로 반복된다. 상기 절차는 모든 비트라인의 전류가 읽기 전류보다 낮은 미리 설정된 값으로 감소될 때까지 필요한 만큼 다수 회 반복된다. 그런 다음, 상기 절차는 상기 메모리의 모든 셀들이 소거 확인 될 때까지 상기 제1 열 및 다음 열들의 나머지 셀들에 대해 수행된다.

각각의 소거 펄스 후 상기 과다-소거 보정 절차를 수행함으로써, 셀들이 과다-소거되는 양이 감소되고, 셀들의 내구성이 개선된다. 또한, 과다-소거된 셀들이 각각의 소거 펄스 후 보정되기 때문에, 비트라인 누설 전류는 소거 확인 동안 감소되며, 이에 의해 상기 소거 확인 절차가 완료되면 부족-소거된 셀들은 존재하지 않게 된다.

비록 상기 APDE 방법이 과다소거 셀들의 제거에 효과적이지만, 상기 소스들과 상기 셀들의 워드라인들이 과다소거 보정 동안 접지되기 때문에, 과다 소거된 셀들은 상기 과다 소거 펄스들이 인가되는 동안 백그라운드 누설 전류를 야기한다는 문제가 있다. 상기 누설 전류는 큰 전원이 제공되어야 함을 필요로 한다.

비록 상기 과다 소거 보정 펄스들이 부족 소거된 셀들을 생성하지 않도록 프로세스 파라메터들이 제어되지만, 문턱 전압 분포를 감소시킬 수 있는 양은 본래부터 한계가 있는 바, 그 이유는 적절하게 소거된 셀들의 문턱 전압들이 셀들에 인가되는 과다 소거 보정 펄스들에 의해 더 증가되는 것을 방지할 수 있는 메커니즘이 없기 때문이다. 부가적으로, 백그라운드 누설 전류 역시 프로그래밍 동안 제공되어 유사한 문제들이 발생한다.

이러한 문제들은 상기 공급 전압 Vcc이 EEPROM들의 크기 감소에 따라 감소되기 때문에 악화된다. 상기 소거된 셀들의 문턱 전압들은 낮은 Vcc 값들을 수용하기 위해서 감소되어야만 한다. 이 결과, 상기 문턱 전압 분포에서 더 많은 셀들에서 누설 전류가 발생한다.

충분히 낮은 Vcc가 인가되면, 많은 셀들에서 누설 전류가 발생하여, 소거 확인 동안 전체 비트라인 누설전류는 비록 상기 확인된 셀이 부족 소거된 것일지라도 소거된 셀에 대응하는 값을 초과할 수 있다. 이것은 소거 확인 및 읽기 동안 셀의 상태를 결정할 수 없도록 하여, 상기 메모리를 동작 불능이 되도록 한다. 이 문제는 종래 기술에서 해결하지 못한 상태로 남아 있으며, 전압 감소 EEPROM들의 개발을 상당히 지체시켜 왔다.

낮은 값의 Vcc에서 특히 문제가 되는 다른 원하지 않는 효과는, 만일 Vcc가 워드라인에 직접 연결되는 경우, 소거 동안 확인 동작이 수행될 수 있도록 선택된 셀의 채널을 강화시키는 것이 불충분하다는 것이다. 이러한 이유로, 상기 워드라인 전압을 Vcc보다 충분히 높은 값으로 증폭하기 위해 전하 펌프가 제공되며, 이에 의해 셀 확인이 신뢰성 있게 실시될 수 있다. Vcc=3 볼트인 경우, 상기 워드라인 전압은 전형적으로 4-5 볼트 값으로 승압된다.

전압들은 통과 트랜지스터들을 통해 비트라인들에 인가되어 개별적인 비트라인 선택을 가능하게 한다. 상기 백그라운드 누설 전류는 상기 전하 펌프의 부하를 감소시키고, 상기 통과 트랜지스터들의 양단의 전압 강하를 증가시키며, 결과적으로 상기 셀들에 인가되는 드레인 전압이 낮아진다. 만일 상기 드레인 전압이 과다 누설 전류 때문에 너무 낮아지면, 상기 셀 동작은 불안정하고 신뢰성이 없어진다.

메모리 셀을 신뢰성 있게 프로그램하기 위해서, 상기 셀의 드레인에서 소스로의 전압은 4볼트 이상이어야 하며, 다시 말해서, V_DS는 4볼트 이상이라야 한다. 상기 비트라인은 유한한 저항을 가지기 때문에, 비트라인 누설 전류의 증가는 상기 비트라인 저항 양단의 전압강하를 크게 할 것이며, 상기 V_DS 전압을 요구되는 전압 이하로 할 수 있다. 상기 APDE 동작 동안 유사한 현상이 발생할 수 있다.

그러므로, 플래시 메모리 디바이스의 프로그래밍 및 APDE 동안 비트라인 누설 전류를 감소시키는 플래시 메모리 디바이스 및 방법이 필요하다.

삭제

도 1은 16개의 I/O 블록, I/O 블록 당 64개의 메모리 셀, 512개의 열(워드라인들) 및 접지전압에서 종단되는 공통 어레이 소스 연결부를 가지는 종래 플래시 메모리 디바이스의 섹터에 대한 간략화된 회로 다이어그램이다.

도 2는 도 1에 도시된 플래시 메모리 디바이스의 일부에 대한 상세한 회로 다이어그램이다.

도 3은 도 2에 도시된 플래시 메모리 디바이스의 일부에 대한 상세한 회로 다이어그램으로서, 상기 공통 어레이 소스 연결부가 종래 기술에서 공지된 바와 같은 고정 저항에 연결되어 있다.

도 4는 도 2에 도시된 플래시 메모리 디바이스의 일부에 대한 상세한 회로 다이어그램으로서, 상기 공통 어레이 소스 연결부가 본 발명에 따른 저항 어레이에 연결되어 있다.

본 발명에 따라, 상기, 다른 목적들 및 이점들이 플래시 메모리 디바이스의 APDE 및 프로그래밍 동안 비트라인 누설 전류를 억제하는 방법 및 디바이스에 의해 달성된다. 플래시 메모리 디바이스는 n I/O 블록들의 어레이로 구성된 플래시 메모리 셀들을 가지며, 각각의 I/O 블록은 m 행들과 p열들을 가진다. 데이터 버퍼가 각각의 I/O 블록의 비트라인에 연결된다. 저항기들의 어레이는 공통 어레이 소스 연결부와 접지 전위간에 연결되며 상기 저항기 어레이 내의 선택된 저항들은 프로그래밍 동작의 수행 혹은 APDE 동작의 수행에 따라서 상기 회로로 스위치된다.

본 발명의 다른 실시예에 따르면, 상기 저항기 어레이는 각각의 I/O 블록에 대한 저항기의 세트로 구성된다. 저항기들의 각각의 세트는 프로그래밍 모드 저항기와 APDE 모드 저항기를 포함한다. 각각의 프로그래밍 모드 저항기와 APDE 모드 저항기는 스위치와 관련된다.

본 발명의 다른 측면에 따르면, 상기 데이터 버퍼는 상기 I/O 블록의 각각의 비트라인에 연결되는 메모리 셀이 프로그램되는지 또는 APDE 동작이 행해지는지에 따라 상기 프로그래밍 모드 저항기 또는 APDE 모드 저항기 중 하나를 상기 회로로 스위치한다.

그래서, 상기 메모리 디바이스의 프로그래밍 또는 APDE 동작 동안 비트라인 누설 전류를 억제하기 위한 방법 및 디바이스가 제공된다. 이것은 보다 신뢰성 있는 프로그래밍 및 APDE 동작을 제공한다.

본 발명은 다음의 상세한 설명을 첨부되는 도면들과 함께 고려하는 것으로 보다 잘 이해될 수 있다. 다음의 상세한 설명으로부터 당 분야의 기술인에게 분명하게 될 바와 같이, 본 발명을 수행하는 최적 모드의 예를 이용해서 본 발명의 실시예를 간단하게 도시하고 기재한다. 알 수 있는 바와 같이, 본 발명은 다른 실시예들이 가능하고, 그의 몇몇 상세한 설명들은 다양하고 명백한 관점에서 변형이 가능하며, 이들 모두는 본 발명의 범위를 벗어나지 않는다. 따라서, 상기 도면들과 상세한 설명은 사실상 예시적인 것으로 간주되며 제한적인 것으로 간주되어서는 안 된다. 본 발명의 특징을 나타내는 새로운 특징들은 첨부되는 청구항들에 제시된다. 그러나, 본 발명 자체는 물론이고, 사용의 최적 모드, 그리고 본 발명의 다른 특징들 및 이점들은 첨부되는 다음의 도면들과 함께 후술되는 예시적인 실시예들의 상세한 설명들을 참조함으로써 가장 잘 이해할 수 있다.

이제 본 발명을 실현하기 위해 발명자들에 의해 현재 고려된 최적 모드를 예시하는 본 발명의 구체적인 실시예들이 자세히 설명된다.

도 1은 16개의 I/O 블록들로 구성된 메모리 셀들을 가지는 플래시 메모리 디바이스의 섹터(100)를 간략하게 도시한 다이어그램으로, 각각의 I/O 블록은 열 당 64개의 메모리 셀들을 가지며 512개의 열들을 가진다. 상기 I/O 블록들의 수, I/O 블록 내의 열 당 메모리 셀들의 수 및 상기 I/O 블록 내의 열들의 수는 임의적인 것이며 다른 크기들이나 메모리 구성들 역시 본 발명에 의해 고려될 수 있다.

상기 섹터(100)는 I/O 블록들, 즉 I/O BLK₀(102), I/O BLK₁(104), I/O BLK₂(106), I/O BLK₈(108), I/O BLK₉(110), 및 I/O BLK₁₅(112)과 같은 16개의 I/O 블록들을 가진다. 각각의 I/O 블록은 64개의 메모리 블록 셀들의 폭을 가지며 하나의 열 내의 각각의 메모리 셀은 114로 표시된 바와 같이, 공통 워드라인에 연결되는 제어 게이트를 가진다. 워드라인들은 WL₀, WL₁, WL₂, 및 WL₅₁₁로 도시된다. 하나의 행 내의 각각의 메모리 셀의 드레인은 비트라인(도시되지 않음)에 연결되고, 알 수 있는 바와 같이, 각각의 I/O 블록은 64개 행의 메모리 셀들을 가지므로 64개의 비트라인들이다. I/O 블록의 특정 열(또는 비트라인)은 116, 118, 120, 122, 124 및 126으로 도시되는 논리부와 같은 논리부에 의해 선택된다. DB₀(128), DB₁(130), DB₇(132), DB₈(134), DB₉(136), 및 DB₁₅(138)와 같은 데이터 버퍼는 각각의 I/O 블록 논리부를 구동한다. 상기 데이터 버퍼들과 논리부의 기능은 이하 논의될 것이다. 플래시 메모리 분야에 알려진 바와 같이, 상기 섹터를 감싸는 섹터 디코더들(도시되지 않음)과 상기 섹터의 내부에 위치되는 섹터 디코더 부분(140)이 존재한다. 상기 섹터 디코더 부분(140)의 기능은 본 발명의 논점이 아니므로 추가로 논의하지 않을 것이다. 각각의 메모리 셀의 소스들은 라인 142로 표시된 바와 같이, 공통 어레이 소스 연결부 및 공통 어레이 소스 연결 종단부(144)에 연결된다. 상기 플래시 메모리 분야에 알려진 바와 같이, 워드라인 디코더들은 114로 표시된 워드라인들 각각이 특정 전압의 인가를 위해 개별적으로 선택될 수 있도록 하고, 상기 데이터 버퍼들과 논리부들은 각각의 비트라인들이 상기 특정 전압의 인가를 위해 개별적으로 선택될 수 있도록 하지만, 상기 공통 소스 연결은 상기 개별적인 행의 소스들이나 소스들의 열이 선택되지 않도록 하며, 즉 상기 섹터 내의 모든 소스들에는 항상 동일한 전압이 인가된다. 예를 들어, 프로그래밍 및 APDE 동안 상기 공통 어레이 소스 연결부(144)는 146으로 표시된 바와 같이 접지에 연결된다.

도 2는 도 1에 도시된 I/O 블록들(102 및 112)의 일부를 도시하는 섹터(100)의 일부에 대한 상세한 회로 다이어그램이다. I/O 블록 0(102) 내의 하나의 열의 메모리 셀들 일부는 메모리 셀들(202, 204 그리고 206)을 나타내는 200으로 도시된다. I/O 블록15(115) 내의 하나의 행의 메모리 셀들의 일부는 메모리 셀들(210, 212 및 214)을 나타내는 208로 도시된다. 상기 워드라인(WL₀)은 메모리 셀들(202 및 208)의 제어 게이트들에 연결되어 있고, 상기 워드라인(WL₁)은 메모리 셀들(204 및 212)의 제어 게이트들에 연결되어 있으며, 상기 워드라인(WL₅₁₁)은 메모리 셀들(206 및 214)의 제어 게이트들에 연결되어 있다. 각각의 워드라인은 I/O Blk₀에서 I/O Blk₁₅까지 각각의 I/O 블록의 모든 메모리 셀들의 제어 게이트들과 연결된다는 것을 이해해야 한다. 각각의 I/O 블록의 하나의 열에는 64개의 메모리 셀들이 있고 16개의 I/O 블록들이 있기 때문에, 각각의 워드라인들은 64 x 16 = 1024개의 제어 게이트들에 연결된다. 상기 행(200)의 비트라인(216)은 상기 데이터 버퍼(DB₀)와 논리 회로부(218)에 의해 선택된다. 각각의 I/O 블록에 대해 데이터 버퍼 및 관련 논리 회로부가 존재하며, 상기 데이터 버퍼 및 관련 논리 회로부는 상기 I/O 블록의 64개의 비트라인들(메모리 셀들의 행들)로부터 특정 비트라인을 선택한다. 편의성을 위해서, 각각의 I/O 블록 0 및 I/O 블록 15 내의 단 하나의 행의 메모리 셀들만을 도시한다. 알 수 있는 바와 같이, I/O 블록0 내의 특정 메모리 셀은 특정 워드라인을 선택하는 워드라인 디코더 및 특정 비트라인을 선택하는 상기 데이터 버퍼와 논리 회로부(218)에 의해 선택되며, 상기 소스들은 모두 공통 전압과 연결되어 있기 때문에 상기 특정 워드라인과 특정 비트라인의 선택은 상기 I/O 블록 0의 특정 메모리 셀을 선택한다. 예를 들어, 도 2에 도시된 바와 같이, 상기 워드라인(WL₀)은 상기 워드라인에 인가되는 프로그래밍 또는 APDE 전압 및 선택된 비트라인(216)과 함께 도시되어 있고, 상기 메모리 셀(202)이 선택된다. 동시에, 워드라인(WL₀)이 선택되었기 때문에, 상기 데이터 버퍼와 논리 회로부(222)에 의한 비트라인(220)의 선택은 상기 행(208)의 메모리 셀(210) 역시 선택한다. 알 수 있는 바와 같이, 워드라인(WL₀)이 선택되었기 때문에, 상기 I/O 블록 0에서 15의 각각의 비트라인은 프로그래밍과 같은 동작을 위해 선택될 수 있다. 예를 들어, 상기 모든 메모리 셀들이 소거된 후, 상기 섹터는 프로그램에 필요한 상기 메모리 셀들의 워드라인과 비트라인들을 선택함으로써 한 번에 하나의 워드(16비트)로 프로그램될 수 있다. 그래서, 단지 1개의 메모리 셀이 상기 워드로 프로그램될 수 있거나, 많은 16개의 메모리 셀들이 상기 워드로 동시에 프로그램될 수 있다. 프로그램되는 상기 메모리 셀들의 각각의 비트라인들을 흐르는 전류가 존재하기 때문에, 상기 공통 어레이 소스 연결부를 통해 흐르는 전체 전류는 상기 워드로 프로그램되는 다수의 메모리 셀들에 따라 가변될 수 있다. 상기 논의된 바와 같이, 개별적인 비트라인에 흐르는 전류는 프로그램되는 메모리 셀을 통해 흐르는 프로그래밍 전류와 낮은 문턱 전압을 가지는 비트라인 상의 메모리 셀들로부터의 누설 전류의 조합이다. 상기 누설 전류는 비록 메모리 셀들의 워드라인들이 접지(0V)되더라도 거의 5 볼트의 전압이 상기 드레인들에 인가되기 때문에 기인하며, 상기 메모리 셀들 중 일부의 낮은 문턱 전압은 작지만 유한한 누설 전류를 이들 셀들로부터 유발할 수 있다. 상기 누설 전류 때문에 적어도 두개의 문제들이 발생할 수 있다. 먼저, 모든 누설 전류와 결합되어 프로그램되는 셀들의 프로그래밍 전류는 큰 전류를 필요로 하고, 그로 인해 큰 전원 공급이 필요하다. 두 번째로, 상기 비트라인에는 224로 점선의 저항기로 표시된 유한한 저항(R_Bitline)이 있기 때문에, 상기 누설 전류로 발생되는 증가된 비트라인 전류는 상기 저항(R_Bitline) 양단의 전압 강하 ΔV = R_Bitlinex I_Bitline를 증가시킨다. 상기 증가된 전압 강하(ΔV)로 유발되는 문제는 상기 전압 강하(ΔV)가 상기 드레인 전압(V_D)을 감소시키고 그래서 상기 드레인과 소스간 전압(V_DS)을 감소시킨다는 것이다. 상기 드레인 전압(V_D)은 상기 셀의 신뢰성 있는 프로그래밍을 위해 필요한 요구 값(전형적으로 4V) 이하로 강하될 수 있다. 3 볼트 전원이 사용되는 시스템에서, 상기 전원 전압을 필요한 수준으로 증가시키기 위해 전하 펌프가 사용되어야 하며, 상기 전압 강하(ΔV)는 더욱 임계적으로 된다.

도 3은 종래 기술에서 도시된 바와 같이 공통 어레이 소스 연결부(146)와 접지간을 연결하는 저항기(300)를 가지는 도 2에 도시되는 플래시 메모리 디바이스의 일부에 대한 상세한 회로 다이어그램이다. 상기 저항기(300)는 프로그램되거나 APDE가 수행되지 않는 상기 메모리 셀들로부터 비트라인 누설을 방지하기 위해 제공된다. 상기 저항기(300)는 상기 공통 어레이 소스 연결부(146)가 접지(0 볼트) 이상의 전압이 되도록 한다. 상기 저항기(300)의 값은 상기 공통 어레이 소스 연결부(146)에서의 전압을, 상기 셀 소스와 기판 연결 사이에 바이어스 전압(bias voltage)을 발생시킴으로써 "기판 바이어스 효과(body effect)"를 이용해서 상기 모든 셀들의 Vt를 증가시키기에 충분하도록 선택하여, 대부분의 누설 셀들의 전류를 억제한다. 이것은 전체가 아니더라도 대부분의 비트라인 누설 전류를 방지한다. 그러나, 단지 하나의 고정된 저항만이 있으므로 상기 저항기(300)는 프로그램되는 워드에서 비트들의 수에 따라 비트라인 누설 전류 방지하는데 있어서 실패할 수도 있다. 예를 들어, 만일 워드에서 단 하나의 비트만이 프로그램된다면, (16개의 가능한 비트라인들 중에서) 단지 하나의 비트라인 만이 선택될 것이고, 상기 저항기(300)를 흐르는 전류는 프로그램되는 단지 한 비트를 흐르는 프로그램 전류가 될 것이며, 상기 비트라인에 연결되는 나머지 511개의 메모리 셀들로부터의 누설 전류가 될 것이다. 이것은 상기 저항기(300) 양단의 전압 강하를 상기 워드의 16비트들 중 많은 수가 프로그래밍되는 상황과 비교하여 상대적으로 작아지게 할 수도 있한다. 예를 들어, 만일 16비트들 중 14 또는 15개가 프로그램된다면, 상기 저항기(300)를 흐르는 전류는 단일 셀을 통과하는 전류 흐름의 14 또는 15배가 될 것이고, 상기 14 또는 15개의 비트라인들의 나머지 511개의 메모리 셀들로부터의 모든 누설 전류를 포함할 것이다. 알 수 있는 바와 같이, 상기 저항기(300) 양단의 전압 강하의 차이는 프로그램되는 셀들만을 통과하는 프로그래밍 전압의 차이 때문에 15 또는 이 보다 큰 인자들만큼 많이 변할 수 있다.

도 4는 본 발명에 따라 상기 공통 어레이 소스 연결부(146)와 접지간에 연결되는 저항기 어레이(400)를 가지는 도 2 및 3에 도시된 상세한 회로를 도시한다. 상기 저항기 어레이(400)는 402에서 점선 내부의 제 1 세트와 404에서 점선 내부의 제 2 세트로 나타내어지는 16세트의 저항기들을 가진다. 각각의 I/O 블록과 관련되는 저항기들의 세트가 존재하며, 그로 인해 만일 상기 플래시 메모리 섹터가 32 I/O 블록들을 가진다면, 32개의 저항기 세트들이 존재할 것이다. 저항기들의 각각의 세트는 두 개의 저항기들로 이루어지며, 하나의 저항기는 프로그래밍 모드와, 다른 저항기는 APDE 모드와 관련된다. 예를 들어, 저항기 세트(402)에서, 프로그래밍 모드를 위한 제 1 저항기(406)와 APDE 모드를 위한 제 2 저항기(408)가 있다. 유사하게, 저항기 세트(404)에서, 프로그래밍 모드를 위한 제 1 저항기(410)와 APDE 모드를 위한 제 2 저항기(412)가 있다. 상기 저항기 세트들의 각각의 저항기는 관련 스위치를 가진다. 예를 들어, 저항기 세트(402)의 프로그래밍 저항기(406)는 스위치(414)를 가지고 저항기 세트(402)의 APDE 저항기(408)는 스위치(416)를 가진다. 유사하게, 저항기 세트(404)의 프로그래밍 저항기(410)는 스위치(418)를 가지고 APDE 저항기(412)는 스위치(420)를 가진다. 상기 각각의 저항기 세트 내의 각각의 스위치들은 개별적인 데이터 버퍼와 논리 회로부에 의해 제어된다. 예를 들어, 상기 I/O 블록 0에 관련되는 저항기 세트(402) 내의 스위치들은 DB₀ 및 논리부(218)에 의해 제어된다. 유사하게, 상기 I/O 블록 15에 관련되는 저항기 세트(404) 내의 스위치들은 DB₁₅ 및 논리부(222)에 의해 제어된다.

상기 스위치들은 비트라인이 프로그래밍 모드 또는 APDE 모드 중 어느 하나를 위해 상기 데이터 버퍼와 논리 회로부에 의해 선택되는 경우 상기 개별적인 DB₀ 및 논리 회로부에 의해 닫혀진다. 예를 들어, 만일 선택된 비트라인 상의 메모리 셀을 프로그램하기 위해 DB₀ 및 논리부(218)가 I/O 블록 0의 비트라인을 선택하면, DB₀ 및 논리부(218)는 스위치(414)를 닫게 하며, 이것은 상기 공통 어레이 소스 연결부(146)와 접지간의 회로에 PGM₀(I/O 블록0에 대한 프로그래밍 모드 저항)(406)를 위치시킨다. 만일 DB₀ 및 논리부(218)가 APDE를 위해 I/O 블록 0에서 비트라인을 선택하면, 상기 DB₀ 및 논리부(218)는 스위치(416)를 닫게 하며, 이것은 상기 공통 어레이 소스 연결부(146)와 접지간의 회로에 APDE₀(I/O 블록0에 대한 APDE 모드 저항)(408)를 위치시킨다. 유사하게, 만일 선택된 비트라인 상의 메모리 셀을 프로그램하기 위해 DB₁₅ 및 논리부(222)가 I/O 블록 15의 비트라인을 선택하면, DB₁₅ 및 논리부(222)는 스위치(418)를 닫게 하며, 이것은 상기 공통 어레이 소스 연결부(146)와 접지간의 회로에 PGM₁₅(I/O 블록 15에 대한 프로그래밍 모드 저항)(410)를 위치시킨다. 만일 DB₁₅ & 논리부(222)가 APDE를 위해 I/O 블록 15에서 비트라인을 선택하면, 상기 DB₁₅ & 논리부(222)는 스위치(420)를 닫게 하며, 이것은 상기 공통 어레이 소스 연결부(146)와 접지간의 회로에 APDE₁₅(I/O 블록15에 대한 APDE 모드 저항)(412)를 위치시킨다. 알 수 있는 바와 같이, 만일 각각의 I/O 블록에 프로그램될 메모리 셀들이 있다면, 프로그래밍 동안 상기 공통 어레이 소스 연결부(146)와 접지간에 연결되는 16개의 프로그램 저항들이 있을 것이다. 그래서, 얼마나 많은 메모리 셀들이 프로그램될 것인지에 따라 프로그래밍 동안 상기 공통 어레이 소스 연결부(146)와 접지간에 1에서 16까지의 프로그램 모드 저항들 중 어느 것이든지 연결될 수 있다. 유사하게, APDE 중 상기 공통 어레이 소스 연결부(146)와 접지간에 1에서 16까지의 APDE 모드 저항들이 연결될 수 있다. 그래서, 상기 저항기 어레이(400) 양단의 전압 강하는 프로그램되거나 APDE가 수행될 메모리 셀들의 수에 따라 자동적으로 위아래로 조정된다. 알 수 있는 바와 같이, 상기 저항기들은 상기 공통 어레이 연결 전압을, 상기 셀 소스와 기판 연결간의 바이어스 전압을 발생함으로써 "기판 바이어스 효과"를 이용해서 상기 모든 셀들의 Vt를 증가시키기에 충분한 값으로 증가시키고, 그래서 대부분의 누설 셀들의 전류를 억제한다.

상기 프로그래밍 모드 저항기들과 상기 APDE 모드 저항기들의 저항 값들은 특정한 플래시 메모리 구성과 문턱 전압 분포의 특성에 따라 결정된다. 디자인 엔지니어는 상기 문턱 전압 분포로부터, 프로그래밍 및 APDE 동안 존재하는 잠재적 누설 전류를 결정할 것이고, 상기 공통 어레이 소스 연결에서의 전압이, 소거되지 않은 메모리 셀들로부터의 누설 전류를 억제하기 위해 어느 정도의 레벨에서 증가되어야 하는지를 더 결정한다. 이것은 간단한 연산일 수 있으며 플래시 메모리 셀들의 상이한 구조에 따라 상이한 값들을 생성할 수 있을 것이다.

비록 상기 스위치들은 도 4에 기계적인 스위치들로 도시되었지만, 상기 스위치들은 온-칩 회로부로서 제조될 수 있는 전자 스위치들이다라는 것을 유념해야 한다. 이러한 스위치들은 당 분야에 알려져 있으므로 더 논의하지 않는다.

요약하면, 본 발명은 종래 기술의 제한들을 극복하고 플래시 메모리 디바이스의 프로그래밍 및 APDE 동안 비트라인 누설 전류를 적절하고 보다 신뢰성 있게 억제할 수 있도록 한다. 상기 설명되는 방법 및 디바이스는 메모리 디바이스의 프로그래밍 또는 APDE 동안 비트라인 누설 전류의 억제를 위해 제공된다. 이것은 보다 신뢰성 있는 프로그래밍과 PADE 동작을 제공한다.

상기 본 발명 실시예의 설명은 예시 및 설명의 목적으로 제공된 것이다. 설명된 상세한 형태로 본 발명을 규명하거나 제한하기 위한 것이 아니다. 명백한 변경들 또는 변형들은 상기 설명과 관련해서 가능하다. 상기 실시예는 본 발명의 원리들의 최적 예시를 제공하기 위해 선택되고 기재되었으며, 이에 의해 그 실질적인 적용에 있어서 당 분야의 기술인은, 고려되는 특정한 사용에 적절하도록 본 발명을 다양한 실시예 및 다양한 변형에서 구현할 수 있다. 이러한 모든 변경들 및 변형들은 완전히, 합법적으로 그리고 공정하게 부합되는 범위에 따라 해석될 때 첨부된 청구항들에 의해 결정되는 바와 같이 본 발명의 범위 내에 존재한다.

Claims

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반도체 메모리 디바이스에 있어서,

n I/O 블록들(102, 115)-각각의 I/O 블록은 m 행들과 p열들을 갖는다-의 어레이로 구성된 플래시 메모리 셀들;

비트라인에 연결되는 각각의 행의 각각의 플래시 메모리 셀의 드레인;

워드라인에 연결되는 각각의 열의 각각의 플래시 메모리 셀의 제어 게이트;

공통 어레이 소스 연결부에 연결되는 상기 어레이의 각각의 플래시 메모리 셀의 소스;

데이터 버퍼와 논리 회로부 디바이스에 연결되는 각각의 상기 I/O 블록들의 각각의 비트라인; 및

상기 공통 어레이 소스 연결부(146)와 접지 전위간에 연결되는 저항기 어레이를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
제13항에 있어서, 상기 저항기 어레이는 상기 n I/O 블록들 각각에 대한 저항기들의 세트를 포함하는 특징으로 하는 반도체 메모리 디바이스.
제14항에 있어서, 상기 n I/O 블록들 각각에 대한 저항기들의 세트는,

프로그래밍 모드 저항기와 프로그래밍 모드 스위치; 및

자동 프로그래밍 방해 소거 모드(APDE) 저항기와 APDE 모드 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
제15항에 있어서,

상기 n I/O 블록들 각각에 대한 상기 데이터 버퍼 및 논리 회로부 디바이스와, 대응하는 I/O 블록에 대한 프로그래밍 모드 스위치간의 연결부; 및

상기 n I/O 블록들 각각에 대한 상기 데이터 버퍼 및 논리 회로부 디바이스와, 대응하는 I/O 블록에 대한 APDE 스위치간의 연결부를 더 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
제16항에 있어서,

상기 데이터 버퍼와 논리 회로부 디바이스에 의해 제어되는 비트라인 내의 메모리 셀의 프로그래밍 동안, 대응하는 프로그래밍 모드 스위치를 닫기 위한 상기 데이터 버퍼와 논리 회로부 디바이스들 각각의 스위칭 회로부; 및

상기 데이터 버퍼와 논리 회로부 디바이스에 의해 제어되는 비트라인 내의 메모리 셀의 APDE 동작 동안, 대응하는 APDE 모드 스위치를 닫기 위한 상기 데이터 버퍼와 논리 회로부 디바이스들 각각의 스위칭 회로부를 더 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
n I/O 블록들-각각의 I/O 블록은 m 행들과 p 열들을 갖는다-의 어레이로 구성된 플래시 메모리 셀들을 포함하는 반도체 메모리 디바이스의 비트라인 누설 전류를 억제하기 위한 방법에 있어서,

각각의 행의 각각의 플래시 메모리 셀의 드레인을 비트라인에 연결하는 단계;

각각의 열의 각각의 플래시 메모리 셀의 제어 게이트를 워드라인에 연결하는 단계;

상기 어레이 내의 각각의 플래시 메모리 셀의 소스를 공통 어레이 소스 연결부에 연결하는 단계;

각각의 상기 n I/O 블록들의 각각의 비트라인을 데이터 버퍼와 논리 회로부 디바이스에 연결하는 단계; 및

상기 공통 어레이 소스 연결부와 접지 전위간에 저항기 어레이를 연결하는 단계를 포함하는 특징으로 하는 비트라인 누설 전류 억제 방법.
제18항에 있어서, 상기 공통 어레이 소스 연결부와 접지 전위간에 저항기 어레이를 연결하는 단계는 상기 공통 어레이 소스 연결부와 접지 전위간에 상기 n I/O 블록들 각각에 대한 저항기들의 세트를 연결함으로써 달성되는 것을 특징으로 하는 비트라인 누설 전류 억제 방법.
제19항에 있어서, 상기 공통 어레이 소스 연결부와 접지 전위간에 상기 n I/O 블록들 각각에 대한 저항기들의 세트를 연결하는 단계는,

상기 공통 어레이 소스 연결부와 접지 전위간에 프로그래밍 모드 저항기와 프로그래밍 모드 스위치를 연결하는 단계; 및

상기 공통 어레이 소스 연결부와 접지 전위간에 APDE 모드 저항기와 APDE 모드 스위치를 연결하는 단계에 의해 달성되는 것을 특징으로 하는 비트라인 누설 전류 억제 방법.
제20항에 있어서,

상기 n I/O 블록들 각각에 대한 상기 데이터 버퍼와 논리 회로부를 대응하는 I/O 블록에 대한 상기 프로그래밍 모드 스위치에 연결하는 단계; 및

상기 n I/O 블록들 각각에 대한 상기 데이터 버퍼와 논리 회로부를 상기 APDE 모드 스위치에 연결하는 단계를 더 포함하는 것을 특징으로 하는 비트라인 누설 전류 억제 방법.
제21항에 있어서,

상기 데이터 버퍼와 논리 회로부 디바이스에 의해 제어되는 비트라인의 메모리 셀의 프로그래밍 동안 대응하는 프로그래밍 모드 스위치를 닫기 위해 상기 데이터 버퍼와 논리 회로부 디바이스들 각각에 스위칭 회로부를 제공하는 단계; 및

상기 데이터 버퍼와 논리 회로부 디바이스에 의해 제어되는 비트라인의 메모리 셀의 APDE 동작 동안 대응하는 APDE 모드 스위치를 닫기 위해 상기 데이터 버퍼와 논리 회로부 디바이스들 각각에 스위칭 회로부를 제공하는 단계를 더 포함하는 것을 특징으로 하는 비트라인 누설 전류 억제 방법.
제22항에 있어서, 메모리 셀들이 프로그램되는 I/O 블록들과 관련된 상기 프로그래밍 모드 스위치들을 닫는 단계를 더 포함하는 것을 특징으로 하는 비트라인 누설 전류 억제 방법.
제22항에 있어서, 메모리 셀들이 APDE 모드에 있는 I/O 블록들과 관련된 APDE 모드 스위치들을 닫는 단계를 더 포함하는 것을 특징으로 하는 비트라인 누설 전류 억제 방법.