TW476963B - Circuit implementation to quench bit line leakage current in programming and over-erase correction modes in flash EEPROM - Google Patents

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-經濟部智慧財產局員工消費合作社印製 476963 > » A7 __________ B7 五、發明說明（1 ) _ [發明背景] [發明領域] 廣義來說，本發明係有關於微電子積體電路的技術。 詳言之，是有關於可程式半導體記憶體的技術，更詳言之， 本發明是有關於一種電路裝置及方法，即可以在快閃電子 式可拭除暨可編程唯讀記憶體（Flash Electronically

Erasable Programmable Read-Only Memory, EEPROM)中可 齡程式規劃及過拭除更正模式中弱化位元線漏電流之電路裝 置及方法。 [相關技術之說明] 微電子快閃或區塊拭除「電子式可拭除暨可編程唯讀 記憶體」（即通稱之快閃EEPROM)包含陣列式的小記憶單 元，這些記憶單元可以個別編程化或者讀取資料。每一記 憶單元的面積可以藉由省略某些特定的電晶體而縮小，這 些被省略的電晶體即是一般熟知可讓記憶單元進行個別拭 <瞻除動作之用的電晶體，因此，整個記憶體的面積也因而縮 小了，但此舉也造成了在拭除時，這些記憶單元是以一塊 塊的區域方式而被拭除。 前述類別的記憶體有獨立式的金屬-氧化物-半導體 (MOS)場效電晶體記憶體記憶單元，每一記憶單元都包括 一個源極、一個汲極、一個浮接閘極、以及一個控制閘極， 而不同的電壓施加於這些電極上，以便對這些記憶單元進 行如二進位0或1的寫入或區塊式拭除等的編程化動作。 這些記憶單元是以行列交錯的陣列方式連接著，這些 --------------Μ--------^---------^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 1 91629 476963

五、發明說明（2) (請先閱讀背面之注意事項再填寫本頁) 記憶單元的控制閘極即排成一列，再連接到其所屬的字元 線（wordline)，而這些記憶單元的汲極排成一行，連接到其 所屬的位元線（bitline)。這些記憶單元的源極彼此連接在 一起。以上所述的連接方式即是一般熟知的N〇r記憶體架 構。 對一個記憶单元進行編程的方法是在其上施加電壓， 一般是9至10伏特在控制閘極上，大約5伏特在沒極上， 而源極則是接地，如此會迫使從没極空乏區注入的熱電子 進入浮接閘極。一旦供編程化用的電壓被移除了，注入的 電子群即陷在浮接閘極内，產生負電壓效應，因此會提高 該記憶單元的臨限電壓到大約比4伏特還高一些的數值。 讀取記憶單元資料的方式是施加5伏特到控制閘極、1 伏特到没極所連接的位元線，對源極接地，同時彳貞測位元 線上的電流。如果該記憶單元已經編程化，而它的臨限電 壓是相對高值（4伏特），那麼位元線上的電流會是零，即使 不疋零’也至少是非常的低。如果該記憶單元未經編程化 或者是被拭除的，而它的臨限電壓是相對低值（2伏特），那 經濟部智慧財產局員工消費合作社印製 麼控制閘極電壓將會增強通道，因此位元線上的電流會呈 現相對南值。 有數種拭除一個記憶單元的方法，其中之一的方法是 在源極施以相當尚的電壓（一般是1 2伏特），控制閘極接 地，而汲極是浮接的，這樣的配置會使在編程化的過程中 注入到浮接閘極的電子進行Fowler-Nordheim穿隧效應， 即是從浮接閘極穿透像隧道一樣的薄氧化層而進入源極。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 2 91629 476963 A7 B7 五、發明說明（3 ) 拭除一個記憶單元也可以在控制閘極施以級數在-10伏特 的負電壓，5V在源極，而讓汲極浮接。 (請先閱讀背面之注意事項再填寫本頁) 傳統快閃EEPROM記憶單元配置的方式引起的問題 是’有些記憶單元會在其它記憶單元尚未充分拭除前，它 們卻被過度拭除（over-erased) 了，這個現象是牽就製造容 許度的結果。在過度拭除的記憶單元的浮接閘極裏，電子 會被驅除，·而形成正極，結果使過度拭除的記憶單元具有 和空乏態電晶體（depletion mode transistor)—樣的作用功 能，即不能以在控制閘極施以正常的操作電壓而將其關 畢。這些具有空乏態電晶體作用的記憶單元在往後的編程 化和讀取的操作中，會引起漏電流。 更詳細描述之，即在編程化和讀取的操作中，一次只 有一個字元線會維持在高電位，而其它的字元線則是接 地，如前面已描述過，字元線是和一列的記憶單元的控制 閘極連接著。然而，正電壓是加在所有記憶單元的汲極上， -經濟部智慧財產局員工消費合作社印製 ^在此情況下，如果某一個未被選擇到的記憶單元的臨限電 壓是零或負數，那麼將會有漏電流在該記憶單元的源極、 通道、以及汲極之間流動。 在典型的快閃EEPROM中有大量的記憶電晶體單 元’譬如說5 12個電晶體單元，而它們汲極是接在個別的 位元線上。如果位於位元線上有極多的記憶單元沒取背景 漏電流，那麼位元線上的漏電流總和可能會超過記憶單元 的讀取電流’因此不能再讀取在此位元線上住何記憶單元 的狀態’造成該記憶體的失能。在陣列上的位元上的臨限 91629 本紙張尺度過用ΐ國國家標準（CNS)A4規格（210 X 297公釐） 476963 A7 B7 五、發明說明（4) 電壓值會形成電壓擾動，因此在拭除程式最小的記憶單元 上會有相對高的臨限電壓值VTMIN，而在過度拭除程式最 大的記憶單元上會有零或負值的最小可接受臨限電壓值 VTMIN。臨限電壓值愈低意謂著臨限電壓值的分佈範圍愈 廣，也就是漏電流愈高。因此我們冀望，是避免有過度拭 除的記憶單元，同時儘量降低臨限電壓分佈情形到一個很 低的範圍，理想狀況下，是所有的記憶單元在拭除後，都 有級數達到2伏特一樣高的臨限電壓。 在製造技術中，已為人熟知的方法是藉著完成過度拭 除的修正操作來降低臨限電壓的分佈情形，該操作係對過 度拭除程度最高的記憶單元進行再編程化，即提高它們的 臨限電壓。這種藉著完成過度拭除的修正操作來降低臨限 電壓的分佈情形的操作，會使所有具有臨限電壓特性的記 憶單元的臨限電壓分佈，保持在一個最小但是可接受的數 值之上。此種過度拭除的修正操作即一般熟知的自動編程 擾動法（Automatic Programming Disturb，APD)。 一個較佳的APD方法可參考在美國專利編號 5,642,311案件所揭示的自動編程擾動拭除法（Automatic Programming Disturb Erase，APDE)，該專利權屬於 Lee Cleveland，頒證於西元1997年，6月24日，其標題為「適 用於受限過度拭除及無法拭除和更正錯誤的快閃記憶體的 過度拭除修正法」（OVERERASE CORRECTION FOR FLASH MEMORY WHICH LIMITS OVERERASE AND PREVENTS ERASE VERIFY ERRORS)。該方法包括摘測過 (請先閱讀背面之注意事項再填寫本頁) 訂--------線一 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 91629 -經濟部智慧財產局員工消費合作社印製 A7 ---------- B7_ 五、發明說明（5 ) 度拭除的記憶單元，然後在其上施以編程化用的脈衝，該 脈衝就會使記憶單元的臨限電壓回到可接受的數值。 在-個拭除脈衝的引入後，首先是在一列列以記憶單 元和記憶單元相臨的基準上完成未充足拭除(under_ erase)。位於第-列和第一行的記憶單元會被定址，而後 拭徐確認’拭除的方式是在控制閘極（字元線）上施以4伏 特’在汲極（位元線）施以1伏特，源極是接地的，然後使 >用感測放大器去债測位元線電流，藉&決定該記憶單元的 臨限電壓是否超過某一特定的數值，譬如說，2伏特。如 果該記憶單元的臨限電壓超過2伏特，表示其是未充足拭 除，而位元線電流將會呈現低值。在這種情況下，一個拭 除脈衝將會施加在所有的記憶單元上，而第一個記憶單元 會再次被拭除確認。 在母一個拭除脈衝都已引入之後，而在下一個拭除確 過操作之前’過度拭除修正會在記憶體的所有的記憶單元 .上完成。這些動作之後，進行的是在位元線陣列上的過度 拭除確認，方式是讓字元線接地，在第一條位元線上施以 1伏特’然後偵測位元線電流。如果電流超過事先設定的 數值，則表示至少有一個連接到位元線的記憶單元是過度 拭除’而會汲取漏電流。在這種情況下，一假過度拭除修 正脈衝會加到該位元線。加脈衝的方式是在位元線上施以 約5伏特，且維持該電壓到一個事先設定妤的時間長度， 譬如說，100/zs。 在過度拭除修正脈衝施加完畢之後，位元線又會被確 I -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 5 91629 476963 A7 B7 五、發明說明（6 ) (請先閱讀背面之注意事項再填·«本頁) 認一次。如果位元線的電流仍然偏高，表示尚殘存有一個 過度拭除的記憶單元連接到該位元線，因此另外一個過度 拭除修正脈衝又會引入。如此的過穉會依序在所有的位元 線中反覆進行。如有必要，前面所敘述的過程會反覆許多 次，直到位元線電流降低到事先設定好的數值，這數值要 比讀取電流低。然後，一樣的過程會對第一列上其它的記 憶單元進行，接著在其下的一列及其下的其下一列等等進 行，直到記憶體的所有記憶單元都已經拭除確認。 藉著每一個拭除脈衝之後的過度拭除修正的過程，有 被修正的記憶單元的過度拭除程度會被降低，因而改善了 該記憶單元的.容忍度。再者，因為經過每一個拭除脈衝， 會修正過度拭除的記憶單元，位元線電流也會在拭除確認 的過程中降低，所以在拭除確認的過程結束後，可以避免 未充足拭除記憶單元之殘留。 經濟部智慧財產局員工消費合作社印製 雖然前面所述的APDE方法在去除過度拭除的記憶單 元上相當有效，但是它在使用上卻有限制，即在過^拭除 修正的過程中，記憶單元的源極和字元線必須保持在接地 的條件，因此當過度拭除修正的脈衝引入時，過度拭除的 記憶單元會吸引背景之漏電流。漏電流的出現也就意謂著 需要大功率電源的供應。 即使製程參數可以控制，以致於過度拭除修正的脈衝 不會產生未充足拭除的記憶單元，但是臨限電壓值的分佈 所能減少之量還是先天上受到了限制，這是因為沒有一種 機制，可以用來避免已\經it當拭除的記憶單元而其上的臨 本紙張尺度適用中國國家標準（CNS)A4規格mo X 297公|餐) 6 91629 476963

五、發明說明（7 ) -經濟部智慧財產局員工消費合作社印製 限電壓值不會進一步被增加的方法，臨限電壓值之所以會 進一步增加是過度拭除修正的脈衝引入所引起的。除此之 外，在編程的過程當令，背景之漏電流也應當避免出現， 以免造成臨限電壓值進一步增加之類的問題。 當供應電壓Vcc因為將來EEPROM的尺寸縮小而跟著 減少時’前面所說臨限電壓值進一步增加、記憶單元的源 極和字元線必須保持在接地的條件、背景之漏電流等等之 仆類的問題會變得更嚴重。過度拭除的記憶單元上的臨限電 壓必須降低，以順應供應電壓Vcc將來會變小的趨勢，而 過度拭除的記憶單元上的臨限電壓降低的結果，是使更多 的記憶單元在臨限電壓值的分佈内，吸引背景之漏電流。 以一個極低的供應電壓vcc的使用案例來看，有太多 的記憶早元吸引背景之漏電流’以致於在過度拭除修正的 過程當中’子元線上背景之漏電流的總和有可能超過相當 於一個過度拭除的記憶單元所需要的數值，而這超過的現 象即使在記憶單元是處於未充足拭除的狀況下，也會發 生。這些現象會使得在拭除修正和讀取的過程當中，無法 決定記憶單元的狀態，也就會造成記憶體不能正常的操 作。這樣的問題與困難在以前的技術一直是無法解決的， 而且嚴重阻礙降低EEPROM電壓這方面的發展。 除此之外，還有一個不預期的效果，即在低供應電壓 Vcc數值，而供應電壓Vcc又直接連至字元線上時，會有 嚴重的問題發生，也就是供應電壓Vcc不能增強所選擇記 憶單元的通道，以致於在拭除的過程當中，也會有修正的 I I I » ---I---- ^ ----I----^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 7 91629 476963 A7 五、發明說明（8 ) 操作在進行。因為這個緣故’必須供應一個電荷幫浦，以 幫助提升字元線上的電壓，提升到一個比供應電壓Vcc還 高出許多的數值，因此記憶單元的修正操作可以很穩當的 進行。以供應電壓Vcc等於3伏特的例子而言，字元線上 的電壓應當提升到大約是4-5伏特的電壓值。 加到字元線上的電壓是經由通道電晶體而達成到，此 舉可以個別對字元線個選擇。背景之漏電流的負載會降低 電何幫浦’同時增加在通道電晶體的電壓降，因而造成施 加於記憶單元上的，是一個比較低的汲極電壓。如果因為 多出的漏電流而造成的沒極電壓變得太低的話，記憶單元 的操作會變得不穩定，也會不可靠。 為了可以可靠地對記憶體單元進行編程，該記憶單元 上從没極到源極上的電壓必須大於4伏特，也就是說，ν

D S 必須大於4伏特。因為字元線都有某種程度的電阻，任何 在字元線上的漏電流的增加，都會在這些字元線的電阻 上，造成很大電壓降，而且引起vDs的電壓值降至所需的 電壓以下。同樣的效應也會發生在APDE的操作過程中。 因此之故，當前所需的是一種快閃記憶體元件和方 法’這種種快閃記憶體元件和方法可以在編程的過程當 中，以及在快閃記憶體元件的APDE過程當中，減少字元 線上的漏電流。 [發明概述與目的] 根據本發明，先前所敘述及其它的目的和優點是藉由 種快閃圮憶體το件和方法達成，這種種快閃記憶體元件 Γ 睛先閱讀背面之注意事項再填寫本頁} — — — — — — — ^ ·11111111 _· 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 476963 A7 五、發明說明（9 ) (請先閱讀背面之注意事項再填寫本頁) 和方法可以在編程的過程當中，以及在快閃記憶體元件的 APDE過程奮中，弱化字元線上的漏電流。在快閃記情體 元件内有快閃記憶體單元，這些記憶體單元是以11個^〇 區段的方式排式著，每一區段有則固縱行，p個橫列。在 母一個I/O區段中，有一個資料緩衝器連接到字元線上。 在共同的源極陣列中的連接位置之間，連接著一陣列的電 阻器，而在該陣列的電阻器當中的被選擇電阻器可以依照 情況而進行切換的動作，即切換至電路當中，這些情況可 以像是有一個編程的操作正在進行，或是有一個八？1)£的 操作正在進行。 依據本發明之一特點，所謂的電阻器陣列係對每一個 I/O區段，都由一組的電阻器所組成。每一組的電阻器包 含一個可編程的模式電阻器，以及一個APDE的模式電阻 器。每一個可編程的模式電阻器以及每一個APDE的模式 電阻器都伴隨著一個切換器。 ' 依據本發明之另一特點，根據個別地連接到1/0區段 的字7G線上的記憶體單元是否有被編程或者經過Αρ〇Ε操 、經濟部智慧財產局員工消費合作社印製 作的處理，資料緩衝器可以對可編程的模式電阻器或者 APDE的模式電阻器進行切換。 上述的方法和元件因此可以在編程的過程當中，以及 在快閃記憶體元件的APDE過程當中，作為弱化字元線上 漏電流之用，而這些方法和元件提供了一種更可靠的可編 程和APDE的操作過程。 上述有關於本發明及其它之目的、特徵及優點，將可 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 9 91629 476963 經濟部智慧財產局員工消費合作社印製 A7 B7__ 五、發明說明（1G ) 以由以下詳細之說明，並配合所附之圖式，而獲得更深入 之瞭解。在以下的說明中’將會有示例性之實例，以顯示 本發明之最佳況狀的實施例，以使對本發明所欽述之相關 技術已嫺熟之人士，更能很快瞭解本發明的内容。然而應 當認知的，是除了即將敘述的僅是本發明的最佳實施例， 本發明也可以根據不同的需求，在許多細部上做更正或修 飾，而有不同之實施例，然而這些實施例並未脫離本發明 所揭示之精神下所保護之範圍。因此之故，以下所引用之 圖例和詳細說明，僅是用來闡釋本發明之本質，並非用以 限定本發明之範圍。 [圖式之簡單說明] 本發明的新穎特徵將提出於申請專利範圍中。然而， 本發明的本身和其較佳的使用模式，以及其更進一步的目 的和優點等，將參考以下實施例之詳細說明，並配合所附 之圖式，而獲得最佳之瞭解。這些圖式包括： 第1圖是先前技術中一個快閃記憶體元件之一區段的 簡化電路圖，這裏的快閃記憶體元件係有16個I/O區塊， 而每一個I/O區塊的每一列有64個記憶體單元，有512列 (字元線），以及一個共同陣列的源極連接點，這些源極連 接點的終點是和接地電壓相連的； 第2圖是在第1圖當中，快閃記憶體元件之部分的詳 細說明圖； 第3圖是顯示在第2圖中快閃記憶體元件之部分的詳 細說明圖，而如為先前技術所常用的方法，這些快閃記情 i-------ipiif-------線 _ (請先閱讀背面之注意事項再填寫本頁} 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 10 91629 476963 A7

係連接到一個固定的電 五、發明說明（11 ) 體元件的共同陣列的源極連接點 上；和 第4圖是顯示在第2圖中快 細說明圖，但這裏是應用本發明 源極連接點係連接到一個固定的 件。 [元件符號說明] 阻 閃記憶體元件之部分的詳 的技術，說明共同陣列的 電阻陣列的快閃記憶體元 100 102 114 116 128 140 144 104、106、108、110、112 -經濟部智慧財產局員工消費合作社印製 118、120、122、124、126 130、132、134、136、138 部份區域 142 源極連接點 146 200、208 —行記憶體單元 202、 216 位元線 218、 300、406、408、410、412 400 電阻陣列 402、 414 > 416 > 420 [發明說明] 現參照本發明的特殊實施例 應用本發明，經多次思考，而認 狀態的例子。 第1圖是一個快閃記憶體元 快閃記憶體元件區段 I/O區塊 控制閘極 邏輯單元 資料緩衝器 連線 接地線（源極連接點） 204、206、210記憶體單元 222邏輯單元 電阻器 404電阻集 開關 ’該實施例係發明者實際 為能將本發明發揮到最佳 件之區段1 0 0的簡化電路 --------------裝--------訂---------線 (請先閱讀背'«之注意事項再填寫本頁} 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 11 91629 476963 A7 B7___ 五、發明說明（12 ) (請先閱讀背面之沒意事項再填寫本頁) 圖’這裏的快閃記憶體元件係有1 6個I/O區塊，每一個I/O 區塊的每一列有64個記憶體單元，及有5 12列。應當注意 的是，I/O區塊的數目、在I/O區塊上每一列的記憶體單元 的數目、以在I/O區塊上列的數目不是固定的，即可以是 任何可能的數目，而根據本發明，其它尺寸大小和記憶體 單元的排列方式也是允許的，而不是只有一種大小尺寸和 形式。 經濟部智慧財產局員工消費合作社印製 區段 100 有 16 個 I/O 區塊，如 I/O BLK。102、I/O BLKi 104、I/O BLK2 106、I/O BLK8 108、I/O BLK9 110、以及 I/O BLK15 112等I/O區塊。每一個I/O區塊是64個記憶 體單元寬，而每一列中的每一個記憶體單元均有一個控制 閘極，該控制閘極是連接到一個共同的字元線上，就如114 所不。字元線如WL。、WL〆WL2、和WL511所、示。每一行 中的每一個記憶體單元的汲極係連接到一條位元線上（沒 有在圖中顯示出來），同時應當認知的，是每一個I/O區塊 應該有64行的記憶體單元，也就是有64條位元線。在某 一個I/O區塊的一條特別之行（位元線）可以由邏輯選擇出 來，這些邏輯在圖中標示如116、118、120、122、124以 及 126。如圖中所示的 DB〇 128、DBi 130、DB7 132、DB8 134、DB9 136、DB15 138，係資料緩衝器。資料緩衝器可 以用來驅動每一個I/O區塊的邏輯。就如在快閃記憶體技 術中眾所知道的，在區段的周圍有區段解碼器環繞（沒有在 圖中顯示出來），而一個區段解碼器的部分區域140即在區 段當中。關於區段解碼器的部分區域140的功能不是本發 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 12 91629 476963 -經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（13 ) 明所討論的重點，因此在本發明中不再對它們做進一步的 闡述。每一個記憶體單元的源極都連接到一個共同陣列的 源極連接點上，如圖中連線142和共同陣列的源極連接端 點144所示。就如在快閃記憶體技術中眾所知道的，字元 線解碼器可以讓如114所示的每一條字元線個別地選擇出 來，也就是依據所加入特定電壓值而個別地選擇出來，而 .資料緩衝器和邏輯可以讓每一條位元線個別地選擇出來， 也就是依據所加入特定電壓值而個別地選擇出來。但是共 同源極連接端點卻阻礙了個別行的源極或個別列的源極的 選擇性，也就是在區段中的所有源極總是有共同的電壓施 加於其上。例如圖中146所示，在編程過程以及ApDE過 程當中，共同陣列的源極連接點是連到接地線上。 第2圖是在第1圖當中，快閃記憶體元件之部分1 〇〇 的詳細說明圖，這裏的元件部分是指第1圖中1/〇區塊1 〇2 和112的部份。區塊0 102中一行記憶體單元的部份在 .本圖中以200表示出來，200包括記憶體單元202、204以 及206。I/O區塊15 115中一行記憶體單元的部份在本圖 中以208表示出來，208包括記憶體單元210、212以及 214。如圖所示，字元線WLG連接到記憶體單元2 1 〇、2 12、 214的控制閘極上，而字元線WM連接到記憶體單元2〇4、 212的控制閘極上，字元線WL511連接到記憶體單元2〇6、 2 14的控制閘極上。我們應該可以認知的，是在每一個的 I/O區塊中，每一條字元線係連接到所有記憶體單元的控 制閘極上’這些有字元線連接到所有記憶體單元的控制閘 ------— — — — — — — — ^ i I — — — — — ^--I------^ {請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 13 91629 五、發明說明（14 ) 極上的而區塊如圖所示，從1/0腿0到1/〇紐"。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 在每一個的1/0區塊令的每-列有64個記憶體單元，而且 有16個1/〇區塊，所以共有64xl6 = l〇24個控制閘極連 到每-條字元線上。在縱行2〇〇上的位元線216可 f緩衝器DB❶和邏輯單元線路218所選擇。對每一個ι/〇 區塊而s，都有一個資料緩衝器及其相關的邏輯線路，而 貝料緩衝器及其相關的邏輯線路可以從其所在的ι/〇區塊 的64條位元線（即一行行的記憶體單元）中，個別選擇出其 中的某一條位元線。為方便計，只有1/〇區塊〇和ι/〇區 塊15中的一行的記憶體單元在圖中顯示出來。可以瞭解 的是，在I/O區塊〇的某一個特定的記憶體單元可以藉由 字元線解碼器、資料緩衝器和邏輯單元線路218選擇出 來，選擇出來的方法是字元線解碼器選擇一條特定的字元 線’而資料緩衝器和邏輯單元線路218選擇一條特定的位 疋線。之可以利用字元線解碼器、資料緩衝器和邏輯單元 線路218選擇出來某一個特定的記憶體單元的理由，是因 為所有的源極都連接到一個共同的電壓上，選擇一條特定 的字元線和一條特定的位元線也就是在1/0區塊〇中選擇 一個特定的記憶體單元。舉例而言，在第2圖中，一個經 過編程或APDE的電壓加之於字元線wL〇上，而位元線216 被選擇出來，因此記憶體單元202也被選擇出來了。與此 同時，因為字元線WL0被選擇出來，因此資料緩衝器和邏 輯單元線路222選擇位元線220，也就造成了在縱行208 上的記憶體單元2 10被選擇出來。又可以認知的，因為字 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 14 91629 •經濟部智慧財產局員工消費今作社印製 476963

五、發明說明（15 ) το線WL0被選擇出來，在1/〇區塊〇到1/〇區塊η當中 的任何一個區塊的位元線可以藉由像是編程方式的操作， 而被選擇出來。舉例而言，在所有的記憶體單元都已被拭 除之後，區段可以用一次一個字（16位元）的方式進行編 程’編程的方式是選擇需要被編程的記憶體單元上的字元 線和位70線。因此之故，對一個字而言，最低可以有一個 記憶體單元被編程，或者一個字當中最高可以有丨6個記憶 體單元同時被編程。因為正在編程的記憶體單元當中的每 一個位元線有電流流動，通過共同陣列的源極連接點上的 電流總和也會跟著在一個字當中所要被編程的記憶體單元 的數目而定。如同前面所討論的，在一個單獨的位元線上 々IL動的電流，疋通過正在編程的記憶體單元的電流和在該 位元線上記憶體單元之漏電流的總和，這裏位元線是有低 臨限電壓的位元線。漏電流會發生的原因是即使記憶體單 元的字元線是接地（即0伏特），約有5伏特的電壓加諸於 汲極上，此外會造成漏電流的原因是有些記憶體單元的臨 限電壓是屬於低臨限電壓值，而這些記憶體單元就會引起 小但是有限的漏電流。漏電流至少會引起兩個問題。第一， 在要編程的記憶體單元上的編程用電流和所有的漏電流加 起來，會變成一個大電流’而大電流就表示需要大的電源 供應。第一，因為在位疋線上存在有·-個有限的電阻 ，如圖中在224的位置上，以虛線所表示的電阻符 號，由於漏電流的緣故所增加的位元線電流會相對增加在 電阻BBmue上的電壓降△ v= BBitline X IBitline。在電阻BBiu Μ.--------^---------^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 15 91629 A7

476963 五、發明說明（16 ) 上增加電壓降所造成的問題是，該電壓降降低了沒極 電壓VD，因此降低了汲極和源極之間的電壓，vDS。沒極 電壓VD可能會降至對記憶體單元進行編程所需要的電壓 值以下，即可以安全地對記憶體單元進行編程所需要的電 壓值（一般是4伏特）。在一個使用3伏特電壓源的系統中， 必須藉助一個電荷幫浦，以幫助增加電源電壓至所需的電 壓程度，而此舉使得電壓降的問題變得更敏銳。 第3圖是顯示在第2圖中快閃記憶體元件之部分的詳 細說明圖，而如為先前技術所示，電阻器3 00連接於共同 陣列的源極連接點146和接地之間。電阻300的作用是防 止位元線漏電流發生在記憶體單元上，也就是不被編程或 進行APDE (過度拭除修正）過程的記憶體單元上。電阻3〇〇 會引起共同陣列的源極連接點146維持有接地（0伏特）以 上的電壓值。電阻300的電阻值的選定是讓在共同陣列的 源極連接點146的電壓夠大，以致於可以藉著主體效應 (body effect)來提昇所有記憶體單元的Vt電壓值，至於提 昇的方法疋在基底連接處和記憶體單元源極之間施加^個 偏壓電壓，以致於容易產生漏電流的記憶體單元的電流減 小’即所謂的弱化。這樣的過程會避免大部份的位元線漏 電流產生。但是，因為有一個單獨固定的電阻在其中，因 此作為防止位元線漏電流發生的電阻300，不是每次都能 成功地防止位元線漏電流的發生，它是依據在被編程之字 1單元内位元的數目而定。例如，如果一個字只有一個位 元被編程，那麼只有一條位元線會被選擇到（假定有16條 I I--- · I------訂— ----^ ·線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 16 91629 476963 A/

五、發明說明（17 ) 位元線，即從16條位元線當令選摆山 、禪出來），而流經電阻300 ,經濟部智慧財產局員工消費合作社印製

的電流就只有那給編程該位元用的始LA 用的編程電流，再加上來自 於其餘5 11個記憶體單元的漏電流，_匕& 电％ ’ 14些其餘5丨丨個記憶 體單元係連接到該位元線。這樣的处 果的結果會造成在電阻300 上的電壓降變得相對的小，即和有女旦，^ $大里16位元之字被編程 n兄比較起來，原來-個字只有—個位元被編程，其在 電阻3〇〇上的電壓降變得相對的小。例如，如果16位元當 >中有14或15個位元被編程，流經電阻3〇〇的電流就會是 流經一個記憶體單元之編程電流的14或15倍，而還要加 上在这14或1 5條位兀線上任何來自於其餘5丨丨個記憶體 單元的漏電流。可以認知的，其在電阻3〇〇上的電壓降所 造成的差別會有15倍之大’或者比is倍還大，主要的原 因是對多個位元編程和對單個位元編程的編程電流不同之 故。 第4圖是顯示在第2圖和第3圖中快閃記憶體元件之 丨部分的詳細說明圖’但這裏是應用本發明的技術，說明共 同陣列的源極連接點14 6和接地之間有一個電阻陣列 400,作為它們之間連接電阻。電阻陣列4〇〇有16組電阻， 第一組電阻是在點線402之内，而第二組電阻是在點線 404之内。每一個I/O區塊有一紐相關的電阻，所以如果 快閃記憶體區段有32個I/O區塊，那麼就會有32組電阻。 每一組電阻由兩個電阻所構成，其中一個電阻是給編程模 式之用，而另一個電阻是給APDE模式之用。舉例來說， 電阻集402中，第一個電阻406是給編程模式之用，而第 — — — — — — — — — — — I I I I I I I ^^ 111111—* ^^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 17 91629 476963 五、發明說明（18) 二個電阻408是給APDE模式之用。同樣地，在電阻集4〇4 中’第-個電阻41〇是給編程模式之用，而第二個電阻412 疋給卿E模式之用。每組電阻集中的每一個電阻都有〆 個配為開關。例如，雷阻集409 & μ β €阻集402的蝙程電阻406有一個開 關4U，而APDE電阻彻有一個開關416。同樣地，電阻 集404的編程電阻41〇有一個開目418，而八觸電阻412 有-個開關如。每一組電阻集的每一個開關由個別的資 料緩衝器和邏輯單元線路所控制。例如，在電阻集4〇2中 的開關，也就是相關於1/0區塊。的開關，其係由db。和 邏輯單元218所控制。同樣地，在電阻集404中的開關， 也就是相關於I/O區塊15的開關，係由I和邏輯單元 222所控制。 經濟部智慧財產局員工消費合作社印製 士當一條位元線由資料緩衝器和邏輯線路所選擇出來 時，上述的開關會被個別所屬& DB〇和邏輯線路關閉起 來^這裏所謂一條位元線被選擇以冑可㊣是編程模式或 者是APDE模式。例如，如果DB<)和邏輯218在i/c>區塊 〇選擇出一條位元線，目的是在所選擇的位元線上對某一 個記憶體單元進行編程，那麼DBq和邏輯單元218會使得 開關414成為關閉的狀態’這樣的操作使得pGMo (tye programming mode resistor for I/O block 0，即 ι/ο 區塊 〇 的編程模式電阻器）406處於共同陣列的源極連接點146和 接地之間。如果〇Β0和邏輯218在I/O區塊〇選擇出一條 位元線，目的是在所選擇的位元線上對某一個記憶體單元 進行APDE，那麼DBQ和邏輯218會使得開關416成為關 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 18 91629 476963 ,經濟部智慧財產局員工消費合作社印製

A7 五、發明說明（19 ) 閉的狀態，這樣的操作使得APDEQ(the APDE mode resistor for I/O block 0，即 ι/ο 區塊 〇 的 APDE 模式電阻 器）408處於共同陣列的源極連接點ι46和接地之間電路。 同樣地，如果DB1S和邏輯單元222在I/O區塊15選擇出 一條位元線，目的是在所選擇的位元線上對某一個記憶體 單元進行編程’那麼DB"和邏輯222會使得開關418成為 關閉的狀態，這樣的操作使得PGM15 (the programming > mode resistor for I/O block 15，即 I/O 區塊 15 的編程模式 電阻器）4 10處於共同陣列的源極連接點ι46和接地之間。 如果DB1S和邏輯單元222在I/O區塊15選擇出一條位元 線’目的是在所選擇的位元線上對某一個記憶體單元進行 APDE，那麼DB”和邏輯222會使得開關420成為關閉的 狀態，這樣的操作使得 APDE15(the APDE mode resistor· fw I/O block 15，即I/O區塊15的APDE模式電阻器）412處 於共同陣列的源極連接點146和接地之間。應當可以認知 >的，如果在每一個I/O區塊中有記憶體單元將要被編程， 那麼在編程當中，將有16個編程電阻器在共同陣列的源極 連接點146和接地之間連接著。因此，根據將要編程的記 憶體單元的數目多募，在編程當中，就會有丨到丨6個編程 模式電阻器在共同陣列的源極連接點146和接地之間連接 著。同樣地，·根據將要由APDE處理的記憶體單元的數目 多募，在編程當中，就會有1到1 6個APDE模式電阻器在 共同陣列的源極連接點146和接地之間連接著。因此之 故’在電阻器400上的電壓降會自動向上提昇或向下 -------------I ^---I ----^----— II--線 (請先閱讀背面之注意事項再填寫本頁} 476963 A7

整’也就疋根據被編程或者被apde處理的記悚體單元的 數目多寡，電阻器400上的電壓降會自動調整。應當可以 認知的，這些電阻器能夠提昇共同陣列的源極電壓到一個 程度，即足夠大的程度，以致於可以藉著主體效應（b〇dy effect)來提昇所有記憶體單元的Vt電壓值，至於提昇的方 法疋在基底連接處和記憶體早元源極之間施加一個偏壓電 壓’以致於谷易產生漏電流的記憶體單元的電流減小，即 所謂的弱化。 經濟部智慧財產局員工消費合作社印製 五、發明說明（2G ) 編程模式電阻器和APDE模式電阻器的電阻值係取決 於特定的快閃記憶組態和臨限電壓分佈狀況二者的參數。 設計工程師可以從臨限電壓的分佈狀況，和在編程和 APDE當中可能發生的潛在漏電流，決定編程模式電阻器 和APDE模式電阻器的電阻值。設計工程師可以進一步決 定共同陣列的源極電壓能夠提昇的程度，因此能從過度拭 除的記憶體單元弱化漏電流。這些參數和電阻值可以透過 簡單的數字計算而得，而結果係和快閃記憶體的組態而 定，不同的組態即有不同的數值結果。 雖、然在第4圖中的開關是以機械式的開關來表示，但 應當可以認知的，這些開關是製造在晶片上線路的電子式 開關。這種開關在一般相關技術中所為人所熟知，因此於 本發明中不再列述。 歸納如下，本發明克服了在過去技術中所受到的限 制，而且滿足了過去技術的需求，即在一個快閃記憶體元 件進行編程或APDE時，可以適當地、以及更可靠地弱化 ---— — — — — — —----------^--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 20 91629 476963 A7 __B7 五、發明說明（21 ) 位元線漏電流。前述的方法和元件 時弱化位元線漏電流之用，也提供 APDE操作模式。 本發明實施例的上述敘述主要 的’並非有意使用大量的篇幅或者 的確實形式。藉助於以上的說明， 更正或修飾是可能的。所選用的實 >供本發明原理的最佳詮釋表達方式 是為了讓在本行技術已有一般程度 明而完成他們具有特殊需求的不同 修飾都未脫離本發明所揭示之精神 些範圍將在下文中解釋，且擁有專 公正與法律上的權利。 可以作為編程或APDE 一個更可靠的編程和 是為了闡釋和說明之目 限制本發明只有已表明 許多在細部上做明顯的 施例及其說明是為了提 ，而其中的應用實例， 的人士，也能應用本發 實施例。所有的更正或 下所保護之範圍，而這 利保護所賦予之公平、 -------------裝--------訂· (請先閱讀背面之注意事項再填寫本頁} -線· k濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 21 91629

Claims (1)

1. 476963 A8 B8 C8 D8 六、申請專利範圍 1 · 一種半導體記憶體元件，該記憶體元件包括·· 排列在η個I/O區塊之陣列中的快閃記憶體單元， 母一個I/O區塊具有m行和ρ列； 連接到一條位元線上的每一行中的每一個快閃記 憶體單元的汲極； 連接到一條字元線上的每一列中的每一個快閃記 憶體單元的控制閘極； 連接到共同陣列的源極連接點上陣列中的每一個 快閃記憶體單元的源極； 連接到資料緩衝器和邏輯線路元件上η個I/O區塊 中每一個區塊的每一條位元線；以及 在共同陣列的源極連接點和接地之間連接電阻器 陣列。 2 ·如申請專利範圍第1項之半導體記憶體元件，其中的電 阻器陣列係包含該η個I/O區塊當中每一個I/O區塊的 一組電阻器。 3.如申請專利範圍第2項之半導體記憶體元件，其中的 個I/O區塊當中每一個1/〇區塊的一組電阻器係包含： 一個編程模式電阻器和一個編程模式開關；以及 一個自動編程擾動拭除（APDE)模式電阻器和一個 APDE模式開關。 4·如申請專利範圍第3項之半導體記憶體元件，進一步包 含·· 給η個I/O區塊之每一個1/0區塊之用，而在資料 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) --.-----t---------^ If 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 -ϋ ϋ ϋ I ϋ ϋ 1 ϋ a— n ϋ ϋ 1« ϋ n n a— I Is - ❿ 476963 、 " A8 B8 C8 D8 六、申請專利範圍 緩衝器和邏輯線路元件之間的連接，和給每一個對應的 I/O區塊之用的編程模式開關；以及 給η個I/O區塊之每一個I/O區塊之用，而在資料 緩衝器和邏輯線路元件之間的連接，和給每一個對應的 I/O區塊之用的APDE開關。 5.如申請專利範圍第4項之半導體記憶體元件，進一步包 含： 每一個資料緩衝器和邏輯線路元件中的切換電 路’該切換電路係在對一條位元線中的某一個記憶體單 元進行編程時，用來關閉其對應的編程模式開關，該位 元線係由該資料緩衝器和邏輯線路元件所控制；以及 每一個資料緩衝器和邏輯線路元件中的切換電 路，該切換電路係在對一條位元線中的某一個記憶體單 元進行APDE時，用來關閉其對應的apde模式開關， 該位元線係由該資料緩衝器和邏輯線路元件所控制。 ^---.-----^---------線 (請先閱讀背面之注意事項再填寫本頁) 6· —種可以弱化半導體記憶體元件中位元線漏電流的方 法，該半導體記憶體元件令的快閃記憶體元件包含排列 經 濟 在 η個I/O區 塊 當 一 陣 列 的快 閃 記憶體元件 而每 部 智 彗 個 I/O區塊有 m 行和 P 列 本方 法 包含： 1 財 產 連接在每 一 行 中 每 一 個 快閃 記 憶體單元上 的 汲極 局 員 τ 至 一條位元線 9 消 費 合 連接在每 陣 列 中 每 — 個快 閃 記憶體單元 上 的控 作 社 制 閘極至一條 字 元 線 ， 印 製 連接在每 一 陣 列 中 每 一 個快 閃 記憶體單元 上 的源 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚 91629 476963 A8 B8 C8 D8 六、申請專利範圍 極至一個共同降列的源極連接點； 連接每一條在η個I/O區塊當中每一個1/〇區塊上 的位元線至一個資料緩衝器和邏輯線路元件；以及 在共同陣列的源極連接點和接地之間連接一個電 阻器陣列。 7·如申請專利範圍第6項之方法，其中在共同陣列的源極 連接點和接地之間連接一個電阻器陣列，係藉著在共同 陣列的源極連接點和接地之間，為η個I/O區塊當中每 一個I/O區塊連接一組電阻器。 8 ·如申請專利範圍第7項之方法，其中在共同陣列的源極 連接點和接地之間’為η個I/O區塊當中每一個i/Q區 塊連接一組電阻器，係由下列的方法而達成： 在共同陣列的源極連接點和接地之間，連接一個編 程模式電阻和一個編程模式開關；以及 在共同陣列的源極連接點和接地之間，連接一個 APDE模式電阻和一個APDE模式開關。 9·如申請專利範圍第8項之方法，更進一步包含： 為η個I/O區塊當中每一個I/O區塊連接資料緩衝 器和邏輯線路到相對應的I/O區塊的編程模式開關；以 及 為η個I/O區塊當中每一個I/O區塊和APDE模式 開關連接資料緩衝器和邏輯線路。 10·如申請專利範圍第9項之方法，更進一步包含： 於一條位元線被資料緩衝器和邏輯線路元件所控 (請先閱讀背面之注意事項再填寫本頁) 訂---------線U 經濟部智慧財產局員工消費合作社印製 ‘紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 24 91629 ^963

   申請專利範圍 制，而對該位元線上的一個記憶體單元進行編程時，在 每一個資料緩衝器和邏輯線路元件内提供切換電路，作 為關閉對應之編程模式開關，·以及 於一條位元線被資料緩衝器和邏輯線路元件所控 制，而對該位元線上的一個記憶體單元進行APDE操作 時，在每一個資料緩衝器和邏輯線路内提供切換電路， 作為關閉對應之APDE模式開關。 U·如申請專利範圍第1〇項之方法，更進一步包含關閉相 關於I/O區塊的編程模式開關，該I/O區塊内有記憶體 單元正在作編程。 U·如申請專利範圍第1〇項之方法，更進一步包含關閉相 關於I/O區塊的APDE模式開關，該1/0區塊内有δ己隐 體單元正處於APDE模式。 ^ —·-----tr---------^ (請先閱讀背面之注意事項再填寫本頁) 經 濟 部 智 慧 財 產 局 消 費 合 作 社 印 製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 91629