KR20030009283A - 플래시 ｅｅｐｒｏｍ의 프로그래밍 및 과다-소거 보정모드에서 비트라인 누설 전류를 억제하기위한 회로 적용 - Google Patents

플래시 ｅｅｐｒｏｍ의 프로그래밍 및 과다-소거 보정모드에서 비트라인 누설 전류를 억제하기위한 회로 적용 Download PDF

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Abstract

프로그래밍 및 과다-소거 동작 중 비트라인 누설 전류를 억제하기위한 플래시 메모리 및 방법이 제공된다.
플래시 메모리 디바이스는 I/O 블럭들의 배열로 구성된 플래시 메모리 셀들을 가지며, 각 I/O 블록은 행들과 열들을 가진다. 저항들의 배열은 공통 배열 소스 연결부와 저항 배열 중 선택된 저항들과 연결된다. 저항들의 배열은 저항들의 셋들로 만들어지고, 각 셋은 프로그래밍 모드 저항과 APDE 모드 저항을 가진다. 데이터 버퍼는 비트라인이 프로그래밍 또는 ADPE 중 하나에 대해 선택되면 프로그래밍 모드 저항과 APDE 모드 저항 중 하나를 상기 회로와 연결한다. 상기 저항들의 값들은 상기 소스의 전압을 상기 메모리 셀들의 선택된 문턱 전압 이상으로 승압하고, 이를 통해 과다-소거된 셀들이 프로그래밍 또는 APDE 중 하나를 실행하는 중 상기 비트라인으로 누설 전류를 흘리지 않도록 한다.

Description

플래시 ＥＥＰＲＯＭ의 프로그래밍 및 과다-소거 보정 모드에서 비트라인 누설 전류를 억제하기위한 회로 적용{CIRCUIT IMPLEMENTATION TO QUENCH BIT LINE LEAKAGE CURRENT IN PROGRAMMING AND OVER-ERASE CORRECTION MODES IN FLASH EEPROM}
상기 미세전자 플래시 또는 블록-소거 전기적 소거가능 프로그램 가능 읽기-전용 메모리(플래시 EEPROM)는 독립적으로 프로그램되거나 읽어질 수 있는 셀들의 배열을 포함한다. 각 셀의 크기와 그로인한 메모리는 독립적으로 셀들을 지울 수 있도록 하는 선택 트랜지스터로 알려진 트랜지스터들을 생략하므로 작아질 수 있다. 결과적으로 상기 셀들은 반드시 블록단위로 함께 소거되어야 한다.
이러한 종류의 플래시 메모리 디바이스는 개별적인 금속-옥사이드-반도체 (MOS) 전계 효과 트랜지스터 메모리 셀들을 포함하고, 이들 각각은 소스, 드레인,플로팅 게이트 그리고 이진수 1또는 0으로 셀을 프로그램하고 셀들을 읽어들이거나 상기 셀들을 블록단위로 소거하기위해 다양한 전압들이 가해지는 제어 게이트를 포함한다.
상기 셀들은 행(colum)과 열(row)의 배열들로 연결되며, 열로 연결된 상기 셀들의 게이트는 워드라인과 개별적으로 연결되고, 행으로 연결된 상기 셀들의 드레인들은 각각 비트라인과 연결된다. 상기 셀들의 소스들은 같이 연결된다. 이러한 배열은 NOR 메모리 구성으로 알려져 있다.
셀은 다음과 같은 프로그래밍 전압을 제공하는 것으로 프로그램된다: 전형적으로 9-10볼트를 상기 게이트 전압에 가하고, 약 5 볼트를 상기 드레인에 가하며 상기 소스는 접지한다. 상기 논의된 바와 같이, 이러한 전압들은 드레인 감소(depletion) 영역에서 상기 플로팅 게이트로 주입되는 핫 전자들을 유발한다. 상기 프로그래밍 전압을 제거하면, 상기 주입된 전자들은 상기 플로팅 게이트에서 트랩(trap)되고 내부에서 음전하를 생성하여 상기 셀의 문턱전압을 약 4볼트 이상으로 증가시킨다.
셀은 약 1볼트의 전압을 드레인과 연결된 비트라인에 가하고, 상기 소스를 접지하며, 상기 비트라인 전류를 측정하면서 약 5볼트의 전압을 상기 제어 게이트에 가하는 것으로 읽혀진다. 만일 상기 셀이 프로그램되고, 그 문턱 전압이 상대적으로 높다면(4V), 상기 비트라인 전류는 0이거나 상대적으로 낮아진다. 만일 상기 셀이 프로그램되지 않거나 소거되었다면, 상기 문턱 전압은 상대적으로 낮으며(2V), 상기 제어 게이트 전압은 상기 채널을 활성화시키고, 상기 비트라인전류는 상대적으로 높아질 것이다.
셀은 몇가지 방법들로 소거될 수 있다. 한가지 구성에 있어서, 상기 드레인을 플로팅 상태로 두면서 상대적으로 높은 전압, 12V를 상기 소스에 가하고, 상기 제어 게이트를 접지하면 셀이 소거된다. 이는 상기 플로팅 게이트에 주입되는 전자가 상기 플로팅 게이트에서 상기 박막 터널 옥사이드층을 지나 소스로의 파울러-노르데임(Fowler-Nordheim) 터널링을 통해 제거되도록 한다. 상기 드레인을 플로팅 상태로 두면서, 상기 게이트 전압에 -10V의 음전압을 가하고, 상기 소스에 5V를 가하는 것 역시 셀을 지울 수 있다. 셀을 소거하는 다른 방법은 상기 소스와 드레인을 플로팅 상태로 두면서 P-웰에 5V를 가하고, -10V를 상기 제어 게이트에 가하는 것이다.
일반적인 플래시 EEPROM 셀의 문제는 생산 허용치 때문이며, 어떠한 셀들은 다른 셀들이 충분히 소거되기 전에 과다-소거된다. 상기 과다-소거된 셀들의 플로팅 게이트들은 완전히 또는 부분적으로 전자들이 고갈되어 대단히 낮은 음전하를 가지거나 양전하를 가진다. 상기 과다-소거된 셀들은 공핍 모드 트랜지스터들로 동작할 수 있으므로 그 제어 게이트에 가해지는 일반적인 동작 전압으로 턴오프 되지 않아 후속 프로그램 및 읽기 동작 중에 상기 비트라인으로 누설 전류를 유발한다. 약간 과다 소거된 셀들은 상기 과다 소거된 양에 따라서 상기 비트라인으로의 다양한 양의 누설전류를 제공할 수 있다.
좀더 구체적으로, 프로그램 및 읽기 동작 중에는 한번에 단 하나의 워드라인만이 하이(high)상태로 유지되며, 다른 워드라인들은 접지된다. 그러나, 모든 셀들의 드레인들에 양전압이 인가되고, 선택되지 않은 셀의 문턱전압이 대단히 낮거나, 0 또는 음전압이면, 누설 전류는 상기 셀의 소스, 채널 그리고 드레인을 통해 흐른다.
전형적인 플래시 EEPROM에서, 예를 들어 512 트랜지스터 셀들과 같은 상기 다수의 메모리 트랜지스터 셀들의 드레인들은 각 비트라인과 연결된다. 만일 상기 비트라인 상의 실질적 수의 셀들은 백그라운드 누설 전류를 흘리며, 상기 비트라인 상의 전체 누설 전류는 셀 읽기 전류를 초과할 수 있다. 이는 상기 비트라인 상의 어떠한 셀의 상태도 읽을 수 없으며, 그로인해 상기 메모리는 동작 불능이 된다. 상기 배열을 이루는 비트들의 문턱전압들은 상대적으로 높은 문턱전압 VTMAX을 가지는 최소 소거된 셀들을 가지는 전압 분포를 형성하며, 최소 허용치 VTMIN를 가지는 가장 과다 소거된 셀들은 0이거나 음전압일 수 있다. 상기 더 낮은 문턱 전압과 더 넓은 문턱 전압 분포는 누설 전류를 증가시킨다. 그래서, 셀들이 과다소거되는 것을 방지하고 가능한 한 문턱 전압 분포 영역들 줄이는 것이 바람직하며, 이상적으로 소거 후 2V의 동일하게 높은 문턱 전압을 가지는 것이 바람직하다.
대부분의 과다-소거된 셀들을 더 높은 문턱 전압으로 재프로그램하는 과다-소거 보정 동작의 수행에의한 문턱 전압 분포의 감소는 당업계에 공지된 것이다. 이러한 종류의 과다-소거 보정 동작은 자동 프로그래밍 방해(Automatic Programming Disturb:APD)로 일반적으로 공지되어 있다.
자동 프로그램 방해 소거(APDE)로 간주되는 바람직한 APD 방법은 1997년 6월24일 리 클리블랜드에 의해 출원된, 미국 특허 제 5,642,311호, "과다소거를 제한하고 소거 확인 오류를 방지하는 플래시 메모리의 과다소거 보정"에 설명된다. 상기 방법은 과다-소거된 셀들에 대해 검사하는 단계와 그에 대한 프로그래밍 펄스들을 가하는 단계를 포함하며, 이는 허용할 수 있는 값들로 문턱 전압들을 백업한다.
소거 펄스의 적용 다음에는, 부족-소거 보정이 열들의 셀을 기반으로 처음 실시된다. 상기 제 1열 및 행 위치의 셀이 지정되고 그 제어 게이트(워드라인)에 4볼트를 가하고, 드레인(비트라인)에 1볼트를 가하며, 소스를 접지하는 것으로 소거를 확인하고, 그리고 센스 증폭기들을 이용하여 상기 비트라인 전류를 검출하며, 그로인해 상기 셀의 문턱전압이 예를 들어 2볼트 이상인지를 결정한다. 만일 셀이 부족-소거(2볼트 이상의 문턱 전압)되었다면, 상기 비트라인 전류는 낮아질 것이다. 이 경우, 소거 펄스는 상기 모든 셀들에 가해지며, 상기 제 1셀은 다시 소거 확인된다.
각 소거 펄스의 적용 이후, 후속 소거 확인 동작 전에, 과다-소거 보정이 상기 메모리의 모든 셀 상에 수행된다. 과다-소거 확인은 상기 배열의 비트라인들에서 순차적으로 수행된다. 이는 상기 워드라인을 접지하고, 전형적으로 1볼트를 상기 제 1비트라인에 가하고, 상기 비트라인 전류를 검출하는 것으로 달성된다. 만일 상기 전류가 기 설정된 값 이상이면, 이는 상기 비트라인에 연결된 셀들 중 적어도 하나가 과다-소거된 것이고, 그로인해 누설 전류가 생긴 것이다. 이 경우, 과다-소거 보정 펄스가 상기 비트라인에 적용된다. 이는 약 5볼트를 약 100㎲와 같은 소정의 기 설정된 시간동안 상기 비트라인에 가하는 것으로 달성된다.
상기 과다-소거 보정 펄스의 적용후, 상기 비트라인은 다시 확인된다. 만일 비트라인 전류가 여전히 높으면, 이는 과다-소거된 셀이 여전히 상기 비트라인에 연결되어 있다는 것을 나타내며, 다른 과다-소거 보정 펄스가 가해진다. 상기 절차는 모든 비트라인에서 순차적으로 반복된다. 상기 절차는 모든 비트라인의 전류가 기 설정된 값으로 줄어들 때 까지 필요한 만큼 많이 반복되며, 상기 기 설정된 값은 읽기 전류 보다 낮다. 그 다음, 상기 절차가 상기 처음 열들과 다음 열들의 나머지 것들에 수행되며, 이는 상기 메모리의 모든 셀들이 소거 확인 될 때 까지 수행된다.
각 소거 펄스 후 상기 과다-소거 보정 절차를 수행하는 것으로, 과다-소거된 셀들의 확장이 줄어들고, 셀들의 내구성이 개선된다. 또한, 과다-소거된 셀들이 각 소거 펄스 다음에 보정되기 때문에, 비트라인 누설 전류는 소거 확인 동안 줄어들고, 그로인해 상기 소거 확인 절차의 완료에 따라 부족-소거된 셀들의 존재를 방지한다.
비록 상기 APDE 방법이 과다소거 셀들의 제거에 효과적이지만, 이는 상기 소스들과 상기 셀들의 워드라인들이 과다소거 보정 중 접지되기 때문에, 과다 소거된 셀들은 상기 과다 소거 펄스들이 가해지는 동안 백그라운드 누설 전류가 발생한다는 제한이 있다. 상기 누설 전류는 큰 전원의 준비를 필요로 한다.
비록 상기 과다 소거 보정 펄스들이 부족 소거된 셀들을 생성하지 않도록 상기 절차 파라메터들이 제어되어야 하지만, 문턱 전압 분포가 줄어들 수 있는 양은 제한되는데, 그 이유는 제공되는 과다 소거 보정 펄스들에 의해 셀들을 적절하게소거할 수 있는 문턱 전압들이 후속적으로 증가되는 것을 방지하기위한 매커니즘이 없기 때문이다. 부가적으로, 백그라운드 누설 전류 역시 프로그래밍 중 존재하며, 유사한 문제들이 발생한다.
이러한 문제들은 상기 전원(Vcc)이 EEPROM들의 크기 감소에 따라 줄어들기 때문에 악화된다. 상기 소거된 셀들의 문턱 전압들은 낮은 Vcc 값들을 수용하기위해서 줄어들어야만 한다. 이 결과, 상기 문턱 전압 분포에서 더 많은 셀들에서 누설 전류가 발생한다.
충분히 낮은 Vcc가 적용되면, 대단히 많은 셀들에서 누설 전류가 발생하고, 소거 확인 중 전체 비트라인 누설전류는 소거된 셀들, 비록, 상기 확인된 셀이 부족 소거된 것이라할지라도 이에 따르는 값을 초과할 수 있다. 이는 소거 확인 및 읽기 도중 셀의 상태를 결정할 수 없도록 하며, 상기 메모리를 동작 불능이 되도록 한다. 상기 문제는 종래 기술에서 불가해한 상태로 남아있으며, 저전압 EEPROM들의 개발에도 당연히 상속되었다.
Vcc값이 낮은 경우 발생할 수 있는 문제점으로서 또다른 원치않는 효과는, 만일 Vcc가 워드라인에 직접 연결되는 경우, 소거 동안 수행될 수 있는 확인 동작과 같은 선택된 셀의 채널을 활성화 하기에 불충분하다는 것이다. 이러한 이유로, 상기 워드라인 전압을 Vcc보다 충분히 높은 값으로 증폭하기 위해 전하 펌프가 제공되며, 그로인해 셀 확인이 신뢰성 있게 실시될 수 있다. Vcc=3V인 경우, 상기 워드라인 전압은 전형적으로 4-5V 값으로 증폭된다.
전압들은 통과 트랜지스터를 통해 비트라인들에 가해져서 개별적인 비트라인부분을 활성화 한다. 상기 백그라운드 누설 전류는 상기 전하 펌프의 부하를 줄이고, 상기 통과 트랜지스터들을 지나는 전압 강하를 증가시키며, 결과적으로 더 낮은 드레인 전압이 상기 셀에 제공된다. 만일 상기 드레인 전압이 과다 누설 전류 때문에 너무 낮아지면, 상기 셀 동작은 불안정하고 신뢰성이 없어진다.
메모리 셀을 신뢰성 있게 프로그램하기 위해서, 상기 셀의 드레인에서 소스로의 전압은 4볼트 이상이어야 하며, 다시 말해서, VDS는 4볼트 이상이라야 한다. 상기 비트라인은 유한한 저항성을 가지기 때문에, 비트라인에 대한 누설 전류는 상기 비트라인 저항을 통과하는 것으로 상당한 전압강하가 나타나며, 이는 상기 VDS전압을 상기 요구되는 전압 이하로 만든다. 상기 APDE 동작 중 유사한 현상이 발생할 수 있다.
그래서, 플래시 메모리 디바이스의 프로그래밍 및 APDE 중 비트라인 누설 전류를 줄이는 플래시 메모리 및 방법이 필요하다.
본 발명은 일반적으로 미세전자 집적회로 업계에 관한 것이다. 좀더 구체적으로, 본 발명은 프로그램가능한 반도체 메모리들에 관한 것이다. 더욱 구체적으로, 본 발명은 플래시 전기적 소거가능 프로그램가능 읽기-전용 메모리(EEPROM)의 프로그래밍 도중 및 과다-소거 보정 모드에서 비트라인 누설 전류를 억제하기위한 회로 적용에 관한 것이다.
본 발명의 특징을 나타내는 새로운 점들은 첨부되는 청구항들에 나열된다.그러나, 본 발명 자체는 물론이고, 사용의 최적 모드, 그리고 다른 특징들 및 이점이 되는 것들은 첨부되는 다음의 도면들과 함께 예시적인 실시예들의 상세한 설명들을 참조하는 것으로 가장 잘 이해할 수 있다.
도 1은 16 I/O 블록들을 가지는 종래 플래시 메모리 디바이스의 섹터를 간략히 나타내는 다이어그램으로, I/O 블럭 당 64메모리셀들이 있고, 512 열들(워드라인들)과 접지전압에서 종단되는 공통 배열 소스 연결부를 가진다.
도 2는 도 1에 도시되는 플래시 메모리 디바이스의 자세한 회로 다이어그램의 일부이다.
도 3은 종래 기술에서 공지된 바와 같이 고정된 저항과 연결되는 공통 배열 소스 연결부를 가지는 도 2에 도시되는 플래시 메모리 디바이스의 일부에 대한 자세한 회로 다이어그램이다.
도 4는 본 발명에 따르는 저항 배열과 연결되는 공통 배열 소스 연결부를 가지는 도 2에 도시되는 플래시 메모리 디바이스의 일부에 대한 자세한 회로 다이어그램이다.
본 발명에 따르면, 상기 나열된 것들, 다른 목적들 및 이점들이 플래시 메모리 디바이스의 APDE 및 프로그래밍 중 비트라인 누설 전류를 억제하는 방법 및 디바이스에 의해 달성된다. 플래시 메모리 디바이스는 n I/O 블럭들의 배열로 구성된 플래시 메모리 셀들을 가지며, 각 I/O 블록은 m 행들과 p열들을 가진다. 데이터 버퍼는 각 I/O 블록의 비트라인과 연결된다. 저항들의 배열은 공통 배열 소스 연결부와 저항 배열 중 선택된 저항들과 연결되며, 이들은 프로그래밍 동작의 실행 혹은APDE 동작의 실행에 따라서 상기 회로와 스위치된다.
본 발명의 다른 실시예에 따르면, 상기 저항 배열은 각 I/O 블록에 대해서 저항의 셋을 형성한다. 저항들의 각 셋은 프로그래밍 모드 저항과 APDE 모드 저항을 포함한다. 각 프로그래밍 모드 저항과 APDE 모드 저항은 스위치와 관련된다.
본 발명의 다른 측면에 따르면, 상기 데이터 버퍼는 I/O 블록의 개별적인 비트라인과 연결되는 메모리 셀이 프로그램 되는 것인지 APDE 모드가 될 것인지에 따라서 상기 프로그래밍 모드 저항 또는 APDE 모드 저항 중 하나를 스위치한다.
그래서, 상기 메모리 디바이스를 프로그램하거나 APDE하는 동안 비트라인 누설 전류를 억제하기위해 상기 설명된 방법과 디바이스가 제공된다. 이는 좀더 신뢰성있는 프로그래밍과 APDE 동작을 제공한다.
본 발명은 다음의 상세한 설명을 첨부되는 도면들과 함께 고려하는 것으로 좀더 잘 이해될 수 있다. 다음의 상세한 설명을 통해 당 업자라면 본 발명의 도시되고 설명되는 실시예가 단순히 본 발명의 최적 실시를 예시하는 방법으로서 제공된다는 것을 명백히 알 수 있을 것이다. 당연하게도, 본 바명은 다른 실시예들을 수용할 수 있고, 그의 몇몇 자세한 설명들은 다양하고 명백한 변경들을 수용할 수 있으며, 이들 모두는 본 발명의 범위를 벗어나지 않는다. 따라서, 상기 도면들과 상세한 설명은 예시적인 것으로 간주되어야하며 제한적인것으로 간주되어서는 안된다.
본 발명을 실현하기위한 현재까지의 고려된 최적모드를 예시하는 본 발명의 구체적인 실시예들이 자세히 설명된다.
도 1은 16 I/O 블록들로 구성된 메모리셀들을 가지는 플래시 메모리 디바이스의 섹터(100)를 간략하게 도시한 다이어그램으로, 각 I/O 블록은 열당 64개의 메모리 셀들을 가지며 512개의 열들을 가진다. 상기 I/O 블록들의 수, I/O 블록의 열당 메모리 셀들의 수 그리고 상기 I/O 블록의 열들의 수는 임의적인 것이며 다른 크기들이나 메모리 구성들 역시 본 발명이 적용될 수 있다.
상기 섹터(100)는 I/O 블록들(I/O BLK0(102), I/O BLK1(104), I/O BLK2(106), I/O BLK8(108), I/O BLK9(110),그리고 I/O BLK15(112))과 같은 16개의 I/O 블록들을 가진다. 각 I/O 블록은 64 메모리 블록 셀들의 폭을 가지고 한 열의 각 메모리 셀은 114로 지시되는 공통 워드라인과 연결되는 제어 게이드를 가진다. 워드라인들은 WL0, WL1, WL2, 그리고 WL511로 도시된다. 한 행의 각 메모리 셀 드레인은 비트라인(미도시)과 연결되고, 당연하게도, 각 I/O 블록은 64 행의 메모리 셀들을 가지므로 64 비트라인들이다. I/O 블록의 특정 열(또는 비트라인)은 116, 118, 120, 122, 124 그리고 126에서 도시되는 논리부와 같은 논리부에 의해 선택된다. DB0(128), DB1(130), DB7(132), DB8(134), DB9(136), 그리고 DB15(138)와 같은 데이터 버퍼는 각 I/O 블록 논리부를 구동한다. 상기 데이터 버퍼들과 논리부의 기능은 이하 논의될 것이다. 플래시 메모리 업계에 공지된 바와 같이, 상기 섹터를 감싸는 섹터 디코더들(미도시)과 상기 섹터의 내부에 위치되는 섹터 디코더 부분(140)이 존재한다. 상기 섹터 디코더 부분(140)의 기능은 본 발명에서 논의될 것이 아니며, 이후 논의하지 않을 것이다. 각 메모리 셀의 소스들은 공통 배열 소스 연결부와 연결되며, 이는 선(142)과 공통 배열 소스 연결 종단부(144)로 나타내어진다. 상기 플래시 메모리 업계에서 공지된 바와 같이, 워드라인 디코더들은 114로 나타내어지는 각 워드라인들 각각이 특정 전압의 적용을 위해 개별적으로 선택될 수 있도록 하고, 상기 데이터 버퍼들과 논리부들은 각 비트라인들이 상기 특정 전압의 적용에 대해 개별적으로 선택될 수 있도록 하지만, 상기 공통 소스 연결은 상기 개별적인 행의 소스들이나 소스들의 열이 선택되지 않도록 하는데, 다시 말해서, 상기 섹터의 모든 소스들은 항상 동일한 전압이 적용된다. 예를 들어서, 프로그래밍 및 APDE 중 상기 공통 배열 소스 연결부(144)는 146에서 도시된 바와 같이 접지와 연결된다.
도 2는 도 1에 도시된 I/O 블록들(102와 112)의 일부를 도시하는 섹터(100)의 일부에 대한 자세한 회로 다이어그램이다. I/O 블록0(102) 한 열의 메모리 셀들 일부가 메모리 셀들(202, 204 그리고 206)을 보이며 200에 도시된다. I/O 블록15(115)에서 한 행의 메모리 셀들 일부는 메모리 셀들(210, 212 그리고 214)을 보이며 도시된다. 상기 워드라인(WL0)은 메모리 셀들(202와 208) 제어 게이트들의 연결을 보이고, 상기 워드라인(WL1)은 메모리 셀들(204와 212) 제어 게이트들의 연결을 보이며, 그리고 상기 워드라인(WL511)은 메모리 셀들(206와 214) 제어 게이트들의 연결을 보인다. 각 워드라인은 I/O Blk0에서 I/O Blk15까지 각 I/O 블록의 모든 메모리 셀들의 제어 게이트들과 연결된다는 것은 당연하다. 각 I/O 블록의 한 열에는 64개의 메모리 셀들이 있고 16개의 I/O 블록들이 있기 때문에, 각 워드라인들은 64 x 16 = 1024 제어 게이트들과 연결된다. 상기 행(200)의 비트라인(216)은 상기 데이터 버퍼(DB0)와 논리 회로부(218)로 선택된다. 각 I/O 블록에 대해 데이터 버퍼와 관련되는 논리 회로부가 존재하며, 상기 데이터 버퍼와 관련되는 논리 회로부는 상기 I/O 블록의 64개 비트라인들(메모리 셀들의 행들)로부터 특정 비트라인을 선택한다. 편의성을 위해서, 각 I/O 블록0과 I/O 블록15에서 단 하나의 메모리 셀 행 만을 도시한다. 당연하게도, I/O 블록0의 특정 메모리 셀은 특정 워드라인을 선택하는 워드라인 디코더에 의해 선택될 수 있고, 상기 데이터 버퍼와 논리 회로부(218)는 특정 비트라인을 선택하는데, 상기 소스들은 모두 공통 전압과 연결되어 있기 때문에 상기 특저 워드라인과 특정 비트라인의 선택은 상기 I/O 블럭0의 특정 메모리 셀을 선택한다. 예를 들어서, 도 2에 도시된 바와 같이, 상기 워드라인(WL0)은 비트라인(216)이 선택되고, 상기 메모리 셀(202)이 선택된 상태에서, 자신에게 프로그래밍 또는 APDE 전압이 제공되는 것을 도시한다. 동시에, 워드라인(WL0)이 선택되기 때문에, 상기 데이터 버파와 논리 회로부(222)에의한 비트라인(220)의 선택은 상기 행(208)의 메모리 셀(210) 역시 선택한다. 당연하게도, 워드라인(WL0)이 선택되기 때문에, 상기 I/O 블록0에서 15 각각의 비트라인은 프로그래밍과 같은 동작을 위해 선택될 수 있다. 예를 들어서, 상기 모든 메모리 셀들이 소거된 후, 상기 섹터는 프로그램에 필요한 상기 메모리 셀들의 워드라인과 비트라인들을 선택하는 것으로 한번에 한 워드(16비트) 씩 프로그램될 할 수 있다. 그래서, 1개의 메모리 셀은 워드로 프로그램될 수 있고, 16개의 메모리셀들은 상기 워드씩 동시에 프로그램될 수 있다. 프로그램되는 상기 메모리 셀들의 각 비트라인들에는 전류 흐름이 존재하고, 상기 공통 배열 소스 연결부를 통한 전체 전류 흐름은 상기 워드로 프로그램되는 다수의 메모리 셀들에 가변적으로 종속적일 수 있다. 상기 논의된 바와 같이, 개별적인 비트라인의 전류 흐름은 프로그램되는 메모리 셀들 통한 프로그래밍 전류 흐름과 낮은 문턱 전압을 가지는 비트라인 상 메모리 셀들로부터의 누설 전류의 조합이다. 상기 누설 전류는 비록 메모리 셀들의 워드라인들이 접지(0V)되더라도 거의 5V의 전압이 상기 드레인들에 가해지기 때문에 상기 메모리 셀들 중 일부의 낮은 문턱 전압은 작지만 유한한 누설 전류를 상기 셀들로부터 유발할 수 있다. 상기 누설 전류 때문에 적어도 두개의 문제들이 발생할 수 있다. 먼저, 모든 누설 전류와 결합되는 상기 프로그램되는 셀들의 프로그래밍 전류는 큰 전류를 필요로하고, 그로인해 큰 전원 공급이 필요하다. 두번째로, 상기 비트라인에는 224에서 점선으로 된 저항으로 나타내어지는 유한한 저항(RBitline)이 있기 때문에, 상기 누설 전류로 발생되는 증가된 비트라인 전류는 상기 저항(RBitline)을 지나 전압 강하 ΔV = RBitlinex IBitline를 증가시킨다. 상기 증가된 전압 강하(ΔV)로 유발되는 상기 문제는 상기 전압 강하(ΔV)가 상기 드레인 전압(VD)과 그로인한 상기 드레인과 소스 간 전압(VDS)을 줄인다. 상기 드레인 전압(VD)는 상기 셀의 신뢰성 있는 프로그래밍을 위해 필요한 요구 값(전형적으로 4V) 이하로 떨어질 수 있다. 3V 전원이 사용되는 시스템에서, 전하 펌프가 상기 전원 전압을 필요한 수준으로 증카시키기위해 사용되며, 상기 전압 강하(ΔV)는 더욱 위험해진다.
도 3은 종래 기술에서 도시된 바와 같이 공통 배열 소스 연결부(146)와 접지 간을 연결하는 저항(300)을 가지는 도 2에 도시되는 플래시 메모리 디바이스의 일부에 대한 자세한 회로 다이어그램이다. 상기 저항(300)은 프로그램되거나 APDE(과다소거 보정)가 수행되지 않는 상기 메모리 셀들로부터 비트라인 누설을 방지하기위해 제공된다. 상기 저항(300)은 상기 공통 배열 소스 연결부(146)가 접지(0V) 이상의 전압이 되도록 한다. 상기 저항(300)의 값은 상기 공통 배열 소스 연결부(146)에서의 전압이 상기 셀 소스와 기판 연결 간의 바이어스 전압 생성을 통한 "몸체 효과"로 상기 모든 셀들의 Vt를 증가시키기에 충분하도록 선택되고, 이는 가장 누설이 많은 셀들의 전류를 억제한다. 이는 전체가 아니더라도 대부분의 비트라인 누설 전류를 방지한다. 그러나, 단 하나의 고정된 저항 만이 있으므로 상기 저항(300)은 프로그램되는 워드에서 비트들의 수에 따라 비트라인 누설 전류 방지 성공이 가변한다. 예를 들어서, 만일 워드에서 단 하나의 비트 만이 프로그램된다면, 단 하나의 비트라인 만이 선택될 것이고(16개의 가능한 비트라인들 중에서), 상기 저항(300)을 통과하는 전류 흐름은 프로그램되는 단 한 비트를 통과하는 프로그램 전류가 되며, 상기 비트라인과 연결되는 나머지 511 메모리 셀들로부터의 누설 전류는 제외된다. 이는 상기 저항(300)을 통한 정압 강하가 상기 워드의 16비트들 중 많은 수가 프로그래밍되는 상황과 비교하여 상대적으로 작도록 한다. 예를 들어서, 만일 16비트들 중 14또는 15이 프로그램된다면, 상기 저항(300)을 통과하는 전류 흐름은 단일 셀을 통과하는 전류 흐름의 14 또는 15배가 될 수 있고, 상기 14 또는 15 비트라인들의 나머지 511 메모리 셀들로브터의 모든 누설 전류를 포함할 수 있다. 당연하게도, 상기 저항(300)을 가로지르는 전압강하의 상이함은 프로그램되는 셀들을 통과하는 프로그래밍 전압의 차이 때문에 15개 이상의 변화 요인들을 가질 수 있다.
도 4는 본 발명에 따라 상기 공통 배열 소스 연결부(146)와 접지 간 연결되는 저항 배열(400)을 가지는 도 2&3에 도시된 자세한 회로를 도시한다. 상기 저항 배열(400)은 402의 점선 내부 첫번째 셋과 404에서 점선 내부 2번째 셋으로 나타내어지는 저항들의 16셋들을 가진다. 각 I/O 블록과 관련되는 저항들의 셋이 존재하며, 그로인해 만일 상기 플래시 메모리 섹터가 32 I/O 블록들을 가진다면, 32개 저항 셋들이 존재할 것이다. 각 저항 셋은 두개의 저항들로 이루어지며, 한 저항은 프로그래밍 모드와, 다른 저항은 APDE 모드와 연결된다. 예를 들어서, 저항셋(402)에서, 프로그래밍 모드를 위한 제 1저항(406)과 APDE 모드를 위한 제 2저항(408)이 있다. 유사하게, 저항셋(404)에서, 프로그래밍 모드를 위한 제 1저항(410)과 APDE 모드를 위한 제 2저항(412)이 있다. 상기 저항 셋들의 각 저항은 관련 스위치를 가진다. 예를 들어서, 저항 셋(402)의 프로그래밍 저항(406)은 스위치(414)를 가지고 저항 셋(402)의 APDE 저항(408)은 스위치(416)를 가진다. 유사하게, 저항 셋(404)의 프로그래밍 저항(410)은 스위치(418)를 가지고 APDE 저항(412)은 스위치(420)를 가진다. 상기 각 저항 셋의 각 스위치들은 개별적인 데이터 버퍼와 논리 회로부에의해 제어된다. 예를 들어서, 상기 I/O 블록0에 관련된 저항 셋(402)의 스위치들은 DB0& 논리부(218)에의해 제어된다. 유사하게, 상기 I/O 블록15에 관련된 저항 셋(404)의 스위치들은 DB15& 논리부(222)에의해 제어된다.
상기 스위치들은 비트라인이 이전 프로그래밍 모드 또는 APDE 모드 중 하나를 위한 데이터 버퍼와 논리 회로부에 의해 선택되는 경우 상기 개별적인 DB0& 논리 회로부에 의해 닫혀진다. 예를 들어서, 만일 DB0& 논리부(218)가 선택된 비트라인 상의 메모리 셀을 프로그램하기위해 I/O 블록0의 비트라인을 선택하면, DB0& 논리부(218)는 스위치(414)를 닫게하며, 이는 상기 공통 배열 소스 연결부(146)와 접지 간의 회로의 PGM0(I/O 블록0에 대한 프로그래밍 모드 저항)(406)에 위치한다. 만일 DB0& 논리부(218)가 APDE를 위해 I/O 블록0에서 비트라인을 선택하면, 상기 DB0& 논리부(218)는 스위치(416)를 닫게하며, 이는 상기 공통 배열 소스 연결부(146)와 접지 간의 회로의 APDE0(I/O 블록0에 대한 APDE 모드 저항)(408)에 위치한다. 유사하게, 만일 DB15& 논리부(222)가 선택된 비트라인 상의 메모리 셀을 프로그램하기위해 I/O 블록15의 비트라인을 선택하면, DB15& 논리부(222)는 스위치(418)를 닫게하며, 이는 상기 공통 배열 소스 연결부(146)와 접지 간의 회로의 PGM15(I/O 블록15에 대한 프로그래밍 모드 저항)(410)에 위치한다. 만일 DB15& 논리부(222)가 APDE를 위해 I/O 블록15에서 비트라인을 선택하면, 상기 DB15& 논리부(222)는 스위치(420)를 닫게하며, 이는 상기 공통 배열 소스 연결부(146)와 접지 간의 회로의 APDE15(I/O 블록15에 대한 APDE 모드 저항)(412)에 위치한다. 당연하게도, 만일 각 I/O 블록에 프로그램 될 메모리 셀들이 있다면, 프로그래밍 중 상기 공통 배열 소스 연결부(146)와 접지 간에 연결되는 16 프로그램 저항들이 있을 것이다. 그래서, 얼마나 많은 메모리 셀들이 프로그램 될 것인지에 따라서 프로그래밍 중 상기 공통 배열 소스 연결부(146)와 접지 간에 연결되는 1에서 16 프로그램 모드 저항들이 연결될 수 있다. 유사하게, APDE 중 상기 공통 배열 소스 연결부(146)와 접지 간에 연결되는 1에서 16 APDE 모드 저항들이 연결될 수 있다. 그래서, 상기 저항 배열(400)을 지나는 전압 강하는 자동적으로 프로그램되거나 APDE 수행될 메모리 셀들의 수에 따라서 증감이 조절된다. 당연하게도, 상기 저항들은 상기 공통 배열 소스 연결부(146)에서의 전압이 상기 셀 소스와 기판 연결 간의 바이어스 전압 생성을 통한 "몸체 효과"로 상기 모든 셀들의 Vt를 증가시키기에 충분하도록 선택되고, 이는 가장 누설이 많은 셀들의 전류를 억제한다.
상기 프로그래밍 모드 저항들과 상기 APDE 모드 저항들의 저항 값들은 특정한 플래시 메모리 구성과 문턱 전압 분포의 특성에 따라 결정된다. 설계자는 상기 문턱 전압 분포와 프로그래밍 및 APDE 중 존재할 수 있는 누설 전류를 결정하고, 소거되지 않은 메모리 셀들로부터의 누설 전류를 억제하기위해 증가되어야 할 상기 공통 배열 소스 연결의 전압 레벨을 더 결정한다. 이는 간단한 연산일 수 있으며 플래시 메모리 셀들의 상이한 구조에 따라 상이한 값들일 수 있다.
비록 상기 스위치들은 도 4에 기계적인 스위치들로 도시되었지만, 상기 스위치들은 칩 내부 회로부로서 생산될 수 있다는 것은 당연한 것이다. 이러한 스위치들은 당 업계에 공지된 것이므로 이후 논의하지 않는다.
요약하자면, 본 발명은 종래 기술의 제한들을 극복하고 플래시 메모리의 프로그래밍 및 APDE 중 비트라인 누설 전류를 신뢰성 있게 억제할 수 있도록 한다. 상기 설명되는 방법 및 디바이스는 메모리 디바이스의 프로그래밍 또는 APDE 중 비트라인 누설 전류 억제를 위해 제공된다. 이는 좀더 신뢰성 있는 프로그래밍과 PADE 동작을 제공한다.
상기 본 발명 실시예의 설명은 예시 및 설명의 목적으로 제공된 것이다. 이는 설명된 상세한 형태로 본 발명을 제한하기위한 것이 아니다. 명백한 변경들 또는 변화들은 상기 기법들의 범주에서 가능하다. 상기 실시예는 본 발명의 요점을 최적 예시하고 설명하기위해 선택되었으며, 그 실질적인 적용에 있어서 당 업자들이라면, 다양한 실시예들에서 특정한 사용에 적절하도록 본 발명을 다양하게 변경하여 이용할 수 있다. 이러한 모든 변경들 및 변화들은 완전히, 합법적으로 그리고 공정하게 첨부되는 청구항들에 의해 정의되는 본 발명을 해석한는 경우 그 범위 내에 존재한다.

Claims (12)

  1. 반도체 메모리 디바이스에 있어서, 이는,
    n I/O 블럭들의 배열로 구성된 플래시 메모리 셀들을 가지고, 각 I/O 블록은 m 행들과 p열들을 가지며,
    각 행의 각 플래시 메모리 셀 드레인은 비트라인과 연결되고,
    각 열의 각 플래시 메모리 셀 제어 게이트는 워드라인과 연결되며,
    상기 배열의 각 플래시 메모리 셀 소스는 공통 배열 소스 연결부와 연결되고,
    상기 I/O 블록들 각각의 각 비트라인은 데이터 버퍼와 논리 회로부 디바이스와 연결되며, 그리고
    저항 배열은 공통 배열 소스 연결부와 접지 간에 연결되는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제 1항에 있어서, 상기 저항 배열은 n I/O 블록들 각각에 대한 저항들의 셋을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 제 2항에 있어서, 상기 n I/O 블록들 각각에 대한 저항들의 셋은,
    프로그래밍 모드 저항과 프로그래밍 모드 스위치, 그리고
    APDE 모드 저항과 APDE 모드 스위치를 포함하는 것을 특징으로 하는 반도체메모리 디바이스.
  4. 제 3항에 있어서,
    상기 n I/O 블록들 각각에 대한 데이터 버퍼와 논리 회로부 디바이스 간 연결 및 해당 I/O 블록에 대한 프로그래밍 모드 스위치와, 그리고
    상기 n I/O 블록들 각각에 대한 데이터 버퍼와 논리 회로부 디바이스 간 연결 및 해당 I/O 블록에 대한 APDE 모드 스위치를 더 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  5. 제 4항에 있어서,
    상기 데이터 버퍼와 논리 회로부 디바이스에의해 제어되는 비트라인의 메모리 셀을 프로그래밍하는 동안 해당하는 프로그래밍 모드 스위치를 닫기위한 데이터 버퍼와 논리 회로부 디바이스들 각각의 스위칭 회로부와, 그리고
    상기 데이터 버퍼와 논리 회로부 디바이스에의해 제어되는 비트라인의 메모리 셀을 APDE 조작하는 동안 해당하는 APDE 모드 스위치를 닫기위한 데이터 버퍼와 논리 회로부 디바이스들 각각의 스위칭 회로부를 더 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  6. 반도체 메모리 디바이스의 비트라인 누설 전류를 억제하기위한 방법에 있어서, 상기 플래시 메모리 디바이스는 n I/O 블럭들의 배열로 구성된 플래시 메모리셀들을 가지고, 각 I/O 블록은 m 행들과 p열들을 가지며,
    각 행의 각 플래시 메모리 셀 드레인을 비트라인과 연결하는 단계와,
    각 열의 각 플래시 메모리 셀 제어 게이트를 워드라인과 연결하는 단계와,
    상기 배열의 각 플래시 메모리 셀 소스를 공통 배열 소스 연결부와 연결하는 단계와,
    상기 I/O 블록들 각각의 각 비트라인을 데이터 버퍼와 논리 회로부 디바이스와 연결하는 단계와, 그리고
    저항 배열을 공통 배열 소스 연결부와 접지 간에 연결하는 단계를 포함하는 것을 특징으로 하는 비트라인 누설 전류 억제 방법.
  7. 제 6항에 있어서, 상기 저항 배열을 공통 배열 소스 연결부와 접지 간에 연결하는 단계는 상기 공통 배열 소스 연결부와 접지 간의 n I/O 블록들 각각에 대한 저항들의 셋을 연결하는 것으로 달성되는 것을 특징으로 하는 비트라인 누설 전류 억제 방법.
  8. 제 7항에 있어서, 상기 공통 배열 소스 연결부와 접지 간의 n I/O 블록들 각각에 대한 저항들의 셋을 연결하는 단계는,
    상기 공통 배열 소스 연결부와 접지 간에 프로그래밍 모드 저항과 프로그래밍 모드 스위치를 연결하는 단계와, 그리고
    상기 공통 배열 소스 연결부와 접지 간에 APDE 모드 저항과 APDE 모드 스위치를 연결하는 단계로 달성되는 것을 특징으로 하는 비트라인 누설 전류 억제 방법.
  9. 제 8항에 있어서,
    상기 n I/O 블록들 각각에 대한 데이터 버퍼와 논리 회로부를 해당 I/O 블록에 대한 프로그래밍 모드 스위치와 연결하는 단계와,
    상기 n I/O 블록들 각각에 대한 데이터 버퍼와 논리 회로부와 APDE 모드 스위치를 연결하는 단계를 더 포함하는 것을 특징으로 하는 비트라인 누설 전류 억제 방법.
  10. 제 9항에 있어서,
    상기 데이터 버퍼와 논리 회로부 디바이스에 의해 제어되는 비트라인의 메모리 셀을 프로그래밍하는 동안 해당하는 프로그래밍 모드 스위치를 닫기위해 데이터 버퍼와 논리 회로부 디바이스들 각각에 스위칭 회로부를 제공하는 단계와, 그리고
    상기 데이터 버퍼와 논리 회로부 디바이스에 의해 제어되는 비트라인의 메모리 셀을 APDE 조작하는 동안 해당하는 APDE 모드 스위치를 닫기위해 데이터 버퍼와 논리 회로부 디바이스들 각각에 스위칭 회로부를 제공하는 단계를 더 포함하는 것을 특징으로 하는 비트라인 누설 전류 억제 방법.
  11. 제 10항에 있어서,
    프로그램되는 메모리 셀들의 I/O 블록들과 관련된 프로그래밍 모드 스위치들을 닫는 단계를 더 포함하는 것을 특징으로 하는 비트라인 누설 전류 억제 방법.
  12. 제 10항에 있어서,
    APDE 모드 메모리 셀들의 I/O 블록들과 관련된 APDE 모드 스위치들을 닫는 단계를 더 포함하는 것을 특징으로 하는 비트라인 누설 전류 억제 방법.
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