DE102020216060A1 - Elektrische Schaltungsanordnung mit einem ferroelektrischen Feldeffekttransistor und Speicherzelle - Google Patents

Elektrische Schaltungsanordnung mit einem ferroelektrischen Feldeffekttransistor und Speicherzelle Download PDF

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Abstract

Die vorliegende Erfindung betrifft eine elektrische Schaltungsanordnung mit einem ferroelektrischen Feldeffekttransistor, einer elektrischen Energiequelle (2) und einem resistiven Element (3) mit einem elektrischen Widerstand von mindestens 100 kOhm, wobei das resistive Element (3) mit einem Drain-Anschluss (D) des ferroelektrischen Feldeffekttransistors elektrisch verbunden ist und die elektrische Energiequelle (2) mit einem Gate-Anschluss (G) und einem Source-Anschluss (S) des ferroelektrischen Feldeffekttransistors (1) elektrisch verbunden ist.

Description

  • Die vorliegende Erfindung betrifft eine elektrische Schaltungsanordnung mit einem ferroelektrischen Feldeffekttransistor.
  • Bestimmte Anwendungen, wie beispielsweise Deep-Learning-Probleme, nutzen Matrix-Vektor-Multiplikationen, die Zugriff auf große Speicherkapazitäten benötigen und daher in der Regel in Prozessoren mit einem hohen Energieverbrauch zum Einsatz kommen, und die dabei notwendigen Gewichte und Aktivierungen in DRAM-Technologie speichern (dynamic random access memory). Da zusehends die gesamte Rechenzeit sowie Leistungsaufnahme nur von der Geschwindigkeit bzw. des Energieverbrauchs des Speicherzugriffs abhängt, DRAM-Technologie aber oftmals langsam und energieintensiv ist, wird hierdurch der Einsatz konventioneller Technologien für derartige Anwendungen erschwert oder ganz verhindert.
  • Ferroelektrische Feldeffekttransistoren haben eine niedrige Latenzzeit und bieten sich daher für den technischen Einsatz an. So beschreibt die Druckschrift US 2016/0027490 A1 eine Anordnung zum Löschen eines Speichers aus diesen Transistoren. Nachteilig hieran ist jedoch, dass Grenzspannungen und Drain-Ströme oftmals sehr variabel und somit nicht genau genug einstellbar sind.
  • Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine elektrische Anordnung vorzuschlagen, die die genannten Nachteile vermeidet, mit der also ein ferroelektrischer Feldeffekttransistor mit höherer Genauigkeit angesteuert werden kann.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch eine elektrische Schaltungsanordnung nach Anspruch 1. Vorteilhafte Ausgestaltungen und Weiterbildungen sind in den abhängigen Ansprüchen beschrieben.
  • Eine elektrische bzw. elektronische Schaltungsanordnung weist einen ferroelektrischen Feldeffekttransistor, eine elektrischen Energiequelle und ein resistives Element mit einem elektrischen Widerstand von mindestens 100 kOhm auf. Das resistive Element ist mit einem Drain-Anschluss des ferroelektrischen Feldeffekttransistors elektrisch verbunden und die elektrische Energiequelle mit einem Gate-Anschluss und einem Source-Anschluss des ferroelektrischen Feldeffekttransistors elektrisch verbunden.
  • Bedingt durch das resistive Element, das einen elektrischen Widerstand deutlich oberhalb eines reinen Leitungswiderstands aufweist und typischerweise als separates Bauteil oder Schaltkreis vorliegt, wird eine niedrige Stromvariabilität erreicht, während gleichzeitig der Vorteil eines hohen Ein/Aus-Verhältnisses bzw. On/Off-ratios erhalten bleibt. Das resistive Element weist hierbei vorzugsweise einen elektrischen Widerstand von 1 MOhm bis 100 MOhm auf. Als Ferroelektrikum soll hierbei insbesondere jeder Werkstoff gelten, der ein elektrisches Dipolmoment aufweist und bei Anlegen eines externen elektrischen Felds die Richtung seiner spontanen Polarisation ändert. Damit können auch logische Operationen wie bspw. die Multiplizier-und-Akkumulier-Operation (MAC-Operationen) deutlich energieeffizienter und mit hoher Genauigkeit berechnet werden.
  • Es kann vorgesehen sein, dass mindestens zwei ferroelektrische Feldeffekttransistoren in einer Reihenanordnung mit einem Analog-Digital-Umsetzer bzw. Analog-Digital-Wandler angeordnet sind. Durch diese Anordnung, bei der mindestens ein oder genau ein resistives Element an den Drain-Anschluss des ferroelektrischen Feldeffekttransistors angeschlossen ist und zudem ein Analog-Digital-Umsetzer verwendet wird, kann eine Anordnung für logische Schaltungen bereitgestellt werden.
  • Alternativ oder zusätzlich kann auch vorgesehen sein, dass das resistive Element aus einem Stromspiegel sowie einem Stromgenerator aufgebaut ist, d. h. dass ein Stromspiegel und ein Stromgenerator das resistive Element bilden.
  • Mehrere ferroelektrische Feldeffekttransistoren können in einer Matrixanordnung bzw. crossbar-Anordnung mit mindestens zwei Zeilen und mindestens zwei Spalten angeordnet sind, wobei die Gate-Anschlüsse aller ferroelektrischen Feldeffekttransistoren einer einzelnen Zeile mit einer gemeinsamen Wortleitung bzw. word line elektrisch verbunden sind, alle Source-Ausgänge der in einer einzelnen Spalte angeordneten ferroelektrischen Feldeffekttransistoren mit einer gemeinsamen Source-Leitung verbunden sind und alle Drain-Anschlüsse der in einer einzelnen Spalte angeordneten ferroelektrischen Feldeffekttransistoren mit einer gemeinsamen Drain-Leitung verbunden sind. Durch derartige Matrixanordnungen können programmierbare Speicherelemente geschaffen werden, die aufgrund der ferroelektrischen Eigenschaften eine hohe Zuverlässigkeit aufweisen.
  • Vorzugsweise sind alle Drain-Leitungen jeder Spalte mit einem eigenen Analog-Digital-Umsetzer und alle Source-Leitungen jeder Spalte mit dem jeweiligen resistiven Element verbunden. Somit ergibt sich eine gitterförmige Anordnung, bei der gezielt einzelne Zellen angesteuert werden können.
  • Die ferroelektrischen Feldeffekttransistoren können in verschiedenen Speicherzuständen programmiert werden. Zum Bilden eines Multibit content addressable memory, MCAM, kann ein positiv programmierter ferroelektrischer Feldeffekttransistor und ein negativ programmierter ferroelektrische Feldeffekttransistor miteinander verschaltet sein. Hierbei öffnet die Schwellwertspannung dieser beiden ferroelektrischen Feldeffekttransistoren einen Suchbereich aus.
  • Eine Speicherzelle weist eine elektrische Schaltungsanordnung mit den zuvor beschriebene Eigenschaften auf. Anstelle der beschriebenen elektrischen Schaltungsanordnung kann auch eine elektrische Schaltungsanordnung verwendet werden, bei der der ferroelektrische Feldeffekttransistor durch einen Flash-Transistor ersetzt ist oder es wird eine 1-Transistor-1-Widerstandselement-Speicherzelle mit konventionellem Transistor, d. h. keinem ferroelektrischen Feldeffekttransistor, verwendet, die eine gleichartige Ansteuerung wie der ferroelektrische Feldeffekttransistor ermöglichen und wie beschrieben in einer Matrixanordnung eingesetzt werden können. Das Widerstandsverhältnis aus resistivem Element zu niederohmigem Zustand der Speicherzelle sollte dabei mindestens 10 betragen. Typischerweise weist diese Speicherzelle ein Ein/Aus-Verhältnis bzw. On/Off-ratio von größer als 102 auf.
  • Bei einem Verfahren zum Programmieren einer elektrischen Schaltungsanordnung mit einem ferroelektrischen Feldeffekttransistor, einer elektrischen Energiequelle und einem resistiven Element mit einem elektrischen Widerstand von mindestens 100 kOhm, wobei das resistive Element mit einem Drain-Anschluss des ferroelektrischen Feldeffekttransistors elektrisch verbunden ist und die elektrische Energiequelle mit einem Gate-Anschluss und einem Source-Anschluss des ferroelektrischen Feldeffekttransistors, elektrisch verbunden ist, wird durch Anlegen einer elektrischen Spannung definierter Höhe an einen der Anschlüsse des ferroelektrischen Feldeffekttransistors und Verbinden der weiteren Anschlüsse mit elektrischem Nullpotential der ferroelektrische Feldeffekttransistor in einen Zustand einer logischen Eins oder einer logischen Null überführt wird.
  • Bei einer Anordnung mehrerer ferroelektrischer Feldeffekttransistoren in einer Matrixanordnung kann zudem nur der zu programmierende ferroelektrische Feldeffekttransistor mit der elektrischen Spannung definierter Höhe versorgt werden, um eine definierte Programmierung zu ermöglichen.
  • Es kann auch vorgesehen sein, dass zum Programmieren eine elektrische Spannung von vorzugsweise +/-4 V für typischerweise 1 µs an einen einzigen der ferroelektrischen Feldeffekttransistoren angelegt wird, wobei die Source-Leitung und die Drain-Leitung der gleichen Reihe mit einer niedrigen Spannung, vorzugsweise mit einer Spannung von vorzugsweise +/-2,7 V für typischerweise 1 µs und die Wortleitung der gleichen Spalte mit einer niedrigeren Spannung, vorzugsweise +/-1,3 V für typischerweise 1 µs versorgt werden. Davon abweichend ist es möglich, geringere Spannungen mit längeren Schreibzeiten anzusetzen.
  • Es kann vorgesehen sein, dass VT-Zustände des ferroelektrischen Feldeffekttransistors mithilfe des Analog-Digital-Umsetzers gemessen und mittels eines weiteren Anpassungsschrittes durch einen weiteren Programmierschritt angepasst werden.
  • Das beschriebene Verfahren ist typischerweise mit der beschriebenen Schaltungsanordnung durchführbar bzw. die beschriebene Schaltungsanordnung ist zum Durchführen des beschriebenen Verfahrens ausgebildet.
  • Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend anhand der 1 bis 23 erläutert.
  • Es zeigen:
    • 1 eine schematische Darstellung einer elektrischen Anordnung mit einem Feldeffekttransistor;
    • 2 ein Diagramm, bei dem die Stromvariabilität über dem Strom aufgetragen ist;
    • 3 Matrixkonfiguration mehrerer Segmente mit ferroelektrischen Feldeffekttransistoren;
    • 4 eine schematische Ansicht mehrerer Segmente;
    • 5 eine Programmierungskonfiguration eines Segments, das an einen einzigen elektrischen Widerstand angeschlossen ist;
    • 6 eine Matrixanordnung mit einer Spalte und einem einzelnen Analog-Digital-Umsetzer;
    • 7 Diagramme zur Stromvariabilität für verschiedene elektrische Widerstände;
    • 8 Diagramme zur Stromvariabilität für verschiedene elektrische Spannungen;
    • 9 ein Schaltbild einer Matrixanordnung ferroelektrischer Feldeffekttransistoren;
    • 10 eine 6 entsprechende Ansicht einer weiteren Matrixanordnung;
    • 11 ein Schaltbild eines Ausführungsbeispiels mit einem Stromgenerator je Segment;
    • 12 ein Diagramm von Strom- und Spannungsverläufen am Analog-Digital-Wandler der in 11 gezeigten Schaltung;
    • 13 ein Diagramm der Antwort nach sequentieller Aktivierung der Transistoren des in 11 gezeigten Beispiels;
    • 14 ein Schaltbild eines Referenzstromgenerators;
    • 15 ein Diagramm eines Temperaturanstiegs des in 14 gezeigten Schaltkreises;
    • 16 ein Blockdiagramm einer kompletten Architektur;
    • 17 eine schematische Ansicht des Speichern von Eingangs- und Ausgangssignalen in Registern;
    • 18 eine beispielhafte Darstellung der erreichbaren TOPS/W bei gegebener Gewichtspräzision für die beschriebene Architektur;
    • 19 eine schematische Darstellung einer MCAM-Zelle;
    • 20 eine schematische Darstellung einer TCAM-Zelle
    • 21 ein Diagramm des Drain-Stroms über der Gate-Spannung der MCAM-Zelle;
    • 22 ein Diagramm der Grenzspannung in vier Stufen für die MCAM-Zelle; und
    • 23 eine vorgeschlagene Distanzfunktion für die MCAM-Zelle.
  • In 1 ist in einer schematischen Ansicht im oberen Teil der Figur der aus dem Stand der Technik bekannte Aufbaue einer sogenannten „1F“-Konfiguration dargestellt, bei der ein ferroelektrischer Feldeffekttransistor 1 über seinen Gate-Anschluss G an eine elektrische Energiequelle 2, d. h. eine elektrische Stromquelle bzw. Spannungsquelle, angeschlossen ist und von dieser mit einer elektrischen Spannung VGS beaufschlagt wird. Ein Drain-Anschluss D ist an Masse, d. h. an elektrisches Nullpotential, angeschlossen.
  • Im unteren Teil von 1 ist zwischen dem Drain-Anschluss D und dem Masseanschluss ein resistives Element 3 mit einem elektrischen Widerstand von mindestens 100 kOhm angeordnet. Durch diese Anordnung wird zwar die dem ferroelektrischen Feldeffekttransistor 1 innewohnende Eigenschaft eines hohen Ein/Aus-Verhältnisses beibehalten, jedoch die Variabilität bezüglich des elektrischen Stroms reduziert. Das resistive Element 3 kann hierbei als ein Peripherieschaltkreis wie ein 3-Bit-Verstärker ausgestaltet sein. Durch den Einsatz des ferroelektrischen Feldeffekttransistors 1 in dieser 1FeFET1R- oder 1F1R-Konfiguration kann mit geringer elektrische Leistung ein Lesevorgang durchgeführt werden und durch das hohe Ein-/Aus-Verhältnis der Transistor leicht ausgelesen werden, so dass dieser als Binärglied für MAC-Operationen dienen kann (multiple-accumulate). 2 zeigt hierbei die Stromvariabilität über dem elektrischen Strom für beide Konfigurationen.
  • In 3 ist eine Matrixkonfiguration oder crossbar-Struktur dargestellt. Wiederkehrende Merkmale sind in dieser Figur wie auch in den folgenden Figuren mit identischen Bezugszeichen versehen. Hierbei sind mehrere nichtflüchtige Speichereinheiten (non-volatile memories, NVM) gitterförmig in Reihen und Spalten angeordnet. Jede der Speichereinheiten umfasst dabei einen ferroelektrischen Feldeffekttransistor 1. Beispielsweise kann eine Matrix aus acht mal acht ferroelektrischen Feldeffekttransistoren 1 gebildet werden. Möglich sind auch Konfigurationen mit vier mal vier oder zweiunddreißig mal zweiunddreißig ferroelektrischen Feldeffekttransistoren, die ein zusammengehörendes Segment bilden. Zudem muss die Zahl der Spalten und die Zahl der Reihen nicht identisch sein kann aber jeweils bis zu 1024 betragen. Hierbei sind die Gate-Anschlüsse G aller Transistoren eines Segments an einer gemeinsamen Wortleitung (word line) WL angeschlossen, alle Source-Anschlüsse S an einer gemeinsamen Source-Leitung SL und alle Drain-Anschlüsse D an einer gemeinsamen Drain-Leitung DL.
  • Um eine der Speichereinheiten zu programmieren, wird nur ein einzelner ferroelektrischer Feldeffekttransistor 1 je Segment ausgewählt und mit einer elektrischen Spannung von +/-4 V beaufschlagt (wobei die angelegte elektrische Spannung generell zwischen +/-1,5 V und +/-8 V an einer Wortleitung WL liegen kann, während alle Drain-Leitungen DL und alle Source-Leitungen SL mit Masse verbunden sind, und eine positive Spannung zum Programmieren und eine negative Spannung zum Löschen verwendet wird).
  • Eine elektrische Spannung von +/-2,7 V wird zeitgleich an die Source-Leitungen SL bzw. Drain-Leitungen DL der gleichen Reihe des programmierten ferroelektrischen Feldeffekttransistors 1 und eine elektrische Spannung von +/-1,3 V an die Wortleitungen WL der gleichen Spalte angelegt, um zu verhindern, dass andere ferroelektrische Feldeffekttransistoren programmiert werden. Nachdem dieser Programmier- bzw. Schreibvorgang beendet ist, liegt jeder ferroelektrische Feldeffekttransistor in einem LVT-Zustand (low VT), der einer logischen Eins entspricht, einem HVT-Zustand (high VT), der einer logischen Null entspricht, oder einem dazwischenliegenden VT-Zustand vor. 4 zeigt eine schematische Ansicht mehrerer Segmente, die in einer Matrixanordnung in mehreren Zeilen und mehreren Spalten angeordnet sind. Jede der Zeilen ist mit eigenen Eingangsleitungen versehen, während jede der Spalten mit einem Analog-Digital-Umsetzer 4 bzw. Analog-Digital-Konverter elektrisch verbunden ist. In 5 sind hierfür die Schalttransistoren dargestellt, die zwischen den verschiedenen Zuständen Programmierung, Inhibit (Verhinderung der Programmierung) sowie Lesemodus umschalten können. Anstelle von ferroelektrischen Feldeffekttransistoren 1 kann bei der in 4 dargestellten Anordnung wie auch in den weiteren Ausführungsbeispielen auch ein Flash-Transistor oder eine 1-Transistor-1-Widerstandselement-Speicherzelle verwendet werden.
  • In 5 ist eine entsprechende Konfiguration eines Segments zum Programmieren in einer schematischen Ansicht gezeigt. Das dargestellte Segment ist dabei mit einem einzigen resistiven Element 3 bzw. einem einzelnen elektrischen Widerstand elektrisch verbunden. Während eines Rechen- bzw. Lesevorgangs wird jeweils nur ein einziger der ferroelektrischen Feldeffekttransistoren 1 je Segment aktiviert, was bedeutet, dass die in 5 dargestellten Verbindungstransistoren in einem geöffneten Zustand sind, also eine elektrische Spannung typischerweise Vdd angelegt wird, und mit dem resistiven Element 3 verbunden wird. Pro Segment wird auch nur ein einziges resistives Element 3 verwendet.
  • Über die Wortleitung WL wird eine elektrische Spannung von typischerweise 0,5 V bis 1,2 V als Input angelegt, wobei die Source-Leitung SL mit dem resistiven Element 3 verbunden wird und durch die Drain-Leitung DL, die mit dem Analog-Digital-Umsetzer 4 verbunden ist, der Lesevorgang erfolgt. In dem dargestellten Ausführungsbeispiel hat jede Spalte acht Segmente und jed e der Spalten ist mit einem einzigen Analog-Digital-Umsetzer 4 verbunden. Die jeweiligen Analog-Digital-Umsetzer 4 digitalisieren den durch den elektrischen Strom gelieferten Input. Wie in 6 in einer ebenfalls schematischen Ansicht gezeigt, kann hierzu ein Thermometer-Code-Analog-Digital-Umsetzer 4 verwendet werden, bei dem einlaufende logische Signale auf der Drain-Leitung DL aufaddiert werden. Lediglich aus Gründen der vereinfachten Übersicht ist in dem in 6 dargestellten Beispiel eine Anordnung von acht Segmenten in einer Spalte gezeigt. Am Thermometer-Code-Analog-Digital-Umsetzer 4 ist zusätzlich ein Referenzstromgenerator 5 angeschlossen, der einen Referenzstrom zur Verfügung stellt, gegenüber dem niedrige Eingangsstromstufen des Thermometer-Code-Analog-Digital-Umsetzers 4 definiert sind. Bei dem in 5 gezeigten Ausführungsbeispiel kann somit ein 3-bit-Analog-Digital-Wandler mit acht Stufen bereitgestellt werden. Wie bereits beschrieben sind auch hier alle Drain-Leitungen DL der Spalte mit dem Analog-Digital-Umsetzer 4 verbunden, so dass das Ergebnis jeder Operation bestimmt werden kann. Jede der Source-Leitungen SL der Spalte ist separat mit dem resistiven Element 3 verbunden, da von jedem Segment jeweils nur ein einziger ferroelektrische Feldeffekttransistor 1 im Inferenzmodus aktiviert wird und ein Resultat ausgeben kann. Jedes der Segmente liefert sozusagen eine logische Eins oder eine logische Null, diese Werte werden entlang der Drain-Leitung DL akkumuliert und der Analog-Digital-Umsetzer 4 digitalisiert diese Werte für eine digitale Repräsentation der MAC-Operation.
  • 7 zeigt im linken Diagramm die Stromvariabilität eines konventionellen ferroelektrischen Feldeffekttransistors 1mit hohem Ein/Aus-Verhältnis im LVT-Zustand. Hierbei wird eine hohe Leistung benötigt, um eine hohe Effizienz zu gewährleisten, da ansonsten die Stromstärke stark schwankt und der Analog-Digital-Umsetzer 4 nicht den richtigen Wert als Output detektiert. Hinzu kommt, dass der elektrische Strom hierbei sehr hoch ist, was einen negativen Einfluss auf den Energieverbrauch einer Rechenoperation hätte. Im rechten Diagramm ist eine entsprechende Kurve das Drain-Source-Stroms IDS über der Gate-Source-Spannung VGS gezeigt für die in 1 unten dargestellte Schaltungsanordnung. Die Schaltungsanordnung zeigt, wie den entsprechenden Diagrammen von 8 zu entnehmen ist, innerhalb eines Bereichs von 100 nA keine oder nur sehr geringe Variabilität des elektrischen Stroms, zumal auch eine Variabilität bspw. aufgrund von IR-Drop, die von der Wortleitung WL stammt, unterdrückt ist wegen des relativ großen Fensters von VGS. In 8 sind hierzu im linken Diagramm entsprechende Kurven für eine elektrische Spannung VDS von 1 V, im rechten Diagramm für eine elektrische Spannung von VDS=0,1 V gezeigt.
  • In 9 ist in einer schematischen Ansicht wiederum eine Matrixanordnung mehrerer ferroelektrischer Feldeffekttransistoren 1 als Schaltbild gezeigt. Jeder der dargestellten ferroelektrischen Feldeffekttransistoren 1 hat eine separate Wortleitung WL, aber alle Source-Leitungen SL und Drain-Leitungen DL sind jeweils miteinander verbunden. Während der Programmierung sind alle Source-Leitungen SL und alle Drain-Leitungen DL an Masse, also an elektrisches Nullpotential, angeschlossen. Die Wortleitung WL des zu programmierenden ferroelektrischen Feldeffekttransistors 1 hat den Spannungswert Vprog. Die übrigen ferroelektrischen Feldeffekttransistoren sind, wie zuvor mit einer Spannung von +/-1,3 V beaufschlagt, um nicht programmiert zu werden. Durch die dargestellte Anordnung wird wiederum nur der aktivierte ferroelektrische Feldeffekttransistor 1 elektrischen Strom an die Drain-Leitung DL weiterleiten während die weiteren Feldeffekttransistoren aufgrund des hohen Ein/Aus-Verhältnisses praktisch nicht dazu beitragen. Dies gilt insbesondere für die ferreoelektrischen Feldeffekttransistoren im LVT-Zustand oder einem niedrigen VT-Zustand durch die Nutzung eines dem mittleren VT angepasste Inhibit-Spannung, typischerweise 0 V bis -0,3 V.
  • 10 zeigt in einer 6 entsprechenden Ansicht ein weiteres Ausführungsbeispiel. In diesem Ausführungsbeispiel haben die ersten sieben Segmente einen aktivierten ferroelektrischen Feldeffekttransistor 1 im LVT-Zustand, während das achte Segment einen aktivierten ferroelektrischen Feldeffekttransistor 1 im HVT-Zustand aufweist. Nur der LVT-Zustand kann daher zum gesamten elektrischen Strom beitragen, da die Grenzspannung Vth des Transistors im HVT-Zustand sehr hoch ist und kein elektrischer Strom hierüber bereitgestellt werden kann. Der Gesamtstrom entspricht daher gerade sieben LVT. Der Referenzstromgenerator 5 stellt einen stabilen, d. h. über die Zeit gleich großen Gleichstrom zur Verfügung, der über einen Stromspiegel geführt wird und dem Analog-Digital-Umsetzer 4 als Iref zugeführt wird. Ein Multiplikationsprozess wird an den aktivierten ferroelektrischen Feldeffekttransistoren 1 durchgeführt, ein Additionsprozess entlang der Drain-Leitung DL und eine Digitalisierung am Analog-Digital-Umsetzer 4. Der Analog-Digital-Umsetzer 4 empfängt den Gesamtstrom aller Segmente und konvertiert diesen in ein digitales Ausgangssignal. Schließlich wird durch den Inverter 6 dieses Ausgangssignal invertiert, um eine einfachere Kombination der Ausgangssignale aller Analog-Digital-Umsetzer 4 zu ermöglichen. Um die elektrische Spannung VDS zwischen Gate-Anschluss und Source-Anschluss zu reduzieren, kann zudem auch ein NMOS-Transistor (n-type metal-oxide semiconductor) oder PMOS-Transistor (p-type metal-oxide semiconductor) verwendet werden anstelle des elektrischen Widerstands und somit das resistive Element bilden. Dieser Transistor wirkt als Spiegel für den Referenzstromgenerator 5 und gibt an den ferroelektrischen Feldeffekttransistor 1 einen Gleichstrom von 100 nA, der aber in weiteren Ausführungsbeispielen auch zwischen 100 pA und 10 µA liegen kann. Somit ergibt sich eine Spannung VDS von 100 mV, die aber auch zwischen 10 mV und 1V liegen kann.
  • In einem weiteren Ausführungsbeispiel, dessen Schaltbild in 11 wiedergegeben ist, kann ein einzelner Stromgenerator je Segment verwendet werden, der jeweils in Abhängigkeit von einer Ausgangsspannung an eine Spalte oder eine Reihe des Segments angeschlossen ist. Zusätzlich wird für jede Spalte ein einziger Analog-Digital-Umsetzer 4 verwendet, um den Ausgangsstrom des aktivierten ferroelektrischen Feldeffekttransistors 1 zu detektieren. 10 zeigt einen 3-bit-Thermometer-Code-Flash-Analog-Digital-Umsetzer 4, bei dem im Ausgangszustand alle Ausgänge auf „Hoch“ gesetzt sind. Der Ausgang „Out[1]“ ist verbunden mit den Arrays ferroelektrischer Feldeffekttransistoren 1 als Eingang. Sobald der durch die Feldeffekttransistoren 1 generierte elektrische Strom größer ist als der elektrische Strom der ersten Verzweigung, erfüllt der Ausgang „Out[1]“ nicht mehr die Anforderungen und aktiviert die zweite Verzweigung. So wie der elektrische Strom der Matrixanordnung steigt, wird diese Operation auf alle Verzweigungen ausgeweitet. Die PMOS-Transistoren des Analog-Digital-Umsetzers 4 sind in absteigender Ordnung bezüglich ihrer Breite ausgebildet, um ähnliche Stromschritte am Ausgang unter Berücksichtigung des quadratischen Verhältnisses zwischen elektrischem Strom und Spannung für CMOS-Technologie (complementary metal-oxide-semiconductor). Dies führt zu einer linearen Darstellung des aufsummierten elektrischen Stroms entlang der Bitleitung. In 12 ist der entsprechende Vorgang mit fünf Stufen am Analog-Digital-Umsetzer 4 über der Zeit aufgetragen, während 12 die entsprechende Antwort hinsichtlich sequentieller Aktivierung der im LVT-Zustand befindlichen ferroelektrischen Feldeffekttransistoren 1 zeigt.
  • 14 zeigt ein weiteres Schaltbild eines Ausführungsbeispiels, bei dem konventionelle Referenzstromgeneratoren einen Stromspiegel und einen zusätzlichen elektrischen Widerstand verwenden. Der Widerstand ist durch den Transistor N2 ersetzt. Um einen stabilen Stromfluss zu ermöglichen, ist es wichtig, den Transistor N2 unterhalb seines Sättigungsbereichs zu halten, was bedeutet, dass der Transistor N1 in Sättigung betrieben wird. Die Transistoren N3 und N4 der Stromspiegel werden in schwacher Inversion betrieben. Der in 13 dargestellte Stromgenerator arbeitet in einem metastabilen Zustand, was heißt, dass nur ein Startschaltkreis nötig ist, um den angestrebten Stromwert zu erreichen, der ansonsten bei 0 A bleibt. Diese Rolle übernimmt der Transistor Po, der als Startpunkt des gesamten Schaltkreises dient. 15 zeigt dementsprechend den Temperaturanstieg des dargestellten Referenzstromgenerators mit zunehmenden Referenzstrom.
  • In 16 ist ein Blockdiagramm einer kompletten Architektur basierend auf den zuvor beschriebenen Ausführungsbeispielen gezeigt. In dem dargestellten Ausführungsbeispiel einer Architektur werden acht mal acht Segmente sowie entsprechend acht Analog-Digital-Umsetzer 4 sowie Stromgeneratoren 7 bzw. elektrische Energiequellen 2 verwendet, so dass zwei 4-bit gewichtete MAC-Operationen je Taktzyklus durchgeführt werden können (sollten 1024 Analog-Digital-Umsetzer 4 verwendet werden, wären es entsprechend 256 MAC-Operationen). Jeder der Stromgeneratoren 7 ist mit einer Spalte der Segmente verbunden, die wiederum wie beschrieben mit jeweils einem Analog-Digital-Umsetzer 4 zum Ausgeben eines jeweiligen Ausgangssignals „Outx“ elektrische verbunden sind. An jeden der Analog-Digital-Umsetzer 4 ist jeweils ein Referenzstromgenerator 5 angeschlossen. Weiterhin ist es möglich, die Referensströme des Referenzstromgenerators 5 mit weiteren Analog-Digital-Umsetzern 4 zu teilen bzw. für mehrere Spalten an Segmenten zu teilen.
  • Wie üblich können Eingangs- und Ausgangssignale in Registern gespeichert werden, wie in 17 beispielhaft für den Fall von acht mal acht Segmenten dargestellt. Die Register kontrollieren Dekodierer für die Wortleitung WL, den Spaltendekodierer und den Dekodierer „Prog_Inhib“. Das Ausgangssignal der Analog-Digital-Umsetzer 4 kann in Registern für eine weitere Berechnung gespeichert werden, wobei allerdings auch andere Anschlüsse an den Ausgang des Analog-Digital-Umsetzers 4 angeschlossen werden können.
  • Simulationen verschiedener Konfigurationen des Analog-Digital-Umsetzers 4 mit unterschiedlicher Präzision (2-bit, 3-bit, 4-bit, 5-bit), der an die besprochene Matrixstruktur angeschlossen ist, zeigen, dass die beste Performance erreicht wird für einen 3-bit-Analog-Digital-Umsetzer 4 mit einer Chipgröße von 2 µm2 und einer maximalen Gesamtleistung von 700 nW, der mit 1 GS/s betrieben wird. Die durchschnittliche Leistungsaufnahme ist in diesem Fall 200 nW, was typischerweise mit einem 100 nA Referenzstrom und entsprechendem Digitalisierungsschritt und einer Spannungsversorgung von 1 V erreicht wird. Für niedrigere Referenzströme bis zu 100 pA kann dies reduziert werden auf 200 pW. Die vorgeschlagene Architektur kann betrieben werden im Bereich von 1-bit- bis 8-bit-Aktivierungspräzision (im Falle von acht Segmenten) und 1-bit, 2-bit, und 4-bit Gewichtspräzision (typischerweise 1024-bit für 1024 Analog-Digital-Umsetzer 4). 18 zeigt entsprechend ein Diagramm der Gewichtspräzision samt zugehörigen TOPS/W (Tera-operations per second/W).
  • Die beschriebene Topologie kann in verschiedenen Konfigurationen verwendet werden um eine sogenannte Multibit-content-addressable-memory-Zelle (MCAM) oder ein Ternary-content-addressable-memory-Zelle (TCAM) herzustellen. Jede dieser Zellen besteht jeweils aus zwei ferroelektrischen Feldeffekttransistoren 1 und können leicht implementiert werden, da einer der beiden ferroelektrischen Feldeffekttransistoren 1 im LVT-Zustand programmiert ist und der andere im HVT-Zustand. Die MCAM-Zelle ist in 19 dargestellt, die TCAM-Zelle in 20.
  • Die Eingangsspannungen werden angewandt nach einer XNOR-Operation der Eingangsspannung. Daher wird ML bei verschiedenen Wortleitungen WL auf eine logische Eins gesetzt und in diesem Zustand bleiben wenn der Eingang auf Null gesetzt ist. Der Analog-Digital-Umsetzer 4 wird den Stromlevel der Zellen registrieren. Wie in 19 gezeigt, sind in der MCAM-Zelle die beiden ferroelektrischen Feldeffekttransistoren 1 in verschiedenen Zuständen und haben verschiedene Vth. Die entsprechende Id-VG-Kurve ist in 21 als Diagramm gezeigt, ebenso wie die Verteilung der Grenzspannungen Vth in 4 Stufen mit 60 Einheiten in 22 für eine Schreibpulsbrite von 200 ns. Schließlich zeigt 23 die Distanzfunktion, d-. h. die Leitfähigkeit über der Distanz, einer einzelnen MCAM-Zelle. Um sicherzustellen, dass der Analog-Digital-Umsetzer 4der gleichen Kurve folgt, sind die Größen der in 11 gezeigten Transistoren P2-P8 unterschiedlich und folgen ebenfalls dieser Kurve. Im dargestellten Fall wird der Referenzstromgenerator ohne Spiegeltransistor betrieben, so dass die elektrische Spannung dieser Konfiguration direkt die Speicherzellen versorgen kann.
  • Lediglich in den Ausführungsbeispielen offenbarter Merkmale der verschiedenen Ausführungsformen können miteinander kombiniert und einzeln beansprucht werden.
  • Das Projekt, das zu dieser Anmeldung geführt hat, wurde von der ECSEL, Joint Undertaking (JU) gemäß Fördervereinbarung No 826655 gefördert. Die JU enthält Unterstützung aus dem Forschungs- und Innovationsprogramm der Europäischen Union HORIZON 2020 und von Belgien, Frankreich, Deutschland, Niederlande und der Schweiz.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 2016/0027490 A1 [0003]

Claims (13)

  1. Elektrische Schaltungsanordnung mit einem ferroelektrischen Feldeffekttransistor, einer elektrischen Energiequelle (2) und einem resistiven Element (3) mit einem elektrischen Widerstand von mindestens 100 kOhm, wobei das resistive Element (3) mit einem Drain-Anschluss (D) des ferroelektrischen Feldeffekttransistors elektrisch verbunden ist und die elektrische Energiequelle (2) mit einem Gate-Anschluss (G) und einem Source-Anschluss (S) des ferroelektrischen Feldeffekttransistors (1) elektrisch verbunden ist.
  2. Elektrische Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass das resistive Element (3) einen elektrischen Widerstand von 1 MOhm bis 100 MOhm aufweist.
  3. Elektrische Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass das resistive Element (3) aus einem Stromspiegel sowie einem Stromgenerator aufgebaut ist.
  4. Elektrische Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens zwei ferroelektrische Feldeffektransistoren (1) in einer Reihenanordnung mit einem Analog-Digital-Umsetzer (4) angeordnet sind.
  5. Elektrische Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mehrere ferroelektrische Feldeffekttransistoren (1) in einer Matrixanordnung mit mindestens zwei Zeilen und mindestens zwei Spalten angeordnet sind, wobei die Gate-Anschlüsse (G) aller ferroelektrischen Feldeffekttransistoren (1) einer einzelnen Zeile mit einer gemeinsamen Wortleitung (WL) elektrisch verbunden sind, alle Source-Ausgänge (S) der in einer einzelnen Spalte angeordneten ferroelektrischen Feldeffekttransistoren (1) mit einer gemeinsamen Sourceleitung (SL) verbunden sind und alle Drain-Anschlüsse (D) der in einer einzelnen Spalte angeordneten ferroelektrischen Feldeffekttransistoren (1) mit einer gemeinsamen Drainleitung (DL) verbunden sind.
  6. Elektrische Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, dass alle Drainleitungen (DL) jeder Spalte mit einem eigenen Analog-Digital-Umsetzer (4) verbunden sind und alle Sourceleitungen (SL) jeder Spalte mit dem jeweiligen resistiven Element (3) verbunden sind.
  7. Speicherzelle mit einer elektrischen Schaltungsanordnung nach einem der Ansprüche 1 bis 6 oder einer elektrischen Schaltungsanordnung nach einem der Ansprüche 1 bis 6, bei der der ferroelektrische Feldeffekttransistor (1) durch einen Flash-Transistor ersetzt ist.
  8. Speicherzelle nach Anspruch 7 mit einem Ein/Aus-Verhältnis größer als 102.
  9. Elektrische Schaltungsanordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass zum Bilden eines Multibit content addressable memory, MCAM, ein positiv programmierter ferroelektrischer Feldeffekttransistor (LVT) und ein negativ programmierter ferroelektrische Feldeffekttransistor (HVT) miteinander verschaltet sind.
  10. Verfahren zum Programmieren einer elektrischen Schaltungsanordnung mit einem ferroelektrischen Feldeffekttransistor (1), einer elektrischen Energiequelle (2) und einem resistiven Element (3) mit einem elektrischen Widerstand von mindestens 100 kOhm, wobei das resistive Element (3) mit einem Drain-Anschluss (D) des ferroelektrischen Feldeffekttransistors elektrisch verbunden ist und die elektrische Energiequelle mit einem Gate-Anschluss (G) und einem Source-Anschluss (S) des ferroelektrischen Feldeffekttransistors (1) elektrisch verbunden ist, bei dem durch Anlegen einer elektrischen Spannung definierter Höhe an einen der Anschlüsse des ferroelektrischen Feldeffekttransistors (1) und Verbinden der weiteren Anschlüsse mit elektrischem Nullpotential der ferroelektrische Feldeffekttransistor (1) in einen Zustand einer logischen Eins oder einer logischen Null überführt wird.
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass bei einer Anordnung mehrerer ferroelektrischer Feldeffekttransistoren (1) in einer Matrixanordnung nur der zu programmierende ferroelektrische Feldeffekttransistor mit der elektrischen Spannung definierter Höhe versorgt wird.
  12. Verfahren nach Anspruch 10 oder Anspruch 11, dadurch gekennzeichnet, dass zum Programmieren eine elektrische Spannung von +/-4 V an einen einzigen der ferroelektrischen Feldeffekttransistoren angelegt wird, wobei die Sourceleitung (SL) und die Drainleitung (DL) der gleichen Reihe mit einer niedrigen Spannung, vorzugsweise mit einer Spannung von +/-2,7 V und die Wortleitung der gleichen Spalte mit einer niedrigeren Spannung, vorzugsweise +/-1,3 V versorgt werden.
  13. Verfahren nach einem der Ansprüche 10-12, dadurch gekennzeichnet, dass VT-Zustände des ferroelektrischen Feldeffekttransistors mithilfe eines Analog-Digital-Umsetzers (4) gemessen und mittels eines weiteren Anpassungsschrittes durch einen weiteren Programmierschritt angepasst wird.
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