JPS5987697A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS5987697A JPS5987697A JP57197110A JP19711082A JPS5987697A JP S5987697 A JPS5987697 A JP S5987697A JP 57197110 A JP57197110 A JP 57197110A JP 19711082 A JP19711082 A JP 19711082A JP S5987697 A JPS5987697 A JP S5987697A
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- Japan
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- current
- transistor
- memory cell
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- mos transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はフローティングゲートを備えたＭＯＳ ）ラ
ンジスタをメモリセルとして用いた不揮発性半導体記憶
装置に関する。
ンジスタをメモリセルとして用いた不揮発性半導体記憶
装置に関する。
メモリセルとしてフローティングタートを備えたＭＯＳ
）ランジスタを用いる不揮発性半導体記憶装置、たと
えばＥＰＲＯＭ（データ消去が可能なプログラマブルＲ
ＯＭ ） ｔ、１．、−’度データを訓込めば次に消去
するまでＶｉ’ｉ、源電圧を切ってもそのテ゛−夕を安
定に保持するため、多くの回路で使用されている。
）ランジスタを用いる不揮発性半導体記憶装置、たと
えばＥＰＲＯＭ（データ消去が可能なプログラマブルＲ
ＯＭ ） ｔ、１．、−’度データを訓込めば次に消去
するまでＶｉ’ｉ、源電圧を切ってもそのテ゛−夕を安
定に保持するため、多くの回路で使用されている。
ｆＰＪ１図ｔＪ：ＥＰＲＯＭのメモリセルとして用いら
ｉするＭＯＳ ）ランジスタのも１り造を示す断面図で
あり、ここではＮチャネルのものが示されている。Ｐ−
型の半導体領域１１内にはＮ型のソース領域１２及びド
レイン領域１３が形成され、このソース領域１２とドレ
イン領域１３との間のチャネル上には電気的に浮遊状態
にあるフローティングゲート１４が形成され、さらにこ
の上にはコントロールダート１５が形成されでいる。こ
のような構造のメモリセルにおいてデータを書込む場合
には、たとえばソース領域１２をアース電位に設定した
上でドレイン領域１３とコントロールダート１５を供に
高電位に設定する。すると、ドレイン、ノース間に大き
な電流が流れでチャネルに多数の電子、正孔対が発生し
、このうち電子が上記フローティングダート１４に注入
されることによってしきい値電圧が上昇する。
ｉするＭＯＳ ）ランジスタのも１り造を示す断面図で
あり、ここではＮチャネルのものが示されている。Ｐ−
型の半導体領域１１内にはＮ型のソース領域１２及びド
レイン領域１３が形成され、このソース領域１２とドレ
イン領域１３との間のチャネル上には電気的に浮遊状態
にあるフローティングゲート１４が形成され、さらにこ
の上にはコントロールダート１５が形成されでいる。こ
のような構造のメモリセルにおいてデータを書込む場合
には、たとえばソース領域１２をアース電位に設定した
上でドレイン領域１３とコントロールダート１５を供に
高電位に設定する。すると、ドレイン、ノース間に大き
な電流が流れでチャネルに多数の電子、正孔対が発生し
、このうち電子が上記フローティングダート１４に注入
されることによってしきい値電圧が上昇する。
すなわち、データの書込みはメモリセルのしきい値電圧
を上昇させるととによって行なわれる。
を上昇させるととによって行なわれる。
−・方、データの消去は、紫外線を照射することによシ
フローティングデート１４に蓄えられている電子をここ
から排出することにより行なわれる。
フローティングデート１４に蓄えられている電子をここ
から排出することにより行なわれる。
ところで、メモリの分野では高集積化のため、年々素子
の微細化が図られ、メモリセルとなるＭＯＳ ）ランジ
スタの実効チャネル長も縮少化される傾向にある。ＭＯ
Ｓ ）ランジスタの実効チャネル長が短かくなっていく
と、上記ブ゛−タ調込み時にドレイン領域近傍の電性が
強く在るので、データ書込み月は増大する。
の微細化が図られ、メモリセルとなるＭＯＳ ）ランジ
スタの実効チャネル長も縮少化される傾向にある。ＭＯ
Ｓ ）ランジスタの実効チャネル長が短かくなっていく
と、上記ブ゛−タ調込み時にドレイン領域近傍の電性が
強く在るので、データ書込み月は増大する。
第２図は第１図に示すメモリセルにおりる実効チャネル
長Ｌｅｆｆ（μｍ）とデータ書込み、ｎ：ΔＶＴＩＩ
（ｖ）（ΔＶＴＨはしきい値電圧の駿化月、）との関係
を示す特性曲線図である。図から明らかなように、Ｌｅ
ｆｆが短かくなるのに伴いΔＶｒ ｙ■ｌ、：Ｉ、大き
くなるのがわかる。
長Ｌｅｆｆ（μｍ）とデータ書込み、ｎ：ΔＶＴＩＩ
（ｖ）（ΔＶＴＨはしきい値電圧の駿化月、）との関係
を示す特性曲線図である。図から明らかなように、Ｌｅ
ｆｆが短かくなるのに伴いΔＶｒ ｙ■ｌ、：Ｉ、大き
くなるのがわかる。
上記のようにメモリの高集積化がＮ１られＺ）ことによ
りメモリセルの実効チャネル長が短かぐなると、データ
引込み時にメモリセルに流れる電流の値が規定値よシも
大きくなってしまう欠点がある。すなわち、ξの電流は
プ゛−タシ１込み時に印加される宵込用高ｔＥｌ）Ｅ電
源から４１（給されることになるが、この電流から流し
得る電流の値には限度があり、この電流値はこの限度内
に設定する必要がある。
りメモリセルの実効チャネル長が短かぐなると、データ
引込み時にメモリセルに流れる電流の値が規定値よシも
大きくなってしまう欠点がある。すなわち、ξの電流は
プ゛−タシ１込み時に印加される宵込用高ｔＥｌ）Ｅ電
源から４１（給されることになるが、この電流から流し
得る電流の値には限度があり、この電流値はこの限度内
に設定する必要がある。
この発明は上記のような事情を考枦、してなされたもの
であり、その目的は、各メモリセルの実効チャネル長が
短かくなっても、ブ゛−タ、９Ｉ４込み時忙メモリセル
に流れる電流が規定値以上とならないような不揮発性半
導体記憶装置を提供するととにある。
であり、その目的は、各メモリセルの実効チャネル長が
短かくなっても、ブ゛−タ、９Ｉ４込み時忙メモリセル
に流れる電流が規定値以上とならないような不揮発性半
導体記憶装置を提供するととにある。
以下図面を参照してこの発明の一実施例を説明する。第
３図はこの発明に係る不揮発性半導体記憶装置の一実施
の回路構成図である。図において２１１−Ｊメモリセル
′アレイであり、このメモリアレイ２ノは、それぞれ行
プ゛コーダからの出力が伝達され互いに並行配列された
ｔｕ数の行線２２Ｉ 〜２２．と、これら行線２２と交
差しかつ、ｎいに並行配列された複数の列ｒに２３ヨ〜
２３ｊ及び各行線２２と各列線２３との文点にそれぞれ
設けられる前記第１図に示ノーような構造のＮブ−ヤネ
ルのメモリセル２４とを１ｉｉＩえでいる。−七Ｈ１ｉ
各メモリセル２４のドレインｔ」、対応する列線２３に
コントロールダートは対応する行線２２にそれぞれ接続
され、すべてのメモリセル２４のソースは回路点２５１
／Ｃ共通接続されている。
３図はこの発明に係る不揮発性半導体記憶装置の一実施
の回路構成図である。図において２１１−Ｊメモリセル
′アレイであり、このメモリアレイ２ノは、それぞれ行
プ゛コーダからの出力が伝達され互いに並行配列された
ｔｕ数の行線２２Ｉ 〜２２．と、これら行線２２と交
差しかつ、ｎいに並行配列された複数の列ｒに２３ヨ〜
２３ｊ及び各行線２２と各列線２３との文点にそれぞれ
設けられる前記第１図に示ノーような構造のＮブ−ヤネ
ルのメモリセル２４とを１ｉｉＩえでいる。−七Ｈ１ｉ
各メモリセル２４のドレインｔ」、対応する列線２３に
コントロールダートは対応する行線２２にそれぞれ接続
され、すべてのメモリセル２４のソースは回路点２５１
／Ｃ共通接続されている。
上記各列線２３．〜２３ｊは、それぞれ行デコーダから
の出力がそのダートに供給される列選択用のＮチャネル
ＭＯ８）ランジスタ２６１〜２６ｊそれぞれを介して回
路点２７に結合されている。
の出力がそのダートに供給される列選択用のＮチャネル
ＭＯ８）ランジスタ２６１〜２６ｊそれぞれを介して回
路点２７に結合されている。
そして、この回路点２７とデータ１ｆ１込み用の高゛屯
圧ｖｐｐ （たとえば＋２１ｖ）印加点２８との間にＱ
よ、ｙゝ−夕岩込み時にそのり０−トにｖｐｐ以上の電
圧が供給されるＮチャネルＭＯ８）ランノスタ２９が挿
入される。また、上記回路点２７には七ンスアンプ−３
０の大刀端が？４：続される。
圧ｖｐｐ （たとえば＋２１ｖ）印加点２８との間にＱ
よ、ｙゝ−夕岩込み時にそのり０−トにｖｐｐ以上の電
圧が供給されるＮチャネルＭＯ８）ランノスタ２９が挿
入される。また、上記回路点２７には七ンスアンプ−３
０の大刀端が？４：続される。
また、上記回路点２５とアースＩＴ、 ｒ＼γ点（基準
電位点＝ＯＶ）との間には、そのしきい値■、圧がＯｖ
刊近の値であるいわゆる■型のＮチャンネルＭＯ８）ラ
ンジスタ３１とＮチャネルＭＯ８）ランジスタ３２とが
並列押入されている。
電位点＝ＯＶ）との間には、そのしきい値■、圧がＯｖ
刊近の値であるいわゆる■型のＮチャンネルＭＯ８）ラ
ンジスタ３１とＮチャネルＭＯ８）ランジスタ３２とが
並列押入されている。
さらに通常のデータ読み出し用の低電圧Ｖｃｃ（たとえ
ば＋５Ｖ）印加点３３とアース電位点との１１）１には
、−上記メモリーレル′アレイ２！−でデータを５Ｔ込
む時に低レベルとなる信けＷがそのケ゛−１・にイ１（
給されるＰチャネル＋１１４Ｏ８＋・ランうクスク３４
とＮチャネルＭＯＳ ｌ・ランジスク、７５とが１凸列
接続され、とのうち上記Ｍ、Ｏ８）ランシｙ ７．り３
５のりゝ−トはｒ、＋ｒｏｓ ）ランジスク３４ 、
、’ｌ 、５の直列接続点である回路点３６に接続され
ている。壕だ、上記回路点３６とアースＴＵ位点との間
にしｌｌ、そのケ９−トに上記信号Ｗが供給されるＮチ
ャネルＭＯＳ ）ランジスタ３７が挿入されている。そ
１７て前記Ｉ型のＭＯＳ ）ランジスク３１０ケ゛−ト
は上記回路点３６に接続されている。さ÷−に前記ＭＯ
８）ランジスタ３２のゲートにも土配信月Ｗが供給され
ている。なお、第３図の回路においてメモ！Ｊセル４？
４及びＩ型のＭＯＳ ）ランジスク３１を除いた他のＭ
ＯＳ ）ランジスタｔ；１．−ｔべてエンハンスメント
型（Ｅ型）のものである。
ば＋５Ｖ）印加点３３とアース電位点との１１）１には
、−上記メモリーレル′アレイ２！−でデータを５Ｔ込
む時に低レベルとなる信けＷがそのケ゛−１・にイ１（
給されるＰチャネル＋１１４Ｏ８＋・ランうクスク３４
とＮチャネルＭＯＳ ｌ・ランジスク、７５とが１凸列
接続され、とのうち上記Ｍ、Ｏ８）ランシｙ ７．り３
５のりゝ−トはｒ、＋ｒｏｓ ）ランジスク３４ 、
、’ｌ 、５の直列接続点である回路点３６に接続され
ている。壕だ、上記回路点３６とアースＴＵ位点との間
にしｌｌ、そのケ９−トに上記信号Ｗが供給されるＮチ
ャネルＭＯＳ ）ランジスタ３７が挿入されている。そ
１７て前記Ｉ型のＭＯＳ ）ランジスク３１０ケ゛−ト
は上記回路点３６に接続されている。さ÷−に前記ＭＯ
８）ランジスタ３２のゲートにも土配信月Ｗが供給され
ている。なお、第３図の回路においてメモ！Ｊセル４？
４及びＩ型のＭＯＳ ）ランジスク３１を除いた他のＭ
ＯＳ ）ランジスタｔ；１．−ｔべてエンハンスメント
型（Ｅ型）のものである。
このような構成で々る回路においで、任意のメモリセル
２４にデータを岩、込む場合の動作を説明スる。データ
書込み時［ＦｉＭＯ８）ランジスタ２９のダート入力及
び列アコータ゛の出力のうちいずれか１つがそれぞれ＋
２１Ｖ以上の■、圧圧設設定れるとともに行デコーダの
出方のうちいずれか１つが＋２１Ｖに、それ以外はＯｖ
Ｋ設定される。ＭＯＳ ）ランジスタ２９のダートに」
２１Ｖ以上の電圧が入力することによって仁の＾４０ｓ
トランジスタ２９がオンし、これに上って回路点２７１
ｄ、Ｖｐｐｆなわち＋２１Ｖに保持される。また、たと
えばＭＯＳ ）ランジスタ２６１のり−トに＋２１Ｖ以
上の電圧が入力されてぃれ一２ｌ：このＭＯＳ１ランジ
スタ２６１がメンし、これによって１つの列ｎ ２３Ｉ
が＋２１Ｖに光取される。さらにだとえげ１つの行ｆＰ
Ｉ！２２１ に千２１Ｖの電圧が入力していれＵ１］、
このときｔＪ、行線２２１ と列ｆｆ１２．ｑｔ
との交点Ｋｎ＃ｌ） ｒ：）ＩＬテいルメモリー１＝ル
２４が選択され、このメモリセル２４のドレイン及びコ
ントロールダートに供に＋２１Ｖのｔｉ（ＩＩが供給さ
れることになる。したがって、この後、このメモリセル
２４では、前記したように大きな電流が流れこの結果そ
のしきい値電圧が１＝ ！１し２、これによってプ゛−
りがｗ１込まれる。
２４にデータを岩、込む場合の動作を説明スる。データ
書込み時［ＦｉＭＯ８）ランジスタ２９のダート入力及
び列アコータ゛の出力のうちいずれか１つがそれぞれ＋
２１Ｖ以上の■、圧圧設設定れるとともに行デコーダの
出方のうちいずれか１つが＋２１Ｖに、それ以外はＯｖ
Ｋ設定される。ＭＯＳ ）ランジスタ２９のダートに」
２１Ｖ以上の電圧が入力することによって仁の＾４０ｓ
トランジスタ２９がオンし、これに上って回路点２７１
ｄ、Ｖｐｐｆなわち＋２１Ｖに保持される。また、たと
えばＭＯＳ ）ランジスタ２６１のり−トに＋２１Ｖ以
上の電圧が入力されてぃれ一２ｌ：このＭＯＳ１ランジ
スタ２６１がメンし、これによって１つの列ｎ ２３Ｉ
が＋２１Ｖに光取される。さらにだとえげ１つの行ｆＰ
Ｉ！２２１ に千２１Ｖの電圧が入力していれＵ１］、
このときｔＪ、行線２２１ と列ｆｆ１２．ｑｔ
との交点Ｋｎ＃ｌ） ｒ：）ＩＬテいルメモリー１＝ル
２４が選択され、このメモリセル２４のドレイン及びコ
ントロールダートに供に＋２１Ｖのｔｉ（ＩＩが供給さ
れることになる。したがって、この後、このメモリセル
２４では、前記したように大きな電流が流れこの結果そ
のしきい値電圧が１＝ ！１し２、これによってプ゛−
りがｗ１込まれる。
一方、データ書込みの時、信号Ｗが低レベルになると々
によってＭＯＳ ） 、ｉ’ンジスク３２はオフ、ＭＯ
Ｓ ）ランジスタ３４はオン、へ４ｏｓトランジスタ３
７はオフとなる。ここで、ＭＯＳ ）ランジスタ３４の
コンダクタンスをＭＯＳ ）ランジスタ３５のそれよシ
も充分に小さく設計しておけθｊ回路点３６の電圧はＭ
ＯＳ ）ランジスタ３５の１、きい値電圧ＶＴＩＨに等
しい電圧となる。この回路点３６の電圧ＶＴＨは電源Ｖ
ｅｅが変動しても常妊一定値である。したがって、この
とき、■型のＭＯＳ ）ランジスタ３１のダートには一
定のバイアス電圧が入力するととになる。
によってＭＯＳ ） 、ｉ’ンジスク３２はオフ、ＭＯ
Ｓ ）ランジスタ３４はオン、へ４ｏｓトランジスタ３
７はオフとなる。ここで、ＭＯＳ ）ランジスタ３４の
コンダクタンスをＭＯＳ ）ランジスタ３５のそれよシ
も充分に小さく設計しておけθｊ回路点３６の電圧はＭ
ＯＳ ）ランジスタ３５の１、きい値電圧ＶＴＩＨに等
しい電圧となる。この回路点３６の電圧ＶＴＨは電源Ｖ
ｅｅが変動しても常妊一定値である。したがって、この
とき、■型のＭＯＳ ）ランジスタ３１のダートには一
定のバイアス電圧が入力するととになる。
第４図はそのケ゛−トに一定パ身アス電圧が供給されて
いるときの、上記ＭＯ８）ランジスタ３１に流れる電流
■と回路点２５の電圧Ｖとの関係を示すりＩ性１１ｈ＃
ｉ１図である。図からＦＪＩＩらがなように、このＭＯ
Ｓ ）ランジスタ３１に流れる電流は１６以上にならな
い。これはダートバイアス市、圧が一定の時、Ｍ（）ｓ
トランジスタに流れる電流はある値でｆｉ＋ａ和するた
め゛である。ｊ７プ、−、７）Ｚって、仁の飽和電流値
ＩｏをＭｏｓトラ′ンジスタ３ノのチャネル（ＩＦ、、
チャネル長等の設Ｈ１により、メモリーヒル２４に流ヒ
る？ｌＬ ３ｉｎの最大値にス！（、定“ＪれＶ」：、
い′まデータが書込まれでいるメモリセル２４＃ｃこれ
以上の電流が流れることはない。〕なゎ踵メ・モリーヒ
ル２４にＭｒ、ＩＬるγｌｔ流の１直が■。を戸！えよ
うとすれば、回路点２５の電圧が上昇するため、これに
よってＭｒ流の増加が阻止される。
いるときの、上記ＭＯ８）ランジスタ３１に流れる電流
■と回路点２５の電圧Ｖとの関係を示すりＩ性１１ｈ＃
ｉ１図である。図からＦＪＩＩらがなように、このＭＯ
Ｓ ）ランジスタ３１に流れる電流は１６以上にならな
い。これはダートバイアス市、圧が一定の時、Ｍ（）ｓ
トランジスタに流れる電流はある値でｆｉ＋ａ和するた
め゛である。ｊ７プ、−、７）Ｚって、仁の飽和電流値
ＩｏをＭｏｓトラ′ンジスタ３ノのチャネル（ＩＦ、、
チャネル長等の設Ｈ１により、メモリーヒル２４に流ヒ
る？ｌＬ ３ｉｎの最大値にス！（、定“ＪれＶ」：、
い′まデータが書込まれでいるメモリセル２４＃ｃこれ
以上の電流が流れることはない。〕なゎ踵メ・モリーヒ
ル２４にＭｒ、ＩＬるγｌｔ流の１直が■。を戸！えよ
うとすれば、回路点２５の電圧が上昇するため、これに
よってＭｒ流の増加が阻止される。
上記データの宵゛込みが終了ジると信−号１ｖが高レベ
ルに反転する。すると、ＭＯＳ ｌ・ランジスク３７が
ソースして回路点３６が／宕￥ ＯＶ ｌｒ ｉｉｊ定
され、これによ、ｊｌ）ＭＯＳ）ランジスタ３１がカッ
トメツする。一方、信号Ｗが高レベルに反転ノ°ること
によってＭｏｓトランジスタ３２がオンするため、回路
点２５１．このＡｆｆｏｓ トランジスタ３２を介しテ
Ｉ’Ｊ Ｉ”：Ｉ、ｏｖＫ： Ｂｉｔ ９−Ｊ Ｊｌ、
７）。−ｊ−１ワ′う、ずへてのメモリセル２４のソ
ース？：１． （Ｉ Ｖに設ン；！される。この状態で
それぞり、３つのｆｊプ゛コーダ及び列プゝコーダから
の出力が＋５ Ｖに詐゛定されることにより１つのメモ
リセルが選択され、この選択されたメモリセルのデータ
がセンスアンプ１Ｊによって読み出される。
ルに反転する。すると、ＭＯＳ ｌ・ランジスク３７が
ソースして回路点３６が／宕￥ ＯＶ ｌｒ ｉｉｊ定
され、これによ、ｊｌ）ＭＯＳ）ランジスタ３１がカッ
トメツする。一方、信号Ｗが高レベルに反転ノ°ること
によってＭｏｓトランジスタ３２がオンするため、回路
点２５１．このＡｆｆｏｓ トランジスタ３２を介しテ
Ｉ’Ｊ Ｉ”：Ｉ、ｏｖＫ： Ｂｉｔ ９−Ｊ Ｊｌ、
７）。−ｊ−１ワ′う、ずへてのメモリセル２４のソ
ース？：１． （Ｉ Ｖに設ン；！される。この状態で
それぞり、３つのｆｊプ゛コーダ及び列プゝコーダから
の出力が＋５ Ｖに詐゛定されることにより１つのメモ
リセルが選択され、この選択されたメモリセルのデータ
がセンスアンプ１Ｊによって読み出される。
このようにこの実施例回路てｔ」１、ＭＯＳ ）ランジ
スタ３１を設け、データ溜込の５時にこのＭＯＳトラン
ジスタ３１のデートに一定バイアスを供給するようにし
たので、高年１５’（イヒが図られ名メモリセル２４の
実効チャネル長が短かくなっても、これらメモリセル２
４に流れる電流が却、定１直以上とならないように−ｊ
ることかできる。
スタ３１を設け、データ溜込の５時にこのＭＯＳトラン
ジスタ３１のデートに一定バイアスを供給するようにし
たので、高年１５’（イヒが図られ名メモリセル２４の
実効チャネル長が短かくなっても、これらメモリセル２
４に流れる電流が却、定１直以上とならないように−ｊ
ることかできる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能である。たとえｉＪ：上ｎ１シ実施例
では、メモリセル２４に流れる電流を制限するために１
型のＭＯＳトランジスタ３１を用いる場合について説明
したが、この代シにエンハンスメント型のものを用いる
ようにしてもよい。第５図は上記夏型のＭＯＳ ）ラン
ジス７３１０代つに工ンハンメント型のＭＯＳ ）ラン
ラスタ４ノを用いた場合の構成を示う。この場合、前記
回路点３６とアース電位点との間には前記１つのＭＯＳ
）ランジスタ３５の代りに２つのＭＯＳ ）ランジス
タ４２．４３が直列挿入される。
種々の変形が可能である。たとえｉＪ：上ｎ１シ実施例
では、メモリセル２４に流れる電流を制限するために１
型のＭＯＳトランジスタ３１を用いる場合について説明
したが、この代シにエンハンスメント型のものを用いる
ようにしてもよい。第５図は上記夏型のＭＯＳ ）ラン
ジス７３１０代つに工ンハンメント型のＭＯＳ ）ラン
ラスタ４ノを用いた場合の構成を示う。この場合、前記
回路点３６とアース電位点との間には前記１つのＭＯＳ
）ランジスタ３５の代りに２つのＭＯＳ ）ランジス
タ４２．４３が直列挿入される。
なおこの各ＭＯ８）ランジスタ４２ 、４．９のダート
はそれぞれのドレインに接続されている。したがって、
ＭＯＳトランジスタ３４がオンするとき、ＭＯＳ ）ラ
ンジスタ４１のダートにｔ」、１つのＭＯＳ ）ランジ
スタのしきい値電圧の倍の電圧が供給される仁とになる
。
はそれぞれのドレインに接続されている。したがって、
ＭＯＳトランジスタ３４がオンするとき、ＭＯＳ ）ラ
ンジスタ４１のダートにｔ」、１つのＭＯＳ ）ランジ
スタのしきい値電圧の倍の電圧が供給される仁とになる
。
さらに上記実施例回路てΔ’＋０８ ）ランジスタ３５
がエンハンスメント型のものである場合について説明し
たが、これの代りにメモリセル２４と同様の構造のＭＯ
Ｓ ）ランジスタを用いるようにしてもよい。
がエンハンスメント型のものである場合について説明し
たが、これの代りにメモリセル２４と同様の構造のＭＯ
Ｓ ）ランジスタを用いるようにしてもよい。
以上説明したようにこの発明によれば、各メモリセルの
実効チャネル長が短かく〃っても、データ書込み時にメ
モリセルに流れる電流が〃１゜定値以上とならないよう
な不揮発性半導体記慎装置を提供することができる。
実効チャネル長が短かく〃っても、データ書込み時にメ
モリセルに流れる電流が〃１゜定値以上とならないよう
な不揮発性半導体記慎装置を提供することができる。
第１図はＥＰＲＯＭＫ：用いられろメモリセルの構造を
示す断面図、第２図Ｕ、第１図のメモリセルの特性曲線
図、第３図はこの発明に係る不揮発゛ 性半導体記憶装
置の一実施例を示すｕ７＋鮎ｊ？を成図、第４図は上記
実施例を説Ｆ！りするための特性曲線図、第５図はこの
発明の変形例の回路構成図である。 ２１・・・メモリセルアレイ、２２・・・行線、２３・
・・列線、２４・・・メモリセル、２６・・・列選択用
のＭＯＳ ）ランジスタ、２９・・・ＮチャネルＭＯＳ
）ランジスタ、３０・・・センスアンプ、３１・・・
夏型のＮチャネル％、１０Ｂ ）ランジスタ、４１・・
・エンハンスメント型のＮチャネルＭＯＳ ）ランジス
タ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 −Ｌｅｆｆ （）＋ｍ） 第３図 第４図 □Ｖ 第５１！！Ｑ ３
示す断面図、第２図Ｕ、第１図のメモリセルの特性曲線
図、第３図はこの発明に係る不揮発゛ 性半導体記憶装
置の一実施例を示すｕ７＋鮎ｊ？を成図、第４図は上記
実施例を説Ｆ！りするための特性曲線図、第５図はこの
発明の変形例の回路構成図である。 ２１・・・メモリセルアレイ、２２・・・行線、２３・
・・列線、２４・・・メモリセル、２６・・・列選択用
のＭＯＳ ）ランジスタ、２９・・・ＮチャネルＭＯＳ
）ランジスタ、３０・・・センスアンプ、３１・・・
夏型のＮチャネル％、１０Ｂ ）ランジスタ、４１・・
・エンハンスメント型のＮチャネルＭＯＳ ）ランジス
タ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 −Ｌｅｆｆ （）＋ｍ） 第３図 第４図 □Ｖ 第５１！！Ｑ ３
Claims (1)
- （１）それぞれフローティングゲートを有しデータ書込
み時に選択的にそのドレイン、ソース間に電流を流して
そのフローティングダートにキャリアを注入することに
よってそのしきい値電圧を変化さ−ヒるようにした、互
いにソースが共通接続された複数のメモリセルを備えた
不揮発性半導体記憶装ｆｆＨｃおいて、データψ１込み
時にそのダートに一定のバイアスＴｉｉ、圧がｔ！（給
されるＭＯＳ ）ランジスタのドレイン、ソース間を−
１−ｔｌｌ：複数のメモリセルの共通ソース接続点と４
１ｊ準ｉ１ｉ、句点との間に挿入するようＩ−Ｌ、たと
とを１１ν徴と一ノる不揮発性半導体記憶装置１７１０
（２）前記ＭＯ８）ランジスタのｒ−トに供給さＪする
一定のバイアス電圧がＭＯＳ ）ランジスタのしきい値
電圧あるいはこのしきい値゛電圧の倍の電圧である特許
請求の範囲第１項に記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197110A JPS5987697A (ja) | 1982-11-10 | 1982-11-10 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197110A JPS5987697A (ja) | 1982-11-10 | 1982-11-10 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5987697A true JPS5987697A (ja) | 1984-05-21 |
Family
ID=16368890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197110A Pending JPS5987697A (ja) | 1982-11-10 | 1982-11-10 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987697A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150198A (ja) * | 1984-12-25 | 1986-07-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US5218571A (en) * | 1990-05-07 | 1993-06-08 | Cypress Semiconductor Corporation | EPROM source bias circuit with compensation for processing characteristics |
| FR2929751A1 (fr) * | 2008-04-08 | 2009-10-09 | St Microelectronics Sa | Procede de programmation d'un dispositif de memoire du type programmable une fois et circuit integre incorporant un tel dispositif de memoire |
| WO2022129028A1 (de) * | 2020-12-16 | 2022-06-23 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Elektrische schaltungsanordnung mit einem ferroelektrischen feldeffekttransistor und speicherzelle |
-
1982
- 1982-11-10 JP JP57197110A patent/JPS5987697A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150198A (ja) * | 1984-12-25 | 1986-07-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US5218571A (en) * | 1990-05-07 | 1993-06-08 | Cypress Semiconductor Corporation | EPROM source bias circuit with compensation for processing characteristics |
| FR2929751A1 (fr) * | 2008-04-08 | 2009-10-09 | St Microelectronics Sa | Procede de programmation d'un dispositif de memoire du type programmable une fois et circuit integre incorporant un tel dispositif de memoire |
| EP2109112A1 (fr) * | 2008-04-08 | 2009-10-14 | Stmicroelectronics SA | Procédé de programmation d'un dispositif de mémoire du type programmable une fois et circuit intégré incorporant un tel dispositif de mémoire. |
| US7978502B2 (en) | 2008-04-08 | 2011-07-12 | Stmicroelectronics S.A. | Method of programming a memory device of the one-time programmable type and integrated circuit incorporating such a memory |
| WO2022129028A1 (de) * | 2020-12-16 | 2022-06-23 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Elektrische schaltungsanordnung mit einem ferroelektrischen feldeffekttransistor und speicherzelle |
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