JPH09204783A

JPH09204783A - 半導体不揮発性記憶装置

Info

Publication number: JPH09204783A
Application number: JP1126996A
Authority: JP
Inventors: Kenichi Satori; 謙一佐鳥
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-01-25
Filing date: 1996-01-25
Publication date: 1997-08-05

Abstract

(57)【要約】【課題】書き込みを行うセル数を減少でき、書き込み時
間を短縮できる半導体不揮発性記憶装置を実現する。【解決手段】書き込み時に電源電圧Ｖ_CCレベルに設定さ
れる判定線ＪＤＬと、並列的に入力される複数の書き込
みデータに「１」データが含まれている場合には判定線
ＪＤＬのレベルを接地レベルに遷移させるＮＭＯＳトラ
ンジスタＮＴ０〜ＮＴ３と、判定線ＪＤＬのレベルに変
化がない場合には、書き込みデータの位相を反転させて
データの書き込みを行い、判定線ＪＤＬのレベルが変化
した場合には、書き込みデータの位相を正転状態に保持
したまでデータの書き込みを行う回路６０〜６４と、デ
ータ書き込みが正転状態で行われたか反転状態で行われ
たかを記憶する補助メモリセルアレイ２を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯ
Ｍなどの半導体不揮発性記憶装置に関するものである。

【０００２】

【従来の技術】近年、開発が盛んに行われているフラッ
シュメモリは、書き込みのときはチャネルホットエレク
トロン（ＣＨＥ）をフローティングゲートに注入し、消
去のときはファウラノルドハイム（ＦＮ：Fowler-Nordh
eim ）トンネリングにより、フローティングゲートから
ソースへ電子を引き抜くという、ＣＨＥ／ＦＮトンネル
注入方式が主流をなしている。このＣＨＥ／ＦＮトンネ
ル注入方式における書き込み動作は、１から数バイト単
位で行われる。しかし、ＣＨＥ／ＦＮトンネル注入方式
は、低電圧化が困難で、書き込みに要するチャネル電流
が大きいため昇圧回路が大きくなるなどの問題がある。

【０００３】このため、ＣＨＥ／ＦＮトンネル注入方式
ではなく、書き込みおよび消去共にＦＮトンネル方式に
よるフラッシュメモリが提案されている。このＦＮ／Ｆ
Ｎトンネル注入方式のフラッシュメモリの書き込みは、
バイト当たりの書き込み時間をＣＨＥ書き込みのフラッ
シュメモリと同レベルとする等のために、全ビット線並
列的、すなわちワード線１本単位で行われる。そして、
ＦＮトンネリングでデータの書き込みを行うフラッシュ
ＥＥＰＲＯＭとしては、いわゆるＮＡＮＤ型やＤＩＮＯ
Ｒ型等がある。

【０００４】上述したワード線単位の書き込みを行う半
導体不揮発性記憶装置においては、たとえば消去された
セルをデータ“１”、書き込み時にＦＮトンネリング現
象を誘起させるセルを書き込みデータ“０”、ＦＮトン
ネリング現象を誘起させないセルを書き込みデータ
“１”のセルとして定義する。この定義では、書き込み
データ“０”が多いときは、ＦＮトンネリング現象を誘
起させるセルの数も多くなる。

【０００５】

【発明が解決しようとする課題】ところで、上述した書
込み方式では、データ書き込み後のしきい値電圧Ｖｔｈ
のばらつきを抑えるため短い時間データを書き込んでは
ベリファイ読み出しを行い、書き込み時に、書き込みが
十分に行われ、しきい値電圧Ｖｔｈが書き込みデータに
応じたレベルにシフトしているか否かのチェックが行わ
れる。チェックの結果、書き込みが不十分なメモリセル
がある場合は、再書き込み→ベリファイチェックの繰り
返しとなる。

【０００６】ベリファイチェックは、ＦＮトンネリング
現象を誘起させるデータ“０”を書き込むセルのみなら
ず、ＦＮトンネリング現象を誘起させないデータ“１”
を書き込むセルに対しても行われ、たとえば全て“１”
データを書くときでも全てのセルに対して行われる。し
たがって、通常、書き込み−ベリファイは数回繰り返せ
ば終了するが、ＦＮトンネリング現象を誘起させる書き
込みの遅いセルが多数存在すると、数十回〜数百回繰り
返す必要がある。

【０００７】また、近年、半導体不揮発性記憶装置の多
値化の動きが活発化してきている。ここで、４値、たと
えばデータ“００”，“０１”，“１０”，“１１”を
記憶する不揮発性多値記憶装置の書き込みについて説明
する。

【０００８】消去された状態を“１１”とすると、書き
込みはＦＮトンネリング現象を誘起させて“００”，
“０１”，“１０”の状態とする。書き込みで、メモリ
セルを“１１”の状態にする場合には、ＦＮトンネリン
グ現象が誘起されないようなバイアス電圧をメモリセル
に印加する。

【０００９】このようにＦＮトンネリング現象を利用し
て書き込みを行う不揮発性多値記憶装置においても、ビ
ット線１本毎にラッチを設け、ワード線１本単位（ペー
ジ単位）で書き込みを行う。そして、書き込み後のセル
のしきい値電圧Ｖｔｈを揃えるために、ビット毎にベリ
ファイチェックを行う必要がある。

【００１０】書き込むデータは“００”，“０１”，
“１０”，“１１”のランダムなデータであるが、全て
同一のデータの場合でも個々セルに対するベリファイチ
ェックを行いながら書き込みを行う。また、データに対
応するメモリセルの状態が固定されているため、書き込
むデータの頻度がかたよる場合にもデータに応じて書き
込みを行わなければならない。そして、上述した２値の
場合同様に、通常、書き込み−ベリファイは数回繰り返
せば終了するが、ＦＮトンネリング現象を誘起させる書
き込みの遅いセルが存在すると、数十回〜数百回繰り返
す必要がある。

【００１１】このように、従来の半導体不揮発性記憶装
置は、２値記憶、多値記憶にかかわらず、書き込み状態
にないセルに対しても、書き込み−ベリファイ動作を行
わなければならないという無駄な動作があり、書き込み
に時間がかかるという問題がある。

【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、書き込みを行うセル数を減少で
き、書き込み時間を短縮できる半導体不揮発性記憶装置
を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、互いに逆相の第１のデータおよび第２の
データの書き込みを、複数ビットを構成する全メモリセ
ルの電荷蓄積量を実質的に同じ状態に揃え第２のデータ
が書き込まれたと等価な状態にする消去動作を行った
後、複数ビット並列的に、かつ、所望のメモリセルへの
第１のデータの書き込みを電荷蓄積層の電荷蓄積量を調
整し、しきい値を所望のしきい値に遷移させて行う半導
体不揮発性記憶装置であって、書き込み時に所定レベル
に設定される判定線と、並列的に入力される複数の書き
込みデータに所定の数の第２のデータが含まれている場
合には判定線のレベルを他のレベルに遷移させる第１の
回路と、上記判定線のレベルに変化がない場合には、書
き込みデータの位相を反転させてデータの書き込みを行
い、上記判定線のレベルが変化した場合には、書き込み
データの位相を正転状態に保持したままでデータの書き
込みを行う第２の回路と、上記第２の回路によるデータ
書き込みが正転状態で行われたか反転状態で行われたか
を示すデータが記録される記録部とを有する。

【００１４】また、本発明の半導体不揮発性記憶装置の
上記第１の回路は、上記判定線と基準電源との間に並列
に接続され、ゲートが各書き込みデータの入力線にそれ
ぞれ接続され、書き込みデータが第２のデータのとき上
記判定線と基準電源とを作動的に接続する複数のトラン
ジスタより構成されている。

【００１５】また、本発明の半導体不揮発性記憶装置の
上記記録部は、少なくとも１本の補助ビット線と、ワー
ド線毎に対応して上記補助ビット線に接続されたメモリ
素子とからなる。

【００１６】また、本発明は、複数ビットを構成し、少
なくとも３値を電荷蓄積層の電荷蓄積量の調整により記
憶可能な全メモリセルの電荷蓄積量を実質的に同じ状態
に揃え一の値のデータが書き込まれたと等価な状態にす
る消去動作を行った後、複数ビット並列的に、かつ、所
望のメモリセルへのデータの書き込みを電荷蓄積層の電
荷蓄積量を調整し、しきい値を所望のしきい値に遷移さ
せてデータの書き込みを行う半導体不揮発性記憶装置で
あって、並列的に入力される多値の複数の書き込みデー
タのうち最も多いデータをメモリセルの上記消去状態の
データとして定義し、この定義にしたがって書き込みデ
ータを再定義して、再定義したデータに変換して書き込
みを行う書き込み回路と、上記定義データが記録される
定義データ記録部とを有する。

【００１７】また、本発明の半導体不揮発性記憶装置の
上記定義データ記録部は、少なくとも１本の補助ビット
線と、ワード線毎に対応して上記補助ビット線に接続さ
れたメモリ素子とからなる。

【００１８】また、本発明の半導体不揮発性記憶装置
は、データ読み出し時に、アドレス指定されたメモリセ
ルからデータを読み出すとともに、上記定義データ記録
部に記録されている対応する定義データを読み出し、読
み出しデータと定義データとの論理をとって出力する読
み出し回路を有する。

【００１９】本発明の半導体不揮発性記憶装置によれ
ば、書き込みを行う場合、まず複数ビットを構成する全
メモリセルの電荷蓄積量を実質的に同じ状態に揃え第２
のデータが書き込まれたと等価な状態にする消去動作が
行われる。そして、判定線が所定レベルに保持される。
この状態で、並列的に入力される複数の書き込みデータ
のうち、第２のデータが所定数ある場合には、判定線の
レベルが設定レベルとは異なる他のレベルに遷移する。
この場合は書き込みデータの位相が正転状態に保持され
たままでメモリセルに書き込まれる。このとき、記録部
に正転状態で書き込みが行われたことを示すデータが書
き込まれる。一方、第２のデータが所定数ない場合に
は、判定線のレベルはそのままの状態に保持される。こ
の場合は書き込みデータの位相が反転されてメモリセル
に書き込まれる。このとき、記録部に反転状態で書き込
みが行われたことを示すデータが書き込まれる。したが
って、複数のメモリセルに書き込みを行うとき、電荷蓄
積層の電荷量を調整してしきい値を遷移させて書き込み
を行うべきメモリセルの数が減少する。

【００２０】また、本発明の半導体不揮発性多値記憶装
置によれば、書き込みを行う場合、複数ビットを構成
し、少なくとも３値を電荷蓄積層の電荷蓄積量の調整に
より記憶可能な全メモリセルの電荷蓄積量を実質的に同
じ状態に揃え一の値のデータが書き込まれたと等価な状
態にする消去動作が行われる。並列的に入力される多値
の複数の書き込みデータのうち最も多いデータがメモリ
セルの上記消去状態のデータとして定義され、この定義
にしたがって書き込みデータが再定義され、再定義した
データに変換されてメモリセルに書き込まれる。そし
て、定義データが定義データ記録部に書き込まれる。

【００２１】また、データ読み出し時に、読み出し回路
において、アドレス指定されたメモリセルからデータが
読み出され、かつ、定義データ記録部に記録されている
対応する定義データが読み出され、読み出しデータと定
義データとの論理がとられて出力される。

【００２２】

【発明の実施の形態】第１実施形態図１は、本発明に係る半導体不揮発性記憶装置の第１の
実施形態を示す回路図である。図１において、１はフラ
ッシュメモリセルアレイ（以下、メモリセルアレイとい
う）、２は書き込み状態用補助メモリセルアレイ、３は
ロウデコーダ、４はカラムデコーダ、５はデータラッチ
群、６は書き込みデータ選択回路群、７は入出力（Ｉ／
Ｏ）バッファ群、８はカウンタ群、９は判定回路、１０
はインバータ、ＢＬＫ０〜ＢＬＫ３はメモリアレイブロ
ックをそれぞれ示している。

【００２３】メモリセルアレイ１は、不揮発性のメモリ
セルトランジスタであるフラッシュメモリセルＭＣが行
列状に配列されて構成されている。そして、同一行の各
メモリセルＭＣのコントロールゲートＣＧがロウデコー
ダ３で駆動される共通のワード線ＷＬ（０〜７）にそれ
ぞれ接続され、ソースが共通のソース線ＳＲＬに接続さ
れている。また、同一列のメモリセルＭＣのドレインは
書き込みデータ選択回路６０〜６３に接続された共通の
ビット線ＢＬにそれぞれ接続されている。

【００２４】このように構成されたメモリセルアレイ１
における６行４列の２４個のデータ用メモリセルＭＣ、
４本のビット線ＢＬ０〜ＢＬ３と、これらに対応する書
き込みデータ選択回路群６を構成する４個の書き込みデ
ータ選択回路６０〜６３、データラッチ群５の４個のデ
ータラッチ５０〜５３、およびカラムデコーダ４の４個
のｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタからなる
カラムゲート４０〜４３によりメモリアレイブロックＢ
ＬＫ０が構成されている。メモリアレイブロックＢＬＫ
１，ＢＬＫ２，ＢＬＫ３もメモリアレイブロックＢＬＫ
０と同様の構成を有しており、その詳細な構成は図面の
簡単化のため省略している。したがって、図１のメモリ
セルアレイは、データ用メモリセルＭＣが６行１６列の
９６個が行列状に配列されている。

【００２５】補助メモリセルアレイ２は、メモリセルア
レイ１を構成するデータ用メモリセルＭＣと同一構成の
メモリセルトランジスタからなる書き込み状態用補助メ
モリセルＳＭＣがメモリセルアレイ１の配列に対応した
形で６行１列だけ配列されて構成されている。補助メモ
リセルアレイ２の各行の補助メモリセルＳＭＣのコント
ロールゲートはメモリセルアレイ１の対応する行のデー
タ用メモリセルＭＣと同一のワード線ＷＬに接続され、
ソースも共通のソース線ＳＲＬに接続されている。ま
た、各補助メモリセルＳＭＣのドレインは補助書き込み
データ選択回路６４に接続された共通の補助ビット線Ｓ
ＢＬに接続されている。

【００２６】この補助メモリセルアレイ２の各書き込み
状態用補助メモリセルＳＭＣには、対応する一行全体の
データ用メモリセルＭＣにＦＮトンネリング現象を誘起
させる“０”データを書き込むセルが過半数以上（本実
施形態では８個）ある場合には１６個のメモリセルＭＣ
に実際の外部からロードされたデータを位相反転させた
データが書き込まれていることを示す“０”データが書
き込まれる。一方、対応する一行全体のメモリセルＭＣ
に“０”データを書き込むセルが過半数より少ない（本
実施形態では７個以下）場合には１６個のメモリセルＭ
Ｃに実際の外部からロードされたデータが位相正転の状
態、すなわち書き込むべきそのままのデータが書き込ま
れていることを示す”１“データが書き込まれる。

【００２７】図２に、外部からロードされたデータと書
き込み状態用補助メモリセル（書き込み状態セル）ＳＭ
Ｃに書き込まれるデータおよびデータ用メモリセルＭＣ
に書き込まれるデータの対応関係を示す。

【００２８】カラムデコーダ４のカラムゲート４０のゲ
ート電極は信号線ＳＬ０に接続され、カラムゲート４１
のゲート電極は信号線ＳＬ１に接続され、カラムゲート
４２のゲート電極は信号線ＳＬ２に接続され、カラムゲ
ート４３のゲート電極は信号線ＳＬ３に接続されてい
る。そして、各メモリアレイブロックＢＬＫ０〜ＢＬＫ
３における各ゲート４０〜４３の一方の端子が対応する
Ｉ／Ｏバッファ７０〜７３の一方の出力端子に接続され
て、他方の端子がデータラッチ５０〜５３にそれぞれ接
続されている。

【００２９】データラッチ５０〜５３は、２つのインバ
ータの入出力同士を交差結合させて構成され、ラッチデ
ータを対応する書き込みデータ選択回路６０〜６３に出
力する。また、補助メモリセルアレイ２用のデータラッ
チ５４の入力端子は、電源電圧Ｖccの供給ラインに接続
され、出力端子からローレベルの信号を補助用書き込み
データ選択回路６４に出力する。

【００３０】書き込みデータ選択回路群６の各メモリア
レイブロックＢＬＫ０〜ＢＬＫ３における各書き込みデ
ータ選択回路６０〜６３および補助用書き込みデータ選
択回路６４は同一構成を有し、判定回路の出力判定信号
Ｓ９および判定信号Ｓ９をインバータ１０で反転させた
信号ＲＳ９を受けて、判定信号Ｓ９がハイレベルの場合
には対応するデータラッチ５０〜５３，５４にラッチさ
れているデータを反転させて対応するビット線ＢＬ０〜
ＢＬ３，ＳＢＬに出力し、判定信号Ｓ９がローレベルの
場合には対応するデータラッチ５０〜５３，５４にラッ
チされているデータをそのまま（正転）で対応するビッ
ト線ＢＬ０〜ＢＬ３，ＳＢＬに出力する。

【００３１】図３は、書き込みデータ選択回路の構成例
を示す回路図である。図３に示すように、書き込みデー
タ選択回路は、３個のインバータＩＮＶ１，ＩＮＶ２，
ＩＮＶ３および２個の転送ゲートＴＭ１，ＴＭ２により
構成されている。インバータＩＮＶ１，ＩＮＶ２は直列
に接続され、インバータＩＮＶ１およびＩＮＶ３の入力
端子が対応するデータラッチの出力端子に接続されてい
る。インバータＩＮＶ２の出力端子が転送ゲートＴＭ１
の一方の入出力端子に接続され、インバータＩＮＶ３の
出力端子が転送ゲートＴＭ２の一方の入出力端子に接続
され、転送ゲートＴＭ１，ＴＭ２の他方の入出力端子が
共通のビット線ＢＬの一端側に接続されている。そし
て、信号Ｓ９の入力ラインが転送ゲートＴＭ１を構成す
るｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰ１のゲ
ートおよび転送ゲートＴＭ２を構成するＮＭＯＳトラン
ジスタＮ２のゲートに接続され、信号ＲＳ９の入力ライ
ンが転送ゲートＴＭ１を構成するＮＭＯＳトランジスタ
Ｎ１のゲートおよび転送ゲートＴＭ２を構成するＰＭＯ
ＳトランジスタＰ２のゲートに接続されている。

【００３２】このような構成において、判定信号Ｓ９が
ハイレベルの場合には、転送ゲートＴＭ２が導通状態と
なりデータラッチの反転信号が出力される。一方、判定
信号Ｓ９がローレベルの場合には、転送ゲートＴＭ１が
導通状態となりデータラッチの正転信号が出力される。

【００３３】Ｉ／Ｏバッファ群７は、各メモリアレイブ
ロックＢＬＫ０〜ＢＬＫ３およびカウンタ群８のカウン
タ８０〜８３に対応したＩ／Ｏバッファ７０〜７３によ
り構成されており、外部からロードされたデータを対応
するメモリアレイブロックＢＬＫ０〜ＢＬＫ３およびカ
ウンタ群８のカウンタ８０〜８３に入力させる。

【００３４】カウンタ群８は、カウンタ８０〜８３によ
り構成され、各カウンタ８０〜８３は、各メモリアレイ
ブロックＢＬＫ０〜ＢＬＫ３の４個のデータ用メモリセ
ルＭＣに“０”データを書き込むセル数をそれぞれカウ
ントし、判定回路９に出力する。

【００３５】判定回路９は、各カウンタ８０〜８３のカ
ウント値を受けて、一行全体のデータ用メモリセルＭＣ
にＦＮトンネリング現象を誘起させる“０”データを書
き込むセルが過半数以上（本実施形態では８個）ある場
合にはハイレベルで判定信号Ｓ９を出力し、対応する一
行全体のメモリセルＭＣに“０”データを書き込むセル
が過半数より少ない（本実施形態では７個以下）場合に
はローレベルで判定信号Ｓ９を出力する。

【００３６】次に、上記構成による動作を説明する。ま
ず、書き込みを行う場合、書き込み対象のメモリセルを
含む行ブロック全体（ページ単位全体）を消去してから
所望データの書き込みが行われる。消去を行うとブロッ
ク内のメモリセルＭＣは全て同じ状態になる。ここで
は、この状態を“１”と定義する。

【００３７】この状態において、外部からの１６ビット
のデータは各メモリアレイブロックＢＬＫ０〜ＢＬＫ３
に対応して４ビットずつＩ／Ｏバッファ７０〜７３に入
力される。Ｉ／Ｏバッファ７０〜７３に入力された外部
データは、各メモリアレイブロックＢＬＫ０〜ＢＬＫ３
のカラムデコーダ４に入力されるとともに、カウンタ８
０〜８３に入力される。

【００３８】カラムデコーダ４では、アドレス応じた信
号線ＳＢＬ０〜ＳＢＬ３がハイレベルに設定され、対応
するカラムゲート４０〜４３のうちのいずれかが導通状
態となり、対応するデータラッチ５０〜５３にラッチさ
れる。

【００３９】一方、カウンタ８０〜８３では、各メモリ
アレイブロックＢＬＫ０〜ＢＬＫ３の４個のデータ用メ
モリセルＭＣに“０”データを書き込むセル数がいくつ
あるかがカウントされ、そのカウント値が判定回路９に
出力される。

【００４０】判定回路９では、各カウンタ８０〜８３の
カウント値を受けて、一行全体のデータ用メモリセルＭ
Ｃに“０”データを書き込むセルが過半数以上あると判
定した場合にはハイレベルで判定信号Ｓ９が書き込みデ
ータ選択回路群６の各回路６０〜６４に出力される。こ
れに対して、対応する一行全体のメモリセルＭＣに
“０”データを書き込むセルが過半数より少ないと判定
した場合にはローレベルで判定信号Ｓ９が出力される。

【００４１】そして、書き込みデータ選択回路群６の各
メモリアレイブロックＢＬＫ０〜ＢＬＫ３における各書
き込みデータ選択回路６０〜６３および補助用書き込み
データ選択回路６４では、判定回路９の出力判定信号Ｓ
９および判定信号Ｓ９をインバータ１０で反転させた信
号ＲＳ９を受けて、判定信号Ｓ９がハイレベルの場合に
は対応するデータラッチ５０〜５３，５４のラッチされ
ているデータが反転されて対応するビット線ＢＬ０〜Ｂ
Ｌ３，ＳＢＬに出力される。これにより、対応する補助
メモリセルＳＭＣには、対応する一行ブロック全体のデ
ータ用メモリセルＭＣにＦＮトンネリング現象を誘起さ
せる“０”データを書き込むセルが過半数以上であり、
１６個のメモリセルＭＣに実際の外部からロードされた
データを反転させたデータが書き込まれていることを示
す“０”データが書き込まれる。すなわち、ＦＮトンネ
リング現象を誘起させる“０”データを書き込むセル
は、ページ内のメモリセルＭＣの数の過半数より少ない
数となる。

【００４２】一方、判定信号Ｓ９がローレベルの場合に
は対応するデータラッチ５０〜５３，５４のラッチされ
ているデータが正転のままで対応するビット線ＢＬ０〜
ＢＬ３，ＳＢＬに出力される。これにより、対応する補
助メモリセルＳＭＣには、対応する一行ブロック全体の
メモリセルＭＣに“０”データを書き込むセルが過半数
より少ない数であり、１６個のメモリセルＭＣに実際の
外部からロードされたデータが正転の状態、すなわち書
き込むべきそのままのデータが書き込まれていることを
示す”１“データが書き込まれる。この場合も、ＦＮト
ンネリング現象を誘起させる“０”データを書き込むセ
ルは、ページ内のメモリセルＭＣの数の過半数より少な
い数となる。

【００４３】以上説明したように、本第１の実施の形態
によれば、時間を要するＦＮトンネリング現象を誘起さ
せる“０”データを書き込むセルは、行ブロック内のメ
モリセルＭＣの数の過半数より少ない数となることか
ら、書き込みおよびそのベリファイに要する時間を短縮
できる利点がある。

【００４４】なお、本第１の実施形態では、補助メモリ
セル２を各行対応に１ビットずつ設けた例を示したが、
複数ビットの場合であっても本発明が適用できることは
いうまでもない。

【００４５】第２実施形態図４は、本発明に係る半導体不揮発性記憶装置の第２の
実施形態を示す回路図である。本第２の実施形態が上述
した第１の実施形態と異なる点は、カウンタおよび判定
回路を設ける代わりに、一端がＰＭＯＳトランジスタＰ
Ｔ１を介して電源電圧Ｖ_CCの供給ラインに接続され、他
端が各書き込みデータ選択回路６０〜６３，６４および
インバータ１０の入力端子に接続された判定線ＪＤＬを
設けるとともに、カラムゲート４０〜４３の出力線にそ
れぞれ接続され、判定線ＪＤＬと接地ラインとの間に接
続されたＮＭＯＳトランジスタＮＴ０〜ＮＴ３を設け、
ワイヤードオアロジックにより、“０”データ書き込み
の有無を判定し、外部からの書き込みデータが全て
“０”の場合に、補助メモリセルＳＭＣにのみ“０”デ
ータ書き込みを行うようにしたことにある。

【００４６】このような構成において、書き込みを行う
場合、第１の実施形態と同様に、書き込み対象のメモリ
セルを含む行内全体を消去してから所望データの書き込
みが行われる。消去を行うとブロック内のメモリセルＭ
Ｃは全て同じ状態になる。ここでは、この状態を“１”
と定義する。

【００４７】この状態において、データをロードする前
に信号ＰＣＢが一定期間ローレベルで供給される。これ
により、ＰＭＯＳトランジスタＰＴ１が導通状態とな
り、判定線ＪＤＬが電源電圧Ｖ_CCレベルにチャージされ
る。そして、書き込みデータが全て“０”である場合に
は、各メモリアレイブロックＢＬＫ０〜ＢＬＫ３のＮＭ
ＯＳトランジスタＮＴ０〜ＮＴ３が全て非導通状態とな
り、判定線ＪＤＬは電源電圧Ｖ_CCレベルに保持される。
その結果、書き込みデータ選択回路群６の各メモリアレ
イブロックＢＬＫ０〜ＢＬＫ３における各書き込みデー
タ選択回路６０〜６３および補助用書き込みデータ選択
回路６４では、判定線ＪＤＬのハイレベルおよびインバ
ータ１０で反転させたローレベルを受けて、対応するデ
ータラッチ５０〜５３，５４のラッチされているデータ
が反転されて対応するビット線ＢＬ０〜ＢＬ３，ＳＢＬ
に出力される。これにより、対応する補助メモリセルＳ
ＭＣにのみ、対応する一行ブロック全体のデータ用メモ
リセルＭＣにＦＮトンネリング現象を誘起させる“０”
データが書き込まれ、１６個のメモリセルＭＣに実際の
外部からロードされたデータを反転させたＦＮトンネリ
ング現象を誘起させないデータ“１”が書き込まれる。

【００４８】一方、書き込みデータに“１”がある場合
には、いずれかのＮＭＯＳトランジスタＮＴ０〜ＮＴ３
が導通状態となり、判定線ＪＤＬのレベルが接地レベル
のローレベルに遷移する。判定信号Ｓ９がローレベルの
場合には対応するデータラッチ５０〜５３，５４のラッ
チされているデータが正転のままで対応するビット線Ｂ
Ｌ０〜ＢＬ３，ＳＢＬに出力される。これにより、対応
する補助メモリセルＳＭＣには、“１”データが書き込
まれ、１６個のメモリセルＭＣに実際の外部からロード
されたデータが正転のままで書き込まれる。

【００４９】また、読み出し時には、データ用メモリセ
ルのデータと書き込み状態用の補助メモリセルのデータ
との論理をとって出力される。

【００５０】本第２の実施形態によれば、同一のワード
線に接続された全てのメモリセルＭＣに“０”データを
書き込む場合には、同一ワード線に接続された書き込み
状態用補助メモリセルＳＭＣに対してのみＦＮトンネリ
ング現象を誘起させる書き込みを行うので、書き込みお
よびそのベリファイに要する時間を短縮できる。

【００５１】第３実施形態図５は、本発明に係る半導体不揮発性記憶装置の第３の
実施形態を示す回路図である。本第３の実施形態は多値
（４値）記憶装置の場合であり、図５は読み出し系回路
の具体的な構成を示し、図６は図５における書き込み回
路の具体的な構成を示している。

【００５２】図５において、１０１は多値メモリセルア
レイ、１０２は定義ビットセルアレイ、１０３はロウデ
コーダ、１０４はカラムデコーダ、１０５はカラムゲー
ト、１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ，１０６
ｅはセンスアンプ、１０７ａ，１０７ｂ，１０７ｃ，１
０７ｄは排他的ノアゲート、１０８ａ，１０８ｂ，１０
８ｃ，１０８ｄは出力パッドをそれぞれ示している。

【００５３】多値メモリセルアレイ１０１は、不揮発性
のメモリセルトランジスタであるフラッシュメモリセル
ＰＭＣが行列状に配列されて構成されている。そして、
同一行の各メモリセルＭＣのコントロールゲートがロウ
デコーダ１０３で駆動される共通のワード線ＷＬにそれ
ぞれ接続され、ソースが共通のソース線ＳＲＬに接続さ
れている。また、同一列のメモリセルＰＭＣのドレイン
は共通のビット線ＢＬに接続されている。多値メモリセ
ルアレイ１０１は、たとえば、４メモリアレイブロック
に分割される。

【００５４】定義ビットセルアレイ１０２は、多値メモ
リセルアレイ１０１を構成するデータ用メモリセルＰＭ
Ｃと同一構成のメモリセルトランジスタからなる定義用
補助メモリセルＤＭＣが多値メモリセルアレイ１０１の
配列に対応した形で配列されて構成されている。定義ビ
ットセルアレイ１０２の各行の補助メモリセルＤＭＣの
コントロールゲートはメモリセルアレイ１の対応する行
のデータ用メモリセルＰＭＣと同一のワード線ＷＬに接
続され、ソースも共通のソース線ＳＲＬに接続されてい
る。また、各補助メモリセルＤＭＣのドレインは共通の
補助ビット線ＳＢＬに接続されている。

【００５５】この多値記憶装置は、連続する２回のサイ
クルのデータを一つのメモリセルに書き込み、読み出す
回路である。多値メモリセルＰＭＣに記憶されるデータ
は４値、たとえばデータ“００”，“０１”，“１
０”，“１１”が記憶されるが、消去後のデータは、図
７に示すように、たとえば“１１”として定義される。
同一ワード線に接続された多値メモリセルに記憶される
データのうち、一番多く記憶されるデータを消去状態を
示す“１１”に再定義するため、その一番多いデータが
“１１”に再定義されるデータとして補助メモリセルＤ
ＭＣに書き込まれる。

【００５６】また、センスアンプ１０６ａ〜１０６ｄ
は、上述したメモリセルアレイの４ブロックに対応して
設けられるとともに、定義ビットセルアレイ１０２の出
力用にセンスアンプ１０６ｅが設けられている。そし
て、読み出し時には、センスアンプ１０６ａ〜１０６ｄ
で増幅されたデータとセンスアンプ１０６ｅで増幅され
た定義データとが、各排他的ノアゲート１０７ａ，１０
７ｂ，１０７ｃ，１０７ｄで排他的否定的論理和がとら
れ、その結果が出力パッド１０８ａ〜１０８ｂを介して
出力される。

【００５７】書き込み回路２００は、メモリセルアレイ
の分割ブロックに対応して入出力パッド２０１，２１
１，…が設けられ、連続する２回のサイクルをひとかた
まりのデータとして取り扱うため、各入出力パッド２０
１，２１１，…に対して第１データラッチ２０２，２１
２、第２データラッチ２０３，２１３、…がそれぞれ対
として接続されている。各第１データラッチ２０２，２
１２、第２データラッチ２０３，２１３、…の出力は、
データデコーダ２０４、２０５に接続されているととも
に、カラムゲート２２１に接続されている。

【００５８】データデコーダ２０４は、第１データラッ
チ２０２および第２データラッチ２０３にラッチされた
データをデコードして、カウンタ２０５〜２０８に出力
する。同様に、データデコーダ２１４は、第１データラ
ッチ２１２および第２データラッチ２１３にラッチされ
たデータをデコードして、カウンタ２１５〜２１８に出
力する。

【００５９】カウンタ２０５，２１５は、書き込みデー
タのうちのデータ“００”の数をカウントして、その結
果をデータ線ＤＬ０に出力する。カウンタ２０６，２１
６は、書き込みデータのうちのデータ“０１”の数をカ
ウントして、その結果をデータ線ＤＬ１に出力する。カ
ウンタ２０７，２１７は、書き込みデータのうちのデー
タ“１０”の数をカウントして、その結果をデータ線Ｄ
Ｌ２に出力する。カウンタ２０８，２１８は、書き込み
データのうちのデータ“１１”の数をカウントして、そ
の結果をデータ線ＤＬ３に出力する。

【００６０】定義ビット決定回路２３０は、データ線Ｄ
Ｌ０〜ＤＬ３に出力された各カウンタ２０５〜２０８、
２１５〜２１８のカウント値を受けて、一番多い書き込
みデータに応じてデータ“１１”として割り振るべき定
義ビットを決定する。たとえば、データ“００”が一番
多い場合は定義ビットに“１１”を、データ“０１”が
一番多い場合は定義ビットに“１０”を、データ“１
０”が一番多い場合は定義ビットに“０１”を、データ
“１１”が一番多い場合は定義ビットに“００”を決定
し、その結果を信号Ｓ２３０として、データラッチ／デ
ータ変換回路２２２に出力する。

【００６１】データラッチ／データ変換回路２２２は、
カラムゲート２２１を介した書き込みデータをラッチす
るとともに、定義ビット決定回路２３０の出力信号Ｓ２
３０が示す定義ビットの内容に応じて、外部からの書き
込みデータを再定義し、再定義したデータに変換してビ
ット線ＢＬに出力する。

【００６２】図８〜図１１に、定義ビット毎の外部デー
タと実際にメモリセルＰＭＣに書き込まれる変換後のデ
ータとの対応関係を示す。

【００６３】図８は書き込みデータのうちデータ“０
０”が一番多く定義ビットが“１１”に決定された場合
の外部からのデータとメモリセルのデータとの対応関係
を示している。この場合、外部データ“００”は“１
１”に変換され、外部データ“０１”は“１０”に変換
され、外部データ“１０”は“０１”に変換され、外部
データ“１１”は“００”に変換される。

【００６４】図９は書き込みデータのうちデータ“０
１”が一番多く定義ビットが“１０”に決定された場合
の外部からのデータとメモリセルのデータとの対応関係
を示している。この場合、外部データ“００”は“１
０”に変換され、外部データ“０１”は“１１”に変換
され、外部データ“１０”は“００”に変換され、外部
データ“１１”は“０１”に変換される。

【００６５】図１０は書き込みデータのうちデータ“１
０”が一番多く定義ビットが“０１”に決定された場合
の外部からのデータとメモリセルのデータとの対応関係
を示している。この場合、外部データ“００”は“０
１”に変換され、外部データ“０１”は“００”に変換
され、外部データ“１０”は“１１”に変換され、外部
データ“１１”は“１０”に変換される。

【００６６】図１１は書き込みデータのうちデータ“１
１”が一番多く定義ビットが“００”に決定された場合
の外部からのデータとメモリセルのデータとの対応関係
を示している。この場合、外部データ“００”は“０
０”のままで、外部データ“０１”は“０１”のまま
で、外部データ“１０”は“１０のままで、外部データ
“１１”は“１１”のままに保持される。

【００６７】図１２は、消去状態を“１１”とした場合
であって、図５および図６の多値メモリセルアレイに応
用した場合の外部からのデータとこれに応じて設定され
た定義ビット、並びに定義ビットで再定義されたメモリ
セルの書き込まれるデータとの関係を示す図であり、図
１２中（ａ）〜（ｄ）が外部からのデータと定義ビット
との関係を示し、同図中（ａ’）〜（ｄ’）が定義ビッ
トで再定義されたメモリセルの書き込まれるデータとの
関係を示している。

【００６８】図１２（ａ）の場合、書き込むページ内の
外部データは“０１”が一番多い。したがって、データ
“０１”を消去後のデータ“１１”に再定義するように
定義ビット“１０”が決定される。この決定に従って再
定義されたメモリセルに書き込まれるデータは図１２
（ａ’）に示すようにＦＮトンネリング現象を誘起させ
て書き込みを行うべきビットが２個に減少する。

【００６９】図１２（ｂ）の場合、書き込むページ内の
外部データは“１１”が一番多い。したがっって、デー
タ“１１”を消去後のデータ“１１”に再定義するよう
に定義ビット“００”が決定される。この決定に従って
再定義されたメモリセルに書き込まれるデータは図１２
（ｂ’）に示すようにＦＮトンネリング現象を誘起させ
て書き込みを行うべきビットが４個に減少する。

【００７０】図１２（ｃ）の場合、書き込むページ内の
外部データは“００”が一番多い。したがって、データ
“００”を消去後のデータ“１１”に再定義するように
定義ビット“１１”が決定される。この決定に従って再
定義されたメモリセルに書き込まれるデータは図１２
（ｃ’）に示すようにＦＮトンネリング現象を誘起させ
て書き込みを行うべきビットが１個に減少する。

【００７１】図１２（ｄ）の場合、書き込むページ内の
外部データは“１０”が一番多い。したがって、データ
“１０”を消去後のデータ“１１”に再定義するように
定義ビット“０１”が決定される。この決定に従って再
定義されたメモリセルに書き込まれるデータは図１２
（ｄ’）に示すようにＦＮトンネリング現象を誘起させ
て書き込みを行うべきビットが４個に減少する。

【００７２】次に、上記構成による動作を説明する。ま
ず、書き込みを行う場合、書き込み対象のメモリセルを
含む行ブロック全体（ページ全体）を消去してから所望
データの書き込みが行われる。消去を行うとブロック内
のメモリセルＭＣは全て同じ状態になる。ここでは、こ
の状態を“１１”と定義する。

【００７３】この状態において、“００”、“０１”、
“１０”、“１１”の４値をとる、たとえば１６ビット
の外部データが書き込み回路２００の各入出力パッド２
０１，２１１、…に入力され、対応する第１データラッ
チ２０２，２１２，…、さらには第２データラッチ２０
３，２１３，…にラッチされる。ラッチされたデータ
は、カラムゲート２２１およびデータデコーダ２０４に
入力される。データデコーダ２０４でデコードされた第
１データラッチ２０２および第２データラッチ２０３に
ラッチされたデータは、カウンタ２０５〜２０８に出力
される。同様に、データデコーダ２１４でデコードされ
た第１データラッチ２１２および第２データラッチ２１
３にラッチされたデータは、カウンタ２１５〜２１８に
出力される。

【００７４】カウンタ２０５，２１５では、書き込みデ
ータのうちのデータ“００”の数がカウントされ、その
結果がデータ線ＤＬ０に出力され、カウンタ２０６，２
１６では、書き込みデータのうちのデータ“０１”の数
がカウントされ、その結果がデータ線ＤＬ１に出力さ
れ、カウンタ２０７，２１７では、書き込みデータのう
ちのデータ“１０”の数がカウントされ、その結果がデ
ータ線ＤＬ２に出力され、カウンタ２０８，２１８で
は、書き込みデータのうちのデータ“１１”の数がカウ
ントされ、その結果がデータ線ＤＬ３に出力される。そ
して、各データ線ＤＬ０〜ＤＬ３のカウントデータは、
定義ビット決定回路２３０に入力される。

【００７５】定義ビット決定回路２３０では、データ線
ＤＬ０〜ＤＬ３に出力された各カウンタ２０５〜２０
８、２１５〜２１８のカウント値を受けて、一番多い書
き込みデータに応じてデータ“１１”として割り振るべ
き定義ビットが決定される。すなわち、データ“００”
が一番多い場合は定義ビットに“１１”が、データ“０
１”が一番多い場合は定義ビットに“１０”が、データ
“１０”が一番多い場合は定義ビットに“０１”が、デ
ータ“１１”が一番多い場合は定義ビットに“００”が
決定され、その結果が信号Ｓ２３０として、データラッ
チ／データ変換回路２２２に出力される。

【００７６】データラッチ／データ変換回路２２２で
は、カラムゲート２２１を介した書き込みデータをラッ
チされるとともに、定義ビット決定回路２３０の出力信
号Ｓ２３０が示す定義ビットの内容に応じて、外部から
の書き込みデータが変換されてビット線ＢＬに出力す
る。

【００７７】すなわち、書き込みデータのうちデータ
“００”が一番多く定義ビットが“１１”に決定された
場合、外部データ“００”は“１１”に変換され、外部
データ“０１”は“１０”に変換され、外部データ“１
０”は“０１”に変換され、外部データ“１１”は“０
０”に変換される。書き込みデータのうちデータ“０
１”が一番多く定義ビットが“１０”に決定された場
合、外部データ“００”は“１０”に変換され、外部デ
ータ“０１”は“１１”に変換され、外部データ“１
０”は“００”に変換され、外部データ“１１”は“０
１”に変換される。書き込みデータのうちデータ“１
０”が一番多く定義ビットが“０１”に決定された場
合、外部データ“００”は“０１”に変換され、外部デ
ータ“０１”は“００”に変換され、外部データ“１
０”は“１１”に変換され、外部データ“１１”は“１
０”に変換される。そして、書き込みデータのうちデー
タ“１１”が一番多く定義ビットが“００”に決定され
た場合、外部データ“００”は“００”のままで、外部
データ“０１”は“０１”のままで、外部データ“１
０”は“１０のままで、外部データ“１１”は“１１”
のままに保持される。

【００７８】以上の定義ビットに基づく書き込みデータ
の再定義により、同一ワード線ＷＬに接続された同一ペ
ージ内の複数（たとえば１６）の多値メモリセルＰＭＣ
に対する書き込みでは、時間を要するＦＮトンネリング
現象を誘起させた書き込みが行われるメモリセル数が減
少する。

【００７９】また、多値メモリセルＰＭＣへの変換デー
タの書き込みに並行して、定義ビットセルアレイ１０２
の所定の補助メモリセルＤＭＣに定義ビットが書き込ま
れる。

【００８０】そして、読み出し時には、センスアンプ１
０６ａ〜１０６ｄで増幅されたデータとセンスアンプ１
０６ｅで増幅された定義データとが、各排他的ノアゲー
ト１０７ａ，１０７ｂ，１０７ｃ，１０７ｄで排他的否
定的論理和がとられ、その結果が出力パッド１０８ａ〜
１０８ｂを介して出力される。

【００８１】以上説明したように、本第３の実施の形態
によれば、書き込みがページ単位で行われる不揮発性の
多値記憶装置において、書き込み時に書き込まれるデー
タのうち一番多いデータをメモリセルの消去状態として
定義し、この定義ビットを定義ビットセルアレイ１０２
の補助メモリセルＤＭＣに書き込むとともに、書き込み
データを定義データに応じて再定義して書き込み、読み
出し時には、多値メモリセルアレイ１０１からの読み出
しデータと定義ビットセルアレイ１０２から読み出した
定義データとの排他的否定的論理和をとって出力するよ
うにしたので、時間を要するＦＮトンネリング現象を誘
起させて書き込みを行うセル数を減少でき、書き込みお
よびそのベリファイに要する時間を短縮できる。

【００８２】なお、本第３の実施形態では、消去状態を
“１１”と定義して、定義ビットの決定を行う場合を例
に説明したが、これに限定されるものでないことはいう
までもない。たとえば、図１３に示すように、消去状態
を“００”と定義した場合であっても同様の作用効果を
得ることができる。

【００８３】図１４は、消去状態を“００”とした場合
であって、図５および図６の多値メモリセルアレイに応
用した場合の外部からのデータとこれに応じて設定られ
た定義ビット、並びに定義ビットで再定義されたメモリ
セルの書き込まれるデータとの関係を示す図であり、図
１４中（ａ）〜（ｄ）が外部からのデータと定義ビット
との関係を示し、同図中（ａ’）〜（ｄ’）が定義ビッ
トで再定義されたメモリセルの書き込まれるデータとの
関係を示している。

【００８４】図１４（ａ）の場合、書き込むページ内の
外部データは“０１”が一番多い。したがって、データ
“０１”を消去後のデータ“００”に再定義するように
定義ビット“０１”が決定される。この決定に従って再
定義されたメモリセルに書き込まれるデータは図１４
（ａ’）に示すようにＦＮトンネリング現象を誘起させ
て書き込みを行うべきビットが３個に減少する。

【００８５】図１４（ｂ）の場合、書き込むページ内の
外部データは“１１”が一番多い。したがって、データ
“１１”を消去後のデータ“００”に再定義するように
定義ビット“１１”が決定される。この決定に従って再
定義されたメモリセルに書き込まれるデータは図１４
（ｂ’）に示すようにＦＮトンネリング現象を誘起させ
て書き込みを行うべきビットが４個に減少する。

【００８６】図１４（ｃ）の場合、書き込むページ内の
外部データは“００”が一番多い。したがって、データ
“００”を消去後のデータ“００”に再定義するように
定義ビット“００”が決定される。この決定に従って再
定義されたメモリセルに書き込まれるデータは図１４
（ｃ’）に示すようにＦＮトンネリング現象を誘起させ
て書き込みを行うべきビットが１個に減少する。

【００８７】図１４（ｄ）の場合、書き込むページ内の
外部データは“１０”が一番多い。したがって、データ
“１０”を消去後のデータ“００”に再定義するように
定義ビット“１０”が決定される。この決定に従って再
定義されたメモリセルに書き込まれるデータは図１２
（ｄ’）に示すようにＦＮトンネリング現象を誘起させ
て書き込みを行うべきビットが４個に減少する。

【００８８】また、本３の実施形態では、メモリセルの
しきい値電圧が４個のレベルに分離した４値の記憶装置
について説明したが、しきい値電圧を８個のレベル、１
６個のレベルと２ⁿに分離した多値記憶装置において
も、同様に定義ビットを賦課し、定義ビットに最適なデ
ータを書き込むことにより、書き込みセルの数を減少さ
せることができる。

【００８９】また、読み出し回路、書き込み回路共に連
続する２回のサイクルのデータを一つのメモリセルに書
き込み、読み出す回路を例に説明したが、２個の入出力
データ（Ｉ／Ｏ）を一つのメモリセルに書き込み、読み
出すような場合にも、同様に、定義ビットを用いて書き
込みを行うメモリセルの個数を減らすことができる。

【００９０】

【発明の効果】以上説明したように、本発明の半導体不
揮発性記憶装置によれば、書き込みを行うセル数を減少
でき、書き込みおよびそのベリファイに要する時間を短
縮できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る半導体不揮発性記憶装置の第１の
実施形態を示す回路図である。

【図２】外部からロードされたデータと書き込み状態用
補助メモリセル（書き込み状態セル）ＳＭＣに書き込ま
れるデータおよびデータ用メモリセルＭＣに書き込まれ
るデータの対応関係を示す図である。

【図３】本発明に係る書き込みデータ選択回路の構成例
を示す回路図である。

【図４】本発明に係る半導体不揮発性記憶装置の第２の
実施形態を示す回路図である。

【図５】本発明に係る半導体不揮発性記憶装置の第３の
実施形態を示す回路図である。

【図６】図５の書き込み回路の具体的な構成例を示す回
路図である。

【図７】メモリセルの消去された状態をデータ“１１”
と定義した場合のしきい値電圧Ｖｔｈとデータとの関係
を示す図である。

【図８】書き込みデータのうちデータ“００”が一番多
く定義ビットが“１１”に決定された場合の外部からの
データとメモリセルのデータとの対応関係を示す図であ
る。

【図９】書き込みデータのうちデータ“０１”が一番多
く定義ビットが“１０”に決定された場合の外部からの
データとメモリセルのデータとの対応関係を示す図であ
る。

【図１０】書き込みデータのうちデータ“１０”が一番
多く定義ビットが“０１”に決定された場合の外部から
のデータとメモリセルのデータとの対応関係を示す図で
ある。

【図１１】書き込みデータのうちデータ“１１”が一番
多く定義ビットが“００”に決定された場合の外部から
のデータとメモリセルのデータとの対応関係を示す図で
ある。

【図１２】消去状態を“１１”とした場合であって、図
５および図６の多値メモリセルアレイに応用した場合の
外部からのデータとこれに応じて設定られた定義ビッ
ト、並びに定義ビットで再定義されたメモリセルの書き
込まれるデータとの関係を示す図であり、（ａ）〜
（ｄ）が外部からのデータと定義ビットとの関係を示
し、同図中（ａ’）〜（ｄ’）が定義ビットで再定義さ
れたメモリセルの書き込まれるデータとの関係を示す図
である。

【図１３】メモリセルの消去された状態をデータ“０
０”と定義した場合のしきい値電圧Ｖｔｈとデータとの
関係を示す図である。

【図１４】消去状態を“００”とした場合であって、図
５および図６の多値メモリセルアレイに応用した場合の
外部からのデータとこれに応じて設定られた定義ビッ
ト、並びに定義ビットで再定義されたメモリセルの書き
込まれるデータとの関係を示す図であり、（ａ）〜
（ｄ）が外部からのデータと定義ビットとの関係を示
し、同図中（ａ’）〜（ｄ’）が定義ビットで再定義さ
れたメモリセルの書き込まれるデータとの関係を示す図
である。

【符号の説明】

１…メモリセルアレイ２…補助メモリセルアレイ３…ロウデコーダ４…カラムデコーダ５…データラッチ群５０〜５４…データラッチ６…書き込みデータ選択回路群６０〜６４…書き込みデータ選択回路７…Ｉ／Ｏバッファ群７０〜７３…Ｉ／Ｏバッファ８…カウンタ群８０〜８３…カウンタ９…判定回路１０…インバータ１０１…多値メモリセルアレイ１０２…定義ビットセルアレイ１０３…ロウデコーダ１０４…カラムデコーダ１０５…カラムゲート１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ，１０６ｅ…
センスアンプ１０７ａ，１０７ｂ，１０７ｃ，１０７ｄ…排他的ノア
ゲート１０８ａ，１０８ｂ，１０８ｃ，１０８ｄ…出力パッド２００…書き込み回路２０１，２１１…入出力パッド２０２，２１２…第１データラッチ２０３，２１３…第２データラッチ２０４，２１４…データデコーダ２０５〜２０８，２１５〜２１８…カウンタ２２１…カラムゲート２２２…データラッチ／データ変換回路２３０…定義ビット決定回路Ｓ９…判定信号ＭＣ…メモリセルＰＭＣ…多値メモリセルＳＭＣ，ＤＭＣ…補助メモリセル

Claims

【特許請求の範囲】

【請求項１】互いに逆相の第１のデータおよび第２の
データの書き込みを、複数ビットを構成する全メモリセ
ルの電荷蓄積量を実質的に同じ状態に揃え第２のデータ
が書き込まれたと等価な状態にする消去動作を行った
後、複数ビット並列的に、かつ、所望のメモリセルへの
第１のデータの書き込みを電荷蓄積層の電荷蓄積量を調
整し、しきい値を所望のしきい値に遷移させて行う半導
体不揮発性記憶装置であって、書き込み時に所定レベルに設定される判定線と、並列的に入力される複数の書き込みデータに所定の数の
第２のデータが含まれている場合には判定線のレベルを
他のレベルに遷移させる第１の回路と、上記判定線のレベルに変化がない場合には、書き込みデ
ータの位相を反転させてデータの書き込みを行い、上記
判定線のレベルが変化した場合には、書き込みデータの
位相を正転状態に保持したままでデータの書き込みを行
う第２の回路と、上記第２の回路によるデータ書き込みが正転状態で行わ
れたか反転状態で行われたかを示すデータが記録される
記録部とを有する半導体不揮発性記憶装置。
【請求項２】上記第１の回路は、上記判定線と基準電
源との間に並列に接続され、ゲートが各書き込みデータ
の入力線にそれぞれ接続され、書き込みデータが第２の
データのとき上記判定線と基準電源とを作動的に接続す
る複数のトランジスタより構成されている請求項１記載
の半導体不揮発性記憶装置。
【請求項３】上記記録部は、少なくとも１本の補助ビ
ット線と、ワード線毎に対応して上記補助ビット線に接
続されたメモリ素子とからなる請求項１記載の半導体不
揮発性記憶装置。
【請求項４】複数ビットを構成し、少なくとも３値を
電荷蓄積層の電荷蓄積量の調整により記憶可能な全メモ
リセルの、電荷蓄積量を実質的に同じ状態に揃え一の値
のデータが書き込まれたと等価な状態にする消去動作を
行った後、複数ビット並列的に、かつ、所望のメモリセ
ルへのデータの書き込みを電荷蓄積層の電荷蓄積量を調
整し、しきい値を所望のしきい値に遷移させてデータの
書き込みを行う半導体不揮発性記憶装置であって、並列的に入力される多値の複数の書き込みデータのうち
最も多いデータをメモリセルの上記消去状態のデータと
して定義し、この定義にしたがって書き込みデータを再
定義して、再定義したデータに変換して書き込みを行う
書き込み回路と、上記定義データが記録される定義データ記録部とを有す
る半導体不揮発性記憶装置。
【請求項５】上記定義データ記録部は、少なくとも１
本の補助ビット線と、ワード線毎に対応して上記補助ビ
ット線に接続されたメモリ素子とからなる請求項４記載
の半導体不揮発性記憶装置。
【請求項６】データ読み出し時に、アドレス指定され
たメモリセルからデータを読み出すとともに、上記定義
データ記録部に記録されている対応する定義データを読
み出し、読み出しデータと定義データとの論理をとって
出力する読み出し回路を有する請求項４記載の半導体不
揮発性記憶装置。