KR100697053B1

KR100697053B1 - 불휘발성 메모리와 불휘발성 메모리의 기록방법

Info

Publication number: KR100697053B1
Application number: KR1020010012406A
Authority: KR
Inventors: 사카모토요시노리
Original assignee: 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2000-09-28
Filing date: 2001-03-10
Publication date: 2007-03-20
Also published as: US6490201B2; TW486811B; US6683810B2; US20020057598A1; US20030053356A1; KR20020025636A; JP3922516B2; JP2002109891A

Abstract

안정적인 기록동작과, 실질적인 기록시간의 단축화를 도모하면서, 불량 발생율의 개선과 사용상의 편의를 좋게 한 불휘발성 메모리와 불휘발성 메모리의 기록방법을 제공한다.

복수의 워드선 및 복수의 비트선과, 상기 복수의 워드선과 복수의 비트선과의 교점의 부유(浮遊) 게이트에 축적된 전하량에 대응한 기억정보를 갖는 복수의 기억소자를 가지며, 전기적으로 상기 기억정보의 기록동작 및 소거동작을 행하는 불휘발성 메모리에서, 상기 기억소자에 대하여 소정의 기록량에서의 기록동작을 실시한 후에 검증동작을 행하여 상기 부유 게이트에 축적된 전하량을 제어하는 기록제어회로에 대하여, 기록 개시시에 상기 소정의 기록량에 대하여 적은 기록량으로 설정된 검색기록동작 및 그것에 대응한 검증동작을 1 내지 복수회 행하도록 한다.

불휘발성 메모리, 워드선, 비트선, 기억소자, 기록제어회로, 기록동작, 소거동작

Description

불휘발성 메모리와 불휘발성 메모리의 기록방법{non-volatile memory and method of non-volatile memory programming}

도 1은, 이 발명에 관한 불휘발성 메모리의 기록방법의 일실시예를 나타내는 설명도,

도 2는, 이 발명에 관한 불휘발성 메모리의 기록방법의 다른 일실시예를 나타내는 설명도,

도 3은, 이 발명에 관한 불휘발성 메모리의 기록방법의 또다른 일실시예를 나타내는 설명도,

도 4는, 이 발명에 관한 불휘발성 메모리의 기록방법을 설명하기 위한 특성도,

도 5는, 이 발명에 관한 불휘발성 메모리의 기록특성을 설명하기 위한 특성도,

도 6은, 이 발명에 관한 불휘발성 메모리의 기록특성을 설명하기 위한 특성도,

도 7은, 이 발명에 관한 불휘발성 메모리의 일실시예를 나타내는 블록도,

도 8은, 이 발명에 관한 불휘발성 메모리의 일실시예를 나타내는 블록도,

도 9는, 이 발명에 관한 불휘발성 메모리의 메모리 어레이 매트부의 일실시 예를 나타내는 블록도,

도 10은, 도 9의 서브블록의 일실시예를 나타내는 회로도,

도 11은, 이 발명에 관한 불휘발성 메모리에 이용되는 기억 트랜지스터의 일실시예를 나타내는 개략 소자구조 단면도,

도 12는, 이 발명에 관한 불휘발성 메모리의 센스래치(SL)를 중심으로 한 메모리 어레이부의 일실시예를 나타내는 회로도,

도 13은, 이 발명에 관한 불휘발성 메모리의 소거동작을 설명하기 위한 순서도,

도 14는, 도 13의 소거동작일 때의 문턱치 전압의 분포도,

도 15는, 이 발명에 관한 불휘발성 메모리의 기록동작을 설명하기 위한 전체적인 순서도,

도 16은, 이 발명에 관한 불휘발성 메모리의 기록동작을 설명하기 위한 부분적인 순서도,

도 17은, 도 15, 도 16의 기록동작일 때의 문턱치 전압의 분포도,

도 18은, 도 15, 도 16의 기록동작일 때의 문턱치 전압의 분포도,

도 19는, 이 발명에 관한 불휘발성 메모리의 판독동작을 설명하기 위한 부분적인 순서도,

도 20은, 도 19의 판독동작일 때의 문턱치 전압의 분포도,

도 21은, 이 발명에 관한 불휘발성 메모리의 기억상태를 설명하기 위한 문턱치 전압의 분포도,

도 22는, 이 발명에 관한 플래쉬 메모리를 이용한 메모리 장치의 일실시예를 나타내는 블록도,

도 23은, 이 발명에 관한 반도체 집적회로장치의 다른 일실시예를 나타내는 전체의 회로블록도,

도 24는, 플래쉬 메모리의 기록동작을 설명하기 위한 구성도,

도 25는, 이 발명에 앞서 개발된 멀티밸유(multi-value) 플래쉬 메모리의 기록방법의 일예를 나타내는 설명도이다.

이 발명은, 불휘발성 메모리와 그 기록방법에 관한 것으로, 주로 전기적으로 기록 소거가 가능하게 된 플래쉬 메모리(flesh memory) 등에서의 기록판정동작(기록검증동작)에 이용하는 유효한 기술에 관한 것이다.

플래쉬 EEPROM(이하, 간단히 플래쉬 메모리라 함)과 같은 불휘발성 메모리셀은, 도 24에 나타내는 바와 같이 소스, 드레인으로 이루어지는 확산층과, 이러한 소즈, 드레인 사이의 반도체 기판상에 게이트 절연막을 통하여 플로팅 게이트(floating gate)와 컨트롤 게이트가 스택(stack) 구조로 구성되며, 상기 컨트롤 게이트는 워드선에 접속되고, 드레인은 비트선(또는 데이터선)에 접속되며, 소스는 소스선에 공통으로 접속된다. 그리고, 기록동작에서는, 컨트롤 게이트에 18.1V의 고전압을 인가하고, 채널로부터 상기 게이트 절연막을 통하여 전자의 FN 터널전류를 플로팅 게이트로 흐르게 하여 전하를 축적시키는 FN 터널 기록형과, 소스-드레인 사이를 흐르는 전류에 의해 발생하는 핫 일렉트론(hot electron)을 플로팅 게이트에 축적시키는 채널 핫 일렉트론형으로 크게 구별된다.

본원 발명자 등에 있어서는, 앞의 멀티밸유(multi-value) 방식의 플래쉬 메모리를 개발하였다. 이 멀티밸유 메모리에서는, 1개의 메모리셀에 대하여 2비트(4값)에 대응하는 4개 메모리의 문턱치(이하, Vth라 함) 분포를 만들 필요가 있다. 이 때, 데이터 유지에 관한 신뢰성을 확보하기 위해서는, 각 분포를 일정 범위내에 나누어 쓰기 위한 협대화(狹帶化) 처리가 필요해 진다. 이러한 협대화를 향한 기록동작을 행하기 위해서, 도 25에 나타낸 바와 같이 1회의 기록동작에서의 문턱치 전압의 변화분(ΔVth)이, 상기 각 문턱치 전압간의 차분(差分)보다도 작게 되도록 한 기록펄스(PULSE0∼5…)에 의해 기록동작과 검증동작을 행하고, 복수회의 기록동작과 검증동작에 의해 메모리셀의 Vth가 소망의 문턱치 전압 범위에 도달시키도록 한다.

또한, 기록펄스의 전압을 점점 높게 하거나, 혹은 펄스폭을 증가시키도록 한 불휘발성 메모리의 예로서, 일본특허공개 평 9-55092호 공보, 일본특허공개 평 7-73685호 공보(미국특허번호 5,467,309), 일본특허공개 평 3-130995호 공보(미국출원번호 '89/307,597) 등에 있지만, 본원 발명을 한 후의 조사에 의해 판명되었다. 그러나, 상기의 어느 선행기술에서도, 다음에 설명하는 본래의 메모리 특성에서 벗어나, 돌연 과잉으로 기록되어버리는 메모리셀이 존재하는 것에 대한 기재는 없다.

상기 Vth 분포 설계시에는, 각종 의존계수(Vcc, 온도, 기록특성, 소거특성, 재기록에 의한 열화)를 고려한 마진을 감안하여 설계된다. 그러나, 메모리셀이 재기록을 반복하고 있는 동안에, 본래의 메모리 특성에서 벗어나, 돌연 과잉으로 기록되는 메모리셀이 존재한다. 본원에서는 이렇게 돌발적으로 발생해서, 일단 소거를 하면 원래의 메모리 특성으로 되돌아갈 경우도 있고, 또 재현성이 낮다는 등의 이유로 인해서, 이러한 메모리셀을 이상(erratic)기록의 메모리셀, 즉, 이상셀이라 부르기로 한다. 이러한 이상셀에 대해서는, 과잉으로 기록된 상태를 일단 소거하고, 다시 기록을 행함으로써, 가령 정상적으로 기록되면 양품 섹터로 하고, 다시 불량화됐을 때는, 그 섹터는 이후 불량섹터로 하는 등의 처리가 필요해 진다.

상기 이상셀은 재현성이 낮으므로 1회의 소거로도 정상으로 되돌아갈 경우도 있고, 몇회의 기록과 소거를 반복해도 원래의 특성으로 되돌아가지 않는 경우도 있으므로, 기록시간이나 불량 발생율을 고려하여, 1회의 소거 후에 정상적으로 기록되면 양품으로 하고, 그래도 불량이면 이후 불량섹터로 하여 다른 섹터에 동일한 데이터를 기록하도록 하는 것이 가장 합리적이라고 생각된다. 그러나, 1회의 소거 후에 정상적으로 기록될 수 있으면 양품으로 하는 경우라도, 역시 기록시간의 증대는 피할 수 없고, 2회 이상의 소거 후에 정상적으로 기록되는 셀을 불량섹터로 하는 것은 불량 발생율을 높여버린다. 그리고, 불량섹터로 판정한 경우에, 다른 섹터로의 재기록에 의해 구제하는 것은, 사용자측의 부담이 커져 사용상의 편의가 나빠진다는 문제도 발생한다.

이 발명의 목적은, 안정적인 기록동작을 실현한 불휘발성 메모리와 불휘발성 메모리의 기록방법을 제공하는데 있다. 이 발명의 다른 목적은, 실질적인 기록시간의 단축화를 도모하면서, 불량 발생율의 개선과 사용상의 편의를 좋게 한 불휘발성 메모리와 불휘발성 메모리의 기록방법을 제공하는데 있다. 이 발명의 상기 및 그 이외의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부도면으로부터 명백해질 것이다.

본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 하기와 같다. 복수의 워드선 및 복수의 비트선과, 상기 복수의 워드선과 복수의 비트선과의 교점의 부유 게이트에 축적된 전하량에 대응한 기억정보를 갖는 복수의 기억소자를 가지며, 전기적으로 상기 기억정보의 기록동작 및 소거동작을 행하는 불휘발성 메모리에 있어서, 상기 기억소자에 대하여 소정의 기록량에서의 기록동작을 실시한 후에 검증(verify)동작을 행하여 상기 부유 게이트에 축적된 전하량을 제어하는 기록제어회로에 대하여, 기록 개시시에 상기 소정의 기록량에 대하여 적은 기록량으로 설정된 검색기록동작 및 그것에 대응한 검증동작을 1 내지 복수회 행하도록 시킨다.

본원에서 개시되는 발명중 다른 대표적인 것의 개요를 간단히 설명하면, 하기와 같다. 복수의 워드선 및 복수의 비트선과, 상기 복수의 워드선과 복수의 비트선과의 교점의 부유 게이트에 축적된 전하량에 대응한 기억정보를 갖는 복수의 기억소자를 가지며, 전기적으로 상기 기억정보의 기록동작 및 소거동작을 행하는 불휘발성 메모리의 기록방법으로서, 기록 개시시에 소정의 기록량에 대하여 적은 기 록량으로 설정된 검색기록동작 및 그것에 대응한 검증동작을 1 내지 복수회 행하고, 이러한 복수회의 검색기록동작 및 검증동작 후에 상기 소정의 기록량으로 설정된 기록동작 및 그것에 대응한 검증동작을 행하는 기록동작제어의 설정이 행해져, 상기 검증동작에 의해 상기 기억소자의 부유 게이트의 전하량에 대응한 문턱치 전압이 소망의 문턱치 전압에 도달했다고 판정되었다면 기록동작을 종료시킨다.

[발명의 실시형태]

도 1에는, 이 발명에 관한 불휘발성 메모리의 기록방법의 일실시예의 설명도가 나타나 있다. 동도에는, 기록전압 인가시간의 누적(대수 스케일)과 메모리 셀(Vth)의 관계를 나타내는 메모리셀의 특성과, 그것에 대응한 기록동작의 펄스파형이 나타나 있다.

이 실시예의 불휘발성 메모리에서는, 기록동작이 섹터단위(동일 워드선에 연결되는 메모리셀을 한 단위로 한다)로 FN 터널현상을 이용하여 행하게 된다. 이 실시예에서는, 메모리셀의 대표적인 기록특성을 이용하고, 기록전압은 일정한 상태로, 전압의 인가시간을 조정하여 1회의 기록동작에서의 메모리셀의 ΔVth가 거의 일정치가 되는 기록방법(인가펄스시간 누승비(累乘比) 방식)이 채용된다. 결국, 흰 동그라미로 표시한 전압인가시의 Vth의 변화분(ΔVth)이 거의 동일하게 변화하도록 기록펄스(PULSE1∼5…)가 인가된다.

상기 ΔVth는, 각종 의존계수를 고려하여, 복수회에서의 기록동작에 의해 Vth가 목표치 내에 마치도록 인가시간의 설계는 행해진다. 그러나, 재기록을 반복하고 있는 동안에, 이러한 대표적인 메모리(정상적인 메모리셀)의 기록특성에서 벗 어나, 돌연 과잉으로 기록되는 메모리셀(이상셀)이 존재하고, 일단 이상기록이 발생한 메모리셀은, Vth가 목표치 내를 초과해버림으로써 그 상태에서는 기록 불량셀로 처리가 행해지게 된다.

상기의 인가펄스 시간 누승비 방식은, 대표적인 메모리셀의 기록특성만을 고려하여, ΔVth의 제어를 행하는 것이며, 과잉의 기록특성을 갖는 이상셀을 상정하고 있지 않다. 그래서, 메모리셀의 기록시의 도달전압은 펄스폭과 전압에 의존하고, 펄스폭이 작을수록, 혹은 전압이 작을수록 1회의 기록동작에 의한 문턱치 전압의 변화(ΔVth)는 작아진다. 즉, 과잉의 기록특성을 갖는 것이라도, 펄스폭 또는 전압을 작게 하면 대표적인 메모리셀의 기록특성 본래의 ΔVth에 가까운 문턱치 전압변화를 발생시킬 수 있다. 단, 1회의 ΔVth 변화분을 상기 과잉의 기록특성을 갖는 이상셀에 적합시키도록 설정하면, 대표적인 메모리셀에 대한 기록회수가 팽창하게 되어 실제적이지 못하다.

그래서, 상기 이상셀의 과잉의 기록특성을 이용하여, 기록 개시시에만, 과잉의 기록특성을 갖는 것인가 아닌가를 검색하기 위한 기록동작, 즉, 검색기록동작을 실시하는 것을 생각하였다. 이 실시예에서는, 소거상태에서 기록동작을 행할 때에, 기록전압은 그대로 펄스폭을 1/N으로 한 N 개로 이루어지는 기록펄스(PULSE0)를 인가하는 검색기록동작이 실시된다. 이러한 검색기록동작에서는, N회의 기록동작에 의해, 대표적인 메모리셀의 기록특성을 기초로 상기 ΔVth와 같은 문턱치 전압의 변화를 발생시키도록 하는 것이다.

그러나, 대표적인 기록특성을 갖는 메모리셀에서는, 소거상태에서 기록 개시 시에는, 우선 N회의 검색기록동작이 실시되고, 그것에 대응하여 해칭(hatching)을 붙인 ○와 같이 Vth가 미소전압씩, 거의 ΔVth/N씩 변화하여 흰 동그라미로 나타낸 Vth에 도달한다. 이후에는, 상기와 같은 인가펄스 시간 누승비 방식에 의해, ΔVth씩의 제어를 행하도록 한다. 이 기록방법에서는, 소거상태에서 기록 개시시에만 복수회의 검색기록이 삽입되는 것 뿐이므로, 대표적인 기록특성을 갖는 메모리셀에 대한 기록시간이 실질적인 증대를 피할 수 있다.

상기 이상셀에 대해서는, 1 내지 복수회의 검색기록동작에 의해 Vth가 목표치 내에 머물게 되는 에러의 발생을 미연에 방지할 수 있다. 또한, 과잉의 기록특성은, 일정한 특성을 갖는 것이 아니므로, 1회의 검색기록에 의해서도 Vth가 목표치를 초과하거나, 혹은, 상기 n회의 검색기록에 의해 Vth가 목표치에 도달하지 않고, 다음의 인가펄스시간 누승비 방식에서의 기록에 의해 목표치를 초과하여 에러가 되는 것도 발생하는 것도 생각할 수 있다. 이와 같이 에러가 발생한 경우에는, 특히 제한되지 않지만, 상기와 동일하게 1회 소거하여 다시 상기와 동일한 기록동작을 행하고, 만약 다시 불량이면 불량섹터로서, 다른 섹터에 기록하도록 하면 된다.

이 실시예에서의 기록방법을 채용함으로써, 이상셀에 대해서도 1 내지 복수회의 검색기록동작을 행하도록 함으로써 Vth를 목표치 내에 머물도록 할 수 있는 것도 생기므로, 전체로 보았을 때에 안정적인 기록동작을 실현할 수 있고, 실질적인 기록시간의 단축화를 도모하면서, 불량 발생율의 개선과 사용의 편의를 좋게 할 수 있다.

도 2에는, 이 발명에 관한 불휘발성 메모리 기록방법의 다른 일실시예의 설명도가 나타나 있다. 동도에는, 기록전압 인가시간의 누적(대수 스케일)과 메모리셀(Vth)의 관계를 나타내는 메모리셀의 특성과, 그것에 대응한 기록동작의 펄스파형이 나타나 있다.

이 실시예에서는, 상기와 동일하게 소거상태에서 기록동작을 행할 때에 행해지는 검색기록동작에서, 기록전압을 인가펄스시간 누승비 방식에서의 기록전압보다도 낮게 하고, 또한 펄스폭도 1/N으로 한 N개로 이루어지는 기록펄스(PULSE0)를 인가한다. 이러한 검색기록동작에서는, N회의 기록동작에 의해, 대표적인 메모리셀의 기록특성을 기초로 상기 ΔVth와 같은 문턱치 전압의 변화를 발생시키도록 하는 것이다.

도 3에는, 이 발명에 관한 불휘발성 메모리의 기록방법의 또다른 일실시예의 설명도가 나타나 있다. 동도에는, 기록전압 인가시간의 누적(대수 스케일)과 메모리셀(Vth)의 관계를 나타내는 메모리셀의 특성과, 그것에 대응한 기록동작의 펄스파형이 나타나 있다.

이 실시예에서는, 상기와 동일하게 소거상태에서 기록동작을 행할 때에 행해지는 검색기록동작에서, 후의 기록전압보다도 낮게 하고, 또한 펄스폭도 1/N로 한 N개로 이루어지는 기록펄스(PULSE0)를 인가한다. 이러한 검색기록동작에서는, N회의 기록동작에 의해, 대표적인 메모리셀의 기록특성을 기초로 상기 ΔVth와 같은 문턱치 전압의 변화를 발생시키도록 하는 것이다. 그리고, 그 이후에 행해지는 기록동작에서는, 인가펄스시간 누승비 방식이 아닌, 기록전압과 인가펄스 시간의 양 쪽, 즉, 전압과 시간의 곱으로 결정되는 기록량을 누승 방식으로 점차 증가시키도록 하는 것이다.

도 4에는, 이 발명에 관한 불휘발성 메모리의 기록방법을 설명하기 위한 특성도가 나타나 있다. 동도에는, 대표적인 메모리셀의 기록특성과 이상 메모리셀의 기록특성이 예시적으로 나타나 있다. 상기 도 1 내지 3의 기록방법에서는, 메모리셀의 소거상태("11")에서 기록상태("10")로 할 때, 검색기록동작이 4회 실시된다. 이 검색기록동작에서는, 상기와 같이 펄스폭이나 펄스 전압치가 작게 되어 있으므로, 대표적인 메모리셀에 대해서는 1회당 Vth의 변화는, 극히 작은 것이다.

그러나, 과잉의 기록특성을 갖는 이상셀에 대해서는, 상기와 같은 검색기록동작에 의해 Vth의 변화가 통상 기록동작에서의 ΔVth에 필적할 만큼 커지므로, 예를 들면 3회의 검색기록에 의해 목표의 기록상태("10")로 할 수 있다. 한편, 정상셀에 대해서는, 예를 들면, 상기 4회의 검색기록 후에 5회의 통상 기록동작이 행해짐으로써, 상기 동일하게 기록상태("10")로 할 수 있다. 또한, 상기 이상셀은, 기록동작만이 과잉으로 행해지는 것이며, 데이터의 유지특성은 정상셀과 바뀌는 일은 전혀 없다.

도 5에는, 이 발명에 관한 불휘발성 메모리의 기록특성을 설명하기 위한 특성도가 나타나 있다. 동도에는, 초기분포(소거상태)에 대하여, 5㎲의 기록전압 인가 후, 10㎲의 기록전압 인가 후, 20㎲의 기록전압 인가 후 각각의 문턱치 분포가 나타나 있다. 이상 기록의 분포는, 상기 기록시간 5㎲, 10㎲, 20㎲에 대응하여 평행이동 하도록 변화한다. 이것은, 이상셀의 과잉 기록되는 특성은, 기록시간에 의 해 제어할 수 있다는 것을 알 수 있다. 이러한 과잉 기록특성을 이용하여, 이 실시예에서의 검색기록에서는, 기록시간인 펄스폭을, 통상의 기록동작의 펄스폭에 대하여 작은 펄스폭으로 함으로써, 이상 기록특성에서도, 대표적인 메모리셀의 기록특성과 동일하게 제어된 기록동작을 실시할 수 있다.

도 6에는, 이 발명에 관한 불휘발성 메모리의 기록특성을 설명하기 위한 특성도가 나타나 있다. 동도 (A)에는, 초기분포(소거상태)에서의 문턱치 전압의 분포를 낮게 하여 5㎲의 기록전압 인가 후, 동도 (B)에는, 초기분포에서의 문턱치 전압을 높게 하여 동일하게 5㎲의 기록전압 인가 후의 문턱치 분포가 각각 나타나 있다. 이상 기록의 분포는, 초기분포를 높게 한 쪽이 이상 기록 빈도가 감소한다.

이것으로부터, 상기 검색기록동작에서는, 예를 들면 도 1의 실시예 보다도 도 2나 도 3의 실시예와 같이 기록전압도 작게 함으로써, 1회당 문턱치 전압의 변화 분포폭이 작게 되어, 검색기록에 의한 Vth 목표치로 하는 확율을 높게 할 수 있다. 즉, 이상 불량의 발생율을 한층 낮게할 수 있다.

이와 같이 이상셀은, 기록을 행하기 전의 전압레벨에 의존하여, 이상기록의 빈도는 감소한다. 다시 말하면, 이상셀의 과잉 기록특성은, 메모리셀과 관련된 전압에 의존하고, 전압이 강할 때에는 이상 기록이 발생하는 빈도가 높아지며, 상기 도 2나 도 3의 실시예와 같이 전압이 낮게 됨으로써, 이상셀에 대한 소망의 Vth의 목표치로 하는 확율을 높일 수 있다.

이상과 같은 불휘발성 메모리의 기록방법에서는, 소거상태에서 최초의 기록동작에서는, 대표적인 메모리셀의 기록특성에 맞지 않는 짧은 펄스폭의 기록펄스를 인가한다. 결국, 이상 기록 빈도를 경감하기 위해 누승비의 곡선에 맞지 않는 짧은 등폭펄스를 n회 인가하는 검색기록동작을 실시함으로, 이상 기록의 도달전압을 억제할 수 있도록 하는 것이다. 그리고, 메모리셀에 관한 전압을 완화한 후, 통상의 누승비 인가방식으로 이행하여, 정상셀에 대한 기록시간의 단축화와 협대화를 향한 기록동작을 행할 수 있다.

도 7에는, 이 발명에 관한 불휘발성 메모리의 일실시예의 블록도가 나타나 있다. 동도의 각 회로블록은, 공지의 반도체 집적회로의 제조기술에 의해, 단결정 실리콘과 같은 1개의 반도체 기판상에서 형성된다.

이 실시예에서는 외부단자 수를 삭감하기 위해 데이터 단자 I/O (0-7)를 통하여 동작모드를 지정하는 커맨드 및 X(행) 어드레스 신호도 삽입되게 된다. 결국, 입출력 버퍼(39)를 통하여 입력된 입력신호는, 내부신호선을 통하여 커맨드 디코더(31), 데이터 변환회로(20), 구제회로(40)의 어드레스 카운터(ACNT)로 전해진다. 상기 데이터 변환회로(20)는, 멀티플렉서 기능을 가지고 있고, 본래의 데이터 변환동작 이외에 상기 X 어드레스 신호를 도시하지 않는 신호선을 통하여 메모리 어레이의 X 디코더(X-DEC)(13a, 13b)에 공급한다.

상기 어드레스 카운터(ACNT)는, 주로 비트선 구제를 위해 이용되는 것이며, 용장(冗長) 휴즈회로에 기억된 불량 어드레스와 어드레스 카운터(ACNT)로 형성된 Y 어드레스를 비교하여, 일치하면 구제회로에 의해 예비의 비트선으로 전환한다. 어드레스 카운터(ACNT)는, 그것을 위한 어드레스 생성회로이다. 상기 어드레스 카운터(ACNT)에, 외부단자에서 선두 어드레스를 입력하도록 해도 된다. 단, 상기와 같 이 하드디스크 메모리와 같이 워드선 단위(섹터)로의 리드/라이트일 때에는 상기 Y 어드레스의 선두치를 입력하는 것은 의미가 없다.

동도에서는, Y 어드레스 신호가 전해지는 신호경로도 상기 X 어드레스 신호와 동일하게 생략되며, Y 디코더(Y-DEC)(11)에 전해져 Y 선택신호가 형성된다. 상기와 같은 입력신호의 배분을 포함하는 제어동작은, 제어신호 입력버퍼 & 입출력 제어회로(38)에 공급되는 제어신호(예를 들면 칩 인에이블 신호(CE), 라이트 인에이블 신호(WE), 출력 인에이블 신호(OE) 및 커맨드 인에이블 신호(CCDW))와 클록신호(SC)에 의해 행해진다. 리셋신호(RES)를 가지고, 이것이 로우레벨일 때에는 아무것도 동작하지 않는 저소비 전력모드가 된다. ready/busy 회로(R/B)는, 멀티밸유(multi-value) 플래쉬 메모리의 사용상황을 외부의 액세스 장치에 알린다.

상기 X 어드레스(섹터 어드레스) 신호는, X 디코더(X-DEC)(13a, 13b)에 의해 해독되고, 메모리 매트(MAT-U)(상측) 또는 MAT-D(하측)의 1개의 워드선(WL)을 선택한다. 특히, 제한되지 않지만, 이 실시예에서는, 상기 2개의 메모리 매트(MAT-U, MAT-D)를 사이에 두도록 상기 Y 게이트를 포함하는 센스래치회로(SL)가 중앙부에 공통으로 설치된다. 메모리 매트는, 상기 센스래치회로(SL)를 중심으로 하여 상측 메모리 매트(MAT-U)와 하측 메모리 매트(MAT-D)의 2개로 나눌 수 있다.

X 디코더(X-DEC)로 형성된 메인 워드선 선택신호, 게이트 선택신호를 받아 메모리셀이 접속되는 워드선을 선택하는 워드선 드라이버(W-DRIVER)(14a, 14b)는, 기록동작, 소거동작 및 판독동작의 각각에서, 후술하는 바와 같은 선택 MOSFET의 게이트에 접속되는 메인 워드선과, 기억 트랜지스터의 컨트롤 게이트에 접속되는 워드선의 전위가 각각의 모드에 따라 제각각이므로, 각각의 동작모드에 대응한 전압의 선택/비선택 레벨을 출력하는 출력회로를 갖는 것이다. 이들 동작모드에 필요한 전압은, 기준전원, 챠지펌프 승압회로, 강압회로 등으로 이루어지는 내부전원, 전압전환회로 및 그것들을 제어하는 전압제어회로(371)로 이루어지는 내부전압 발생회로(37)에 의해 형성된다.

메모리 어레이 매트(MAT-U, MAT-D)는, 도 9에 나타내는 바와 같이 워드선과 비트선의 교점에 기억 트랜지스터가 설치된다. 특히 제한되지 않지만, 상기 비트선은, 글로벌 비트선(GBL)과, 이러한 글로벌 비트선(GBL)에 대하여 도 10에 나타낸 바와 같이 드레인 선택 MOSFET를 통하여 복수의 기억 트랜지스터의 드레인이 공통으로 접속되는 로컬 비트선(LBL)으로 이루어지는 계층구조가 된다. 이들 1개의 서브 블록을 구성하는 기억 트랜지스터의 소스는 소스 선택 MOSFET를 통하여 공통소스선에 접속된다.

1개의 서브 블록은, 특히 제한되지 않지만, 섹터 1 내지 섹터 127과 같은 128개(128개의 워드선)의 섹터를 가지며, 상기 메모리 매트(MAT-U, MAT-D)의 전체에서는, 특히 제한되지 않지만, 통상 메모리 영역으로서 16384개의 섹터(워드선)가 설치된다. 그리고, 특히 제한되지 않지만, 상기 메모리 매트(MAT-U, MAT-D)의 각각에 245개의 관리영역으로서 이용되는 워드선(섹터)이 설치된다.

워드선의 결함구제를 행하도록 하기 위해서는, 용장 워드선(섹터)이 더 가해진다. 따라서, 워드선의 선택을 행하는 X 어드레스 신호는, X0∼X8의 9비트로 구성된다. 상기와 같이 데이터 단자(DQ0∼DQ7)에서 X 어드레스 신호를 입력하는 방식에 서는, 이러한 어드레스 신호(X0∼X8)를 삽입하기 위해 2 사이클이 소비된다.

Y 방향에는, 특히 제한되지 않지만, 정규 어드레스로서 512 ×8 = 4096의 비트선이 설치되며, 상기와 같이 용장 어레이에 복수개가 별도로 설치된다. 메모리 매트(MAT-U, MAT-D)는, 각각이 약 4M개의 기억 트랜지스터가 설치되어, 전체로서 약 8M개의 기억 트랜지스터의 각각에 4값(2비트)의 기억정보가 기억되므로, 전체로 약 16M 바이트(128M 비트)의 정보를 기억할 수 있다.

상기 비트선은, 센스래치(SL)에 접속된다. 이 센스래치(SL)는, 앞에서도 말한 바와 같이 비트선의 하이레벨과 로우레벨을 판독하여 센스함과 동시에, 그것을 래치하는 기능을 겸비하게 된다. 이 센스래치회로(SL)는, 레지스터로서의 기능을 갖게 된다. 특히 제한되지 않지만, 센스래치(SL)는, 후술하는 바와 같이 공지의 다이나믹형 RAM에 이용되는 CMOS 센스앰프와 유사한 회로가 이용된다. 즉, 센스랜치(SL)는, 입력과 출력이 교차접속된 한 쌍의 CMOS 인버터 회로와, 복수로 이루어지는 CMOS 인버터 회로에 동작전압과 회로의 접지전압을 공급하는 전원 스위치로 구성된다. 4값으로의 판독이나, 기록을 위해 비트선의 타단에 설치된 데이터 래치(DL)가 이용된다.

컬럼 디코더(Y-DEC)(11)에서의 컬럼 선택동작은, 어드레스 카운터(ACNT)에 의해 형성된 어드레스 신호를 디코드하여 형성된 선택신호에 의해 센스래치회로(SL)의 입출력 노드를 입출력선에 접속시킨다. 용장회로(41) 및 구제회로(41)는, 메모리 매트의 정규 어레이의 불량 비트선을 용장 어레이에 설치된 예비 비트선으로 전환하도록 한다. 상기 어드레스 카운터(ACNT)는, 외부단자에서 공 급된 시리얼 클록신호(SC)를 계수하여, 상기 Y 어드레스 신호를 발생시킨다. 상기 시리얼로 입력되는 기록 데이터는, 상기 시리얼 클록(SC)에 동기하여 입력되며, 시리얼로 출력되는 판독 데이터는, 상기 시리얼 클록(SC)에 동기하여 출력된다. 클록발생회로(34)는, 상기 시리얼 클록(SC)을 포함하는 내부의 각종 클록신호를 형성한다.

이 실시예에서는, 워드선을 1 섹터로 한 단위에서의 소거, 기록 및 판독을 행하도록 한 경우, HDC(하드디스크 컨트롤러)와 같은 통상의 매스 스토리지 컨트롤러(mass storage controller)에서의 제어가 용이해 지고, 메모리 시스템의 구축이 간단해진다. 그리고, 하드디스크 메모리 등과 같은 파일 메모리와의 호환성이 채택되어, 그것과의 치환도 용이해지는 것이다.

메모리셀로의 후술하는 바와 같은 기록검증을 포함하는 기록동작, 판독동작 및 소거동작은, 커맨드 디코더(31), 제어회로(시퀀서)(32) 및 스테이터스 및 테스트계 회로(35)와, 기록검증, 소거검증의 기록, 소거판정회로(33)에 의해 행해진다.

이 실시예에서는, 센스래치(SL)와 같은 수의 기록 데이터 및 판독 데이터를 저장하는 데이터 래치(DL)를 상하 메모리 매트(MAT-U, MAT-D)의 양 측에 배치하고, 데이터 래치(DL)와 센스랜치(SL)를 비트선을 통하여 접속한다. 그리고, 판독동작시에 버퍼 메모리나 멀티밸유 판정에 사용한다. 센스 래치(SL)에서 데이터 래치(DL)에 전송된 데이터가 메인앰프(MA)(36)에 공급하는 신호경로가 설치된다. 이 신호경로에는, 상기 센스래치(SL)에 설치되는 컬럼 스위치가 포함되어, 메인앰프(MA)에 대하여 시리얼 데이터 전송을 행하게 된다.

도 8에는, 이 발명에 관한 불휘발성 메모리의 일실시예의 블록도가 나타나 있다. 이 실시예에서는, 불휘발성 메모리를 각 회로블록을 대규모의 기능블록으로서 표현한 것이며, 센스래치(Sense Latch)를 사이에 두고 양측에 메모리 어레이(memory)가 설치된다. 센스래치를 중심으로 한 메모리 어레이의 타단측에는 데이터 래치(Data Latch)가 설치된다. 그리고, 이러한 데이터 래치의 유지 데이터는, 메인앰프(Main Amp)를 통하여 4비트씩의 데이터가 판독되고, 양측의 메인앰프에서 합계 8비트의 데이터로서 데이터 출력버퍼(Dout Buff)를 통하여 외부단자 I/O(0-7)에서 출력된다.

내부전압 발생회로(INTERNAL POWER)에서 형성된 내부전압을 이용하여, CPU(프로세서)와 마이크로 프로그램 ROM(μROM)에 의해 시퀀서를 구성하여, 소거와 소거검증 및 기록과 기록검증이나 이 발명에 관한 검색기록과 검증과 같은 일련의 동작이 실시된다. 이러한 시퀀서의 제어를 위해, 제어신호 CE, WE, CDE, OE, RES 및 SC와 외부단자 I/O (0-7)에서 입력된 커맨드가 이용된다. 동도에서는, 메모리 어레이의 워드선을 선택하는 X 디코더(X-DEC)에 공급되는 X 어드레스(섹터 어드레스)나, 센스래치에 포함되는 Y 디코더에 공급되는 Y 어드레스를 생성하는 어드레스 카운터 및 어드레스 신호 공급경로는 생략되어 있다.

도 11에는, 이 발명에 관한 불휘발성 메모리에 이용되는 기억 트랜지스터의 일실시예의 개략 소자구조 단면도가 나타나 있다. 동도 (A)는, 비대칭 SD(소스, 드레인) 확산층을 갖는 것이고, LOCOS에 의해 소자 분리영역이 형성된다. 동도 (A)는, 소자 분리에 SGi가 이용되며, 소스, 드레인이 대칭형 LDD 확산층에 의해 구성 된다.

도 12에는, 이 발명에 관한 불휘발성 메모리의 센스래치(SL)를 중심으로 한 메모리 어레이부의 일실시예의 회로도가 나타나 있다. 동도에는, 센스래치를 사이에 두고 좌우로 미러(mirror) 반전한 형태에서 대칭적으로 동일한 회로가 구성되므로, 그 위치의 좌측(Left)회로(예를 들면, 상기 하측 메모리 어레이(MAT-D)에 대응한다)가 예시적으로 나타나 있다.

센스 및 래치 회로는, P채널형 MOSFET와 N채널형 MOSFET로 이루어지는 CMOS 래치회로로 구성되며, P채널형 MOSFET의 공통소스(SLP)와, N채널형 MOSFET의 공통소스(SLN)에는, 도시하지 않는 센스래치 활성화 신호에 의해 ON 상태가 되는 전원 스위치 MOSFET에 의해 전원전압과 회로의 접지전위와 같은 동작전압이 공급된다.

상기 센스래치(SL)는, 그 한쌍의 입출력 노드가 선택신호(TRL, TRR)로 각각 스위치 제어되는 선택 MOSFET를 통하여 그것을 사이에 두는 2 개의 메모리 어레이의 글로벌 비트선에 접속된다. 동도에서는, 그 중 한 쪽의 글로벌 비트선(G-BLL)이 예시적으로 나타나 있다. 센스래치(SL)의 좌측의 입출력 노드는, 내부신호(TRL)가 소정의 하이레벨이 되어, 선택 MOSFET가 ON 상태가 됨으로써 좌측의 메모리 어레이에 대응하는 글로벌 데이터선(G-BLL)에 접속된다.

각 래치회로는, 동작전압(SLP)의 하이레벨과 SLN의 로우레벨에 의해 동작상태로 되고, 도시한 워드선이 선택되었을 때에는, 메모리 매트가 선택된 메모리셀에서 대응하는 글로벌 데이터선(G-BLL)을 통하여 출력되는 판독신호를 각각 증폭하여, 그 논리치를 판정하여 유지함과 동시에, 기록동작시에는, 데이터 래치(DLL) 및 DLR(도시하지 않음)이 대응하는 단위 데이터 래치에 삽입된 기록 데이터나 검증결과를 기초로 생성되며, 대응하는 메모리셀이 기록 대상셀인가의 여부를 나타내는 기록 플래그 또는 기록 금지 플래그를 유지한다.

센스래치(SL)는, 또한, 내부전압 공급점(FPC)과 메모리 어레이에 대응하는 글로벌 데이터선(G-BLL)과의 사이에 직렬형태로 설치되는 2개의 N채널 MOSFET와, 상기 내부전압 공급점(FPC)과 상기 글로벌 데이터선(G-BLL)과의 사이에 설치되는 또 하나의 N채널 MOSFET를 포함한다. 이 중에서, 상기 한 쪽의 직렬형태의 MOSFET의 게이트에는, 내부신호(PCL)가 공급되고, 다른 쪽의 직렬형태의 MOSFET의 게이트에는, 대응하는 래치회로의 좌측의 입출력 노드에 결합된다. 또한, 상기 또 하나의 MOSFET의 게이트에는 내부신호(PRCL)가 공급된다.

상기 내부전압 공급점(FPC)에는, 멀티밸유 플래쉬 메모리의 동작모드에 따라 소정의 전위가 되는 내부전압이 선택적으로 공급되고, 내부신호(PCL, PCR)는 비트선(글로벌 비트선, 이하 동일함)의 선택 프리챠지, 센스래치의 유지 데이터의 비트선 데이터의 연산동작을 제어하고, 내부신호(RPCL, RRCR)은, 비트선의 일괄 프리챠지를 제어한다. 여기서, (PCR)이나 (RPCR)은, 도시하지 않는 우측의 비트선에 대응한 제어신호이다.

데이터 래치(DLL)는, 메모리 어레이의 글로벌 데이터선(G-BLL)에 대응하여 설치되며, 센스래치(SL)와 동일하게 CMOS 래치회로와, 이러한 래치회로를 구성하는 P채널 MOSFET의 소스에는, 그것이 동작상태가 될 때 동작전압이 공급되며, N채널 MOSFET N의 소스에는, 그것이 동작상태가 될 때 접지전위(VSS)가 공급된다. 또한, 데이터 래치회로의 우측의 입출력 노드는, N채널형의 선택 MOSFET를 통하여 대응하는 글로벌 데이터선(G-BLL)에 결합된다. 각 데이터 래치(DLL)의 선택 MOSFET의 게이트에는, 내부신호(DTL)가 공급된다.

이것에 의해, 데이터 래치(DLL) 우측의 입출력 노드는, 내부신호(DTL)가 소정의 하이레벨이 되어 선택 MOSFET가 ON 상태가 됨으로써 선택적으로 대응하는 글로벌 데이터선(G-BLL)에 접속된다. 또한, 각 래치회로는, 상기 DLPL에 동작전압과 DLNL에 접지전위(VSS)가 공급됨으로써 동작상태가 되며, 예를 들면 멀티플렉서(MX)에서 도시되지 않는 Y 게이트 회로를 통하여 공급되는 기록 데이터를 삽입, 유지한다.

데이터 래치(DLL)는, 또한, 내부전압 공급점(FPC)과 대응하는 글로벌 데이터선(G-BLL)과의 사이에 직렬형태로 설치되는 N채널 MOSFET와, 내부전압 공급점(FPC)과 상기 래치회로 우측의 입출력 노드와의 사이에 설치된 또 하나의 N채널형 MOSFET를 포함한다. 이 중에서, 상기 한 쪽의 직렬형태의 MOSFET 게이트에는, 내부신호(PCDL)가 공급되고, 다른 쪽의 직렬형태의 MOSFET의 게이트에는 대응하는 상기 래치회로 우측의 입출력 노드에 결합된다. 그리고, 상기 또 하나의 MOSFET의 게이트에는, 내부신호(RPDL)가 공급된다. 상기 신호(PCDL)는, 데이터 래치(DLL)의 데이터와 비트선의 데이터와의 연산을 제어하고, 상기 신호(RPDL, RDLL)는, 데이터 래치(DLL)의 입출력 노드의 디스챠지, 프리챠지를 행한다.

워드 드라이버는, 기억 트랜지스터의 컨트롤 게이트가 접속된 워드선에 공급되는 선택전압을 형성한다. 이 선택전압은, 판독, 기록 및 소거 각각의 검증동작에 대응하여 복수개의 전압으로 설정된다. 예를 들면, VRW1∼3은 판독전압이고, 기억 트랜지스터의 4개의 문턱치 전압을 식별하기 위해 이용된다. VWW는 기록전압이고, 필요에 따라 복수단계로 변화시킬 수 있다. VWV0∼3은 기록 검증전압이고, VWE1∼2는 기록이상 검출전압이며, VWDS는 기록방해 검출전압이고, VWE는 소거전압이며, VEV는 소거검증전압이다.

이하, 이 발명에 관한 불휘발성 메모리의 동작을 설명한다. 도 13에는, 소거동작을 설명하기 위한 순서도가 나타나며, 도 14에는 소거동작일 때의 문턱치 전압의 분포도가 나타나 있다. 소거동작에서는, 워드선에 부(負)의 고전압이 인가되어, 플로팅 게이트에 축적된 상기 게이트 절연막을 통하여 전자의 FN 터널전류를 플로팅 게이트에서 기판측에 흐르게 하여 플로팅 게이트의 전자를 방출시킨다.

이 소거동작은, 우선 소거검증1이 실시된다. 즉, 워드선의 전압을 VEV = 1.6V로 설정하여 판독동작을 행하고, 기억 트랜지스터의 문턱치 전압이 상기 1.6V 이하이면 소거상태이므로 아무것도 하지 않고 소거동작을 종료시킨다. 상기 워드선에 대응된 기억 트랜지스터 중 하나라도 ON 상태이면, 소거동작을 실시한다. 결국, 워드선에 -16V와 같은 부(負)의 고전압이 인가되어, 플로팅 게이트에 축적된 상기 게이트 절연막을 통하여 전자의 FN 터널전류를 플로팅 게이트에서 기판측으로 흐르게 하여 플로팅 게이트의 전자를 방출시킨다.

이 후에 소거검증2가 실시된다. 이 소거검증2는, 상기 소거검증1과 동일하며, 워드선의 전압을 VEV = 1.6V로 설정하여 판독동작을 행하고, 기억 트랜지스터의 문턱치 전압이 상기 1.6V 이하가 되기까지 반복 소거동작과 소거검증을 반복한 다. 이와 같은 소거동작에서는, 소거상태 혹은 이미 소거상태가 된 기억 트랜지스터도 포함하여, 워드선 단위로 일괄하여 소거동작이 반복되므로, 도 14의 (A)에 나타낸 바와 같이 소거상태("11")의 문턱치 전압의 분포는 비교적 넓어져버린다. 그래서, 도 14의 (B)와 같이 소거상태("11")에 문턱치 전압을 좁게하는 디플리트(deplete) 방지처리가 실시된다.

상기와 같이 일괄 소거동작이 종료하면, 디플리트 검출이 행해진다. 이 디플리트 검출에서는, 워드선의 전압 VWV0 = 1.2V로 하여, 그 이하의 문턱치 전압을 갖는 기억 트랜지스터가 없으면 거기서 소거동작을 종료한다. 1개라도 상기 1.2V 이하의 문턱치 전압을 갖는 기억 트랜지스터가 존재하면, 그것에 대응하여 기록비트 셋트가 행해지고, 지정 워드선, 즉, 기록 대상이 되는 기억 트랜지스터의 컨트롤 게이트에 예를 들면 상기와 같이 18.1V(볼트)와 같은 기록 워드선 전압을 인가하고, 그 드레인, 즉, 채널에 예를 들면 OV의 기록 전압을 인가함으로써 행해진다. 이 기록은 미소한 재기록을 목적으로 하기 때문에, 상기 기록전압은 낮게 해도 된다.

이것에 의해, 기록대상이 되는 기억 트랜지스터에서는, 그 컨트롤 게이트 및 채널 사이에서 FN(Fowler Nordheim) 터널현상이 발생하여, 채널에서 플로팅 게이트에 전자가 주입되어, 그 문턱치 전압이 상승한다. 또한, 지정 워드선에 결합되어 기록대상이 되지 않는 메모리셀의 드레인 즉, 채널에는, 예를 들면 5V의 기록 금지전압이 인가되고, 그 컨트롤 게이트 및 채널 사이의 전압이 압축되어 FN 터널현상은 발생하지 않고 메모리셀의 문턱치 전압도 변화하지 않는다.

이러한 기록(재기록)의 기록검증(VWV0)을 반복하여, 실시함으로써, 상기 디플리트 검출된 기억 트랜지스터의 문턱치 전압은, 상기 VWV0 = 1.2V 이상이 된다. 그리고, 소거상태("11") 워드방해 검출이 행해지고, 워드선의 전압 VWDS = 2.0V로 설정되며, 기억 트랜지스터의 문턱치 전압이 이러한 방해전압 VWDS=2.0V 이하인 것을 확인하여 소거동작을 종료시킨다. 만약, 1개의 기억 트랜지스터에서도 상기 문턱치 전압 VWDS = 2.0V를 초과하는 것이 있으면, 소거불량으로서 처리(이상종료)가 되어, 필요에 따라 다른 섹터로 전환된다.

도 15와 도 16에는, 기록동작을 설명하기 위한 순서도가 나타나며, 도 17과 도 18에는 기록동작일 때의 문턱치 전압의 분포도가 나타나 있다. 도 16의 (A)에는, 도 15에서의 "01" 기록의 상세한 설명이, 도 16의 (B)에는, 도 15에서의 "00" 기록의 상세한 설명이 각각 나타나 있다.

이 실시예의 멀티밸유 플래쉬 메모리의 기록동작은, 우선 가장 높은 제4의 문턱치 전압을 기록 후의 목표치로 하는 기억 트랜지스터 즉 "01"셀에 대한 기록 바이어스 동작에서 개시된다. 이 "01"셀에 대한 기록 바이어스 동작은, 상기와 같은 검색기록동작과 통상기록동작 및 각각의 검증동작(VWV3=4.8V)에 의해 실시된다. 즉, 도 16의 (A)와 같이, "01"셀에 대응한 데이터 래치에 기록의 유무에 대응한 데이터 래치 처리가 행해지며, 동도에서는 생략되어 있지만, 상기와 같은 복수회의 검색기록과 검증후에 펄스폭이 100㎲와 같이 비교적 길게 된 기록동작이 실시된다.

이 "01"셀에 대한 기록은, 문턱치 전압이 VWV3 = 4.8V 이상이 되면 되므로, 상기와 같이 펄스폭을 100㎲로 비교적 크게 하여 1회에서의 문턱치 전압의 변화분( ΔVth)을 크게 하여 기록시간의 단축화를 도모하도록 하는 것이다. 예를 들면, 통상의 기록 특성을 갖는 것으로는, 2회 정도의 기록동작에 의해 종료된다. 이와 같이 상기 검색기록을 제외하고 당초에 기록 워드선 전압의 인가시간을 길게하여 비교적 엉성하게 행해지며, 검증동작의 소요 회수도 예를 들면 2회로 끝나도록 하고, 기록 소요시간도 상응하여 짧게 끝나도록 설정된다.

도 15에 나타내는 바와 같이, "00"셀 및 "10"셀에 대한 기록동작이 상기와 동일하게 하여 행해진다. 결국, 도시하지 않았지만 기록 개시시에는 상기와 같은 검색기록과 검증이 복수회 삽입된다. "00"셀 및 "10"셀에 대한 기록동작에 의한 문턱치 전압의 분포는, 도 17 및 도 18에 나타내는 바와 같이 비교적 좁은 범위에서 마치도록 고정도(高精度)로 제어될 필요가 있으므로, 예를 들면 "00"셀에 대해서는, 상기 검색기록 후의 통상 기록동작에 있어서 기록펄스의 인가시간(TN)(N회째의 기록펄스의 펄스폭)이, TN = 1.2(TN-1 누적시간) - (TN-1 누적시간)과 같이 설정된다. 이것은, 특히 제한되지 않지만, "10"셀에 대해서도 동일하게 행하게 된다. 이 결과, 문턱치 전압의 변화분(ΔVth)이 작아지고, 검증동작의 소요회수도 예를 들면 8회로 많아져, 기록 소요시간도, "01"셀의 수배 정도로 길어진다.

기록동작시, 메모리 어레이의 지정 워드선, 즉, 이 선택 워드선에 결합되는 기억 트랜지스터의 컨트롤 게이트에는, 18.1V의 고전압이 된 워드선 전압이 공통으로 인가된다. 이 때, 메모리 어레이의 선택 워드선에 결합되는 기억 트랜지스터 중, 기록대상이 되는 기억 트랜지스터(이하, 기록 대상셀이라 부른다)의 드레인이 결합되는 비트선 즉, 글로벌 비트선 및 로컬 비트선(이하, 기록대상 비트선이라 부 른다)에는, 기록 데이터의 논리치에 따라 선택적으로 0V, 2V, 3V가 인가되며, 기록 대상이 되지 않는 메모리셀(이하, 기록 비대상셀이라 부른다)의 드레인이 결합되는 비트선(이하, 기록 비대상 비트선이라 부른다)에는, 모두 5V의 기록금지전압이 된다.

이것에 의해, "01"셀, "00"셀 및 "10"셀의 컨트롤 게이트 및 채널 사이에는, 각각 18V, 16V 혹은 15V의 전압이 인가되는 형태로 되어, 각 메모리셀의 플로팅 게이트에는, FN 터널현상에 의해, 그 컨트롤 게이트 및 채널간 전압에 따라 양의 전자가 주입되고, 상응하여 그 문턱치 전압이 상승한다. 결국, "00"셀은, "01"셀에 비해 문턱치 전압의 변화폭은 작고, 또한 "10"셀은 "01"셀에 비해 문턱치 전압의 변화폭은 작아서 좋으므로, 인가전압을 작게 하여 문턱치 제어성을 높이고, 또 소자의 특성열화를 방지한다.

상기와 같은 "01"셀, "00"셀 및 "10"셀에 대하여 기록동작이 종료하면, 도 15에 나타내는 바와 같이 "11"셀, "10"셀 및 "00"셀의 순으로 이상/방해 검출이 실시된다. 결국, 도 18에서, 우선 "11"셀에 대하여 워드선의 선택레벨을 VWDS = 2.0V로 하고, 그 문턱치 전압이 소거상태의 상한치를 초과하지 않는 것(방해)을 검출하고, 이하, "10"셀 및 "00"셀에 대하여 VWE1 = 3.2V, VWE2 = 4.5V로 하여 각각의 문턱치 전압의 상한치를 초과하지 않는 것, 즉 이상기록이 행해져 있지 않은 것을 검출한다.

상기의 검색기록 후의 검증동작에서는, 설정된 전압 이상에 기록된 것은 검출할 수 있지만, 결정된 문턱치 전압의 분포를 초과하여 기록되버리는 것을 검출할 수 없으므로, 이 실시예와 같은 이상검출 동작이 필요해지는 것이다. 상기와 같은 이상/방해 검출에 의해 에러가 발생하면, 소거동작이 실시되어 재차 "01"셀에서의 일련의 기록동작이 실시된다. 그리고, 이러한 이상/방해 검출에서 불량이 2회째라고 판정되었다면, 이상 종료가 되어, 예를 들면 이러한 워드선(섹터)은 불량으로 하여 예비의 섹터로 전환된다(도시하지 않음).

도 19에는, 판독동작을 설명하기 위한 순서도가 나타나며, 도 20에는 판독동작일 때의 문턱치 전압의 분포도가 나타나고, 동도에는 판독전압도 맞추어 나타나 있다.

이 실시예의 멀티밸유(multi-value) 플래쉬 메모리의 판독동작은, 워드선의 선택레벨을 VRW1 = 2.2V로 하여 판독동작이 실시된다. 결국, 소거상태 "11"의 셀은, 비트선에 로우레벨을 출력하고, 그 이상은 비트선에 하이레벨을 출력시킨다. 센스래치(SL)는, 이 비트선의 하이레벨/로우레벨을 판정하여, 하위 데이터용의 데이터 래치에 데이터 전송을 행한다.

다음에, 워드선의 선택레벨을 VRW2 = 3.4V로 하여 판독동작이 실시된다. 결국, 소거상태 "11"의 셀과, "10"셀은, 비트선에 로우레벨을 출력하고, 그 이외 "00"의 셀과 "01"의 셀은 비트선에 하이레벨을 출력시킨다. 센스래치(SL)에 의해 이것을 판정하고, 상위 데이터용의 데이터 래치에 데이터 전송을 행한다.

다음에, 워드선의 선택레벨을 VRW3 = 4.7V로 하여 판독동작이 실시된다. 결국, 소거상태 "11"의 셀과, "10"셀 및 "00"셀은, 비트선에 로우레벨(L)을 출력하고, "01"의 셀만이 비트선에 하이레벨(H)을 출력시킨다. 센스래치(SL)에 의해 이것 을 판정하고, 하위의 데이터 래치에 삽입된 데이터와 배타적 논리합 연산을 행한다. 결국, 하위의 데이터 래치의 데이터가 "1" 또는 "0"으로 상기 센스래치(SL)의 데이터가 "1" 또는 "0"과 같이 일치하였다면 "0"을 하위 데이터 래치로 전송한다. 불일치일 때에는, "1"을 하위 데이터 래치로 전송한다. 상기 하위 데이터 래치 및 상위 데이터 래치의 출력신호는, 반전되어 메인앰프(MA)를 통하여 출력된다. 이것에 의해, 다음의 표1과 같은 논리상태에서의 판독이 행해진다.

셀	R1	R2	R3	R1*R3	상위비트	하위비트
"01" "00" "10" "11"	H H H L	H H L L	H L L L	0 0 1 1	0 0 1 1	1 0 0 1

여기서, R1∼R3는, VRW1∼VRW3으로 판독하여 H는 하이레벨/ L은 로우레벨을 나타내고 있다. R1*R3의 *는 배타적 논리합 연산을 표시하고 있다. 예에 의해 셀에 기억된 4개의 기억정보 "11", "10", "00" 및 "10"이, 그것에 대응한 상위비트와 하위비트 2비트의 데이터로서 판독된다.

도 21에는, 이 발명에 관한 플래쉬 메모리의 기억상태를 설명하기 위한 문턱치 전압의 분포도가 나타나 있다. 도 21의 (A)는, 상기와 같은 1개의 기억 트랜지스터에 4값을 기억시키는 예가 나타나 있고, 기억정보 "00", "10"에 대응한 문턱치 전압의 분포는, 인접하는 문턱치 전압과의 사이에서의 마진을 확보하도록 협대화, 즉 고정도(高精度)의 문턱치 전압의 제어를 필요로 하는 것이다. 그 때문에, 상기와 같은 이상셀이 발생하면 그것이 즉시 불량섹터에 결부될 확율이 높아진다.

이것에 대하여, 본원 발명의 기록방법에서는, 기억 트랜지스터의 과잉 기록특성을 상정하고, 이러한 과잉 기록특성을 찾아내기 위한 검색 기록동작을 실시하는 것이므로, 기억정보의 멀티밸유화(化)를 도모하면서, 안정한 기록동작을 실현할 수 있다.

이와 같은 이상 과잉기록에 의한 에러는, 4값과 같은 멀티밸유 기억에는 한정되지 않는다. 도 21의 (B)와 같이 2값의 기억동작을 행하는 것이라도, 기억정보 "0"과 "1" 사이의 마진은, 전원전압의 저전압화에 대응하여 작아진다. 그 때문에, 반도체 기억장치의 저전압화에 대응하여 상기 마진이 작아지므로, 이러한 2값 기억의 불휘발성 메모리에서도 안정적인 기록동작을 도모함으로써 이 발명에 관한 검색기록동작의 실시는 유익한 것이 된다.

도 22에는 이 발명에 관한 플래쉬 메모리를 이용한 메모리 장치의 일실시예의 블록도가 나타나 있다. 이 실시예의 메모리 장치는, 그 데이터 기억부에 상기 실시예와 같은 플래쉬 메모리가 이용된다. 이 플래쉬 메모리의 데이터 기록과 판독은, 전용 LSI에 의해 구성된 ECC 회로에 의해 데이터의 오류 검출이 행해진다.

EEPROM 등에 의해 섹터관리 테이블이 구성된다. 이 섹터관리 테이블은, 특히 제한되지 않지만, 1개의 워드선 단위로의 기록, 판독 및 소거를 행하도록 하고, 그것을 1개의 섹턱로 취급하도록 하는 것이다. 이 섹터단위에서의 데이터 재기록에 의해, 재기록 회수(기록회수 또는 소거회수)를 계수해 두고, 그것이 허용치를 초과하면 그 섹터로의 액세스를 금지하여 신뢰성을 높이는 것이다.

플래쉬 메모리에 대한 기록동작은, 판독시간에 비해 긴 시간을 필요로 한다. 그 때문에, 호스트 시스템 등에서의 기록동작은, 상기 플래쉬 메모리에 대하여 직접 행하지 않고, 라이트 버퍼에 대하여 기록 데이터의 입력이 행해진다. 특히 제한되지 않지만, 라이트 버퍼는, 상기 1섹터분의 기억용량을 가지며, 1섹터분의 기억 데이터를 삽입한다. 라이트 버퍼에 삽입된 기록 데이터는, 플래쉬 메모리의 센스래치에 대하여 바이트 단위로 순차적으로 기록된다. 상기 1섹터분의 데이터를 센스래치에 기록하면, 상기와 같은 기록동작이 개시된다.

판독동작은, 상기와 같이 플래쉬 메모리에 대하여 선두 어드레스를 공급하면, 1섹터분의 데이터가 내부의 어드레스 발생회로(어드레스 카운터)로 형성된 어드레스의 순서에 의해 1 바이트 단위로 시리얼로 출력된다.

상기와 같은 기록동작이나, 판독동작 및 섹터관리 테이블의 제어는, 1칩 마이크로 컴퓨터에 의해 행해진다. 이 실시예의 메모리 장치는, 종래의 하드디스크나 플로피디스크 장치와 호환성을 갖게 되어, 표준버스 인터페이스부를 통하여 표준버스에 접속된다. 이 표준버스에는, 도시하지 않지만, 호스트 시스템을 구성하는 중앙처리장치(CPU), 메인 메모리, 캐쉬 메모리(제1 캐쉬 메모리, 제2 캐쉬 메모리) 등이 접속된다.

도 23에는, 본 발명에 관한 반도체 집적회로장치의 다른 일실시예의 전체 회로블록도가 나타나 있다. 이 실시예의 반도체 집적회로장치(CHIP)는, 도시한 바와 같은 복수의 회로블록, 즉 입출력 회로 I/O, 내부전압 발생회로(VG), 제어회로(ULC), 플래쉬 메모리(FEPROM), D/A 변환기(DAC), A/D 변환기(ADC), 인터럽트 제어회로(IVC), 클록발생회로(CGC)를 갖는 시스템 전원 관리회로(SPMC), 중앙 처리부(CPU), 스태틱 메모리(SRAM), DMA 컨트롤러(DMAC), 다이나믹형 메모리(DRAM)를 포함한다.

그것들의 회로블록은, 내부버스(BUS), 제어버스(CBUS)에 결합되어 있다. 그것들은 반도체 집적회로장치를 구성해야 하는 도시하지 않은 반도체 기판에 탑재된다. 상기 시스템 전원 관리회로(SPMC)는, 시스템 LSI에 탑재되는 각 모듈에서 소비되는 전력을 제어하는 기능을 갖는다.

반도체 집적회로장치는, 입출력회로 I/O에 연결되는 입출력 외부단자(Tio1 내지 Tion)와, 부논리 레벨과 같은 리셋신호(resb)가 공급되는 외부단자(T1)와, 제어용 외부단자(T2)와, 제1 동작제어신호(cmq)가 공급되는 제1 동작제어용 외부단자(T3)와, 제2 동작제어신호(cpmq)가 공급되는 제2 동작제어용 외부단자(T4)와, 외부클록신호(clk)가 공급되는 클록용 외부단자(T5)와, 복수의 전원전압(vdd, vccdr, vss)이 공급되는 복수의 전원용 외부단자(T6, T7, T8)를 갖는다.

도시한 반도체 집적회로장치는, 이른바 ASIC(application specified integrated circuit) 즉, 특정용도 IC를 구성하게 된다. 즉, 도시한 대부분의 회로블록은, ASIC 구성을 용이하게 하도록, 각각 독립적인 회로기능 단위로 하여 이른바 모듈 내지는 매크로셀(macrocell)을 이루게 된다. 각 기능단위는, 각각 그 규모, 구성이 변경 가능하게 된다. ASIC 로서는, 도시한 회로블록 내에, 실현해야 할 전자 시스템을 필요로 하지 않는 회로블록은, 반도체 기판상에 탑재하지 않도록 할 수 있다. 역으로, 도시되어 있지 않은 기능단위의 회로블록을 추가하는 것도 가능하다.

중앙처리부(CPU)는, 특히 제한되지 않지만, 이른바 마이크로 프로세서와 동일한 구성이 된다. 즉 중앙처리부(CPU)는, 그 상세한 설명을 도시하지 않아도, 그 내부에 명령 레지스터, 명령 레지스터에 기록된 명령을 디코드하는 명령 디코더, 연산회로, 범용 레지스터(RG6 등), 내부버스(BUS)에 결합하는 버스 드라이버, 버스 리시버 등의 입출력 회로를 갖는다.

중앙처리부(CPU)는, 플래쉬 메모리(FEPROM) 등에 저장되어 있는 명령을 판독하고, 그 명령에 대응하는 동작을 행한다. 중앙처리장치(CPU)는, 입출력 회로 I/O를 통하여 입력되는 외부 데이터의 삽입, 제어회로(ULC)에 대한 데이터의 입출력, 플레쉬 메모리(FEPROM)에서의 명령이나 명령실행을 위해 필요로 하는 고정 데이터와 같은 데이터의 판독, D/A 변환기(DAC)로의 D/A 변환해야할 데이터의 공급, A/D 변환기에 의해 A/D 변환된 데이터의 판독, 스태틱형 메모리(SRAM), 다이나믹형 메모리(DRAM)로의 디코더의 판독, 기록, DMA 컨트롤러(DMAC)의 동작제어 등을 행한다. 제어버스(CBUS)는, 중앙처리부(CPU)에 의한 도시(圖示)의 회로블록의 동작제어를 위해 이용되고, 또한 DMA 컨트롤러(DMAC) 등의 회로블록에서의 상태지시신호를 중앙처리부(CPU)에 전하기 위해 사용된다. 중앙처리부(CPU)는, 또한 인터럽트 제어회로(IVC)에서의 지시 레지스터(RG5) 등으로 셋트된 동작제어신호를 내부버스(BUS)를 통하여 참조하여 필요한 처리를 행한다.

중앙처리부(CPU)는, 클록발생회로(CGC)에서 발생된 시스템 클록신호(C2)를 받아 그 시스템 클록신호(C2)에 의해 결정되는 동작 타이밍 주기를 가지고 동작된다. 중앙처리부(CPU)는, 그 내부의 주요부가, CMOS 회로, 즉 pMOS와 nMOS로 이루어 지는 회로로 구성된다. 특히 제한되지 않지만, 중앙처리부(CPU)를 구성하는 CMOS 회로는, 도시하지 않는 CMOS 스태틱 논리회로, CMOS 스태틱 플립플롭과 같은 스태틱 동작 가능한 CMOS 스태틱 회로와, 신호출력노드로의 전하의 프리챠지와 신호출력노드로의 신호출력을 시스템 클록신호(C2)에 동기하여 행하는 CMOS 다이나믹 회로를 포함한다.

중앙처리부(CPU)는, 클록발생회로(CGC)에서의 시스템 클록신호(C2)의 공급이 정지되었다면, 그것에 따라 동작 정지상태가 된다. 정지상태에 있어서, 다이나믹 회로의 출력신호는, 회로에 발생하는 바람직하지 않은 리크전류에 의해 바람직하지 않게 변화되어 버린다. 스태틱 플립플롭 회로구성은 레지스터 회로와 같은 회로는, 시스템 클록신호의 비공급 기간이라도, 이전의 데이터를 유지한다.

시스템 클록신호(C2)의 비공급 기간에서는, 중앙처리부(CPU) 내부의 스태틱 회로에서의 각종 노드에서의 신호레벨 천이가 정지되고, 또한 다이나믹 회로에서의 출력노드에서의 디스챠지 내지 프리챠지가 정지된다. 이 상태에서는, 동작상태의 CMOS 회로가 소비하는 동작전류와 같은 비교적 큰 소비전류, 즉 각종 노드 및 각각에 연결되는 배선이 갖는 부유용량, 기생용량으로 신호변위를 공급하도록 전원선에서 공급되는 챠지, 디스챠지 전류는, 실질적으로 제로(0)가 된다. 이것으로부터 중앙처리부(CPU)는, CMOS 회로의 리크전류와 동일한 작은 전류밖에 흐르지 않게 하고, 저소비전력 상태가 된다.

인터럽트 제어회로(IVC)는, 외부단자(T1)에 부논리 레벨과 같은 리셋신호를 받아, 외부단자(T3)를 통하여 제1 동작신호(cmq)를 받아, 외부단자(T4)를 통하여 제2 동작제어신호(cpmq)를 받고, 또, 외부단자(T2)에, 반도체 집적회로장치의 동작상태를 지시하는 상태지시신호를 출력한다. 인터럽트 제어회로(IVC)는, 이러한 리셋신호(resb), 동작제어신호(cmq, cpmq) 및 상태지시신호에 대응하여 각각의 위치비트가 설정되는 레지스터(RG5)를 갖는다. 레지스터(RG5)에서의 상태지시신호는, 내부버스(BUS)를 통하여 중앙처리부(CPU)에 의해 갱신된다. 외부단자(T3, T4)를 통하여 레지스터(RG5)에 셋트된 동작제어신호(cmq, cpmq)는, 상술한 바와 같이, 내부버스(BUS)를 통하여 중앙처리부(CPU)에 의해 참조된다.

특히 제한되지 않지만, 인터럽트 제어회로(IVC)는, 그 내부에 다이나믹형 메모리의 리프레쉬 동작을 위해 도시하지 않는 리프레쉬 어드레스 카운터를 갖는다. 인터럽트 제어회로(IVC)에서의 이러한 리프레쉬 어드레스 카운터는 제1, 제2 동작제어신호(cmq, cpmq)에 의해 제1 및 제3 모드가 지시되어 있다면, 즉, 반도체 집적회로장치에 대하여 동작모드가, 동작 스탠바이 모드가 지시되어 있다면, 클록발생회로(CGC)에서의 시스템 클록신호에 의거하여 진행되고, 주기적으로 갱신되는 리프레쉬 어드레스 정보를 형성한다.

클록발생회로(CGC)는, 외부단자(T5)를 통하여 외부클록신호(clk)를 받아, 그 외부클록신호(clk)에 대응한 주기의 시스템 클록신호(C2)를 형성한다. 또한, 클록발생회로(CGC)와 중앙제어부(CPU)와의 사이에 신호선이 단순화되어 표현되어 있지만, 시스템 클록신호(C2)는, 중앙제어부(CPU)내의 도시하지 않은 회로의 순서에 있는 동작을 위해, 일반적인 프로세서에 대한 클록신호와 동일하게, 다상(多相)신호로 이루어진다고 이해되고 싶다.

입출력 회로(I/O)는, 외부단자(Tio1 내지 Tion) 내의 소망의 외부단자를 통하여 외부에서 공급되는 신호를 받고, 또한 외부단자(Tio1 내지 Tion) 내의 소망의 단자에 출력해야 할 신호를 내부버스(BUS)를 통하여 받는다. 입출력 회로(I/O)는, 그 내부에 각각 CMOS 스태틱 회로로 이루어지는 제어 레지스터(RG4)와 도시하지 않는 데이터 레지스터를 갖는다.

제어 레지스터(RG4)는, 중앙처리부(CPU)에 의해 선택되고, 또한 중앙처리부(CPU)에 의해, 당해 입출력 회로(I/O)를 위한 제어 데이터, 예를 들면 데이터 입력/출력 지시나 고출력 임피던스 상태지시 등의 제어 데이터가 공급된다. 데이터 레지스터는, 외부단자(Tio1 내지 Tion)와, 내부버스(BUS)와의 사이의 데이터 전송을 위해 이용된다. 외부단자(Tio1 내지 Tion)의 비트폭 즉, 단자수와, 내부버스(BUS)의 비트폭이 다른 경우, 데이터 레지스터는, 큰 비트폭에 대응되는 비트수를 갖게 되어, 중앙처리부(CPU)에 의한 동작제어에 따라 비트수 변환을 행한다.

예를 들면 외부단자(Tio1 내지 Tion)의 개수가 64와 같은 수인데 비해, 내부버스(BUS)의 비트폭이 256비트와 같은 비교적 큰 수인 경우, 64비트 단위를 가지고 외부단자(Tio1 내지 Tion)에 차례로 공급되는 직렬 데이터는, 중앙처리부(CPU)에 의한 직렬-병렬 데이터 변환제어에 의해 데이터 레지스터에 순차적으로 공급되며, 256비트의 데이터로 변환된다. 역으로, 내부버스(BUS)에서 데이터 레지스터에 셋트된 256비트의 데이터는, 중앙처리부(CPU)에 의한 병렬-직렬 데이터 변환제어에 의해, 64비트마다 나누어져 외부단자(Tio1 내지 Tion)에 순차적으로 공급된다.

입출력 회로(I/O)의 신호입력을 위한 회로 및 신호출력을 위한 회로는, 그 입력 및 출력동작이 시스템 클록신호에 의해 제어되게 된다. 그 때문에, 입출력 회로(I/O)는, 시스템 클록신호가 공급되지 않게 됐을 때에는, 상기 중앙처리부(CPU)와 동일하게 저소비전력 상태로 되게 된다.

제어회로(ULC)는, 전자 시스템의 필요에 따라 적절히 설치되는 제어회로이다. 이 제어회로(ULC)로서는, 예를 들면, 하드디스크 장치에서의 모터 서보 컨트롤(motor servo control), 헤드의 트랙킹 제어, 오류 정정처리나, 화상, 음성처리에서의 화상이나 음성 데이터의 압축 신장처리와 같이 실현해야 할 전자 시스템에 따라 적절히 설치한다. 제어회로의 ULC는, 중앙처리부(CPU)와 동일하게 그 동작이 시스템 클록신호에 의해 제어된다. 프래쉬 메모리(FEPOM)는, 상술한 바와 같이, 중앙처리장치(CPU)에 의해 판독되어 실효되어야 할 명령, 고정 데이터를 기억한다.

D/A 변환기(DAC)는, 내부버스(BUS)를 통하여 공급되는 부분의 아날로그 신호로 변환해야 할 디지털 데이터를 받는 레지스터(RG2)를 가지고, 이러한 디지털 데이터에 의거하여 아날로그 신호를 형성한다. 레지스터(RG2)는, 제어회로(ULC) 혹은 중앙처리부(CPU)에 의해 디지털 데이터가 셋트된다. D/A 변환기(DAC)의 D/A 변환개시 타이밍, D/A 변화결과의 출력 타이밍과 같은 D/A 변환동작은, 시스템 클록신호에 의해 제어된다. D/A 변환기(DAC)에 의해 형성된 아날로그 신호는, 특히 제한되지 않지만, 내부버스(BUS) 및 입출력 회로(I/O)를 통하여 외부단자(T1 내지 Tn)의 소망의 단자에 저장된다. 또한, 여기서는 상기 외부단자(T1 내지 Tn)를 입출력 겸용단자(핀)로 하고 있지만, 입력용 단자와 출력용 단자로 분리하여 설치해도 된다.

D/A 변환기(DAC)는, 그 상세한 설명을 도시하지 않아도, 고정도(高精度) DA 변환이 필요해질 경우는, 얻어야 하는 아날로그량을 기준으로 하는 기준전압원 혹은 기준전류원을 갖게 된다. 이러한 기준전압원 혹은 기준전류원은, 일종의 아날로그 회로를 구성한다고 간주되고, 제2 모드 및 제3 모드, 즉 완전 스탠바이모드 및 동작 스탠바이에서 무시할 수 없는 전류를 소비해버릴 위험성을 갖는다. 그 때문에, 그러한 경우의 소비전류의 저감을 가능하게 하도록, 이러한 기준전압원 혹은 기준전류원에 대해서는, 상기 제2 모드, 제3 모드에서, 스위치 오프하는 MOSFET 스위치가 설정된다.

A/D 변환기(ADC)는, 외부단자(T1 내지 Tn)중 소망의 단자와 입출력 회로(I/O)와 내부버스(BUS)를 통하여 공급되는 아날로그 신호를 받아, 제어회로(ULC) 혹은 중앙처리부(CPU)에 의해 그 A/D 변환의 개시가 제어되고, 시스템 클록신호(C2)에 따른 클록제어를 기초로 상기 아날로그 신호를 디지털 신호로 변환하고, 얻어진 디지털 신호를 레지스터(RG1)에 셋트한다.

A/D 변환기(ADC)도 또, 상기 D/A 변환기(DAC)와 동일하게, 고정도(AD) 변환이 필요해질 경우는, 디지털 변환해야 할 양자화 레벨의 기준이 되는 기준전압원 혹은 기준전류원을 갖게된다. A/D 변환기(ADC)에서의 이러한 기준전압원 혹은 기준전류원도 또한 완전 스탠바이 모드 및 동작 스탠바이 모드에서 무시할 수 없는 전류를 소비할 위험성을 갖는다. 그 때문에, 그 경우에는, 상기 동일한 MOSFET 스위치가, 이러한 기준전압원 혹은 기준전류원에 적용된다.

스태틱형 메모리(SRAM)는, 그 메모리셀로서, 그 상세한 설명은 도시하지 않 지만, CMOS 스태틱형 메모리셀, 즉, CMOS 래치회로와 그것에 대한 데이터 입출력을 위한 한 쌍의 전송 게이트 MOSFET로 이루어지는 구성의 메모리셀을 갖는다. CMOS 스태틱형 메모리셀은, 스태틱으로 정보를 유지하고, 또 정보유지를 위해 현저히 작은 동작전류밖에 필요하지 않는다는 특징을 갖는다.

이러한 스태틱형 메모리(SRAM)는, 실질상, CMOS 스태틱형 랜덤 액세스 메모리를 구성하게 된다. 즉, 스태틱형 메모리(SRAM)는, 매트릭스 배치의 복수의 CMOS 스태틱형 메모리셀로 이루어지는 메모리 어레이와, 내부버스(BUS)를 통하여 공급되는 로우 어드레스 신호를 디코드하여 그것에 의해 메모리 어레이에서의 워드선을 선택하는 로우계 어드레스 디코드 드라이브 회로와, 컬럼 어드레스 신호를 디코드하여 그것에 의해 컬럼 디코드신호를 형성하는 컬럼계 어드레스 디코드 회로와, 이러한 컬럼 디코드 신호에 의해 동작되는 메모리 어레이에서의 데이터선을 선택하여 그것을 공통 데이터선에 결합시키는 컬럼 스위치 회로와, 공통 데이터선에 결합된 입출력 회로와, 판독기록 제어회로를 포함하는 구성이 된다.

메모리 어레에 관련된 이러한 어드레스 디코드 드라이브 회로와 같은 회로 즉 메모리 어레이 주변회로는, CMOS 스태틱 회로로 구성된다. 그 때문에, 스태틱형 메모리셀(SRMA)은, 판독, 기록 동작이 행지지 않는 정보유지 동작뿐이라면, 비교적 저소비전력 상태에 놓이게 된다. 또한, CMOS 스태틱형 메모리는, 메모리셀 사이즈가 비교적 커지고, 그 기억용량에 대한 전체의 사이즈가 비교적 커져버린다는 고려해야할 특징을 가지고, 큰 기억용량으로 하는 것이 비교적 곤란하다.

DMA 컨트롤러, 즉, 다이렉트 메모리 액세스 컨트롤러(DMAC)는, 중앙처리부(CPU)에 의해 그 동작이 제어되며, 중앙처리부(CPU)에 의해 지시된 회로블록 사이의 내부버스(BUS)를 통한 데이터 전송을, 중앙처리부(CPU)가 대신에 제어한다. DMA 컨트롤러(DMAC)의 상세한 설명은, 독립의 반도체 집적회로장치로 구성되는 DMA 컨트롤러와 실질적으로 동일한 구성으로 할 수 있으므로 더욱 상세한 설명은 하지 않지만, 그 내부의 레지스터(RG7) 등에, 중앙처리부(CPU)에 의해 셋트되는 전송원 정보, 전송처 정보, 데이터 전송량 정보 등의 설정정보에 의거하여, 데이터 전송제어를 행한다.

다이나믹형 메모리(DRAM)는, 그 메모리셀 즉 다이나믹형 메모리셀이, 전형적으로는, 전하의 형태를 가지고 정보를 축적하는 정보 축적용 커패시터와, 선택용 MOSFET로 이루어지는 적은 수의 소자로 이루어지며, 비교적 작은 메모리셀 사이즈로 될 수 있다. 그 때문에, 다이나믹형 메모리는, 대기억용량이라도 그 전체의 사이즈를 비교적 작게 할 수 있다.

다이나믹형 메모리(DRAM)는, 그것이 그 기억용량에 관계없이 비교적 작은 사이즈로 구성될 수 있으므로, 다른 회로블록을 탑재하는 반도체 기판은, 비교적 작은 사이즈로 될 수 있다. 이것에 따른 이점도 기대할 수 있다. 즉, 반도체 기판의 사이즈는, 얻어야 하는 반도체 집적회로장치의 전기적 성능, 열적, 기계적 스트레스에 관계하는 신뢰성, 제조수율, 가격 등에도 영향을 미치는 것이며, 작은 쪽이 유리하다. 비교적 작은 사이즈의 반도체 기판에 대용량의 메모리와 함께 복수의 회로블록이 탑재 가능하게 됨으로써, 더욱 우수한 성능의 전자 시스템 실현을 가능하게 하는 반도체 집적회로장치를 제공하는 것이 가능하게 된다.

반도체 칩에 플래쉬 메모리(FEPROM)을 탑재한 경우, 상기 이상셀의 발생에 의해 즉시 불량섹터로 처리하려고 하면, 불량섹터가 증가하여 메모리 용량부족이 되어 버리고, 다른 회로가 정상이라도 플래쉬 메모리(FEPROM)에 관한 섹터불량의 증가에 의해 시스템 전체가 불량화되어 버린다. 이것에 대하여, 이 발명에 관한 플래쉬 메모리에서는, 상기와 같은 이상셀을 고려한 검색기록을 실시하고 있으므로, 돌발적으로 과잉 기록특성을 갖는 셀이 발생해도, 정상셀과 동일하게 기록하는 것이 가능하며, 불량섹터의 발생율을 대폭으로 저하시킬 수 있다. 이것에 의해, 이 발명에 관한 플래쉬 메모리는, 불량섹터의 실질적인 발생율이 대폭으로 저하하고, 또한 안정적으로 고속 기록동작을 실시할 수 있으므로, 복수의 회로기능을 갖는 시스템 LSI에 탑재되는 플래쉬 메모리로서 극히 유익한 것이 된다.

상기의 실시예에서 얻어지는 작용효과는 하기와 같다.

(1) 복수의 워드선 및 복수의 비트선과, 상기 복수의 워드선과 복수의 비트선과의 교점의 부유 게이트에 축적된 전하량에 대응한 기억정보를 갖는 복수의 기억소자를 가지며, 전기적으로 상기 기억정보의 기록동작 및 소거동작을 행하는 불휘발성 메모리에서, 상기 기억소자에 대하여 소정의 기록량에서의 기록동작을 실시한 후에 검증동작을 행하여 상기 부유 게이트에 축적된 전하량을 제어하는 기록제어회로에 대하여, 기록 개시시에 상기 소정의 기록량에 대하여 적은 기록량으로 설정된 검색기록동작 및 그것에 대응한 검증동작을 1 내지 복수회 행하도록 시킴으로써, 안정적인 기록동작과, 실질적인 기록시간의 단축화 및 불량 발생율의 개선을 도모할 수 있다는 효과가 얻어진다.

(2) 상기에 더하여, 상기 기록량을, 전압레벨과 기록시간의 곱에 의해 설정하고, 상기 소정의 기록량을, 상기 기억소자의 문턱치 전압의 변화분이 거의 일정해 지는 전압과 시간으로 설정하며, 상기 검색기록동작에서의 기록량의 복수회분을 상기 소정의 기록량에 대응하도록 설정함으로써, 과잉기록특성 및 정상적인 기록특성을 갖는 셀에 대한 확실하고 안정적인 기록동작을 실현할 수 있다는 효과가 얻어진다.

(3) 상기에 더하여, 상기 기억소자의 부유 게이트에 축적된 전하량에 대응한 4값으로 이루어지는 기억정보를 갖도록 함으로써, 대기억용량화와 안정적인 기록동작을 실현할 수 있다는 효과가 얻어진다.

(4) 상기에 더하여, 상기 소정의 기록량을, 기록회수에 대응하여 기록량을 증가시켜, 각 기록동작에 대응한 상기 문턱치 전압의 변화분을 거의 일정해지도록 제어함으로써, 정상적인 기록특성을 갖는 셀에 대한 확실하고 안정적인 기록동작을 실현할 수 있다는 효과가 얻어진다.

(5) 상기에 더하여, 상기 검색기록동작으로서, 상기 소정의 기록량에 대응한 기록동작에 비해 기록전압 및 기록시간을 함께 작게 함으로써, 과잉의 기록특성을 경감시킬 수 있으므로 보다 안정적인 기록동작과, 실질적인 기록시간의 단축화 및 불량 발생율의 개선을 도모할 수 있다는 효과가 얻어진다.

(6) 상기에 더하여, 상기 기록회수에 대응한 기록량의 증가를 직전의 기록동작에 비해 기록전압이 일정한 기록시간을 증가시킴으로써 전원회로의 간소화를 도모하면서, 확실하고 안정적인 기록동작을 실현할 수 있다는 효과가 얻어진다.

(7) 상기에 더하여, 상기 기록회수에 대응한 기록량의 증가를, 직전의 기록전압과 기록시간을 함께 증가시킴으로써, 메모리셀에 관련된 전압을 완화하면서, 확실하고 안정적인 기록동작을 실현할 수 있다는 효과가 얻어진다.

(8) 복수의 워드선 및 복수의 비트선과, 상기 복수의 워드선과 복수의 비트선과의 교점의 부유 게이트에 축적된 전하량에 대응한 기억정보를 갖는 복수의 기억소자를 가지며, 전기적으로 상기 기억정보의 기록동작 및 소거동작을 행하는 불휘발성 메모리의 기록방법으로서, 기록 개시시에 소정의 기록량에 대하여 적은 기록량으로 설정된 검색기록동작 및 그것에 대응한 검증동작을 1 내지 복수회 행하고, 이러한 복수회의 검색기록동작 및 검증동작 후에 상기 소정의 기록량으로 설정된 기록동작 및 그것에 대응한 검증동작을 행하는 기록동작 제어의 설정이 행해지고, 상기 검증동작에 의해 상기 기억소자의 부유 게이트의 전하량에 대응한 문턱치 전압이 소망의 문턱치 전압에 도달했다고 판정되었다면 기록동작을 종료시킴으로써, 안정적인 기록동작과, 실질적인 기록시간의 단축화 및 불량 발생율의 개선을 도모한 불휘발성 메모리를 실현할 수 있다는 효과가 얻어진다.

(9) 상기에 더하여, 상기 기록량을 전압레벨과 기록시간의 곱에 의해 설정하고, 상기 소정의 기록량을, 상기 기억소자의 문턱치 전압의 변화분이 거의 일정해지는 전압과 시간으로 설정하고, 상기 검색기록동작에서의 기록량의 복수회분을 상기 소정의 기록량에 대응하도록 설정함으로써, 과잉 기록특성 및 정상의 기록특성을 갖는 셀에 대한 확실하고 안정적인 기록동작의 불휘발성 메모리를 실현할 수 있다는 효과가 얻어진다.

(10) 상기에 더하여, 상기 기억소자의 부유 게이트에 축적된 전하량에 대응한 4값으로 이루어지는 기억정보를 갖도록 함으로써, 대기억용량화와 안정적인 기록동작을 실현한 불휘발성 메모리를 얻을 수 있다는 효과가 얻어진다.

(11) 상기에 더하여, 상기 소정의 기록량을, 기록회수에 대응하여 기록량을 증가시켜, 각 기록동작에 대응한 상기 문턱치 전압의 변화분을 거의 일정해지도록 제어함으로써, 정상의 기록특성을 갖는 셀에 대한 확실하고 안정적인 기록동작을 실현한 불휘발성 메모리를 얻을 수 있다는 효과가 얻어진다.

(12) 상기에 더하여, 상기 검색기록동작으로서, 상기 소정의 기록량에 대응한 기록동작에 비해 기록전압 및 기록시간을 함께 작게 함으로써, 과잉의 기록특성을 경감시킬 수 있으므로 보다 안정적인 기록동작과, 실질적인 기록시간의 단축화 및 불량 발생율의 개선을 도모한 불휘발성 메모리를 실현할 수 있다는 효과가 얻어진다.

(13) 상기에 더하여, 상기 기록회수에 대응한 기록량의 증가를, 직전의 기록동작에 비해 기록전압이 일정한 기록시간을 증가시킴으로써 전원회로의 간소화를 도모하면서, 확실하고 안정적인 기록동작을 실현할 불휘발성 메모리를 얻을 수 있다는 효과가 얻어진다.

(14) 상기에 더하여, 상기 기록회수에 대응한 기록량의 증가를, 직전의 기록전압과 기록시간을 함께 증가시킴으로써, 메모리셀에 이러한 전압을 완화하면서, 확실하고 안정적인 기록동작을 실현한 고신뢰성의 불휘발성 메모리를 얻을 수 있다는 효과가 얻어진다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 의거하여 구체적으로 설명하였지만, 본원 발명은 상기 실시예에 한정되지 않고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능하다는 것은 말할 필요도 없다. 예를 들면, 검색기록에 의해 소정의 문턱치 전압을 초과했을 때, 이상검출을 행하여 불량하다면 즉시 소거동작을 행하고, 재차 에러이면 불량섹터로 판정하여 용장섹터로 전환하도록 해도 된다. 상기 도 22나 도 23의 시스템에서는, 플래쉬 메모리에 대하여 기록도 판독도 행하지 않는 빈 시간을 이용하여, 이상셀에 의해 불량이 된 섹터에 대하여 다시 소거동작과 기록동작을 실시하고, 만약 양호하게 기록하도록 되었다면 관리정보를 재기록하여 예비섹터에 등록하도록 해도 된다.

메모리 어레이 및 그 구체적인 회로는, 상기와 같은 소거, 기록 및 판독동작을 행하는 것이라면 무엇이든 된다. 또한, 기억상태는 기억 실시예와는 역(逆)으로 하는 것이어도 된다. 예를 들면 상기 도 21 등의 "01"이나 "1"의 문턱치 전압의 분포를 소거상태로 하고, 기록동작에서는 문턱치 전압을 낮게 하도록 하여, 남은 3값 또는 1값의 기억상태를 만들어내는 것이어도 된다. 이 발명은, 불휘발성 메모리 및 그 기록방법으로서 널리 이용할 수 있다.

본원에서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 하기와 같다. 복수의 워드선 및 복수의 비트선과, 상기 복수의 워드선과, 복수의 비트선과의 교점의 부유 게이트에 축적된 전하량에 대응한 기억정보를 갖는 복수의 기억소자를 가지며, 전기적으로 상기 기억정보의 기록동작 및 소거동작을 행하는 불휘발성 메모리에 있어서, 상기 기억소자에 대하여 소정의 기록량에서의 기록동작을 실시한 후에 검증동작을 행하여 상기 부유 게이트에 축적된 전하량을 제어하는 기록제어회로에 대하여, 기록 개시시에 상기 소정의 기록량에 대하여 적은 기록량으로 설정된 검색기록동작 및 그것에 대응한 검증동작을 1 내지 복수회 행하도록 시킴으로써, 안정적인 기록동작과, 실질적인 기록시간의 단축화 및 불량 발생율의 개선을 도모할 수 있다.

복수의 워드선 및 복수의 비트선과, 상기 복수의 워드선과 복수의 비트선과의 교점의 부유 게이트에 축적된 전하량에 대응한 기억정보를 갖는 복수의 기억소자를 가지며, 전기적으로 상기 기억정보의 기록동작 및 소거동작을 행하는 불휘발성 메모리 기록방법으로서, 기록 개시시에 소정의 기록량에 대하여 적은 기록량으로 설정된 검색기록동작 및 그것에 대응한 검증동작을 1 내지 복수회 행하고, 이러한 복수회의 검색기록동작 및 검증동작 후에 상기 소정의 기록량으로 설정된 기록동작 및 그것에 대응한 검증동작을 행하도록 기록동작 제어의 설정이 행해져, 상기 검증동작에 의해 상기 기억소자에 부유 게이트의 전하량에 대응한 문턱치 전압이 소망의 문턱치 전압에 도달했다고 판정되었다면 기록동작을 종료시킴으로써, 안정적인 기록동작과 실질적인 기록시간의 단축화 및 불량 발생율의 개선을 도모한 불휘발성 메모리를 실현할 수 있다.

Claims

복수의 워드선 및 복수의 비트선과, 상기 복수의 워드선과 복수의 비트선과의 교점의 부유 게이트에 축적된 전하량에 대응한 기억정보를 갖는 복수의 기억소자를 가지며, 전기적으로 상기 기억정보의 기록동작 및 소거동작을 행하는 불휘발성 메모리로서,

상기 기억소자에 대하여 소정의 기록량에서의 기록동작을 실시한 후에 검증동작을 행하여 상기 부유 게이트에 축적된 전하량을 제어하는 기록 제어회로를 구비하게 되고,

상기 기록제어회로는, 기록 개시시에, 상기 소정의 기록량에 대하여 적은 기록량으로 설정된 검색기록동작 및 그것에 대응한 검증동작을 1 내지 복수회 행하는 것을 특징으로 하는 불휘발성 메모리.
제1항에 있어서,

상기 기록량은, 전압레벨과 기록시간의 곱에 의해 설정되는 것이고, 상기 소정의 기록량은, 상기 기억소자의 문턱치 전압의 변화분이 거의 일정하게 되는 전압과 시간에 의해 설정되는 것이며,

상기 검색기록동작에서의 기록량의 복수회분이, 상기 소정의 기록량에 대응하도록 설정되어 이루어지는 것을 특징으로 하는 불휘발성 메모리.
제2항에 있어서,

상기 기억소자는, 부유 게이트에 축적된 전하량에 대응한 4값이 되는 기억정보를 갖게 되는 것을 특징으로 하는 불휘발성 메모리.
제3항에 있어서,

상기 소정의 기록량은, 기록회수에 대응하여 기록량이 증가되고, 각 기록동작에 대응한 상기 문턱치 전압의 변화분이 거의 일정하게 되도록 제어되는 것을 특징으로 하는 불휘발성 메모리.
제4항에 있어서,

상기 검색기록동작은, 상기 소정의 기록량에 대응한 기록동작에 비해 적어도 기록시간이 짧게 되는 것을 특징으로 하는 불휘발성 메모리.
제5항에 있어서,

상기 기록회수에 대응한 기록량의 증가는, 직전의 기록동작에 비해 기록전압이 일정하고 기록시간을 증가시킬 수 있는 것을 특징으로 하는 불휘발성 메모리.
제5항에 있어서,

상기 기록회수에 대응한 기록량의 증가는, 직전의 기록시간을 적어도 증가시킬 수 있는 것을 특징으로 하는 불휘발성 메모리.
복수의 워드선 및 복수의 비트선과, 상기 복수의 워드선과 복수의 비트선과의 교점에 복수의 기억소자를 가지며, 각 기억소자는 부유 게이트에 축적된 전하량에 대응한 기억정보를 가지고, 전기적으로 상기 기억정보의 기록동작 및 소거동작을 행하는 불휘발성 메모리의 기록방법에 있어서,

기록 개시시에 소정의 기록량에 대하여 적은 기록량으로 설정된 검색기록동작 및 그것에 대응한 검증동작을 1 내지 복수회 행하고,

이러한 복수회의 검색기록동작 및 검증동작 후에 상기 소정의 기록량으로 설정된 기록동작 및 그것에 대응한 검증동작을 행하도록 기록동작 제어가 설정되며,

상기 검증동작에서, 상기 기억소자의 부유 게이트의 전하량에 대응한 문턱치 전압이 소망의 문턱치 전압에 도달했다고 판정되었을 때, 상기 기록동작을 종료시키는 것을 특징으로 하는 불휘발성 메모리의 기록방법.
제8항에 있어서,

상기 기록량은, 전압레벨과 기록시간의 곱으로 설정되는 것이며, 상기 소정의 기록량은, 상기 기억소자의 문턱치 전압의 변화분이 거의 일정하게 되는 전압과 시간에 의해 설정되는 것이고,

상기 검색기록동작에서의 기록량의 복수회분이, 상기 소정의 기록량에 대응하도록 설정되어 이루어지는 것을 특징으로 하는 불휘발성 메모리의 기록방법.
제9항에 있어서,

상기 기억소자는, 부유 게이트에 축적된 전하량에 대응한 4값으로 이루어지는 기억정보를 갖게 되는 것을 특징으로 하는 불휘발성 메모리의 기록방법.
제10항에 있어서,

상기 소정의 기록량은, 기록회수에 대응하여 기록량을 증가시킬 수 있어, 각 기록동작에 대응한 상기 문턱치 전압의 변화분이 거의 일정하게 되도록 제어되는 것을 특징으로 하는 불휘발성 메모리의 기록방법.
제11항에 있어서,

상기 검색기록동작은, 상기 소정의 기록량에 대응한 기록동작에 비해 적어도 기록시간이 짧아지는 것을 특징으로 하는 불휘발성 메모리의 기록방법.
제12항에 있어서,

상기 기록회수에 대응한 기록량의 증가는, 직전의 기록동작에 비해 기록전압이 일정하고 기록시간을 증가시킬 수 있는 것을 특징으로 하는 불휘발성 메모리의 기록방법.
제12항에 있어서,

상기 기록회수에 대응한 기록량의 증가는, 직전의 기록시간을 적어도 증가시 킬 수 있는 것을 특징으로 하는 불휘발성 메모리의 기록방법.