KR20040024450A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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Abstract

본 발명은 메모리 셀 어레이가 블록으로 분할된 구성에서, 메모리 셀의 위치에 상관없이 각 메모리 셀에 대하여 소정의 기입 전압을 공급하는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다. 불휘발성 반도체 기억 장치는, 각각이 불휘발성 메모리 셀 어레이를 포함하는 복수의 블록과, 복수의 블록의 불휘발성 메모리 셀 어레이에 프로그램 전압을 공급하는 프로그램 전압 생성 회로를 포함하고, 복수의 블록 중 하나의 블록을 특정하는 제1 어드레스 신호 및 하나의 블록 내에서의 기입 메모리 셀 위치를 지시하는 제2 어드레스 신호에 따라서 프로그램 전압 생성 회로에서 프로그램 전압을 조정하는 것을 특징으로 한다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 일반적으로 불휘발성 반도체 기억 장치에 관한 것으로, 상세하게는 메모리 셀 어레이가 복수의 블록으로 분할된 불휘발성 반도체 기억 장치에 관한 것이다.
플래시 메모리에서 데이터를 기입할 때에는 메모리 셀의 게이트 및 드레인에 고전압을 인가함으로써 플로팅 게이트에 채널 열전자를 주입한다. 이 때 메모리 셀의 드레인에 인가하는 전압은, 데이터의 고속 기입을 실행하기 위해서는 가능한 한 높은 전압인 것이 바람직하지만, 지나치게 높으면 비선택의 메모리 셀에서 드레인 디스터브(disturb)가 발생해 버린다. 이것은 플로팅 게이트 중의 전자가 빠지는 전하 손실(charge loss)의 원인이 되기 때문에, 드레인으로의 인가 전압은 소정 범위 내에 설정될 필요가 있다.
종래의 플래시 메모리에서는, 이 드레인 전압이 승압 회로와 레귤레이터 회로에 의해 소정값으로 설정되어 있다. 그러나, 플래시 메모리가 대용량화되어 비트선 길이가 길어짐에 따라 기입 시에 비트선에 전류가 흐르면, 비트선의 종단(終端) 가까이에서는 비트선 저항에 의한 전압 강하가 무시할 수 없는 크기가 된다. 이 때문에, 기입 동작에서의 드레인 전압을 모든 메모리 셀에 대해서 소정 범위에 두는 것이 곤란하게 되어 있다.
이 문제를 해결하기 위해서, 본 출원과 동일 출원인에 의한 일본 특허출원 제2001-303709호(미공개)에서는, 선택되는 메모리 셀의 물리 위치를 정하는 어드레스 신호에 따라서, 레귤레이터 회로에서 레귤레이션하는 전압값을 조정함으로써, 드레인 전압을 소정 범위 내에 설정하고 있다. 레귤레이터 회로에서는, 승압 회로에 의해 발생된 승압 전위를 콘덴서의 직렬 접속에 의해 분압하고, 분압 전위와 참조 전위의 비교 결과에 따라서 출력 전압(드레인 전압)을 조정하고 있다. 이 분압할 때의 콘덴서의 값을 어드레스 신호에 따라서 변화시킴으로써, 비트선 상의 위치(어드레스 위치)에 따라서 출력 전압을 조정하고 있다.
또한, 종래 기술로서, 기입 전압을 조정하는 것이 있다(일본 특개평11-297086호(특허문헌 1) 참조).
플래시 메모리 등의 반도체 기억 장치에서는, 메모리 셀 어레이를 복수의 블록으로 분할하도록 구성되어 있다. 이렇게 블록으로 분할함으로써, 예를 들면 비트선이나 워드선의 부하를 작게 해서 고속의 데이터 액세스를 가능하게 하는 등의 이점이 얻어진다. 복수의 블록 구성에서도, 승압 회로 및 레귤레이터 회로는 1개만 설치되는 것이 보통이고, 이 레귤레이터 회로의 출력 전압을 각 블록 내의 각 메모리 셀 위치까지 공급한다. 이러한 경우, 레귤레이터 회로로부터 각 메모리 셀까지의 거리는 단순히 어드레스에 따른 거리가 아니므로, 상기 선행 출원의 기술에서는 블록 분할된 경우의 메모리 셀 어레이에 대응할 수 없다.
이상을 감안하여 본 발명은, 메모리 셀 어레이가 블록으로 분할된 구성에서, 메모리 셀의 위치에 상관없이 각 메모리 셀에 대하여 소정의 기입 전압을 공급하는 것을 목적으로 한다.
도 1은 본 발명에 따른 불휘발성 반도체 기억 장치의 구성을 나타내는 도면.
도 2는 본 발명에 따른 프로그램 전압 조정 회로 및 프로그램 전압 생성 회로의 실시예를 나타내는 도면.
도 3은 레귤레이터 회로 구성의 일례를 나타내는 도면.
도 4는 메모리 셀 어레이가 4개의 블록으로 분할된 경우의 구성을 나타내는 도면.
도 5는 도 4의 구성에 이용되는 프로그램 전압 조정 회로의 일례를 나타내는 회로도.
도 6은 도 5의 회로에서의 입출력의 논리값 테이블을 나타내는 도면.
<도면의 주요부분에 대한 부호의 설명>
11 : 상태 제어 회로
12 : 입출력 버퍼
13 : 어드레스 래치
14 : X 디코더
15 : Y 디코더
16 : 셀 어레이
17 : Y 게이트
18 : 데이터 래치
19 : 프로그램 전압 생성 회로
20 : 소거 전압 생성 회로
21 : 칩 인에이블/출력 인에이블 회로
22 : 섹터 소거 회로
23 : 프로그램 전압 조정 회로
본 발명에 따른 불휘발성 반도체 기억 장치는, 각각이 불휘발성 메모리 셀 어레이를 포함하는 복수의 블록과, 상기 복수의 블록의 상기 불휘발성 메모리 셀 어레이에 프로그램 전압을 공급하는 프로그램 전압 생성 회로를 포함하고, 상기 복수의 블록 중 하나의 블록을 특정하는 제1 어드레스 신호 및 상기 하나의 블록 내에서의 기입 메모리 셀 위치를 지시하는 제2 어드레스 신호에 따라서 상기 프로그램 전압 생성 회로에서 상기 프로그램 전압을 조정하는 것을 특징으로 한다.
상기 불휘발성 반도체 기억 장치에서는, 블록을 특정하는 제1 어드레스 신호와 블록 내의 기입 메모리 셀 위치를 지시하는 제2 어드레스 신호의 쌍방(雙方)에 따라서 프로그램 전압을 조정하므로, 프로그램 전압 생성 회로로부터 각 메모리 블록까지의 거리 및 각 메모리 블록에서의 어드레스 구성 등을 고려해서 프로그램 전압을 조정하는 것이 가능하고, 각 메모리 블록 내의 각 메모리 셀 위치에 대하여적절한 프로그램 전압을 생성할 수 있다.
이하, 본 발명의 실시예를 첨부된 도면을 이용하여 상세하게 설명한다.
도 1은 본 발명에 따른 불휘발성 반도체 기억 장치의 구성을 나타내는 도면이다.
도 1의 불휘발성 반도체 기억 장치(10)는 상태 제어 회로(11), 입출력 버퍼(12), 어드레스 래치(13), X 디코더(14), Y 디코더(15), 셀 어레이(16), Y 게이트(17), 데이터 래치(18), 프로그램 전압 생성 회로(19), 소거 전압 생성 회로(20), 칩 인에이블/출력 인에이블 회로(21), 섹터 소거 회로(22), 및 프로그램 전압 조정 회로(23)를 포함한다.
상태 제어 회로(11)는 기입(write) 인에이블 신호(WE), 칩 인에이블 신호(CE), 데이터 신호(DQ0∼DQ15) 등을 제어 신호로서 외부로부터 수신하고, 이들 제어 신호에 기초하여 상태 머신으로서 동작하여, 불휘발성 반도체 기억 장치(10)의 각부의 동작을 제어한다.
입출력 버퍼(12)는 외부로부터 데이터(DQ0∼DQ15)를 수신하고, 수신된 데이터를 상태 제어 회로(11) 및 데이터 래치(18)에 공급한다. 어드레스 래치(13)는 외부로부터 공급되는 어드레스 신호(ADD)를 수신하여 래치함과 동시에, 수신된 어드레스 신호를 X 디코더(14) 및 Y 디코더(15)에 공급한다. X 디코더(14)는 어드레스 래치(13)로부터 공급된 어드레스를 디코딩하여, 셀 어레이(16)에 설치된 워드선을 디코딩 결과에 따라서 활성화시킨다. Y 디코더(15)는 어드레스 래치(13)로부터 공급된 어드레스를 디코딩하여, 디코딩 결과에 기초하여 Y 게이트(17)를 제어함으로써, 셀 어레이(16)의 비트선의 데이터를 선택적으로 판독하여 데이터 래치(18)에 공급한다.
셀 어레이(16)는 메모리 셀 트랜지스터의 배열, 워드선, 비트선 등을 포함하고, 각 메모리 셀 트랜지스터에 데이터를 기억한다. 데이터 판독 시에는, 활성화 워드선으로 지정되는 메모리 셀로부터의 데이터가 비트선으로 판독된다. 프로그램 또는 소거(erase) 시에는, 워드선 및 비트선을 각각의 동작에 따른 적당한 전위로 설정함으로써 메모리 셀에 대한 전하 주입 또는 전하 제거 동작을 실행한다. 도 1에서는 도시하지 않지만, 본 발명에서 셀 어레이(16)는 복수의 블록으로 구성되고, X 디코더(14) 및 Y 디코더(15) 등의 주변 회로도 각 블록마다 설치된다.
데이터 래치(18)는 Y 디코더(15) 및 X 디코더(14)에 의해 지정되어 셀 어레이(16)로부터 공급되는 데이터의 전류를 기준 셀로부터의 기준 전류와 비교함으로써, 데이터가 0인지 1인지 판정한다. 판정 결과는 판독 데이터로서 입출력 버퍼(12)에 공급된다. 또한, 프로그램 동작 및 소거 동작에 따른 검증(verification) 동작은, Y 디코더(15) 및 X 디코더(14)에 의해 지정되어 셀 어레이(16)로부터 공급된 데이터의 전류를 프로그램 검증용 및 소거 검증용 기준 셀이 나타내는 기준 전류와 비교함으로써 행해진다.
프로그램 전압 생성 회로(19)는 상태 제어 회로(11)의 제어 하에 동작하고, 프로그램 전압(프로그램용 승압 전압)을 생성한다. 이 프로그램 전압을 사용하여 X 디코더(14) 및 Y 디코더(15)를 구동함으로써, 데이터 래치(18)에 입출력 버퍼(12)로부터 공급되는 기입 데이터에 따라서 셀 어레이(16)에 대한 데이터 기입 동작을실행한다. 소거 전압 생성 회로(20)는 소거 동작 시에 워드선 및 비트선에 인가하는 소거 전압을 생성하여, 이 전압을 섹터 소거 회로(22)에 공급한다. 섹터 소거 회로(22)는 셀 어레이(16)에 대한 섹터 단위의 소거 동작을 실행한다.
칩 인에이블/출력 인에이블 회로(21)는 장치 외부로부터 제어 신호로서 칩 인에이블 신호(CE) 및 출력 인에이블 신호(OE)를 수신하여, 입출력 버퍼(12) 및 셀 어레이(16)의 동작/비동작을 제어한다.
프로그램 전압 조정 회로(23)는 본 발명에 특유한 회로이며, 어드레스 신호(ADD)에 기초해서 프로그램 전압 조정 신호(VPROG_ADJ)를 생성하여 프로그램 전압 생성 회로(19)에 공급한다. 프로그램 전압 생성 회로(19)는 프로그램 전압 조정 신호(VPROG_ADJ)에 따라 프로그램 전압을 조정한다.
도 2는 본 발명에 따른 프로그램 전압 조정 회로(23) 및 프로그램 전압 생성 회로(19)의 실시예를 나타내는 도면이다.
도 2의 예에서는, 셀 어레이(16)가 셀 어레이(16A)와 셀 어레이(16B)의 2개의 블록으로 분할되어 있다. 셀 어레이(16A)는 메모리 셀군(16A-0) 내지 메모리 셀군(16A-3), 및 섹터 용장(冗長) 메모리 셀군(16A-R)을 포함한다. 또한, 셀 어레이(16B)는 메모리 셀군(16B-0) 내지 메모리 셀군(16B-3), 및 섹터 용장 메모리 셀군(16B-R)을 포함한다.
셀 어레이(16A, 16B)의 비트선은 각각 게이트(38, 39)를 통하여 레귤레이터(31)에 접속된다. 게이트(38, 39)는 어드레스 신호의 최상위 비트(A23)에 의해 제어된다. 즉, 게이트(38)는 최상위 비트(A23)가 하이(HIGH)일 때에 도통하고, 게이트(39)는 최상위 비트(A23)가 로우(LOW)일 때에 인버터(37)에 의해 도통된다.
레귤레이터(31)는 프로그램 전압 생성 회로(19)의 일부분이며, 프로그램 전압 생성 회로(19) 내의 승압 회로(승압 전압 발생 회로)(19A)에 의해 발생된 승압 전압(DPUMP)을 소정 전압으로 조정하도록 동작한다. 이 레귤레이터(31)에 의한 전압 조정 동작은 2비트의 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]에 의해 제어된다.
도 2의 예에서, 프로그램 전압 조정 회로(23)는 프로그램 전압 조정 유닛(32, 33), 게이트(35, 36), 및 인버터(34)를 포함한다. 프로그램 전압 조정 유닛(32, 33)의 각각은 2비트의 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]를 생성하고, 어드레스 신호의 최상위 비트(A23)에 의해 어느 한쪽의 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]가 선택된다. 선택된 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]는 레귤레이터(31)에 공급된다.
도 3은 레귤레이터(31)의 회로 구성의 일례를 나타내는 도면이다.
도 3의 레귤레이터(31)는 차동 증폭기(41), 트랜지스터(42), 콘덴서(43), 트랜지스터(44∼47), 콘덴서(MOS 용량)(48∼51), 인버터(52∼55), NAND 회로(56∼59), 및 인버터(60)를 포함한다. 차동 증폭기(41)는 승압 회로(19A)에 의해 생성된 승압 전압(DPUMP)을 전원으로 하여, 노드 N1의 전위와 기준 전압(VREFD)의 차이에 따라서, 프로그램 전압(VPROG)을 생성한다. 구체적으로는, 노드(N1)의 전위가 기준 전압(VREFD)보다 낮을 때에는 프로그램 전압(VPROG)을 상승시키고, 노드(N1)의 전위가 기준 전압(VREFD)보다 높을 때에는 프로그램 전압(VPROG)을 하강시킨다. 노드(N1)의 전위는 프로그램 전압(VPROG)을 콘덴서(43)에 의해 용량 분할한 값이므로, 상기 제어에 의해 프로그램 전압(VPROG)을 소정 전위로 설정하는 것이 가능해진다.
노드(N1)의 전위는, 콘덴서(43)와 콘덴서(48∼51) 중 선택된 하나와의 용량비에 의해 결정되므로, 콘덴서(48∼51) 중의 어느 것을 선택하는지에 따라, 프로그램 전압(VPROG)의 설정 전위를 제어하는 것이 가능해진다.
이 예에서는, 어드레스 신호의 최상위 어드레스(A23)에 따라, 콘덴서(48, 49) 또는 콘덴서(50, 51) 중 어느 것을 선택한다. 예를 들면, 어드레스 비트(A23)가 하이(HIGH)일 경우에는, 콘덴서(48, 49)가 선택된다. 도 2에서 설명한 바와 같이, 어드레스 비트(A23)가 하이(HIGH)일 경우에는 셀 어레이(16A)가 레귤레이터(31)에 접속되므로, 셀 어레이(16A)에 대하여 콘덴서(48, 49)가 선택되게 된다.
또한, 2비트의 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]에 의해, 트랜지스터(44, 45)의 도통/비도통을 제어하여, 콘덴서(48, 49) 각각의 선택/비선택을 제어한다. 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]는 메모리 셀군(16A-0 ∼ 16A-3)에 대응하는 2비트의 어드레스 신호에 대응하고, 메모리 셀군(16A-0)이 기입 선택될 때에는 (0, 0), 메모리 셀군(16A-1)이 기입 선택될 때에는 (0, 1), 메모리 셀군(16A-2)이 기입 선택될 때에는 (1, 0), 메모리 셀군(16A-3)이 기입 선택될 때에는 (1, 1)이 된다. 또한, 섹터 용장 메모리 셀군(l6A-R)을 선택할 때에도, 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]는 (1, 1)이 된다. 이렇게 하여, 콘덴서(43)의 용량과 직렬 접속되는 용량의 크기를 변화시켜, 노드(N1)의 전위를 제어하고, 프로그램 전압(VPROG)을 조정하고 있다.
도 2에서, 거리 L1 및 L2로서 나타내는 바와 같이, 레귤레이터(31)로부터 각 메모리 셀 어레이(16A, 16B)로의 거리가 다르므로, 레귤레이터(31)가 공급하는 프로그램 전압도 거리의 차이에 따라서 다를 필요가 있다. 이 목적을 위하여, 어드레스 비트(A23)가 하이(HIGH)일 경우에는 셀 어레이(16A)에 대하여 콘덴서(48, 49)를 선택하고, 어드레스 비트(A23)가 로우(LOW)일 경우에는 셀 어레이(16A)에 대하여 콘덴서(50, 51)를 선택하도록 하고 있다.
또한, 도 2의 예에서는, 메모리 셀 어레이(16A, 16B)에 대응하여 프로그램 전압 조정 유닛(32, 33)이 설치되어 있지만, 이것은 메모리 셀 어레이(16A)와 메모리 셀 어레이(16B)에서 어드레스 구성이 다른 경우 등에 대처하기 위함이다. 예를 들면, 메모리 셀 어레이(16A)에서는 가장 가까운 메모리 셀군(16A-0)에 어드레스 (0, 0)이 할당되어 있는 것에 대해서, 메모리 셀 어레이(16B)에서는 가장 먼 메모리 셀군(16B-3)에 어드레스 (0, 0)이 할당되어 있는 경우 등이 있을 수 있다. 이러한 경우라도, 메모리 셀 어레이(16B)에 대응하는 프로그램 전압 조정 유닛(33)에서 대응 어드레스 비트를 적당히 논리 조작함으로써 메모리 셀 어레이(16B)의 어드레스 구성에 꼭 맞는 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]를 생성할 수 있다.
도 4는 메모리 셀 어레이가 4개의 블록으로 분할된 경우의 구성을 나타내는 도면이다.
도 4에서, 메모리 셀 어레이는 셀 어레이(16A∼16D)의 4개의 블록으로 분할되고, 4개의 블록의 중심 부분에 프로그램 전압 생성 회로(19)가 배치된다. 프로그램 전압 생성 회로(19)가 생성하는 프로그램 전압(VPROG)은 각 블록의 Y 게이트(17A 내지 17D)에 공급된다. 도 4에 나타내는 바와 같이, 셀 어레이(16A)의 메모리 셀군(16A-0 ∼ 16A-3)은 어드레스 신호의 대응하는 2비트(A21, A20)가 (0, 0), (0, 1), (1, 0), (1, 1)인 경우에 각각 선택된다. 또한, 셀 어레이(16B)의 메모리 셀군(16B-0 ∼ 16B-3)은 어드레스 신호의 대응하는 2비트(A21, A20)가 (1, 1), (1, 0), (0, 1), (0, O)인 경우에 각각 선택된다. 이와 같이 셀 어레이(16A)와 셀 어레이(16B)에서 어드레스 구조가 다르므로, 프로그램 전압 조정 회로(23)는 각각의 셀 어레이에 대하여 다른 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]를 공급할 필요가 있다.
도 5는 도 4의 구성에 이용되는 프로그램 전압 조정 회로(23)의 일례를 나타내는 회로도이다. 프로그램 전압 조정 회로(23)는 도 2에 도시한 바와 같이 프로그램 전압 조정 유닛(32, 33)에 의해 셀 어레이(16A, 16B)에 대하여 각각 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]를 생성해도 좋지만, 도 5의 구성에서는 용장 선택의 경우도 포함하여 필요한 모든 논리 연산을 1개의 회로에서 실현하고 있다.
도 5의 프로그램 전압 조정 회로(23)는 NAND 회로(71), 인버터(72∼78), PMOS 트랜지스터(79∼90), 및 NMOS 트랜지스터(91∼103)를 포함한다. 프로그램 전압 조정 회로(23)는 어드레스 신호의 2개의 비트(A20, A21)를 입력으로 해서, 2비트의 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]를 출력한다. 인버터(77)의 출력이어드레스(A21)에 대응하는 프로그램 전압 조정 신호[VPROG_ADJ(1)]이며, 인버터(78)의 출력이 어드레스(A20)에 대응하는 프로그램 전압 조정 신호[VPROG_ADJ(0)]이다. 프로그램 전압 조정 신호[VPROG_ADJ(1)]와 프로그램 전압 조정 신호[VPROG_ADJ(0)]를 합쳐서, 2비트의 VPROG_ADJ(1:0)로 표기하고 있다.
도 6은 도 5의 회로의 입출력의 논리값 테이블을 나타낸다.
도 5 및 도 6에 나타내는 바와 같이, 어드레스 신호(A20, A21) 외에도 회로입력으로서, 프로그램 지시 신호(PGM), 용장 지시 신호(HIT), 및 최상위 어드레스(A23)가 입력된다. 프로그램 지시 신호(PGM)는 프로그램 동작 시에 하이(HIGH)가 되는 신호이며, 용장 지시 신호(HIT)는 용장을 행할 때에 하이(HIGH)가 되는 신호이다. 또한, 회로 출력은 2비트의 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]이다.
도 6에 나타내는 바와 같이, 프로그램 동작이 아닌 경우 즉 프로그램 지시 신호(PGM)가 로우(LOW)인 경우, 다른 입력 신호값에 상관없이, 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]는 (L, L)이다. 프로그램 동작인 경우 즉 프로그램 지시 신호 PGM이 HIGH인 경우, 용장 지시 신호(HIT) 및 어드레스 신호(A23)의 값에 의해 출력이 달라진다. 우선, 용장 지시 신호(HIT)가 HIGH인 경우에는, 어드레스 신호(A23)의 값에 상관없이, 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]는 (H, H)이다. 이에 따라, 도 4에 나타내는 바와 같이 비트선의 총 연장(延長) 중에서 Y 게이트로부터 가장 먼 위치에 있는 스페어 섹터(16A-R 또는 16B-R)에 대하여, 도 3의 레귤레이터(31)에 의해 적절한 프로그램 전압(VPROG)을 생성해서 공급할 수 있다.
용장 지시 신호(HIT)가 로우(LOW)인 경우에는, 어드레스 신호(A23)의 값에 따라, 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]가 변한다. 도 6에 나타내는 바와 같이, 어드레스 신호(A23)가 하이(HIGH)인 경우에는, 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]는 A21 및 A20 그 자체가 된다. 도 4에 나타내는 바와 같이, A23이 HIGH에서 선택되는 셀 어레이(16A)에서, 메모리 셀군(16A-0 ∼ 16A-3)은 A21 및 A20이 (0, 0), (0, 1), (1, 0) , (1, 1)인 경우에 각각 선택된다. 따라서, A21 및 A20 그 자체인 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]에 기초하여, 레귤레이터(31)에 의해 프로그램 전압을 조정함으로써 각 메모리 셀군에 알맞는 프로그램 전압을 공급할 수 있다.
예를 들면, Y 게이트(17A)에 가장 가까운 메모리 셀군(16A-0)은 A21 및 A20이 (0, 0)인 때에 기입 선택된다. 이 때, 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]는 (0, 0)이므로, 레귤레이터(31)에 의해 가장 가까운 거리에 대한 프로그램 전압(VPROG)이 선택된다. 또한, Y 게이트(17A)에 두번째로 가까운 메모리 셀군(16A-1)은 A21 및 A20이 (0, 1)인 때에 기입 선택된다. 이 때, 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]는 (0, 1)이므로, 레귤레이터(31)에 의해 두번째의 거리에 대한 프로그램 전압(VPROG)이 선택된다.
용장 지시 신호(HIT)가 로우(LOW)이고 어드레스 신호(A23)가 로우(LOW)인 경우, 도 6에 나타내는 바와 같이, 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]는 A21 및 A20의 반전 신호 A21B 및 A20B가 된다. 도 4에 나타내는 바와 같이 A23이 로우(LOW)에서 선택되는 셀 어레이(16B)에서, 메모리 셀군(16B-0 ∼ 16B-3)은 A21및 A20이 (1, 1), (1, 0), (0, 1), (0, 0)인 경우에 각각 선택된다. 따라서, A21 및 A20의 반전 신호인 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]에 의해 프로그램 전압을 조정함으로써, 각 메모리 셀군에 알맞는 프로그램 전압을 공급할 수 있다.
예를 들면, Y 게이트(17B)에 가장 가까운 메모리 셀군(16B-0)은 A21 및 A20이 (1, 1)인 때에 기입 선택된다. 이 때, 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]는 (0, 0)이므로, 레귤레이터(31)에 의해 가장 가까운 거리에 대한 프로그램 전압(VPROG)이 선택된다. 또한, Y 게이트(17B)에 두번째로 가까운 메모리 셀군(16B-1)은 A21 및 A20이 (1, 0)인 때에 기입 선택된다. 이 때, 프로그램 전압 조정 신호[VPROG_ADJ(1:0)]는 (0, 1)이므로, 레귤레이터(31)에 의해 두번째의 거리에 대한 프로그램 전압(VPROG)이 선택된다.
또한, 셀 어레이(16C, 16D)에 대해서도 마찬가지로, 셀 어레이(16C)에 관해서는 셀 어레이(16A)와 마찬가지로 해서 프로그램 전압이 생성되고, 셀 어레이(16D)에 관해서는 셀 어레이(16B)와 마찬가지로 해서 프로그램 전압이 생성된다. 또한, 도 4의 구성에서는, 레귤레이터(31)로부터 셀 어레이(16A, 16B)까지의 거리가 동일하면, 레귤레이터(31)에서 콘덴서(48, 49)와 콘덴서(50, 51)를 어드레스 신호(A23)에 의해 구분하여 사용할 필요는 없고, 한쪽의 세트의 콘덴서[예컨대, 콘덴서(48, 49)]가 설치되어 있는 것만으로 좋다.
이와 같이 본 발명에서는, 레귤레이터로부터 각 메모리 블록까지의 거리 및 각 메모리 블록에서의 어드레스 구성 등을 고려하여, 어드레스 신호에 따라 프로그램 전압을 조정하므로, 각 메모리 블록 내의 각 메모리 셀 위치에 대하여 적절한프로그램 전압을 생성할 수 있다.
또한, 상기 실시예에서는 블록수가 2개 또는 4개인 경우에 대해서 설명했지만, 메모리 셀 블록의 수는 이 수에 한정되지 않는다. 또한, 각 메모리 셀 블록 내의 메모리 셀군의 수가 4개(용장 메모리 셀군을 포함하면 5개)인 경우에 대해서 설명했지만, 메모리 셀군의 수는 4개 이외의 수도 좋으며, 예컨대 5개 이상이어도 좋다. 이 경우, 프로그램 전압 조정 신호(VPROG_ADJ)의 비트수는 전압 조정의 원하는 스텝 폭에 따라서 결정하면 좋다. 예를 들면, 메모리 셀군의 수가 16개였다고 해도, 넓은 스텝 폭을 사용하여 총 4스텝의 전압 조정으로 충분하면, 상기 실시예와 마찬가지로 프로그램 전압 조정 신호(VPROG_ADJ)는 2비트로 좋다. 또한, 메모리 셀군의 수가 16개인 경우에, 좁은 스텝 폭을 사용하여 총 16스텝의 전압 조정을 원한다면, 프로그램 전압 조정 신호(VPROG_ADJ)를 4비트로 하면 좋다.
또한, 상기 실시예에서는 레귤레이터(31)가 프로그램 전압 조정 신호(VPROG_ADJ)를 n비트로 하여 2n단계의 프로그램 전압 조정을 수행하고 있지만, 프로그램 전압 조정 신호(VPROG_ADJ)의 n비트 각각에 대응하여 콘덴서를 1개씩 선택하도록 하여, n단계의 프로그램 전압 조정을 행하도록 해도 좋다.
이상, 본 발명을 실시예에 기초하여 설명했지만, 본 발명은 상기 실시예에 한정되지 않고, 특허청구범위에 기재된 범위 내에서 여러가지 변형이 가능하다.
본 발명에 따른 불휘발성 반도체 기억 장치에서는, 블록을 특정하는 제1 어드레스 신호와 블록 내의 기입 메모리 셀 위치를 지시하는 제2 어드레스 신호의 쌍방에 따라서 프로그램 전압을 조정하므로, 프로그램 전압 생성 회로로부터 각 메모리 블록까지의 거리 및 각 메모리 블록에서의 어드레스 구성 등을 고려하여 프로그램 전압을 조정하는 것이 가능해지고, 각 메모리 블록 내의 각 메모리 셀 위치에 대하여 적절한 프로그램 전압을 생성할 수 있다.

Claims (7)

  1. 각각이 불휘발성 메모리 셀 어레이를 포함하는 복수의 블록과,
    상기 복수의 블록의 상기 불휘발성 메모리 셀 어레이에 프로그램 전압을 공급하는 프로그램 전압 생성 회로를 포함하고,
    상기 복수의 블록 중 하나의 블록을 특정하는 제1 어드레스 신호 및 상기 하나의 블록 내에서의 기입 메모리 셀 위치를 지시하는 제2 어드레스 신호에 따라서 상기 프로그램 전압 생성 회로에서 상기 프로그램 전압을 조정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 프로그램 전압 생성 회로는
    승압 전압을 생성하는 승압 회로와,
    상기 승압 전압 및 참조 전압에 기초하여 상기 프로그램 전압을 생성하는 레귤레이터를 포함하고,
    상기 제1 어드레스 신호 및 상기 제2 어드레스 신호에 따라서 상기 레귤레이터가 생성하는 상기 프로그램 전압을 조정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서, 상기 레귤레이터는
    상기 프로그램 전압을 용량 분할하여 비교 대상 전압을 생성하는 용량 회로와,
    상기 비교 대상 전압과 상기 참조 전압의 비교에 기초하여 상기 승압 전압으로부터 상기 프로그램 전압을 생성하는 차동 증폭 회로와,
    상기 제1 어드레스 신호 및 상기 제2 어드레스 신호에 따라서 상기 용량 회로의 용량을 조정하는 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서, 상기 제1 어드레스 신호 및 상기 제2 어드레스 신호에 기초하여 프로그램 전압 조정 신호를 생성하는 프로그램 전압 조정 회로를 더 포함하고,
    상기 프로그램 전압 생성 회로는 상기 프로그램 전압 조정 신호에 기초하여 상기 프로그램 전압을 조정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제4항에 있어서, 상기 프로그램 전압 조정 회로는 상기 제1 어드레스 신호에 따라서 상기 제2 어드레스 신호를 반전/비반전하도록 제어하고, 상기 반전/비반전 제어된 상기 제2 어드레스 신호를 상기 프로그램 전압 조정 신호로서 상기 프로그램 전압 생성 회로에 공급하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서, 상기 복수의 블록 중 2개의 블록은 블록 내부에서의 상기 제2 어드레스 배치가 상기 프로그램 전압 생성 회로로부터의 거리와의 관련에서 서로 반대이고, 상기 제1 어드레스에 따라서 상기 2개의 블록 중 어느 것인가를 특정함으로써 상기 프로그램 전압 생성 회로로부터 상기 기입 메모리 셀 위치까지의 실제의 배선 거리를 반영하도록 상기 제2 어드레스에 따라서 상기 프로그램 전압을 조정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서, 상기 복수의 블록 중 2개의 블록은 상기 프로그램 전압 생성 회로로부터의 거리가 서로 다르고, 상기 제1 어드레스에 따라서 상기 2개의 블록 중 어느 것인가를 특정함으로써 상기 프로그램 전압 생성 회로로부터 상기 기입 메모리 셀 위치까지의 실제의 배선 거리를 반영하도록 상기 제2 어드레스에 따라서 상기 프로그램 전압을 조정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7551487B2 (en) 2006-03-10 2009-06-23 Samsung Electronics Co., Ltd. Nonvolatile memory device and related programming method

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005004338B4 (de) * 2004-02-04 2009-04-09 Samsung Electronics Co., Ltd., Suwon Phasenänderungs-Speicherbauelement und zugehöriges Programmierverfahren
WO2006001057A1 (ja) 2004-06-25 2006-01-05 Spansion Llc 電圧制御回路および半導体装置
KR100684873B1 (ko) 2004-11-22 2007-02-20 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 워드라인 전압 제어 방법
KR100642439B1 (ko) 2004-12-08 2006-11-02 주식회사 하이닉스반도체 낸드형 플래쉬 메모리 소자의 프로그램 방법
KR100562646B1 (ko) * 2004-12-22 2006-03-20 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
JPWO2006129339A1 (ja) * 2005-05-30 2008-12-25 スパンション エルエルシー 記憶装置、および記憶装置の制御方法
US7440331B2 (en) * 2006-06-01 2008-10-21 Sandisk Corporation Verify operation for non-volatile storage using different voltages
US7457163B2 (en) * 2006-06-01 2008-11-25 Sandisk Corporation System for verifying non-volatile storage using different voltages
US7450421B2 (en) * 2006-06-02 2008-11-11 Sandisk Corporation Data pattern sensitivity compensation using different voltage
US7310272B1 (en) * 2006-06-02 2007-12-18 Sandisk Corporation System for performing data pattern sensitivity compensation using different voltage
TWI331343B (en) * 2007-03-28 2010-10-01 Nanya Technology Corp A compensation circuit and a memory with the compensation circuit
US7558116B2 (en) * 2007-08-13 2009-07-07 Spansion Llc Regulation of boost-strap node ramp rate using capacitance to counter parasitic elements in channel
JP2009301691A (ja) * 2008-06-17 2009-12-24 Renesas Technology Corp 不揮発性半導体記憶装置
JP7031672B2 (ja) * 2017-09-01 2022-03-08 ソニーグループ株式会社 メモリコントローラ、メモリシステムおよび情報処理システム
KR102491134B1 (ko) * 2018-09-21 2023-01-25 에스케이하이닉스 주식회사 메모리 시스템, 그것의 동작 방법 및 비휘발성 메모리 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2632104B2 (ja) * 1991-11-07 1997-07-23 三菱電機株式会社 不揮発性半導体記憶装置
US5422842A (en) * 1993-07-08 1995-06-06 Sundisk Corporation Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells
US5574695A (en) * 1994-03-04 1996-11-12 Kabushiki Kaisha Toshiba Semiconductor memory device with bit line load circuit for high speed operation
US5798966A (en) 1997-03-31 1998-08-25 Intel Corporation Flash memory VDS compensation techiques to reduce programming variability
JPH11297086A (ja) 1998-04-13 1999-10-29 Hitachi Ltd 不揮発性半導体メモリおよびそれを内蔵した半導体集積回路並びにメモリの書込み時間調整方法
EP1088311B1 (de) * 1998-06-24 2002-05-22 Infineon Technologies AG Elektronische prüfungsspeichereinrichtung
JP2003109389A (ja) * 2001-09-28 2003-04-11 Fujitsu Ltd 半導体記憶装置
JP2003123493A (ja) * 2001-10-12 2003-04-25 Fujitsu Ltd ソース電位を制御してプログラム動作を最適化した不揮発性メモリ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7551487B2 (en) 2006-03-10 2009-06-23 Samsung Electronics Co., Ltd. Nonvolatile memory device and related programming method

Also Published As

Publication number Publication date
US7012838B2 (en) 2006-03-14
CN1484247A (zh) 2004-03-24
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TWI221292B (en) 2004-09-21
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JP2004110871A (ja) 2004-04-08

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