以下において、本発明の実施の形態について図面を参照しながら詳細に説明する。なお図中における同一符号は、同一または相当部分を示すものとする。
図1は、本発明の実施の形態に従うメモリデバイス1の概略ブロック図である。
図1を参照して、本発明の実施の形態に従うメモリデバイス1は、外部アドレスADDの入力を受けて内部アドレスIADを出力するアドレスバッファ5と、内部アドレスIADの入力を受けてメモリデバイス1における種々の動作制御を実行する制御回路10と、メモリデバイス1内で用いられる電圧を生成する電圧生成回路15と、電圧生成回路15から生成された電圧を受けてその電圧レベルを調整して分配する電圧分配回路20とを備える。なお、本発明の実施の形態においては、メモリデバイスの電源電圧として1つの電源電圧VCC(デバイス電圧とも称する)(1.8V)が与えられる。この与えられた電源電圧VCCを用いて電圧生成回路15において各種動作シーケンスで用いられるワード線昇圧電圧もしくは降圧電圧等が生成される。
また、メモリデバイス1は、アドレスバッファ5から出力される内部アドレスIADの入力を受けてプリデコード信号を生成するプリデコーダ30と、プリデコーダ30から出力されるプリデコード信号の入力を受けてメモリアレイ70の行および列の選択動作を実行する選択回路25と、行列状に集積配置されたメモリセルを含むメモリアレイ70と、メモリセル行にそれぞれ対応して設けられた複数のワード線およびソース線をそれぞれ駆動するワード線/ソース線ドライバ帯65と、選択回路25の選択動作に従いメモリアレイにおける列を選択するゲート制御部60と、データ読出時およびデータ書込時それぞれにおける読出データおよび書込データをそれぞれ増幅して出力する読出/書込制御回路55と、データ読出時にデータを出力するデータ出力回路50と、データ出力回路50から受けた読出データをバッファ処理して外部端子46に出力するとともに、外部端子46から入力された書込データを読出/書込制御回路55の書込ドライバに伝達する入出力バッファ45と、読出/書込制御回路55におけるセンスアンプを制御するセンスアンプ制御回路35とを備える。メモリアレイ70およびゲート制御部60の詳細な構成については後に詳述する。
選択回路25は、プリデコーダ30からのプリデコード信号に基づいてメモリセル行に対応して設けられたワード線を選択するロウデコーダ25aと、プリデコーダ30からのプリデコード信号に基づいてメモリセル列に対応して設けられたビット線を選択するコラムデコーダ25bとを含む。
制御回路10は、アドレスバッファ5から入力される内部アドレスIADに基づいて、メモリデバイス1における種々の動作シーケンスを指示するためのコマンドを生成するコマンド制御回路10aと、電圧生成回路15における各回路の動作電圧を制御するための電圧制御回路10bと、通常動作モードのリード、書込、消去と異なるデータ読出時およびデータ書込時のベリファイ動作を制御するためのベリファイ制御回路10cと、各回路への制御信号を生成する制御信号生成回路10dとを含む。
また、電圧生成回路15は、電圧VPSを生成するVPS生成回路15aと、ワード線を駆動するために用いられる電圧VNと電圧VPをそれぞれ生成するVN生成回路15bおよびVP生成回路15cと、ソース線ドライバの動作電圧VPSWおよびVNSWをそれぞれ生成するVPSW生成回路15dおよびVNSW生成回路15eと、メモリアレイのメモリセル等に対するウェル電圧PWを生成するPW生成回路15fと、ワード線WLを活性化する際等に用いられるワード線昇圧電圧VBOOSTを生成するVBOOST生成回路15gと、データ書込時において、書込ドライバに対して供給する高電圧の電圧VPLを生成するVPL生成回路15hとを含む。
電圧分配回路20は、電圧VPを受けて電圧VPWL1,VPWL2としてそれぞれ分配するVPWL分配回路20aと、電圧VNを受けて電圧VNWL1,VNWL2としてそれぞれ分配するVNWL分配回路20bと、電圧VPSおよびワード線昇圧電圧VBOOSTを受けて電圧VPYとして出力するVPY生成回路20hとを含む。
本実施の形態1においては、薄膜トランジスタで構成されているセンスアンプ帯と、厚膜トランジスタで構成されているメモリアレイ70およびゲート制御部60等(以下、読出/書込系回路とも称する)において、薄膜トランジスタで構成されるセンスアンプ帯のトランジスタに高電圧が印加されないようにする方式について説明する。
図2は、本発明の実施の形態1に従う読出/書込系回路を説明する概念図である。
図2を参照して、本発明の実施の形態1に従う読出/書込系回路は、読出/書込制御回路55に含まれるセンスアンプSAと書込ドライバWDRVと、ゲート制御部60と、行列状に配置された複数のメモリセルを備えるメモリアレイ70とを含む。ここで、センスアンプSAは、薄膜トランジスタで構成され、書込ドライバWDRVと、ゲート制御部60と、メモリアレイ70は、厚膜トランジスタで構成されている。本例においては、一例としてメモリアレイ70において1つのメモリセルMCが示されている。このメモリセルMCは、いわゆるメモリセルトランジスタであり、ゲートがワード線WLと電気的に結合される。ソース側である一端側をビット線BLと電気的に結合し、ドレイン側である他端側をソース線SLと電気的に結合する。他のメモリセルMCについても同様である。
センスアンプSAは、定電流生成部71と、インバータ74,81と、トランジスタ75〜80と、プリチャージ用のトランジスタ82とを含む。なお、本例においては、一例としてトランジスタ75,76,82は、PチャネルMOSトランジスタとする。また、トランジスタ77〜80は、NチャネルMOSトランジスタとする。
定電流生成部71は、ゲートレベル調整回路73と、トランジスタ72(PチャネルMOSトランジスタ)とを含む。
トランジスタ72は、電源電圧VCCと出力ノードNbとの間に配置され、そのゲートはゲートレベル調整回路73からの制御電圧VRSAの入力を受ける。
ゲートレベル調整回路73は、トランジスタ72のゲート−ソース間電圧を一定となるように制御電圧VRSAの電圧レベルを調整し、トランジスタ72を流れる電流量を一定にする。なお、本実施の形態において、電源電圧VCCは、1.8Vに設定されている。
トランジスタ75〜77は、電源電圧VCCと接地電圧GNDの間に直列にそれぞれ接続され、トランジスタ75のゲートは、インバータ74を介する制御信号SAEの反転信号の入力を受ける。トランジスタ76および77のゲートはともにノードNcと電気的に結合される。トランジスタ78は、ノードNbとノードNcとの間に配置され、そのゲートはトランジスタ76および77の接続ノードNaと電気的に結合される。トランジスタ79は、ノードNaと接地電圧GNDとの間に配置され、そのゲートはインバータ74を介する制御信号SAEの反転信号の入力を受ける。トランジスタ80は、ノードNcと接地電圧GNDとの間に配置され、そのゲートは制御信号RSTBDの入力を受ける。
センスアンプSAは、データ読出時に、ノードNcと電気的に結合されるデータ線BDEを介して選択されたメモリセルMCに流れる電流量に基づいて、メモリセルMCの記憶データをセンスし、増幅して読出データSAOUTとして出力する。
具体的には、選択されたメモリセルを流れる通過電流に基づいて設定されるノードNcの電圧レベルに基づいてノードNbの電圧レベルが設定され、読出データSAOUTが出力される。たとえば、通過電流が大きくノードNcが比較的低い電圧レベルである場合には、トランジスタ76がオンして、ノードNaの電圧レベルは上がり、トランジスタ78はノードNbの電圧レベルをさらに下げる。すなわち、ノードNbの電圧レベルが「L」レベルに増幅される。
一方、通過電流が小さくノードNcが比較的高い電圧レベルに設定された場合には、トランジスタ77がオンしてノードNaの電圧レベルは下がり、トランジスタ78はノードNbの電圧レベルを上げる。すなわち、ノードNbの電圧レベルが「H」レベルに増幅される。この増幅動作に基づきインバータ81は、ノードNbに与えられる電圧レベル信号を反転して読出データSAOUTとして出力する。
次に、ゲート制御部60について説明する。後に詳細に説明するがここでは、簡略的に説明する。
ゲート制御部60は、トランジスタ61,62と、コラム選択回路CASGと、ゲートトランジスタSGと、データ線BDEとを含む。トランジスタ61,62,SGは、一例としてNチャネルMOSトランジスタとする。
トランジスタ61は、センスアンプSAのノードNcとデータ線BDEとの間に配置され、そのゲートは制御信号SELの入力を受ける。トランジスタ62は、データ線BDEと接地電圧GNDとの間に配され、そのゲートは制御信号ISELの入力を受ける。制御信号SELおよびISELは、制御信号生成回路10dから出力される。ここで、トランジスタ61は、センスアンプSAとデータ線BDEとを電気的に分離する分離回路として機能する。また、トランジスタ62は、リード前にデータ線BDEと接地電圧GNDとを電気的に結合するためのリセット回路として機能する。
コラム選択回路CASGは、列を選択する選択回路のコラムデコーダ25bからの制御
信号CAUおよびCALの入力を受けて、メインビット線MBLとデータ線BDEとを電気的に結合する。ゲートトランジスタSGは、制御信号SGLに応答してビット線BLと選択されたメモリセルMCとを電気的に結合する。
コラム選択回路CASGは、トランジスタCAGaとCAGbとを含む。本例においては、一例としてトランジスタCAGaおよびCAGbは、NチャネルMOSトランジスタとする。
トランジスタCAGaおよびCAGbは、データ線BDEとメインビット線MBLとの間に配置され、それぞれ制御信号CAUおよびCALの入力を受ける。たとえば、ともに制御信号CAUおよびCALが「H」である場合に、データ線BDEとメインビット線MBLとが電気的に結合する。
図3は、各種シーケンスにおける本発明の実施の形態1に従う読出/書込系回路に与えられる電圧レベルを説明する図である。
まず、リード時の動作について説明する。
ゲート制御部60は、制御信号SELを5V(「H」レベル)に設定することにより、センスアンプSAのノードNcとデータ線BDEとを電気的に結合する。また、コラム選択回路CASGにおいて、入力される所定の制御信号CAUおよびCAL(5V−Vth=「H」レベル)に応答して、選択されたメインビット線MBLとデータ線BDとが電気的に結合される。また、制御信号SGL(5V=「H」レベル)に応答して、選択されたメモリセルMCと電気的に結合されるビット線BLと、メインビット線MBLとが電気的に結合される。次に、センスアンプSAが活性化される。すなわち制御信号SAEが1.8V(「H」レベル)に設定されることにより、センスアンプSAから選択されたメモリセルMCへの電流経路が形成される。本例においては、制御信号TXLATD(「L」レベル)を入力することによりトランジスタ82をオンして、データ線BDの電圧レベルを0.7Vにプリチャージする。この状態において、選択されたメモリセルMCと電気的に結合されるワード線WLを活性化することにより、メモリセルに通過電流が流れ、通過電流に基づくデータ読出動作が実行される。制御信号VRSAは、1.8V−αに設定されるが、このαは所望の定電流を供給するための所定電圧である。
図4のタイミングチャートを用いてリード時におけるセンスアンプの動作について説明する。
図4を参照して、時刻T3aにおいて、制御信号SAEの「H」レベルの立上がりに伴いリードが実行される。また、同様のタイミングで、トランジスタ82に制御信号TXLATD(「L」レベル)が入力される。これに伴い、トランジスタ82がオンし、データ線BDEが所定電圧(0.7V)にプリチャージされる。ここで、本発明の実施の形態1に従うセンスアンプSAは、ノードNcの電圧レベルをトランジスタ78のゲート電極にフィードバックするトランジスタ76とトランジスタ77とを有する。従来では、トランジスタ77のみが設けられた構成であり、従来ではトランジスタ75を用いてノードNaの電圧レベルを上げて微調整していた。しかしながら、ゲインが小さかったためノードNaの電圧レベルの微調整が十分になされておらず、ノードNcの電圧レベルの設定に比較的時間を要していた。
本構成とすることにより、ノードNaの電圧レベルの微調整をトランジスタ77および76を用いて実行することができるためノードNcの電圧レベルすなわちデータ線BDEの電圧レベルを所望の電圧レベルすなわち0.7Vに設定する期間が短くなる(時刻t3b)。すなわち、トランジスタ78のゲート電圧を調整する調整機構を設けることにより
、ノードNcに設定される電圧レベルの時間(プリチャージ期間)が短縮され、高速なデータ読出動作を実行することができる。本例においては、トランジスタ76を設けたことにより時刻t3に読出データSAOUTが確定する。一方、トランジスタ76を設けない場合には、点線で示されるように時刻t4に読出データSAOUTが確定する。
次に、書込時の動作について説明する。
図3を参照して、コラム選択回路CASGは、制御信号CAUおよびCAL(10V=「H」レベル)に応答して、選択されたメインビット線MBLとデータ線BDEとを電気的に結合する。また、制御信号SGL(10V=「H」レベル)に応答して、選択されたメモリセルMCと電気的に結合されるビット線BLと、メインビット線MBLとが電気的に結合される。これに伴い、書込ドライバWDRVと選択されたメモリセルMCとが電気的に結合される。書込ドライバWDRVは、制御信号DVE(1.8V=「H」レベル)を受けて活性化され、入力される書込データWDのデータレベルに基づいて、VPL生成回路10hから5V/0Vの電圧がデータ線BDEに供給される。この状態において、選択されたメモリセルMCと電気的に結合されるワード線WLを活性化することにより、メモリセルに書込データに応じた電圧が供給されCHE(チャネルホットエレクトロン)により、所望の書込データに基づくデータ書込動作が実行される。なお、制御信号DVEは、制御信号生成回路10dから出力される。
この場合、データ線BDEには高電圧(5V)が印加される。ここで、トランジスタ61のゲートに制御信号SEL(0V=「L」レベル)が与えられる。すなわち、トランジスタ61はオフとされる。これにより、書込時においてはデータ線BDEに高電圧が印加されるがトランジスタ61によりデータ線BDEとセンスアンプSAとを電気的に分離する。本構成により薄膜トランジスタで構成されたセンスアンプSAに高電圧が印加されることを防止することができ、トランジスタの膜厚が薄いすなわち薄膜トランジスタを保護することができる。
図5のタイミングチャートを用いてライト時における動作について説明する。
図5を参照して、時刻t1までの期間において、データ書込を実行する書込パルスが印加される。ここでは、制御信号SELおよびISELは「L」レベルに設定されている。したがって、トランジスタ61はオフしており、データ線BDEとセンスアンプSAとは電気的に分離されている。時刻t1において、書込パルスの印加が終了する。これに伴い、制御信号DVEを「L」レベルに設定し、書込ドライバWDRVを非活性化する。さらに、制御信号ISELを「H」レベルに設定する。これに伴い、トランジスタ62がオンする。このトランジスタ62のオンに伴い、接地電圧GNDとデータ線BDEとが電気的に結合されて、接地電圧レベルすなわち0Vに設定されてデータ線BDEがリセットされる。十分にリセットした時刻t2において、制御信号ISELを「L」レベルに設定するとともに、制御信号SELを「H」レベルに設定する。これに伴い、データ線BDEは、接地電圧GNDとの電気的な結合を終了するとともに、センスアンプSAと電気的に結合し、以降、所望のデータ書込動作が実行されたか否かを判定するいわゆるベリファイリードが実行される。
次に、消去時の動作について説明する。
再び図3を参照して、消去時においては、メモリアレイ70におけるワード線WLおよびソース線SLの電圧レベルが変化する。一方、読出/書込制御回路55は非活性化状態である。具体的には、センスアンプSAを活性化させる制御信号SAEは0Vに設定される。また、書込ドライバWDRVを活性化させる制御信号DVEは0Vに設定される。また、制御信号CAU,CALおよびSGLはともに0Vに設定され、列選択動作は実行されない。尚、制御信号SELは5V(「H」レベル)に設定されて、データ線BDEとセンスアンプSAとは電気的に結合されている。また、制御信号RSTBDは、1.8V(
「H」レベル)に設定されるためデータ線BDEと接地電圧GNDとが電気的に結合されて、データ線BDEはリセットされている。ワード線WLおよびソース線SLおよびメモリセルのウェル電圧PWについては、−10V,10V,10Vに設定される。これにより、メモリセルMCのフローティングゲートに注入されている電子をソース領域に引き抜く消去動作が実行される。
上述したように本実施の形態1においては、特に書込時に、高電圧がセンスアンプSAに印加されないようにセンスアンプSAとデータ線BDEとを電気的に分離するトランジスタ61を設けることにより薄膜トランジスタで構成されるセンスアンプSAを保護することができる。
(実施の形態2)
本実施の形態2においては、行選択動作を実行するロウデコーダを構成するデコーダユニットと、ワード線/ソース線ドライバ帯65を構成するワード線ドライバの回路構成(以下、行選択系回路とも称する)について説明する。
図6は、本発明の実施の形態2に従う行選択系回路の回路構成図である。
図6を参照して、本発明の実施の形態2に従う行選択系回路は、デコーダユニットDCU0,DCU1と、グローバルワード線GWL<0>およびGWL<1>をそれぞれ駆動するワード線ドライバGDV0,GDV1と、ローカルワード線LWLを駆動するワード線ドライバLDV0とを含む。本例においては、ワード線は、所定のメモリセル行の一群毎に設けられるグローバルワード線GWLと、グローバルワード線GWLと電気的に結合されて階層構造となっているローカルワード線LWLとを含む。なお、本明細書においては、グローバルワード線およびローカルワード線を総称して単にワード線WLとも称する。
デコーダユニットDCU0,DCU1は、ロウデコーダ25aから出力されるブロック選択信号BAおよびワード線を選択する制御信号RAU、制御信号RAL<0>,RAL<1>の入力を受けて、グローバルワード線GWLを選択する。なお、メモリアレイの詳細な構成については後述する。
ワード線ドライバGDV0,GDV1は、それぞれデコーダユニットDCU0,DCU1からの制御信号に基づいて、グローバルワード線GWL<0>,GWL<1>を選択的に駆動する。ワード線ドライバLDV0は、グローバルワード線GWL<0>と電気的に結合されて、制御信号HALの入力に基づいて対応するローカルワード線LWLを選択的に駆動する。なお、本例においては、グローバルワード線GWL<0>に対応する一本のローカルワード線LWLが代表的に示されている。他のグローバルワード線GWL<1>についても同様の構成である。
デコーダユニットDCU0は、トランジスタNT1〜NT3と、PT1〜PT3とを含む。トランジスタNT1〜NT3は、ノードNd1と電圧VNWL1との間に直列にそれぞれ接続されて、それぞれのゲートは制御信号RAL<0>、制御信号RAU、ブロック選択信号BAの入力を受ける。トランジスタPT1〜PT3は電圧VPWL1とノードNd1との間に並列にそれぞれ接続されて、それぞれのゲートは制御信号RAL<1>、制御信号RAUおよびブロック選択信号BAの入力を受ける。デコーダユニットDCU0は、3入力NAND回路を構成し、たとえば、制御信号RAL<0>、制御信号RAU、ブロック選択信号BAがすべて「H」レベルである場合には、トランジスタNT1〜NT3がすべてオンし、ノードNd1の電圧レベルは電圧VNWL1に設定される。一方、制御信号RAL<0>、制御信号RAU、ブロック選択信号BAのいずれか1つが「L」である場合には、ノードNd1の電圧レベルは、トランジスタPT1〜PT3のいずれか1つ
がオンするために電圧VPWL1に設定される。
ワード線ドライバGDV0は、トランジスタP0,N0とを含む。トランジスタP0は、電圧VPWL2とグローバルワード線GWL<0>との間に配置され、そのゲートはノードNd1と電気的に結合される。トランジスタN0は、電圧VNWL2とグローバルワード線GWL<0>との間に配置され、そのゲートはノードNd1と電気的に結合される。たとえば、ノードNd1の電圧レベルが「H」レベルである場合には、トランジスタN0がオンして、グローバルワード線GWL<0>の電圧レベルは、電圧VNWL2に設定される。一方、ノードNd1の電圧レベルが「L」レベルに設定される場合には、トランジスタP0がオンして、グローバルワード線GWL<0>の電圧レベルが電圧VPWL2に設定される。
ワード線ドライバLDV0は、トランジスタNT5,NT6,PT7と、インバータIV0とを含む。トランジスタPT7は、ローカルワード線LWLとグローバルワード線GWL<0>との間に配置され、そのゲートは制御信号HALの入力を受ける。トランジスタNT6は、ローカルワード線LWLと、グローバルワード線GWL<0>との間にトランジスタPT7と並列に接続され、そのゲートはインバータIV0を介する制御信号HALの反転信号の入力を受ける。トランジスタNT5は、ローカルワード線LWLと電圧VNWL2との間に配置され、そのゲートは制御信号HALの入力を受ける。たとえば、一例として制御信号HALが「H」レベルである場合には、トランジスタNT5がオンし、電圧VNWL2とローカルワード線LWLとが電気的に結合される。一方、制御信号HALが「L」レベルである場合には、トランジスタPT7およびトランジスタNT6がオンし、ローカルワード線LWLとグローバルワード線GWL<0>とが電気的に結合される。
デコーダユニットDCU1は、トランジスタPT4〜PT6と、トランジスタNT4とを含む。
このデコーダユニットDCU1において、トランジスタNT4は、デコードユニットDCU0のトランジスタNT2およびNT3と直列に電気的に結合されている。すなわち、制御信号RAUおよびブロック選択信号BAは、デコーダユニットDCU0およびDCU1ともに入力される信号であるためトランジスタを共用して用いることにより回路の部品点数を低減した構成となっている。また、トランジスタPT4〜PT6の構成については、デコーダユニットDCU0のトランジスタPT1〜PT3にそれぞれ説明した構成と同様であり、それぞれのゲートは制御信号RAL1<1>、制御信号RAU、ブロック選択信号BAの入力を受ける。このデコーダユニットDCU1も、3入力NAND回路を構成し、たとえば、制御信号RAL<1>、制御信号RAU、ブロック選択信号BAがすべて「H」レベルである場合には、トランジスタNT2〜NT4がすべてオンし、ノードNd2の電圧レベルは電圧VNWL1に設定される。一方、制御信号RAL<1>、制御信号RAU、ブロック選択信号BAのいずれか1つが「L」である場合には、ノードNd2の電圧レベルは、トランジスタPT4〜PT6のいずれか1つがオンするために電圧VPWL1に設定される。
ワード線ドライバGDV1は、トランジスタP1とN1とを含む。トランジスタの接続関係についてはグローバルワード線ドライバGDV0について説明したのと同様であり、ノードNd2の電圧レベルに基づいて、グローバルワード線GWL<1>が所定の電圧レベルに設定される。なお、本例においては、一例としてトランジスタNT1〜NT6,N0,N1は、NチャネルMOSトランジスタとする。また、トランジスタPT0〜PT7,P0,P1は、PチャネルMOSトランジスタとする。
図7は、VP生成回路15c内の構成およびVPWL分配回路20aの概略ブロック図である。
図7を参照して、VP生成回路15cは、電圧VPを生成するVPポンプ300を含む。VPWL分配回路20aは、電圧VPを受けて電圧VPWL1およびVPWL2を出力する。また、VPWL分配回路20aは、電圧調整回路301を含み、制御信号VPCTの入力に基づいて、VPポンプ300から出力される電圧VPの電圧レベルを調整して電圧VPWL2として出力する。VPポンプ300は、電源電圧VCC(1.8V)の電圧レベルを受けて、各種動作シーケンスに基づいて所望の電圧レベルに昇圧して電圧VPとして出力する。
VPWL分配回路20aは、通常時においては、入力される電圧VPを電圧VPWL1およびVPWL2として各回路に分配するが、所定条件においてすなわち制御信号VPCTが入力される場合には、電圧VPWL2の電圧レベルを調整して出力する。制御信号VPCTは、各種動作シーケンス時において制御信号生成回路10dから出力されるものとする。
電圧VNWL1およびVNWL2を出力するVN生成回路15bおよびVNWL分配回路20bについても同様である。
図8は、本発明の実施の形態2に従う行選択系回路に与えれられる各動作シーケンス時の電圧レベルを説明する図である。
図6,図8を参照して、スタンバイ時においては、電圧VPWL1は5Vに設定され、電圧VPWL2は5V−Vthに設定される。また、電圧VNWL1,VNWL2はそれぞれ0Vに設定される。なお、Vthは、本例においては、トランジスタの閾値電圧を示すものとする。
スタンバイ時においては、ワード線は非選択状態であるため、ノードNd1の電圧レベルは「H」レベルに設定される。すなわちスタンバイ時においては制御信号RAL<1>、制御信号RAU、およびブロック選択信号BAの少なくとも1つが「L」レベルであるため、トランジスタPT1〜PT3の少なくとも1つがオンする。これに伴い、ノードNd1は電圧VPWL1の電圧レベル(5V)に設定される。ここで、トランジスタP0のソース側すなわち電圧VBWL2は、5V−Vthに設定されている。したがって、このスタンバイ時において、最終段のドライバ回路のトランジスタP0のソース側電圧VPWL2を5Vから所定電圧降下した値に設定する。すなわち、トランジスタP0のゲートに印加されるゲート電位よりもソース電位を低くする。これによりトランジスタP0のチャネルリーク電流を十分にカットしてリーク電流を低減することができる。本制御方式により、本発明の実施の形態2に従う行選択系回路におけるスタンバイ時におけるPチャネルMOSトランジスタのリーク電流を抑制することにより消費電力を低減することができる。なお、ここでは、デコードユニットDCU0と、ワード線ドライバGDV0について主に説明したが、デコードユニットDCU1と、ワード線ドライバGDV1についても同様である。
リード時においては、電圧VPWL1,VPWL2はそれぞれ5Vに設定される。また、電圧VNWL1,VNWL2はそれぞれ0Vに設定される。したがって、たとえばデコーダユニットDCU0が選択された場合、すなわち制御信号RAL<0>、制御信号RAUおよびブロック選択信号BAがともに「H」レベルである場合には、トランジスタNT1〜NT3がともにオンし、ノードNd1の電圧レベルは0Vに設定される。これに伴い、ワード線ドライバGDV0のトランジスタP0がオンし、選択された選択グローバルワ
ード線GWL<0>の電圧レベルは5Vに設定される。このグローバルワード線GWL<0>の選択動作に伴い、階層ワード線構成であるローカルワード線LWLの1本が制御信号HALに基づき選択されてローカルワード線LWLと電気的に結合されたメモリセルのデータ読出動作が実行される。
書込時においては、電圧VPWL1,VPWL2はそれぞれ10Vに設定される。また、電圧VNWL1,VNWL2はそれぞれ0Vに設定される。たとえば、上述したのと同様の選択動作により、トランジスタNT1〜NT3がともにオンし、ノードNd1の電圧レベルは0Vに設定される。これに伴い、ワード線ドライバGDV0のトランジスタP0がオンし、選択されたグローバルワード線GWL<0>の電圧レベルが10Vに設定される。このグローバルワード線GWL<0>の選択動作に伴い、階層ワード線構成であるローカルワード線LWLの1本が制御信号HALに基づき選択されてローカルワード線LWLと電気的に結合されたメモリセルのデータ書込動作が実行される。
消去時においては、電圧VPWL1,VPWL2はそれぞれ0Vに設定される。また、電圧VNWL1,VNWL2はそれぞれ−10Vに設定される。消去時においては、ワード線ドライバLDV0のトランジスタNT5がオンする。制御信号RAL<0>、制御信号RAU、ブロック選択信号のいずれか1つは「L」レベルに設定されている。これに伴い、ノードNd1の電圧レベルは−10Vに設定される。ワード線ドライバGDV0のトランジスタP0がオンし、グローバルワード線GWL<0>の電圧レベルは0Vに設定される。一方、ワード線ドライバLDV0において、制御信号HAL(0V)が入力される。これに伴い、トランジスタNT5がオンする。階層ワード線構成であるローカルワード線LWLが制御信号HALに基づき選択されて、電圧VNWL2(−10V)とローカルワード線LWLとが電気的に結合され、メモリセルのデータ消去動作が実行される。
次に、本発明の実施の形態に従う過消去ベリファイ動作について説明する。
図9は、過消去状態のメモリセルの閾値分布を説明する概念図である。
図9を参照して、実線に示されるように理想的にはデータ「0」,「1」の状態で、閾値Mth1,閾値Mth2のそれぞれの状態に収束して分布した状態が望まれる。本例においては、閾値Mth1がプログラム状態、閾値Mth2が消去状態に対応している。過消去状態においては図9の点線に示されるように、閾値分布の状態図がデータ「1」の閾値Mth2よりもさらに低い閾値で分布した状態となっている。この場合には、閾値が低くなりばらつきが生じている。すなわち閾値電圧の分布幅が広くなる。このような過消去のメモリセルと正常な消去状態のメモリセルとを比較すると、過消去状態のメモリセルがデプレッショントランジスタとなってゲート電圧が0Vの場合、つまりメモリトランジスタが非選択状態にある場合にも、リーク電流が多く流れる。このような過消去状態のメモリセルが存在すると、ベリファイおよびリードを行なうときに、同一ビット線上に非選択の過消去状態のメモリセルによるリーク電流が多く流れてしまい、このリーク電流の総和で選択されたメモリセルの電流値が検知不能になってしまう。つまり読出不能になってしまうため、正確なベリファイおよびリード動作が実行できなくなるという問題が発生する。
図10は、図9の点線で示した過消去問題に対する対策を施した消去シーケンスのフローチャート図である。
図10を参照して、ステップS0で消去コマンドが入力されるとステップS1で消去パルスが印加され、FNトンネル電流による閾値電圧の変更が行なわれる。続いてステップS2で消去ベリファイが実行される。この消去ベリファイにおいて選択されたすべてのメモリセルの消去が確認されるまでステップS1とステップS2とが繰返される。ステップ
S2においてすべてのメモリセルの消去が確認されるとステップS3に進む。ステップS3ではメモリセルが過消去状態になっていないかを確認する過消去ベリファイ1が実行される。すなわち消去ベリファイが完了した後に、閾値電圧がある値以下になっているメモリセルを検出する。過消去状態にあるメモリセルを検出するとステップS4に進み、オーバーイレースリカバーが行なわれる。
オーバーイレースリカバーとは、チャネルホットエレクトロン(CHE)を用いて過消去状態にあるメモリセルにデータを書戻す機能、つまりメモリセルごとに閾値電圧を正方向に大きくする機能である。そして、ステップS3に進み、再び過消去状態にあるメモリセルであるかどうかが判定される。この過消去ベリファイ1の過消去状態の確認により過消去でないと判定された場合には、次のステップS5に進み再び過消去ベリファイ2が実行される。過消去ベリファイ2においては、通常のデータ読出時と同様の電圧条件でベリファイ動作が実行され、正常動作が行なわれるかどうかの確認動作として行なわれるものである。この過消去ベリファイ2において正常でないと判定された場合には、ステップS7のオーバーイレースリカバーに進み、再びステップS5の判定を繰返す。この過消去ベリファイ2において、過消去状態でないと判定された場合に消去完了となる(ステップS6)。
再び図8を参照して、行選択系回路に与えれられる過消去ベリファイ動作時の電圧レベルが示されている。
過消去ベリファイ1においては、電圧VPWL1は5Vに設定され、電圧VPWL2は1.5Vに設定される。また、電圧VNWL1,VNWL2はともに−2Vに設定される。たとえば本例においてはグローバルワード線GWL<0>が選択されるものとする。具体的には、制御信号RAL<0>、制御信号RAUおよびブロック選択信号BAはともに「H」レベルに設定される。これに伴い、ノードNd1の電圧レベルは−2Vに設定され、トランジスタP0がオンして、グローバルワード線GWL<0>は1.5Vに設定される。一方、非選択のグローバルワード線GWL<1>は、−2Vに設定される。これに伴い、ベリファイ動作すなわちデータ読出動作が実行され、過消去ベリファイ1が行なわれる。この場合、非選択のグローバルワード線GWL<1>は−2Vに設定され、グローバルワード線GWL<1>と電気的に結合される図示しないローカルワード線LWLの電圧レベルも−2Vに設定される。この電圧レベルに伴い、非選択のメモリセルのリーク電流を確実にカットして安定的なベリファイ動作を実行することができる。
過消去ベリファイ2においては、電圧VNWL2が−2Vから0Vに変更される点が異なり他の電圧レベルおよび動作については同様である。すなわち、非選択のグローバルワード線GWL<1>の電圧レベルは−2Vから0Vに設定される。この場合は、通常のデータ読出時と同様の状況においてベリファイ動作が実行される。すなわち、リード時と同様の条件下において、ベリファイ動作を実行することにより、過消去状態のメモリセルをより確実になくす方式が採用されている。
このベリファイ動作時においては、スタンバイ時、リード時および書込時とは異なり、動作電圧の低い1.5Vの電圧をトランジスタP0を用いて選択されたグローバルワード線GWL<0>に供給する。この場合、基板降下の影響によりトランジスタP0の閾値電圧が上昇し、所望の動作電圧1.5Vをグローバルワード線GWL<0>に供給することが難しくなる可能性があった。そこで、本例においては、駆動力を確保するために電圧VNWL1を−2Vに設定することによりノードNd1を−2Vに設定し、トランジスタP0の駆動力を上げて、低い動作電圧であっても確実にグローバルワード線に供給する方式が採用されている。
図11は、従来の列選択系回路の回路構成図である。
図11を参照して、本例においては、制御信号RAL<0>、制御信号RAU、ブロック選択信号BAに基づいてグローバルワード線GWLを駆動するワード線ドライバGDV0#が示されている。なお、デコーダユニットDCU0については、図6で説明したのと同様であるのでその詳細な説明は繰り返さない。
図11に示される構成のごとく、動作電圧の低い電源電圧VPWLをグローバルワード線GWLに供給する場合には、PチャネルMOSトランジスタP0だけでなく、ノードNd1の電圧レベルを受けて、反転信号を出力するインバータIV♯とインバータIV#の出力信号をゲートに受けるNチャネルMOSトランジスタN0♯とをさらに設けた構成が採用されていた。したがって、本構成のようにノードNd1に供給するゲート電圧を低く設定することにより、PチャネルMOSトランジスタの駆動能力を上げて、動作電圧の低い場合においても所望の電圧レベルをグローバルワード線GWLに供給することができる。すなわち本実施の形態の構成により、従来の如くインバータIV♯,NチャネルMOSトランジスタN0♯とを用いる必要がないため回路面積を低減し、回路の部品点数を削減することによるレイアウト効率を高めることができる。
次に、列選択系回路に用いられるトランジスタの断面構造について説明する。
図12は、ドライバ回路を構成するトランジスタの断面構造図である。
図12を参照して、本例においてはトランジスタN0と、トランジスタP0とが示されている。
P型Si基板100の上層にボトムNウェル101が形成される。このボトムNウェル101に積層されるようにしてNウェル110およびPウェル111が形成される。このNウェル110内にPチャネルMOSトランジスタ(P型電界効果型トランジスタ)P0が形成される(PMOS領域)。具体的には、トランジスタP0のソースおよびドレインとしてそれぞれP型(P+)の不純物領域102,103が設けられる。このトランジスタP0のソース側は電圧VPWL2と電気的に結合され、ドレイン側はグローバルワード線GWL<0>と電気的に結合される。また、ゲート電極104はノードNd1と電気的に結合されている。さらに、このNウェル110にN型(N+)の不純物領域105が形成され、電圧VPWL1と電気的に結合されている。
一方、トランジスタN0については、Pウェル111にNチャネルMOSトランジスタ(N型電界効果型トランジスタ)N0が形成される(NMOS領域)。具体的には、このPウェル内に不純物領域106〜108がそれぞれ設けられ、Pウェルのウェル電圧を与えるP型(P+)の不純物領域106と電圧VNWL1とが電気的に結合されている。またNチャネルMOSトランジスタN0のソース側のN型の不純物領域107は、電圧VNWL2と電気的に結合され、ドレイン側の不純物領域108はグローバルワード線GWL<0>と電気的に結合されている。ゲート電極109はノードNd1と電気的に結合されている。
本実施の形態の構成は、NウェルをNMOS領域およびPMOS領域でマージした構成である。すなわちNMOS領域およびPMOS領域を共通のボトムNウェル上に形成することにより、レイアウト的に面積削減を行なうことができる。
また、本構成により消去時においてNMOS領域のPウェルとボトムNウェル間の電位差を抑制することができ、電圧緩和することができる。
(実施の形態3)
本発明の実施の形態3においては、列選択動作を実行するコラム選択回路CASGおよびゲート選択回路を制御するコラムデコーダ(以下、列選択系回路とも称する)のドライバ構成について説明する。
図13は、本発明の実施の形態3に従う列選択系回路の構成図である。
図13を参照して、本実施の形態3に従う列選択系回路は、コラム選択回路CASGと、制御信号CAU,CALを出力するコラムデコーダ25と、コラムデコーダ25の最終段のドライバの電源を供給するVPY電圧生成回路20hとを含む。
コラムデコーダ25は、コラム選択回路CASGに伝達する制御信号CAU,CALを伝達する最終段に設けられたドライバ回路84,85を含む。ドライバ回路84,85は、電圧VPYを動作電圧として駆動する。
VPY電圧生成回路20hは、トランジスタ81〜83を含む。トランジスタ81は、電圧VPYを供給する電源線と電圧VPSとの間に配置され、そのゲートは制御信号ICONVPSの入力を受ける。トランジスタ82は、電圧VBOOSTと電圧VPYを供給する電源線との間に配置され、そのゲートは制御信号CONVBの入力を受ける。トランジスタ83はダイオード接続され、ソースおよびゲートが電圧VBOOSTと電気的に結合され、ドレインが電圧VPYを供給する電源線と電気的に結合される。なお、トランジスタ81は、PチャネルMOSトランジスタとする。また、トランジスタ82,83は、NチャネルMOSトランジスタとする。ここで、電圧VBOOSTは、データ読出時にメモリセルのゲートと電気的に結合されるワード線WLに与えられるワード線昇圧電圧に相当する。
図14は、各種シーケンスにおける本発明の実施の形態3に従う列選択系回路に与えられる電圧レベルを説明する図である。
リード時においては、VPY電圧生成回路20hにおいて、電圧VPSおよび電圧VBOOSTはともに5Vに設定されている。制御信号ICONVPSは5Vに設定され、制御信号CONVBは0Vに設定されている。したがって、トランジスタ81,82は、ともにオフ状態であり、電圧VPYは、電圧VBOOST(5V)からトランジスタ83の閾値電圧分降下した5V−Vthに設定される。コラムデコーダ25のドライバ回路84,85は、この電圧VPYを動作電圧として制御信号CAUおよびCALをコラム選択回路CASGに出力する。データ線BDEは、上述したようにセンスアンプSAのプリチャージ動作に基づき0.7Vに設定される。また、上述したように制御信号CAU,CALおよびSGLが5Vに設定されることに伴い、ビット線BLおよびメインビット線MBLを介してメモリセルMCとデータ線BDEとが電気的に結合される。なお、メモリセルMCは、0Vに設定されたソース線SLと電気的に結合されている。これに伴い、ワード線WL(5V)に応答して電流経路が形成されデータ読出動作が実行される。
本方式においては、コラム選択回路CASGのトランジスタCAGa,CAGbのゲートに通常の電源電圧VCC(1.8V)よりも高い高電圧を与えることよりトランジスタの駆動能力を向上させて確実にメインビット線MBLおよびビット線BLに電圧を供給することが可能である。さらに、電圧VPYはトランジスタ83によるダイオード接続によって閾値電圧分降下した5V−Vthに設定している。ここで、電圧VPYの電圧レベルは、デバイス電源電圧VCC(1.8V)よりは高いが、高電圧VBOOST(5V)よりは低くなるように閾値電圧分低下した値に設定している。なお、ここでは、トランジスタ83を設けて、電圧レベルを調整しているが、それ以外の方式たとえば、抵抗等を用いて、電圧レベルを調整することも可能である。
書込時においては、電圧VPSは10Vに設定される。また、制御信号ICONVPSは0Vに設定される。これに伴い、VPY電圧生成回路20hはトランジスタ81をオンし、電圧VPYは10Vに設定される。コラムデコーダ25のドライバ回路84,85は、この電圧VPYを動作電圧としてコラム選択回路CASGに制御信号CAUおよびCALを出力する。データ線BDEは、上述した書込ドライバWDRVにより書込データに応じて5Vに設定される場合があり、この場合においても、コラム選択回路CASGに高電圧を与えるため確実に5Vの高電圧をメインビット線MBLおよびビット線BLに供給することが可能である。
図15は、書込時における列選択系回路の動作に伴う、VPY電圧生成回路20hの生成する電圧VPYを説明するタイミングチャート図である。
図15を参照して、時刻T5前のベリファイ動作時においては、電圧VPYは、5V−Vthに設定されている。時刻T5において、書込パルス印加時において、制御信号ICONVPSは0Vに設定される。これに伴い、上述したようにトランジスタ81がオンして、電圧VPSの電圧レベルすなわち10Vが電圧VPYとしてコラムデコーダ25のドライバ回路に動作電圧として与えられる。この場合、制御信号CONVBは0Vに設定されている。時刻T6において、書込パルス印加が終了した場合、制御信号ICONVPSは10Vに設定されトランジスタ81はオフする。また、制御信号CONVBは5Vに設定されトランジスタ82がオンする。これに伴い、電圧VPYは5Vに設定される。次に、時刻T7において、制御信号CONVBが0Vに設定される。これに伴い、トランジスタ82はオフし、電圧VPYは、徐々に下がりダイオード接続されたトランジスタ83の閾値電圧分降下した値すなわち5V−Vthに維持される。
本方式においてはリセット期間において電圧VPYの電圧レベルを10Vから5Vに設定して、さらに5Vから5V−Vthにリセットする2段階リセット方式を採用している。
消去時においては、メモリアレイ70におけるワード線WLおよびソース線SLの電圧レベルが変化する。具体的には、上述したようにワード線WLに−10Vの電圧が与えられ、ソース線SLは10Vに設定され、ウェル電圧PWは10Vに設定される。一方、列選択系回路は非活性化状態である。具体的には、上述したように制御信号CAUおよびCALは0V(「L」レベル)に設定されており、データ線BDEとメインビット線MBLとは電気的に切離している。
本実施の形態3においては、上述したようにコラム選択回路CASGのトランジスタCAGa,CAGbのゲートに対して高電圧を与えることよりトランジスタの駆動能力を向上させて確実にメインビット線MBLおよびビット線BLに所望の電圧を供給することが可能である。
(実施の形態4)
本実施の形態4においてはソース線ドライバの能力を十分に確保するとともに、その駆動能力を補強する方式について説明する。
図16は、ソース線ドライバの駆動能力を補強する方式を説明する概念図である。
図16を参照して、本例においてはソース線ドライバ帯SLDRVと、メモリアレイを分割した2つのブロックBU0,BU1とが示されている。
ソース線ドライバ帯SLDRVは、メモリアレイを分割するブロックBU0,BU1にそれぞれ対応して設けられるソース線ドライバSLDV0,SLDV1と、ドライバトラ
ンジスタSLG0,SLG1とを含む。
ソース線ドライバSLDV0は、トランジスタ90と91とを含む。トランジスタ90は電圧VPSWとノードNdとの間に配置され、そのゲートは制御信号ESL0の入力を受ける。トランジスタ91は、ノードNdと電圧VNSWとの間に配置され、そのゲートは制御信号ESL0の入力を受ける。なお、トランジスタ90,91は、一例としてPチャネルMOSトランジスタおよびNチャネルMOSトランジスタとする。トランジスタ90および91のいずれか一方は、制御信号ESL0の入力に伴い、オンして対応する電圧VPSWおよびVNSWのいずれか一方を制御信号VG0としてドライバトランジスタSLG0に供給する。ドライバトランジスタSLG0は、ソース線SL0と接地電圧GNDとの間に配置され、そのゲートは制御信号VG0の入力を受ける。
ソース線ドライバSLDV1は、トランジスタ92,93とを含み、その接続関係についてはソース線ドライバSLDV0と同様である。具体的には、制御信号ESL1の入力に伴いトランジスタ92,93のいずれか一方がオンして対応する電圧VPSW,VNSWのいずれか一方が制御信号VG1としてドライバトランジスタSLG1に供給される。ドライバトランジスタSLG1は、ソース線SL1と接地電圧GNDとの間に配置され、そのゲートは制御信号VG1の入力を受ける。なお、トランジスタ92,93は、それぞれPチャネルMOSトランジスタおよびNチャネルMOSトランジスタとする。本方式においては、電圧VPSW(5V)が与えられる。すなわち、制御信号VG0およびVG1は、5Vの高電圧が与えられてソース線ドライバを駆動するためソース線SL0を駆動する十分な駆動能力を確保することができる。ここで、電圧VPSWは、データ読出時にメモリセルのゲートと電気的に結合されるワード線WLに与えられるワード線昇圧電圧と同じ電圧レベルに相当する。
さらに、実施の形態4の構成においてはブロックBU0,ブロックBU1に対してそれぞれ配置するソース線SLの本数を変更する。具体的には、図16に示されるようにソース線ドライバ帯SLDRVから遠方に位置するブロックBU1に対しては6本のソース線SL0を設け、ソース線ドライバ帯SLDRVの近傍に位置するブロックBU0に対しては3本のソース線SL1を設ける。なお、ここで、ソース線SL0およびSL1は、後に詳述するが所定個のメモリセル行にそれぞれ対応して行方向に沿って配置された、たとえば9本のソース線のうちの6本および3本のソース線SLをそれぞれ総称したものである。
本構成とすることにより、近傍に位置するブロックBU0と遠方に位置するブロックBU1とのソース線の本数を変えることにより、ブロックBU1に対して設けるソース線の線長が延びる場合においても、本数を増やすことにより配線抵抗を抑制しソース線SL0を駆動する十分な駆動能力を確保することができる。
なお、遠方に位置するブロックBU1に設けるソース線の太さをブロックBU0よりも太くすることによりさらに効率的にソース電圧を供給することができる。具体的にはソース線の長さに応じてそのソース線の幅を拡大することができる。
(実施の形態5)
本発明の実施の形態5においては、センスアンプ帯と電気的に結合されるデータ線へのノイズを抑制する方式について説明する。
図17は、本発明の実施の形態に従うメモリアレイ70およびその周辺回路を詳細に説明する構成図である。
図17を参照して、本発明の実施の形態5に従うメモリアレイ70は2つのブロックBU,BU#を有し、ブロックBU,BU#は、それぞれメモリ領域BLK<0>、メモリ領域BLK<1>および冗長用のスペア領域SBLKをそれぞれ有している。なお、ブロックBUおよびBU#は同様の構成であるので、主にブロックBUの構成について説明する。
メモリ領域BLK<0>は、メインビット線MBL0〜MBL255を有する。また、メモリ領域BLK<1>は、メインビット線MBL256〜MBL511を有する。また、スペア領域SBLKは、スペアメインビット線SMBLa0,SMBLa1,SMBLb0,SMBLb1と、メインビット線MBLcとを有する。
図18は、メモリアレイ70のスペア領域SBLKの詳細を説明する概念図である。
図18を参照して、スペア領域SBLKは、行列状に配置された複数のメモリセルMCと、メモリセル行にそれぞれ対応して設けられた複数のワード線WLと、所定個ずつのメモリセル行にそれぞれ対応して設けられた複数のソース線SLと、メモリセル列にそれぞれ対応して設けられた複数のビット線SBと、4列ずつのメモリセル列にそれぞれ対応して設けられる複数のメインビット線MBLとを有する。本例においては、メモリセル行にそれぞれ対応して設けられたワード線WL0〜WL9が一例として示されている。また、上記においては、ビット線BLとして標記して説明したが、本構成においては、ビット線SB00〜SB03,SB10〜SB13,SB20〜SB23,SB30〜SB33,SB40〜SB43が同様のビット線として標記されて示されている。また、本構成においては、一例として2個ずつのメモリセル行にそれぞれ対応して設けられるソース線SLも設けられている。また、スペア領域SBLKであるため、冗長用のビット線として用いられるメインビット線MBLは、スペアメインビット線SMBLa0,SMBLa1,SMBLb0,SMBLb1として示されている。メインビット線MBLcは、ロックビット用のメインビット線であり、特殊な情報を記憶するメモリセルに対応して設けられている。
このスペア領域SBLKの両側にスペアメインビット線SMBLもしくはMBLとの接続を制御する複数のゲートトランジスタSGを有するゲートトランジスタ領域SGA0およびSGA1が設けられている。
ゲートトランジスタ領域SGA0およびSGA1は、ゲートトランジスタSG00〜SG43を含む。具体的には、たとえば、4本ずつのビット線SB00〜SB03に対応して設けられたスペアメインビット線SMBLa0について説明する。
ゲートトランジスタ領域SGA0およびSGA1は、各ビット線SBに対応して設けられるゲートトランジスタSGを含む。ここでは、ビット線SB00に対応してゲートトランジスタSG00が設けられ、ビット線SB01に対応してゲートトランジスタSG01が設けられ、ビット線SB02に対応してゲートトランジスタSG02が設けられ、ビット線SB03に対応してゲートトランジスタSG03が設けられる。各ゲートトランジスタSG00〜03は、制御信号SGL0〜SGL3(総称して制御信号SGL)の入力をそれぞれゲートに受ける。本構成においては、メモリセル列毎に交互にゲートトランジスタ領域SGA0およびSGA1にゲートトランジスタが配置される。他のビット線SBおよびスペアメインビット線SMBLの構成についても同様である。これにより、ゲートトランジスタの配置間隔を十分に確保することができ、レイアウトマージンを高めることができる。スペアメインビット線SMBLおよびメインビット線MBLは、このゲートトランジスタSGを介してサブゲート制御部160cと電気的に結合される。
なお、本構成においては、スペアメインビット線SMBLa0,SMBLa1,SMB
Lb0,SMBLb1と、メインビット線MBLcとを有するスペア領域SBLKが示されているがメモリ領域BLK<0>およびBLK<1>についても、メインビット線の本数が異なるものの同様のアレイ構成となっている。
再び、図17を参照して、メモリ領域BLK<0>は、メモリセル列にそれぞれ対応して設けられたメインビット線MBL0〜MBL255を有し、4本ずつのメインビット線毎に1つの組が形成されている。またデータ線BDEは4本ずつの組を構成するビット線組にそれぞれ対応して設けられ、データ線BDE0〜BDE63がそれぞれ設けられている。
ゲート制御部60は、上述した、ゲートトランジスタ領域SGA0およびSGA1に配置されるゲートトランジスタSGに加えて、ブロックBUのメモリ領域BLK<0>,BLK<1>およびスペアメモリ領域SBLKにそれぞれ対応して、センスアンプ帯SAGとの電気的な接続を制御するサブゲート制御部160a,160bと、160cとを含む。また、ゲート制御部60は、ブロックBU#のメモリ領域BLK<0>,BLK<1>およびスペアメモリ領域SBLKにそれぞれ対応して設けられるサブゲート制御部161a,161b,161cとを含む。
サブゲート制御部160aは、16個のゲート制御ユニットIO0〜IO15を含む。具体的には、16本ずつのメインビット線に対応してゲート制御ユニットIOが設けられる。1つのゲート制御ユニットIOは4つのサブ制御ユニットSIOで構成されており、4本ずつのビット線の組に対応して1つのサブ制御ユニットSIOが設けられる。
サブ制御ユニットSIOは、リセットユニットBRSTG0と、コラム選択回路CASG0とを含む。
リセットユニットBRSTG0は、入力される制御信号BRSTa<0>〜BRSTa<3>(「H」レベル)の入力にそれぞれ応答して、対応するビット線MBL0〜MBL3を接地電圧GNDと電気的に結合することにより0Vにリセットする。
コラム選択回路CASG0は、制御信号CALa<0>〜CALa<3>およびCAU0の入力に応答してメインビット線MBL0〜MBL3のうちの1本と対応するBDE線とを電気的に結合する。なお、上記において説明した制御信号CALおよびCAUは、これらの制御信号CALa<0>〜CALa<3>およびCAU0を総称して、簡略的に説明したものである。
ここで、ゲート制御ユニットIO0は、制御信号CALおよびCAUの入力に基づいて4ビットのデータ信号をデータ線BDE0〜BDE3に伝達する。したがって、サブゲート制御部160a全体で考えると64ビットのデータ信号がデータ線BDE0〜BDE63を介してセンスアンプ帯に伝達される。
次に、メモリ領域BLK<1>側のサブゲート制御部160bについて考える。サブゲート制御部160bは、サブゲート制御部160aと同様の構成であり、メモリ領域BLK<1>側のサブコラムデコーダ126aから出力される制御信号CALa<3:0>およびBRSTa<3:0>の代わりにサブコラムデコーダ126bから制御信号CALb<3:0>およびBRSTb<3:0>が出力されて上述と同様の列選択動作が実行される。
具体的には、サブゲート制御部160bのゲート制御ユニットIO0〜IO15から64ビットのデータ信号がデータ線BDE0〜BDE63に伝達される。
本構成においては、メモリ領域BLK<0>およびBLK<1>は、センスアンプ帯SAGに設けられたセンスアンプSAを共有し、各メモリ領域BLKにおけるサブゲート制御ユニットSIOでデータ線BDEを共有する。
センスアンプ帯SAGに伝達されたデータ信号は、読出データSAOUT<63:0>として増幅されてデータ出力回路50に伝達される。
一方、スペア領域SBLKに関しては、スペア領域SBLKに対応してサブゲート制御部160cが設けられる。スペア領域SBLKは、上述したようにスペアメインビット線SMBLa0,SMBLa1,SMBLb0,SMBLb1と、メインビット線MBLcとを有し、サブゲート制御部160cは、制御信号CALspおよび制御信号CAU0に応答してスペアビット線SMBLもしくはメインビット線MBLを選択する。なお、制御信号CALspは、各スペアビット線SMBLおよびメインビット線MBLを選択する信号を総称して用いている。ここで、メインビット線MBLcは、上述したようにいわゆるロックビット用のメインビット線であり、通常の冗長動作においては用いられず、所定コマンドの時に所定のデータ信号を伝達する。本例においては、メインビット線MBLcがスペアビット線SMBLaとSMBLbとの間に配置されている。また、本例においてはスペアコラムデコーダ125cは、2本のスペアビット線SMBLaと2本のスペアビット線SMBLbとのうちの一本ずつを並列に選択して冗長置換動作を実行するものとする。
このスペアビット線SMBLa0,SMBLa1と、メインビット線MBLcと、スペアビット線SMBLb0,SMBLb1およびは、データ線BDEsp0〜BDEsp4とそれぞれ電気的に結合される。
また、スペアコラムデコーダ125cは、内部アドレスIADに基づいてスペアブロックSBLKの4本のスペアビット線SMBLa0,SMBLa1,SMBLb0,SMBLb1のうち2本ずつのスペアビット線を選択して、スペアセンスアンプ帯SSAGにデータ信号を伝達する。
本構成においては、スペアセンスアンプ帯SSAGは、2個のセンスアンプSAを有し、スペアセンスアンプ帯SSAGから読出データSAOUT#<1:0>がデータ出力回路50に出力される。
データ出力回路50は、メモリ領域BLKから読み出した通常の読出データSAOUT<63:0>の一部ビットについて、内部アドレスIADに基づいてスペア領域SBLKから読み出した読出データSAOUT#<1:0>と入れかえるデータスワップ回路51を含む。
本構成のロックビット用のビット線MBLcは、特殊なコマンドにおいて特殊データを伝達するビット線であり通常時には選択されないため、ロックビット情報などの特殊なデータを読出す場合には他のスペアビット線SMBLは制御信号BRSTspaおよびBRSTspb(「H」レベル)の入力に伴いスペアビット線SMBLは、リセットされる。したがって、カップリングノイズの影響が抑制される。逆に通常のアクセス時にはビット線MBLcはリセットされる。したがってこれに伴い、スペアビット線SMBLa1とSMBLb0が同時選択されても中央に配置されたビット線MBLCがシールド配線として働いてカップリングノイズが抑制される。
図19は、図17のZ−Z#間におけるセンスアンプ帯と電気的に結合されるデータ線
BDEの配線構造を説明する断面構造図である。
本例においてはデータ線BDEのカップリングノイズを抑制する構成について説明する。ここでは、サブコラムデコーダ125a側と、サブコラムデコーダ126a側が示されているが同様の構成であるので、サブコラムデコーダ125a側について代表的に説明する。
図19に示されるように、基板上201に設けられたサブコラムデコーダ125aの上層の第1層(1M)の金属配線層202にメモリ領域BLK<0>からのデータ線BDEが形成され、センスアンプ帯SAGとコンタクトホール213を介して電気的に結合される。また、この第1層(1M)の上層の第2層(2M)の金属配線層203にサブコラムデコーダ125aで用いる電圧VCCが供給される電源線が形成される。また、同様の第2層(2M)の金属配線層204にサブコラムデコーダ125aで用いる接地電圧GNDが供給される接地線が形成される。また、この第2層(2M)の上層の第3層(3M)の金属配線層205にサブコラムデコーダ125aで用いる制御信号CTLが伝達される制御線が形成される。
一方、センスアンプ帯SAG側については、金属配線層202の上層の第2層の金属配線層209にセンスアンプ帯SAGで用いる接地電圧GNDが供給される接地線が形成される。また、金属配線層202の上層の第2層の金属配線層212にセンスアンプ帯SAGで用いる電圧VCCが供給される電源線が形成される。また、この第2層(2M)の上層の第3層(3M)の金属配線層210にセンスアンプ帯SAGで用いる制御信号CTLが伝達される制御線と、センスアンプ帯SAGのセンス動作で用いる所定電圧が供給されるセンス電源線211が形成される。
本構成においては、メモリ領域BLK<0>とBLK<1>とでデータ線BDEを共有した構成であるため第2層(2M)の金属配線層207,208を用いてメモリ領域BLK<1>のデータ信号を伝達してコンタクトホール214を介して第1層(1M)の金属配線層202のデータ線BDEと電気的に結合している。
また、この金属配線層207,208の上層の第3層(3M)の金属配線層206に接地電圧GNDを供給する接地線を形成し、コンタクトホール215および216をそれぞれ介して第2層(2M)の金属配線層204,209と電気的に結合した構造となっている。すなわち、本構造は、第2層(2M)を走るデータ線BDEの上層の第3層(3M)に接地線が形成された構造である。
本構造により、第2層(2M)を走るデータ線BDEに対してコラムデコーダ125aやセンスアンプ帯SAGに用いられる制御信号CTLが伝達される金属配線層205,210からのカップリングノイズからの影響を抑制することができる。
図20は、共有として用いられるセンスアンプと電気的に結合されるデータ線BDEにおいてメモリ領域BLK<0>とメモリ領域BLK<1>に対応して設けられるデータ線BDEを共有するために用いられる本発明の接続配線の配置方式について説明する図である。
図20に示されるように、本構成においては、メモリ領域BLK<0>のデータ線と、メモリ領域BLK<1>のデータ線とにおいて、メモリ領域BLK<0>のデータ線のうちの第1の領域に位置する第1のグループのデータ線と電気的に結合されるメモリ領域BLK<1>のデータ線と、メモリ領域BLK<0>のデータ線のうちの第2の領域に位置する第2のグループのデータ線と電気的に結合されるメモリ領域BLK<1>とを互いに
交互に配置する。本構成とすることにより隣接する接続配線の線間容量を軽減することができ、よりカップリングノイズを低減することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。