KR100635417B1

KR100635417B1 - 박막 트랜지스터로 구성되는 회로를 포함하는 불휘발성기억 장치

Info

Publication number: KR100635417B1
Application number: KR1020040073800A
Authority: KR
Inventors: 오구라다꾸; 야마우찌다다아끼; 구보다까시
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2003-09-16
Filing date: 2004-09-15
Publication date: 2006-10-18
Also published as: US20090251965A1; US7436712B2; US20080074925A1; US8000143B2; US20090021981A1; US20110013453A1; JP2005092963A; US20070014162A1; US7821829B2; US20050057970A1; US7307886B2; KR20050028318A; US7149115B2

Abstract

박막 트랜지스터로 구성되는 감지 증폭기(SA)와, 전기적으로 결합되는 데이터선(BDE)을 전기적으로 분리하는 트랜지스터(61)를 설치한다. 데이터선(BDE)이 기입 드라이버(WDRV)에 의해 구동되는 경우에는 제어 신호(SEL(「H」레벨))를 입력하여 데이터선(BDE)과 감지 증폭기(SA)를 분리한다.

박막 트랜지스터, 불휘발성, 반도체, 감지 증폭기, 전계 효과, 전압 레벨

Description

박막 트랜지스터로 구성되는 회로를 포함하는 불휘발성 기억 장치{NONVOLATILE MEMORY DEVICE INCLUDING CIRCUIT FORMED OF THIN FILM TRANSISTORS}

도 1은 본 발명의 실시예에 따른 메모리 디바이스의 개략 블록도.

도 2는 본 발명의 실시예 1에 따른 판독/기입계 회로를 설명하는 개념도.

도 3은 각종 시퀀스에서 본 발명의 실시예 1에 따른 판독/기입계 회로에 공급되는 전압 레벨을 설명하는 도면.

도 4는 리드시의 감지 증폭기의 동작에 대하여 설명하는 타이밍 차트 도면.

도 5는 라이트시의 동작에 대하여 설명하는 타이밍 차트 도면.

도 6은 본 발명의 실시예 2에 따른 행 선택계 회로의 회로 구성도.

도 7은 VP 생성 회로 및 VPWL 분배 회로의 개략 블록도.

도 8은 본 발명의 실시예 2에 따른 행 선택계 회로에 공급되는 각 동작 시퀀스시의 전압 레벨을 설명하는 도면.

도 9는 과소거 상태의 메모리 셀의 임계치 분포를 설명하는 개념도.

도 10은 과소거 문제에 대한 대책을 실시하는 소거 시퀀스의 흐름도.

도 11은 종래의 열 선택계 회로의 회로 구성도.

도 12는 드라이버 회로를 구성하는 트랜지스터의 단면 구조도.

도 13은 본 발명의 실시예 3에 따른 열 선택계 회로의 구성도.

도 14는 각종 시퀀스에서 본 발명의 실시예 3에 따른 열 선택계 회로에 공급되는 전압 레벨을 설명하는 도면.

도 15는 기입시 열 선택계 회로의 동작에 따라 VPY 전압 생성 회로가 생성하는 전압을 설명하는 타이밍 차트 도면.

도 16은 소스선 드라이버의 구동 능력을 보강하는 방식을 설명하는 개념도.

도 17은 본 발명의 실시예에 따른 메모리 어레이 및 그 주변 회로를 상세히 설명하는 구성도.

도 18은 메모리 어레이의 스페어 영역의 상세를 설명하는 개념도.

도 19는 Z-Z# 사이에서의 감지 증폭기대와 전기적으로 결합되는 데이터선의 배선 구조를 설명하는 단면 구조도.

도 20은 블록에 대응하여 설치되는 BDE선을 공유하기 위하여 이용되는 본 발명의 접속 배선의 배치 방식에 대하여 설명하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

5 : 어드레스 버퍼

10a : 커맨드 제어 회로

10b : 전압 제어 회로

10c : 검증 제어 회로

10d : 제어 신호 생성 회로

본 발명은 불휘발성 기억 장치에 관한 것으로, 특히 저전압 동작이 가능한 불휘발성 기억 장치에 관한 것이다.

최근의 미세화 가공 기술의 진전에 수반하여, 칩의 사이즈를 축소하기 위하여 메모리 셀 사이즈의 축소와 함께 트랜지스터 사이즈(산화막의 막 두께 등)도 축소되어 가고 있다. 그러나, 메모리 디바이스에서는 여러가지 동작을 실행할 때에 이용되는 동작 전압이 서로 다르기 때문에, 모든 회로 영역을 산화막의 막 두께가 얇고 사이즈가 작은 트랜지스터(이하, 박막 트랜지스터라고도 칭한다)로 구성하는 것은 어렵다. 특히, 플래시 메모리 등에서는 각종 동작 시퀀스에서 여러가지 동작 전압이 이용되기 때문에, 고전압 등이 인가되는 메모리에는 막 두께가 두껍고 비교적 사이즈가 큰 트랜지스터(이하, 후막 트랜지스터라고도 칭한다)가 이용되는 구성이 일반적이다. 한편, 고속성이 요구되는 감지 증폭기 등에서는 저동작 전압에서 고속 동작이 가능한 비교적 사이즈가 작으며 막 두께가 얇은 트랜지스터가 이용된다. 이에 따라, 전체적인 칩의 사이즈를 축소하는 것이 가능하다. 종래에도 칩의 사이즈를 축소하기 위하여 트랜지스터 사이즈를 축소하는 방식이 여러가지 제안되어 있고, 특개평8-329690호 공보에서는 메모리 셀의 웰 구조를 개량함으로써, 메모리 셀의 동작 전압을 저감시키고 그에 따라 주변 회로의 트랜지스터의 막 두께를 얇게 형성할 수 있는 불휘발성 기억 장치가 개시되어 있다.

그러나, 상술된 바와 같이 칩내에 2종류의 트랜지스터가 존재하는 경우, 즉 박막 트랜지스터와 후막 트랜지스터로 구성되어 있는 경우에는 고전압이 박막 트랜 지스터로 인가되지 않도록 제어할 필요가 있다.

특히, 플래시 메모리에서는 각종 동작 시퀀스에 의해 메모리 셀 및 그 주변 회로에 여러가지 전압 레벨이 공급되기 때문에, 고전압을 동작 전압으로 하는 경우에는 막 두께가 얇은 박막 트랜지스터가 파괴되지 않도록 하여야 한다.

본 발명의 목적은, 상기된 바와 같은 문제를 해결하기 위하여 이루어진 것으로, 박막 트랜지스터로 구성되는 회로가 파괴되지 않도록 하는 불휘발성 기억 장치를 제공하는 것이다.

또한, 최근의 트랜지스터 사이즈의 축소에 의해 동작 전압이 비교적 낮아짐에 수반하여, 드라이버 회로를 구성하는 트랜지스터의 임계치 전압과 동작 전압의 전압 레벨의 차이도 작아지고 있다. 따라서, 트랜지스터의 임계치 전압의 영향으로 원하는 동작 전압을 드라이버 회로에 공급하는 것이 어려워지고 있다.

본 발명의 다른 목적은, 이러한 문제를 해결하기 위하여 이루어진 것으로, 저동작 전압에서도 확실하게 원하는 동작 전압을 공급할 수 있는 드라이버 회로를 갖는 불휘발성 기억 장치를 제공하는 것이다.

본 발명의 또 다른 목적은, 여러가지 드라이버 회로의 구동 능력을 향상시킴으로써, 고속 및 안정적인 동작이 가능한 불휘발성 기억 장치를 제공하는 것이다.

본 발명의 또 다른 목적은, 신호선끼리의 노이즈를 저감시킴으로써, 안정적인 동작이 가능한 불휘발성 기억 장치를 제공하는 것이다.

본 발명의 불휘발성 기억 장치는 메모리 어레이와, 감지 증폭기와, 기입 드라이버와, 공통의 데이터선과, 분리 회로를 포함한다. 메모리 어레이는 행렬 형상으로 배치되며, 각각 데이터 기억을 실행하는 복수의 메모리 셀을 갖는다. 감지 증폭기는 데이터 판독시에 상기 메모리 어레이의 메모리 셀로부터 판독되는 판독 데이터를 증폭한다. 기입 드라이버는 데이터 기입시에 상기 메모리 어레이의 메모리 셀에 기입하는 메모리 어레이 기입 데이터를 출력한다. 공통의 데이터선은 감지 증폭기 및 상기 기입 드라이버와 전기적으로 결합되고, 상기 데이터 판독시 및 상기 데이터 기입시에 상기 메모리 어레이와 전기적으로 결합되어 상기 판독 데이터 및 상기 기입 데이터를 각각 전달한다. 분리 회로는 데이터 기입시에 상기 감지 증폭기와 상기 데이터선을 전기적으로 분리한다.

본 발명은 감지 증폭기와 전기적으로 결합된 데이터선을 데이터 기입시에 전기적으로 분리하는 분리 회로를 설치한다. 따라서, 데이터 기입시에 데이터선에 공급되는 고전압이 부하로서 감지 증폭기에 인가되는 것을 방지하므로, 오동작을 방지함과 함께 감지 증폭기의 신뢰성을 보상할 수 있다.

또한, 본 발명의 불휘발성 기억 장치는 메모리 어레이와, 복수의 소스선과, 복수의 드라이버 트랜지스터를 포함한다. 메모리 어레이는 행렬 형상으로 배치된 복수의 메모리 셀을 갖는다. 복수의 소스선은 각각 메모리 어레이의 소정 개수의 메모리 셀 행마다 대응하여 설치된다. 복수의 드라이버 트랜지스터는 복수의 소스선의 일단측에 대응하여 설치되며, 각각 제어 신호에 응답하여 고정 전압과 대응하는 소스선을 전기적으로 결합한다. 행 방향을 따라 메모리 어레이는 제1 및 제2 메모리 블록으로 분할된다. 제1 메모리 블록의 메모리 셀과 전기적으로 결합되는 복수의 소스선 중 제1 그룹의 개수와 제2 메모리 블록의 메모리 셀과 전기적으로 결합되는 복수의 소스선 중 제2 그룹의 개수는 서로 다르다.

본 발명은 제1 및 제2 메모리 블록으로 메모리 어레이가 분할되는 경우, 각 메모리 블록에 설치되는 소스선의 개수가 서로 다르다. 메모리 블록이 소스선에 공급하는 부하에 대응하여 개수를 바꿈으로써, 소스선의 부하를 경감시킬 수 있으므로, 소스선의 전압 레벨의 변동을 억제할 수 있어, 드라이버 트랜지스터의 구동 능력을 향상시킬 수 있다.

본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은 첨부 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명에서 명확해질 것이다.

이하, 본 발명의 실시예에 대하여 도면을 참조하여 상세히 설명한다. 또한, 도면에서 동일 부호는 동일 또는 상당 부분을 나타내는 것으로 한다.

도 1을 참조하면, 본 발명의 실시예에 따른 메모리 디바이스(1)는 외부 어드레스(ADD)를 입력받아 내부 어드레스(IAD)를 출력하는 어드레스 버퍼(5)와, 내부 어드레스(IAD)를 입력받아 메모리 디바이스(1)의 여러가지 동작 제어를 실행하는 제어 회로(10)와, 메모리 디바이스(1)내에서 이용되는 전압을 생성하는 전압 생성 회로(15)와, 전압 생성 회로(15)로부터 생성된 전압을 입력받아 그 전압 레벨을 조정하여 분배하는 전압 분배 회로(20)를 구비한다. 또한, 본 발명의 실시예에서는 메모리 디바이스의 전원 전압으로서 1개의 전원 전압(VCC)(디바이스 전압이라고도 칭한다)(l.8V)이 공급된다. 이와 같이 공급되는 전원 전압(VCC)을 이용하여 전압 생성 회로(15)에서 각종 동작 시퀀스에 이용되는 워드선 승압 전압 혹은 강압 전압 등이 생성된다.

또한, 메모리 디바이스(1)는 어드레스 버퍼(5)로부터 출력되는 내부 어드레스(IAD)를 입력받아 프리 디코드 신호를 생성하는 프리 디코더(30)와, 프리 디코더(30)로부터 출력되는 프리 디코드 신호를 입력받아 메모리 어레이(70)의 행 및 열의 선택 동작을 실행하는 선택 회로(25)와, 행렬 형상으로 집적 배치된 메모리 셀을 포함하는 메모리 어레이(70)와, 메모리 셀 행에 각각 대응하여 설치된 복수의 워드선 및 소스선을 각각 구동하는 워드선/소스선 드라이버대(65)와, 선택 회로(25)의 선택 동작에 따라 메모리 어레이의 열을 선택하는 게이트 제어부(60)와, 데이터 판독시 및 데이터 기입시 각각의 판독 데이터 및 기입 데이터를 각각 증폭하여 출력하는 판독/기입 제어 회로(55)와, 데이터 판독시에 데이터를 출력하는 데이터 출력 회로(50)와, 데이터 출력 회로(50)로부터 입력받은 판독 데이터를 버퍼 처리하여 외부 단자(46)로 출력함과 함께 외부 단자(46)로부터 입력되는 기입 데이터를 판독/기입 제어 회로(55)의 기입 드라이버로 전달하는 입출력 버퍼(45)와, 판독/기입 제어 회로(55)의 감지 증폭기를 제어하는 감지 증폭기 제어 회로(35)를 구비한다. 메모리 어레이(70) 및 게이트 제어부(60)의 상세한 구성에 대해서는 후에 상술한다.

선택 회로(25)는 프리 디코더(30)로부터의 프리 디코드 신호에 기초하여 메모리 셀 행에 대응하여 설치된 워드선을 선택하는 로우 디코더(25a)와, 프리 디코더(30)로부터의 프리 디코드 신호에 기초하여 메모리 셀 열에 대응하여 설치된 비 트선을 선택하는 컬럼 디코더(25b)를 포함한다.

제어 회로(10)는 어드레스 버퍼(5)로부터 입력되는 내부 어드레스(IAD)에 기초하여 메모리 디바이스(1)의 여러가지 동작 시퀀스를 지시하기 위한 커맨드를 생성하는 커맨드 제어 회로(10a)와, 전압 생성 회로(15)의 각 회로의 동작 전압을 제어하기 위한 전압 제어 회로(1Ob)와, 통상의 동작 모드인 리드, 기입, 소거와 다른 데이터 판독시 및 데이터 기입시의 검증 동작을 제어하기 위한 검증 제어 회로(1Oc)와, 각 회로의 제어 신호를 생성하는 제어 신호 생성 회로(1Od)를 포함한다.

또한, 전압 생성 회로(15)는 전압(VPS)을 생성하는 VPS 생성 회로(15a)와, 워드선을 구동하기 위해 이용되는 전압(VN)과 전압(VP)를 각각 생성하는 VN 생성 회로(15b) 및 VP 생성 회로(15c)와, 소스선 드라이버의 동작 전압(VPSW 및 VNSW)을 각각 생성하는 VPSW 생성 회로(15d) 및 VNSW 생성 회로(15e)와, 메모리 어레이의 메모리 셀 등에 대한 웰 전압(PW)을 생성하는 PW 생성 회로(15f)와, 워드선(WL)을 활성화시킬 때에 이용되는 워드선 승압 전압(VBOOST)을 생성하는 VBOOST 생성 회로(15g)와, 데이터 기입시 기입 드라이버에 대하여 공급하는 고전압의 전압(VPL)을 생성하는 VPL 생성 회로(15h)를 포함한다.

전압 분배 회로(20)는 전압(VP)을 입력받아 전압(VPWL1, VPWL2)으로 각각 분배하는 VPWL 분배 회로(20a)와, 전압(VN)을 입력받아 전압(VNWLl, VNWL2)으로 각각 분배하는 VNWL 분배 회로(20b)와, 전압(VPS) 및 워드선 승압 전압(VBOOST)을 입력받아 전압 (VPY)으로서 출력하는 VPY 생성 회로(20h)를 포함한다.

본 실시예 1에서는 박막 트랜지스터로 구성된 감지 증폭기대와 후막 트랜지 스터로 구성된 메모리 어레이(70) 및 게이트 제어부(60) 등(이하, 판독/기입계 회로라고도 칭한다)에 있어서, 박막 트랜지스터로 구성된 감지 증폭기대의 트랜지스터에 고전압이 인가되지 않도록 하는 방식에 대하여 설명한다.

도 2를 참조하면, 본 발명의 실시예 1에 따른 판독/기입계 회로는 판독/기입 제어 회로(55)에 포함되는 감지 증폭기(SA)와, 기입 드라이버(WDRV)와, 게이트 제어부(60)와, 행렬 형상으로 배치된 복수의 메모리 셀을 구비하는 메모리 어레이(70)를 포함한다. 여기서, 감지 증폭기(SA)는 박막 트랜지스터로 구성되며, 기입 드라이버(WDRV)와 게이트 제어부(60) 및 메모리 어레이(70)는 후막 트랜지스터로 구성된다. 본 예에서는 일 예로서 메모리 어레이(70)에 1개의 메모리 셀(MC)이 도시되어 있다. 이 메모리 셀(MC)은 소위 메모리 셀 트랜지스터이고, 게이트가 워드선(WL)과 전기적으로 결합된다. 소스측인 일단측은 비트선(BL)과 전기적으로 결합되고, 드레인측인 타단측은 소스선(SL)과 전기적으로 결합된다. 다른 메모리 셀(MC)에 대해서도 마찬가지이다.

감지 증폭기(SA)는 정전류 생성부(71)와, 인버터(74, 81)와, 트랜지스터(75 내지 80)와, 프리차지용 트랜지스터(82)를 포함한다. 또한, 본 예에서는 일 예로서 트랜지스터(75, 76, 82)는 P채널 MOS 트랜지스터로 한다. 또한, 트랜지스터(77 내지 80)는 N채널 MOS 트랜지스터로 한다.

정전류 생성부(71)는 게이트 레벨 조정 회로(73)와 트랜지스터(72)(P채널 MOS 트랜지스터)를 포함한다.

트랜지스터(72)는 전원 전압(VCC)과 출력 노드(Nb)의 사이에 배치되며, 그 게이트는 게이트 레벨 조정 회로(73)로부터의 제어 전압(VRSA)을 입력받는다.

게이트 레벨 조정 회로(73)는 트랜지스터(72)의 게이트 소스간 전압이 일정해지도록 제어 전압(VRSA)의 전압 레벨을 조정하여 트랜지스터(72)에 흐르는 전류량을 일정하게 한다. 또한, 본 실시예에서는 전원 전압(VCC)이 1.8V로 설정되어 있다.

트랜지스터(75 내지 77)는 전원 전압(VCC)과 접지 전압(GND)의 사이에 직렬로 각각 접속되며, 트랜지스터(75)의 게이트는 인버터(74)를 통해 제어 신호(SAE)의 반전 신호를 입력받는다. 트랜지스터(76 및 77)의 게이트는 모두 노드(Nc)와 전기적으로 결합된다. 트랜지스터(78)는 노드(Nb)와 노드(Nc)의 사이에 배치되며, 그 게이트는 트랜지스터(76 및 77)의 접속 노드(Na)와 전기적으로 결합된다. 트랜지스터(79)는 노드(Na)와 접지 전압(GND)의 사이에 배치되며, 그 게이트는 인버터(74)를 통해 제어 신호(SAE)의 반전 신호를 입력받는다. 트랜지스터(80)는 노드(Nc)와 접지 전압(GND)의 사이에 배치되며, 그 게이트는 제어 신호(RSTBD)를 입력받는다.

감지 증폭기(SA)는 데이터 판독시에 노드(Nc)와 전기적으로 결합되는 데이터선(BDE)을 통해 선택된 메모리 셀(MC)에 흐르는 전류량에 기초하여 메모리 셀(MC)의 기억 데이터를 감지하고 증폭하여 판독 데이터(SAOUT)로서 출력한다.

구체적으로, 선택된 메모리 셀에 흐르는 통과 전류에 기초하여 설정되는 노드(Nc)의 전압 레벨에 기초하여 노드(Nb)의 전압 레벨이 설정되고, 판독 데이터(SAOUT)가 출력된다. 예를 들면, 통과 전류가 크고 노드(Nc)가 비교적 낮은 전압 레벨인 경우에는, 트랜지스터(76)가 온 되어, 노드(Na)의 전압 레벨은 올라가고, 트랜지스터(78)는 노드(Nb)의 전압 레벨을 더욱 내린다. 즉, 노드(Nb)의 전압 레벨이 「L」레벨로 증폭된다.

한편, 통과 전류가 작고 노드(Nc)가 비교적 높은 전압 레벨로 설정된 경우에는, 트랜지스터(77)가 온 되어, 노드(Na)의 전압 레벨은 내려가고, 트랜지스터(78)는 노드(Nb)의 전압 레벨을 올린다. 즉, 노드(Nb)의 전압 레벨이 「H」레벨로 증폭된다. 이 증폭 동작에 기초하여 인버터(81)는 노드(Nb)에 공급되는 전압 레벨 신호를 반전시켜 판독 데이터(SAOUT)로서 출력한다.

다음에는 게이트 제어부(60)에 대하여 설명한다. 후에 상세히 설명하겠지만 여기서는 간략하게 설명한다.

게이트 제어부(60)는 트랜지스터(61, 62)와, 게이트 선택 회로(CASG)와, 게이트 트랜지스터(SG)와, 데이터선(BDE)을 포함한다. 트랜지스터(61, 62, SG)는 일 예로서 N채널 MOS 트랜지스터로 한다.

트랜지스터(61)는 감지 증폭기(SA)의 노드(Nc)와 데이터선(BDE)의 사이에 배치되며, 그 게이트는 제어 신호(SEL)를 입력받는다. 트랜지스터(62)는 데이터선(BDE)과 접지 전압(GND)의 사이에 배치되며, 그 게이트는 제어 신호(ISEL)를 입력받는다. 제어 신호(SEL 및 ISEL)는 제어 신호 생성 회로(10d)로부터 출력된다. 여기서, 트랜지스터(61)는 감지 증폭기(SA)와 데이터선(BDE)을 전기적으로 분리하는 분리 회로로서 기능한다. 또한, 트랜지스터(62)는 리드 전에 데이터선(BDE)과 접지 전압(GND)을 전기적으로 결합하기 위한 리세트 회로로서 기능한다.

게이트 선택 회로(CASG)는 열을 선택하는 선택 회로의 컬럼 디코더(25b)로부터의 제어 신호(CAU 및 CAL)를 입력받고, 메인 비트선(MBL)과 데이터선(BDE)을 전기적으로 결합한다. 게이트 트랜지스터(SG)는 제어 신호(SGL)에 응답하여 비트선(BL)과 선택된 메모리 셀(MC)을 전기적으로 결합한다.

게이트 선택 회로(CASG)는 트랜지스터(CAGa와 CAGb)를 포함한다. 본 예에서는 일 예로서 트랜지스터(CAGa 및 CAGb)는 N채널 MOS 트랜지스터로 한다.

트랜지스터(CAGa 및 CAGb)는 데이터선(BDE)과 메인 비트선(MBL)의 사이에 배치되며, 각각 제어 신호(CAU 및 CAL)를 입력받는다. 예를 들면, 모든 제어 신호(CAU 및 CAL)가 「H」인 경우에 데이터선(BDE)과 메인 비트선(MBL)이 전기적으로 결합된다.

도 3은 각종 시퀀스에서 본 발명의 실시예 1에 따른 판독/기입계 회로에 공급되는 전압 레벨을 설명하는 도면이다.

먼저, 리드시의 동작에 대하여 설명한다.

게이트 제어부(60)는 제어 신호(SEL)를 5V(「H」레벨)로 설정함으로써, 감지 증폭기(SA)의 노드(Nc)와 데이터선(BDE)을 전기적으로 결합한다. 또한, 게이트 선택 회로(CASG)에 입력되는 소정의 제어 신호(CAU 및 CAL)(5V-Vth = 「H」레벨)에 응답하여, 선택된 메인 비트선(MBL)과 데이터선(BD)이 전기적으로 결합된다. 또한, 제어 신호(SGL)(5V = 「H」레벨)에 응답하여, 선택된 메모리 셀(MC)과 전기적으로 결합되는 비트선(BL)과 메인 비트선(MBL)이 전기적으로 결합된다. 다음에는 감지 증폭기(SA)가 활성화된다. 즉, 제어 신호(SAE)가 1.8V(「H」레벨)로 설정됨 으로써, 감지 증폭기(SA)로부터 선택된 메모리 셀(MC)로의 전류 경로가 형성된다. 본 예에서는 제어 신호(TXLATD)(「L」레벨)를 입력하여 트랜지스터(82)를 온시키고, 데이터선(BD)의 전압 레벨을 0.7V로 프리차지한다. 이 상태에서 선택된 메모리 셀(MC)과 전기적으로 결합되는 워드선(WL)을 활성화시킴으로써, 메모리 셀에 통과 전류가 흐르고, 통과 전류에 기초한 데이터 판독 동작이 실행된다. 제어 신호(VRSA)는 1.8V-α로 설정되는데, 이 α는 원하는 정전류를 공급하기 위한 소정 전압이다.

도 4의 타이밍 차트를 이용하여 리드시의 감지 증폭기의 동작에 대하여 설명한다.

도 4를 참조하면, 시각 T3a에서 제어 신호(SAE)의 「H」레벨로의 상승에 수반하여 리드가 실행된다. 또한, 마찬가지로 타이밍에서 트랜지스터(82)에 제어 신호(TXLATD)(「L」레벨)가 입력된다. 이에 따라, 트랜지스터(82)가 온되고, 데이터선(BDE)이 소정 전압(0.7V)으로 프리차지된다. 여기서, 본 발명의 실시예 1에 따른 감지 증폭기(SA)는 노드(Nc)의 전압 레벨을 트랜지스터(78)의 게이트 전극으로 피드백시키는 트랜지스터(76)와 트랜지스터(77)를 갖는다. 종래에는 트랜지스터(77)만 설치된 구성이며, 종래에는 트랜지스터(75)를 이용하여 노드(Na)의 전압 레벨을 올려 미세 조정하였다. 그러나, 게인이 작기 때문에 노드(Na)의 전압 레벨의 미세 조정이 충분히 이루어지지 않으므로, 노드(Nc)의 전압 레벨의 설정에 비교적 많은 시간을 요한다.

본 구성으로 함으로써 노드(Na)의 전압 레벨의 미세 조정을 트랜지스터(77 및 76)를 이용하여 실행할 수 있기 때문에 노드(Nc)의 전압 레벨, 즉 데이터선(DB)의 전압 레벨을 원하는 전압 레벨, 다시 말해 0.7V로 설정하는 기간이 짧아진다(시각 t3b). 즉, 트랜지스터(78)의 게이트 전압을 조정하는 조정 기구를 설치함으로써, 노드(Nc)에 설정되는 전압 레벨의 시간(프리차지 기간)이 단축되어 고속의 데이터 판독 동작을 실행할 수 있다. 본 예에서는 트랜지스터(76)를 설치함으로써, 시각 t3에서 판독 데이터(SAOUT)가 확정된다. 한편, 트랜지스터(76)를 설치하지 않는 경우에는 점선으로 나타낸 바와 같이 시각 t4에서 판독 데이터(SAOUT)가 확정된다.

다음에는 기입시의 동작에 대하여 설명한다.

도 3을 참조하면, 게이트 선택 회로(CASG)는 제어 신호(CAU 및 CAL)(10V = 「H」레벨)에 응답하여 선택된 메인 비트선(MBL)과 데이터선(BDE)을 전기적으로 결합한다. 또한, 제어 신호(SGL)(10V = 「H」레벨)에 응답하여, 선택된 메모리 셀(MC)과 전기적으로 결합되는 비트선(BL)과 메인 비트선(MBL)이 전기적으로 결합된다. 이에 따라, 기입 드라이버(WDRV)와 선택된 메모리 셀(MC)이 전기적으로 결합된다. 기입 드라이버(WDRV)는 제어 신호(DVE)(1.8V = 「H」레벨)를 입력받아 활성화되며, 입력되는 기입 데이터(WD)의 데이터 레벨에 기초하여 VPL 생성 회로(10d)로부터 5V/0V의 전압이 데이터선(BDE)으로 공급된다. 이 상태에서 선택된 메모리 셀(MC)과 전기적으로 결합되는 워드선(WL)을 활성화시키면 메모리 셀에 기입 데이터에 대응하는 전압이 공급되고 CHE(채널 핫 일렉트론)에 의해 원하는 기입 데이터에 의거한 데이터 기입 동작이 실행된다. 또한, 제어 신호(DVE)는 제어 신호 생성 회로(1Od)로부터 출력된다.

이 경우, 데이터선(BDE)에는 고전압(5V)이 인가된다. 여기서, 트랜지스터(61)의 게이트에 제어 신호(SEL)(0V = [L」레벨)가 공급된다. 즉, 트랜지스터(61)는 오프된다. 이에 따라, 기입시에는 데이터선(BDE)으로 고전압이 인가되지만 트랜지스터(61)에 의해 데이터선(BDE)과 감지 증폭기(SA)는 전기적으로 분리된다. 본 구성을 통해 박막 트랜지스터로 구성되는 감지 증폭기(SA)에 고전압이 인가되는 것을 방지할 수 있으므로, 트랜지스터의 막 두께, 즉 박막 트랜지스터를 보호할 수 있다.

도 5의 타이밍 차트를 이용하여 라이트시의 동작에 대하여 설명한다.

도 5를 참조하면, 시각 t1까지의 기간에서, 데이터 기입을 실행하는 기입 펄스가 인가된다. 여기서는 제어 신호(SEL 및 ISEL)가 「L」레벨로 설정되어 있다. 따라서, 트랜지스터(61)는 오프되며, 데이터선(BDE)과 감지 증폭기(SA)는 전기적으로 분리된다. 시각 t1에서 기입 펄스의 인가가 종료된다. 이에 따라, 제어 신호(DVE)를 「L」레벨로 설정하여, 기입 드라이버(WDRV)를 비활성화시킨다. 또한, 제어 신호(ISEL)를 「H」레벨로 설정한다. 이에 수반하여, 트랜지스터(62)는 온된다. 이 트랜지스터(62)의 온에 수반하여 접지 전압(GND)과 데이터선(BDE)이 전기적으로 결합되어 접지 전압 레벨, 즉 0V로 설정되어 데이터선(BDE)이 리세트된다. 충분히 리세트된 시각 t2에서 제어 신호(ISEL)를 「L」레벨로 설정하는 동시에 제어 신호(SEL)를 「H」레벨로 설정한다. 이에 따라, 데이터선(BDE)은 접지 전압(GND)과의 전기적인 결합을 종료함과 함께 감지 증폭기(SA)와 전기적으로 결합하 고, 이후 원하는 데이터 기입 동작이 실행되었는지 여부를 판정하는 소위 검증 리드가 실행된다.

다음에는 소거시의 동작에 대하여 설명한다.

다시 도 3을 참조하면, 소거시에는 메모리 어레이(70)의 워드선(WL) 및 소스선(SL)의 전압 레벨이 변화된다. 한편, 판독/기입 제어 회로(55)는 비활성화 상태이다. 구체적으로, 감지 증폭기(SA)를 활성화시키는 제어 신호(SAE)는 0V로 설정된다. 또한, 기입 드라이버(WDRV)를 활성화시키는 제어 신호(DVE)는 0V로 설정된다. 또한, 제어 신호(CAU, CAL 및 SGL)는 모두 0V로 설정되고, 열 선택 동작은 실행되지 않는다. 또한, 제어 신호(SEL)는 5V(「H」레벨)로 설정되고, 데이터선(BDE)과 감지 증폭기(SA)는 전기적으로 결합된다. 또한, 제어 신호(RSTBD)가 1.8V(「H」레벨)로 설정되기 때문에 데이터선(BDE)과 접지 전압(GND)이 전기적으로 결합되고 데이터선(BDE)은 리세트된다. 워드선(WL)과 소스선(SL) 및 메모리 셀의 웰 전압(PW)은 -1OV, 1OV, 1OV로 설정된다. 이에 따라, 메모리 셀(MC)의 플로팅 게이트에 주입되어 있는 전자를 소스 영역으로 뽑아내는 소거 동작이 실행된다.

상술된 바와 같이, 본 실시예 1에서는 특히 기입시에 고전압이 감지 증폭기(SA)에 인가되지 않도록 감지 증폭기(SA)와 데이터선(BDE)을 전기적으로 분리하는 트랜지스터(61)를 설치함으로써 박막 트랜지스터로 구성된 감지 증폭기(SA)를 보호할 수 있다.

(실시예 2)

본 실시예 2에서는 행 선택 동작을 실행하는 로우 디코더를 구성하는 디코더 유닛과, 워드선/소스선 드라이버대(65)를 구성하는 워드선 드라이버의 회로 구성(이하, 행 선택계 회로라고도 칭한다)에 대하여 설명한다.

도 6을 참조하면, 본 발명의 실시예 2에 따른 행 선택계 회로는 디코더 유닛(DCU0, DCU1)과, 글로벌 워드선(GWL<0> 및 GWL<1>)을 각각 구동하는 워드선 드라이버(GDV0, GDV1)와, 로컬 워드선(LWL)을 구동하는 워드선 드라이버(LDV0)를 포함한다. 본 예에서의 워드선은 소정의 메모리 셀 행의 일군마다 설치되는 글로벌 워드선(GWL)과, 글로벌 워드선(GWL)과 전기적으로 결합되며 계층 구조로 되어 있는 로컬 워드선(LWL)을 포함한다. 또한, 본 명세서에서는 글로벌 워드선 및 로컬 워드선을 총칭하여 간단히 워드선(WL)이라고도 칭한다.

디코더 유닛(DCU0, DCU1)은 로우 디코더(25a)로부터 출력되는 블록 선택 신호(BA)와 워드선을 선택하는 제어 신호(RAU), 제어 신호(RAL<0>, RAL<1>)를 입력받아 글로벌 워드선(GWL)을 선택한다. 또한, 메모리 어레이의 상세한 구성에 대해서는 후술한다.

워드선 드라이버(GDV0, GDV1)는 각각 디코더 유닛(DCU0, DCU1)으로부터의 제어 신호에 기초하여 글로벌 워드선(GWL<0>, GWL<1>)을 선택적으로 구동한다. 워드선 드라이버(LDV0)는 글로벌 워드선(GWL<0>)과 전기적으로 결합되며, 제어 신호(HAL)의 입력에 기초하여 대응하는 로컬 워드선(LWL)을 선택적으로 구동한다. 또한, 본 예에서는 글로벌 워드선(GWL<0>)에 대응하는 한개의 로컬 워드선(LWL)이 대표적으로 도시되어 있다. 다른 글로벌 워드선(GWL<1>)도 마찬가지의 구성이다.

디코더 유닛(DCU0)은 트랜지스터(NT1 내지 NT3)(PT1 내지 PT3)를 포함한다. 트랜지스터(NT1 내지 NT3)는 노드(Nd1)와 전압(VNWL1)의 사이에 직렬로 각각 접속되며, 각각의 게이트는 제어 신호(RAL<0>), 제어 신호(RAU), 블록 선택 신호(BA)를 입력받는다. 트랜지스터(PT1 내지 PT3)는 전압(VPWL1)과 노드(Nd1)의 사이에 병렬로 각각 접속되며, 각각의 게이트는 제어 신호(RAL<1>), 제어 신호(RAU) 및 블록 선택 신호(BA)를 입력받는다. 디코더 유닛(DCU0)은 3입력 NAND 회로를 구성하는데, 예를 들면 제어 신호(RAL<0>), 제어 신호(RAU), 블록 선택 신호(BA)가 모두 「H」레벨인 경우에는 트랜지스터(NT1 내지 NT3)가 모두 온되고, 노드(Nd1)의 전압 레벨은 전압(VNWL1)으로 설정된다. 한편, 제어 신호(RAL<0>), 제어 신호(RAU), 블록 선택 신호(BA)중 어느 하나가 「L」인 경우에 노드(Nd1)의 전압 레벨은 트랜지스터(PT1 내지 PT3)중 어느 하나가 온되도록 전압(VPWL1)으로 설정된다.

워드선 드라이버(GDV0)는 트랜지스터(P0, N0)를 포함한다. 트랜지스터(P0)는 전압(VPWL2)과 글로벌 워드선(GWL<0>)의 사이에 배치되며, 그 게이트는 노드(Nd1)와 전기적으로 결합된다. 트랜지스터(N0)는 전압(VNWL2)과 글로벌 워드선(GWL<0>)의 사이에 배치되며, 그 게이트는 노드(Nd1)와 전기적으로 결합된다. 예를 들면, 노드(Nd1)의 전압 레벨이 「H」레벨인 경우에는, 트랜지스터(N0)가 온되고, 글로벌 워드선(GWL<0>)의 전압 레벨은 전압(VNWL2)으로 설정된다. 한편, 노드(Nd1)의 전압 레벨이 「L」레벨로 설정된 경우에는, 트랜지스터(P0)가 온되고, 글로벌 워드선(GWL<0>)의 전압 레벨은 전압(VPWL2)으로 설정된다.

워드선 드라이버(LDV0)는 트랜지스터(NT5, NT6, PT7)와 인버터(IV0)를 포함한다. 트랜지스터(PT7)는 로컬 워드선(LWL)과 글로벌 워드선(GWL<0>)의 사이에 배 치되며, 그 게이트는 제어 신호(HAL)를 입력받는다. 트랜지스터(NT6)는 로컬 워드선(LWL)과 글로벌 워드선(GWL<0>)의 사이에 트랜지스터(PT7)와 병렬로 접속되며, 그 게이트는 인버터(IV0)를 통해 제어 신호(HAL)의 반전 신호를 입력받는다. 트랜지스터(NT5)는 로컬 워드선(LWL)과 전압(VNWL2)의 사이에 배치되며, 그 게이트는 제어 신호(HAL)를 입력받는다. 예를 들면, 일 예로 제어 신호(HAL)가 「H」레벨인 경우에는 트랜지스터(NT5)가 온되고, 전압(VNWL2)과 로컬 워드선(LWL)이 전기적으로 결합된다. 한편, 제어 신호(HAL)가 「L」레벨인 경우에는 트랜지스터(PT7) 및 트랜지스터(NT6)가 온되고, 로컬 워드선(LWL)과 글로벌 워드선(GWL<0>)이 전기적으로 결합된다.

디코더 유닛(DCU1)은 트랜지스터(PT4 내지 PT6)와 트랜지스터(NT4)를 포함한다.

이 디코더 유닛(DCU1)의 트랜지스터(NT4)는 디코드 유닛(DCU0)의 트랜지스터(NT2 및 NT3)와 직렬로 전기적으로 결합된다. 즉, 제어 신호(RAU) 및 블록 선택 신호(BA)는 디코더 유닛(DCU0 및 DCU1) 모두에 입력되는 신호이기 때문에 트랜지스터를 공용함으로써, 회로의 부품수를 저감한 구성이 된다. 또한, 트랜지스터(PT4 내지 PT6)의 구성은 디코더 유닛(DCU0)의 트랜지스터(PT1 내지 PT3)에 각각 설명된 구성과 마찬가지이고, 각각의 게이트는 제어 신호(RAL1<1>), 제어 신호(RAU), 블록 선택 신호(BA)를 입력받는다. 이 디코더 유닛(DCU1)도 3입력 NAND 회로를 구성하는데, 예를 들면 제어 신호(RAL<1>), 제어 신호(RAU), 블록 선택 신호(BA)가 모두 「H」레벨인 경우에는 트랜지스터(NT2 내지 NT4)가 모두 온되고, 노드(Nd2)의 전압 레벨은 전압(VNWL1)으로 설정된다. 한편, 제어 신호(RAL<1>), 제어 신호(RAU), 블록 선택 신호(BA)중 어느 하나가 「L」인 경우에 노드(Nd2)의 전압 레벨은 트랜지스터(PT4 내지 PT6)중 어느 하나가 온되도록 전압(VPWL1)으로 설정된다.

워드선 드라이버(GDV1)는 트랜지스터(P1과 N1)를 포함한다. 트랜지스터의 접속 관계는 글로벌 워드선 드라이버(GDV0)에 대하여 설명한 것과 마찬가지이며, 노드(Nd2)의 전압 레벨에 기초하여 글로벌 워드선(GWL<1>)이 소정의 전압 레벨로 설정된다. 또한, 본 예에서는 일 예로서 트랜지스터(NT1 내지 NT6, N0, N1)는 N채널 MOS 트랜지스터로 한다. 또한, 트랜지스터(PT0 내지 PT7, P0, P1)는 P채널 M0S 트랜지스터로 한다.

도 7을 참조하면, VP 생성 회로(15c)는 전압(VP)을 생성하는 VP 펌프(300)를 포함한다. VPWL 분배 회로(20a)는 전압(VP)을 입력받고 전압(VPWL1 및 VPWL2)을 출력한다. 또한, VPWL 분배 회로(20a)는 전압 조정 회로(301)를 포함하며, 제어 신호(VPCT)의 입력에 기초하여 VP 펌프(300)로부터 출력되는 전압(VP)의 전압 레벨을 조정하여 전압(VPWL2)으로서 출력한다. VP 펌프(300)는 전원 전압(VCC)(1.8V)의 전압 레벨을 입력받아 각종 동작 시퀀스에 기초하여 원하는 전압 레벨로 승압하여 전압(VP)으로서 출력한다.

VPWL 분배 회로(20a)는 통상시에는 입력되는 전압(VP)을 전압(VPWL1 및 VPWL2)으로서 각 회로에 분배하지만, 소정 조건, 즉 제어 신호(VPCT)가 입력되는 경우에는, 전압(VPWL2)의 전압 레벨을 조정하여 출력한다. 제어 신호(VPCT)는 각종 동작 시퀀스시에 제어 신호 생성 회로(10d)로부터 출력되는 것이다.

전압(VNWL1 및 VNWL2)을 출력하는 VN 생성 회로(15b) 및 VNWL 분배 회로(20b)에 대해서도 마찬가지다.

도 8을 이용하여 본 발명의 실시예 2에 따른 행 선택계 회로에 공급되는 각 동작 시퀀스시의 전압 레벨을 설명한다.

도 6, 도 8을 참조하면, 스탠바이시에 전압(VPWL1)은 5V로 설정되고, 전압(VPWL2)은 5V-Vth로 설정된다. 또한, 전압(VNWLl, VNWL2)은 각각 OV로 설정된다. 또한, Vth는 본 예에서 트랜지스터의 임계치 전압을 나타내는 것으로 한다.

스탠바이시에는 워드선이 비선택 상태이기 때문에 노드(Nd1)의 전압 레벨은 「H」레벨로 설정된다. 즉, 스탠바이시에는 제어 신호(RAL<1>), 제어 신호(RAU) 및 블록 선택 신호(BA)중 적어도 하나가 「L」레벨이기 때문에 트랜지스터(PT1 내지 PT3)중 적어도 하나가 온된다. 이에 따라, 노드(Nd1)는 전압(VPWL1)의 전압 레벨(5V)로 설정된다. 여기서, 트랜지스터(P0)의 소스측, 즉 전압(VBWL2)은 5V-Vth로 설정된다. 따라서, 스탠바이시에는 최종 단인 드라이버 회로의 트랜지스터(P0)의 소스측 전압(VPWL2)이 5V로부터 소정 전압 강하된 값으로 설정된다. 즉, 트랜지스터(PO)의 게이트에 인가되는 게이트 전위보다 소스 전위를 낮게 한다. 이에 따라, 트랜지스터(P0)의 채널 리크 전류를 충분히 컷트하여 누설 전류를 저감할 수 있다. 본 제어 방식을 통해 본 발명의 실시예 2에 따른 행 선택계 회로의 스탠바이시의 P채널 M0S 트랜지스터에서의 누설 전류를 억제함으로써, 소비 전력을 저감할 수 있다. 또한, 여기서는 디코드 유닛(DCU0)과 워드선 드라이버(GDV0)에 대하여 주로 설명하였지만, 디코드 유닛(DCU1)과 워드선 드라이버(GDV1)에 대해서도 마 찬가지이다.

리드시에 전압(VPWL1, VPWL2)은 각각 5V로 설정된다. 또한, 전압(VNWL1, VNWL2)은 각각 0V로 설정된다. 따라서, 예를 들면 디코더 유닛(DCU0)이 선택된 경우, 즉 제어 신호(RAL<0>), 제어 신호(RAU) 및 블록 선택 신호(BA)가 모두 「H」레벨인 경우에는 트랜지스터(NT1 내지 NT3)가 모두 온되고, 노드(Nd1)의 전압 레벨은 0V로 설정된다. 이에 따라, 워드선 드라이버(GDV0)의 트랜지스터(P0)가 온되고, 선택된 선택 글로벌 워드선(GWL<0>)의 전압 레벨은 5V로 설정된다. 이 글로벌 워드선(GWL<0>)의 선택 동작에 따라 계층 워드선 구성인 로컬 워드선(LWL)중 1개가 제어 신호(HAL)에 기초하여 선택되고, 로컬 워드선(LWL)과 전기적으로 결합된 메모리 셀의 데이터 판독 동작이 실행된다.

기입시에 전압(VPWL1, VPWL2)은 각각 10V로 설정된다. 또한, 전압(VNWL1, VNWL2)은 각각 0V로 설정된다. 예를 들면, 상술된 바와 같은 선택 동작에 의해 트랜지스터(NT1 내지 NT3)가 모두 온되고, 노드(Nd1)의 전압 레벨은 0V로 설정된다. 이에 따라, 워드선 드라이버(GDV0)의 트랜지스터(P0)가 온되고, 선택된 글로벌 워드선(GWL<0>)의 전압 레벨이 10V로 설정된다. 이 글로벌 워드선(GWL<0>)의 선택 동작에 따라 계층 워드선 구성인 로컬 워드선(LWL)중 1개가 제어 신호(HAL)에 기초하여 선택되며 로컬 워드선(LWL)과 전기적으로 결합된 메모리 셀의 데이터 기입 동작이 실행된다.

소거시에 전압(VPWL1, VPWL2)은 각각 0V로 설정된다. 또한, 전압(VNWL1, VNWL2)은 각각 -10V로 설정된다. 소거시에는 워드선 드라이버(LDV0)의 트랜지스터 (NT5)가 온된다. 제어 신호(RAL<0>), 제어 신호(RAU), 블록 선택 신호중 어느 하나는 「L」레벨로 설정된다. 이에 따라, 노드(Nd1)의 전압 레벨은 -10V로 설정된다. 워드선 드라이버(GDV0)의 트랜지스터(P0)가 온되고, 글로벌 워드선(GWL<0>)의 전압 레벨은 0V로 설정된다. 한편, 워드선 드라이버(LDV0)에 제어 신호(HAL(0V))가 입력된다. 이에 따라, 트랜지스터(NT5)가 온된다. 계층 워드선 구성인 로컬 워드선(LWL)이 제어 신호(HAL)에 기초하여 선택되고, 전압(VNWL2(-10V))과 로컬 워드선(LWL)이 전기적으로 결합되어 메모리 셀의 데이터 소거 동작이 실행된다.

다음에는 본 발명의 실시예에 따른 과소거 검증 동작에 대하여 설명한다.

도 9를 이용하여 과소거 상태의 메모리 셀의 임계치 분포에 대하여 설명한다.

도 9를 참조하면, 실선으로 나타낸 바와 같이 이상적으로는 데이터 「0」, 「1」의 상태이며, 임계치(Mth1), 임계치(Mth2) 각각의 상태로 수속하여 분포된 상태가 바람직하다. 본 예에서는 임계치(Mth1)가 프로그램 상태, 임계치(Mth2)가 소거 상태에 대응하고 있다. 과소거 상태에서는 도 9에 점선으로 나타낸 바와 같이 임계치 분포의 상태도가 데이터 「l」의 임계치(Mth2)보다 더욱 낮은 임계치로 분포하는 상태로 된다. 이 경우에는 임계치가 낮아져 변동이 발생한다. 즉, 임계치 전압의 분포 폭이 넓어진다. 이러한 과소거의 메모리 셀과 정상적인 소거 상태의 메모리 셀을 비교하면, 과소거 상태의 메모리 셀이 디플레이션 트랜지스터로 되어 게이트 전압이 OV인 경우, 즉 메모리 트랜지스터가 비선택 상태에 있는 경우에도 많은 리크 전류가 흐른다. 이러한 과소거 상태의 메모리 셀이 존재하면 검증 및 리드를 수행할 때, 동일 비트선상에 비선택의 과소거 상태의 메모리 셀에 의한 리크 전류가 많이 흐르게 되고, 이 리크 전류의 총합으로 선택된 메모리 셀의 전류치가 검지 불능으로 된다. 즉, 판독 불능으로 되기 때문에 정확한 검증 및 리드 동작을 실행할 수 없다는 문제가 발생한다.

도 10을 이용하여 도 9의 점선으로 나타낸 과소거 문제에 대한 대책을 실시하는 소거 시퀀스에 대하여 설명한다.

도 10을 참조하면, 스텝S0에서 소거 커맨드가 입력되면 스텝S1에서 소거 펄스가 인가되고 FN 터널 전류에 의한 임계치 전압의 변경이 수행된다. 이어서, 스텝S2에서 소거 검증이 실행된다. 이 소거 검증에서는 선택된 모든 메모리 셀의 소거가 확인될 때까지 스텝S1과 스텝S2가 반복된다. 스텝S2에서 모든 메모리 셀의 소거가 확인되면 스텝S3으로 나아간다. 스텝S3에서는 메모리 셀이 과소거 상태인지 확인하는 과소거 검증 1이 실행된다. 즉, 소거 검증이 완료된 이후에 임계치 전압이 임의의 값 이하로 되어 있는 메모리 셀을 검출한다. 과소거 상태에 있는 메모리 셀이 검출되면 스텝S4로 나아가 오버 이레이즈 리커버가 수행된다.

오버 이레이즈 리커버란, 채널 핫 일렉트론(CHE)을 이용하여 과소거 상태에 있는 메모리 셀에 데이터를 재기입하는 기능, 즉 메모리 셀마다 임계치 전압을 플러스 방향으로 크게 하는 기능이다. 그리고, 스텝S3으로 나아가 다시 과소거 상태에 있는 메모리 셀인지의 여부를 판정한다. 이 과소거 검증 1의 과소거 상태의 확인에 의해 과소거가 아니라고 판정된 경우에는 다음의 스텝S5로 나아가 다시 과소거 검증 2가 실행된다. 과소거 검증 2에서는 통상의 데이터 판독시와 마찬가지의 전압 조건에서 검증 동작이 실행되고, 정상 동작이 수행되는지 여부의 확인 동작으로서 수행되는 것이다. 이 과소거 검증 2에서 정상이 아니라고 판정된 경우에는 스텝S7의 오버 이레이즈 리커버로 나아가 다시 스텝S5의 판정을 반복한다. 이 과소거 검증 2에서 과소거 상태가 아니라고 판정된 경우에는 소거 완료가 된다(스텝S6).

다시 도 8을 참조하면 행 선택계 회로에 공급되는 과소거 검증 동작시의 전압 레벨이 도시되어 있다.

과소거 검증 1에서 전압(VPWL1)은 5V로 설정되고, 전압(VPWL2)은 1.5V로 설정된다. 또한, 전압(VNWL1, VNWL2)은 모두 -2V로 설정된다. 예를 들면, 본 예에서는 글로벌 워드선(GWL<0>)이 선택되는 것으로 한다. 구체적으로, 제어 신호(RAL<0>), 제어 신호(RAU) 및 블록 선택 신호(BA)는 모두 「H」레벨로 설정된다. 이에 따라, 노드(Nd1)의 전압 레벨은 -2V로 설정되고, 트랜지스터(P0)가 온 되며, 글로벌 워드선(GWL<0>)은 1.5V로 설정된다. 한편, 비선택인 글로벌 워드선(GWL<1>)은 -2V로 설정된다. 이에 따라 검증 동작, 즉 데이터 판독 동작이 실행되고, 과소거 검증 1이 수행된다. 이 경우, 비선택인 글로벌 워드선(GWL<1>)은 -2V로 설정되고, 글로벌 워드선(GWL<1>)과 전기적으로 결합되는 도시되지 않은 로컬 워드선(LWL)의 전압 레벨도 -2V로 설정된다. 이 전압 레벨에 따라 비선택인 메모리 셀의 리크 전류를 확실하게 컷트하여 안정적인 검증 동작을 실행할 수 있다.

과소거 검증 2에서는 전압(VNWL2)이 -2V에서 0V로 변경된다는 점이 다르고, 다른 전압 레벨 및 동작에 대해서는 마찬가지이다. 즉, 비선택인 글로벌 워드선 (GWL<1>)의 전압 레벨은 -2V에서 0V로 설정된다. 이 경우에는 통상의 데이터 판독시와 동일한 상황에서 검증 동작이 실행된다. 즉, 리드시와 마찬가지의 조건하에서 검증 동작을 실행함으로써, 과소거 상태의 메모리 셀을 보다 확실하게 제거하는 방식이 채용되고 있다.

이 검증 동작시에는 스탠바이시, 리드시 및 기입시와는 달리 동작 전압이 낮은 1.5V의 전압을 트랜지스터(P0)를 이용하여 선택된 글로벌 워드선(GWL<0>)에 공급한다. 이 경우, 기판 강하의 영향에 의해 트랜지스터(P0)의 임계치 전압이 상승하여 원하는 동작 전압 1.5V를 글로벌 워드선(GWL<0>)에 공급하기 어려워질 가능성이 있다. 이에, 본 예에서는 구동력을 확보하기 위하여 전압(VNWL1)을 -2V로 설정함으로써, 노드(Nd1)를 -2V로 설정하고 트랜지스터(PO)의 구동력을 올려 낮은 동작 전압에서도 확실하게 글로벌 워드선으로 공급하는 방식이 채용되고 있다.

도 11을 참조하면, 종래의 열 선택계 회로에서는, 제어 신호(RAL<0>), 제어 신호(RAU), 블록 선택 신호(BA)에 기초하여 글로벌 워드선(GWL)을 구동하는 워드선 드라이버(GDV0#)가 도시되어 있다. 또한, 디코더 유닛(DCU0)은 도 6에 설명된 바와 마찬가지이므로, 그 상세한 설명은 반복하지 않는다.

도 11에 도시된 구성과 같이, 동작 전압이 낮은 전원 전압(VPWL)을 글로벌 워드선(GWL)에 공급하는 경우에는 P채널 MOS 트랜지스터(P0) 뿐만 아니라 노드(Nd1)의 전압 레벨을 입력받아 반전 신호를 출력하는 인버터(IV#)와, 인버터(IV#)의 출력 신호를 게이트로 입력받는 N채널 MOS 트랜지스터(N0#)가 더 설치된 구성이 채용되고 있다. 따라서, 본 구성과 같이 노드(Nd1)에 공급되는 게이트 전압을 낮 게 설정함으로써, P채널 M0S 트랜지스터의 구동 능력을 올려 동작 전압이 낮은 경우에도 원하는 전압 레벨을 글로벌 워드선(GWL)에 공급할 수 있다. 즉, 본 실시예의 구성에 의해 종래와 같이 인버터(IV#), N채널 MOS 트랜지스터(N0#)를 이용할 필요가 없기 때문에 회로 면적을 저감하고, 회로의 부품수를 삭감함에 따른 레이아웃 효율을 높일 수 있다.

다음에는 열 선택계 회로에 이용되는 트랜지스터의 단면 구조에 대하여 설명한다.

도 12를 참조하면, 본 예에서는 트랜지스터(N0)와 트랜지스터(P0)가 도시되어 있다.

P형 Si 기판(100)의 상층에 보텀 N웰(101)이 형성된다. 이 보텀 N웰(101)에 적층되도록 N웰(110) 및 P웰(111)이 형성된다. 이 N웰(110)내에 P채널 MOS 트랜지스터(P형 전계 효과 트랜지스터)(P0)가 형성된다(PM0S 영역). 구체적으로, 트랜지스터(P0)의 소스 및 드레인으로서 각각 P형(P+)의 불순물 영역(102, 103)이 형성된다. 이 트랜지스터(P0)의 소스측은 전압(VPWL2)과 전기적으로 결합되고, 드레인측은 글로벌 워드선(GWL<0>)과 전기적으로 결합된다. 또한, 게이트 전극(104)은 노드(Nd1)와 전기적으로 결합된다. 또한, 이 N웰(110)에 N형(N+)의 불순물 영역(105)이 형성되고, 전압(VPWL1)과 전기적으로 결합된다.

한편, 트랜지스터(N0)에는 P웰(111)에 N채널 MOS 트랜지스터(N형 전계 효과 트랜지스터)(N0)가 형성된다(NMOS 영역). 구체적으로, 이 P웰내에 불순물 영역(106 내지 108)이 각각 형성되고, P웰의 웰 전압을 공급하는 P형(P+)의 불순물 영 역(106)과 전압(VNWL1)이 전기적으로 결합된다. 또한 N채널 MOS 트랜지스터(N0)의 소스측의 N형 불순물 영역(107)은 전압(VNWL2)과 전기적으로 결합되고, 드레인측의 불순물 영역(108)은 글로벌 워드선(GWL<0>)과 전기적으로 결합된다. 게이트 전극(109)은 노드(Nd1)와 전기적으로 결합된다.

본 실시예의 구성은 N웰을 NMOS 영역 및 PMOS 영역으로 머지한 구성이다. 즉, NMOS 영역 및 PMOS 영역을 공통의 보텀 N웰상에 형성함으로써, 레이아웃적으로 면적의 삭감을 수행할 수 있다.

또한, 본 구성에 의해 소거시 NMOS 영역의 P웰과 보텀 N웰 사이의 전위차를 억제할 수 있으므로, 전압을 완화할 수 있다.

(실시예 3)

본 발명의 실시예 3에서는 열 선택 동작을 실행하는 게이트 선택 회로(CASG) 및 게이트 선택 회로를 제어하는 컬럼 디코더(이하, 열 선택계 회로라고도 칭한다) 드라이버 구성에 대하여 설명한다.

도 13을 참조하면, 본 실시예 3에 따른 열 선택계 회로는 게이트 선택 회로(CASG)와, 제어 신호(CAU, CAL)를 출력하는 컬럼 디코더(25)와, 컬럼 디코더(25)의 최종 단의 드라이버 전원을 공급하는 VPY 전압 생성 회로(20h)를 포함한다.

컬럼 디코더(25)는 컬럼 선택 게이트(CASG)에 전달되는 제어 신호(CAU, CAL)를 전달하는 최종 단에 설치된 드라이버 회로(84, 85)를 포함한다. 드라이버 회로(84, 85)는 전압(VPY)을 동작 전압으로 하여 구동된다.

VPY 전압 생성 회로(20h)는 트랜지스터(81 내지 83)를 포함한다. 트랜지스 터(81)는 전압(VPY)을 공급하는 전원선과 전압(VPS)의 사이에 배치되며, 그 게이트는 제어 신호(ICONVPS)를 입력받는다. 트랜지스터(82)는 전압(VBOOST)과 전압(VPY)을 공급하는 전원선의 사이에 배치되며, 그 게이트는 제어 신호(CONVB)를 입력받는다. 트랜지스터(83)는 다이오드 접속되고, 소스 및 게이트가 전압(VBOOST)과 전기적으로 결합되며, 드레인이 전압(VPY)을 공급하는 전원선과 전기적으로 결합된다. 또한, 트랜지스터(81)는 P채널 MOS 트랜지스터로 한다. 또한, 트랜지스터(82, 83)는 N채널 MOS 트랜지스터로 한다. 여기서, 전압(VBOOST)은 데이터 판독시에 메모리 셀의 게이트와 전기적으로 결합되는 워드선(WL)에 공급되는 워드선 승압 전압에 상당한다.

도 14를 이용하여 각종 시퀀스에서 본 발명의 실시예 3에 따른 열 선택계 회로에 공급되는 전압 레벨을 설명한다.

리드시에 VPY 전압 생성 회로(20h)의 전압(VPS) 및 전압(VBOOST)은 모두 5V로 설정된다. 제어 신호(ICONVPS)는 5V로 설정되고, 제어 신호(CONVB)는 0V로 설정된다. 따라서, 트랜지스터(81, 82)는 모두 오프되고, 전압(VPY)은 전압(VBOOST)(5V)으로부터 트랜지스터(83)의 임계치 전압 만큼 강하된 5V-Vth로 설정된다. 컬럼 디코더(25)의 드라이버 회로(84, 85)는 이 전압(VPY)을 동작 전압으로 하여 제어 신호(CAU 및 CAL)를 컬럼 선택 회로(CASG)로 출력한다. 데이터선(BD)은 상술된 바와 같이 감지 증폭기(SA)의 프리차지 동작에 기초하여 0.7V로 설정된다. 또한, 상술된 바와 같이 제어 신호(CAU, CAL 및 SGL)가 5V로 설정됨에 따라 비트선(BL) 및 메인 비트선(MBL)을 통해 메모리 셀(MC)과 데이터선(BDE)이 전기적으로 결 합된다. 또한, 메모리 셀(MC)은 0V로 설정된 소스선(SL)과 전기적으로 결합된다. 이에 따라, 워드선(WL)(5V)에 응답하여 전류 경로가 형성되어 데이터 판독 동작이 실행된다.

본 방식에서는 컬럼 선택 회로(CASG)의 트랜지스터(CAGa, CAGb)의 게이트에 통상의 전원 전압(VCC)(1.8V)보다 높은 고전압을 공급함으로써, 트랜지스터의 구동 능력을 향상시켜 확실하게 메인 비트선(MBL) 및 비트선(BL)에 전압을 공급할 수 있다. 또한, 전압(VPY)은 트랜지스터(83)에 의한 다이오드 접속에 의해 임계치 전압 만큼 강하된 5V-Vth로 설정된다. 여기서, 전압(VPY)의 전압 레벨은 디바이스 전원 전압(VCC)(1.8V)보다는 높지만 고전압(VBOOST)(5V)보다는 낮도록 임계치 전압 만큼 저하된 값으로 설정된다. 또한, 여기서는 트랜지스터(83)를 설치하여 전압 레벨을 조정하고 있지만 그 이외의 방식, 예를 들면 저항 등을 이용하여 전압 레벨을 조정하는 것도 가능하다.

기입시에 전압(VPS)은 10V로 설정된다. 또한, 제어 신호(ICONVPS)는 0V로 설정된다. 이에 따라, VPY 전압 생성 회로(20h)는 트랜지스터(81)를 온 시키고, 전압(VPY)은 10V로 설정된다. 컬럼 디코더(25)의 드라이버 회로(84, 85)는 이 전압(VPY)을 동작 전압으로 하여 컬럼 선택 회로(CASG)로 제어 신호(CAU 및 CAL)를 출력한다. 데이터선(BD)은 상술된 기입 드라이버(WDRV)에 의한 기입 데이터에 대응하여 5V로 설정되는 경우가 있는데, 이 경우에도 컬럼 선택 회로(CASG)에 고전압을 공급하기 위하여 확실하게 5V의 고전압을 메인 비트선(MBL) 및 비트선(BL)에 공급할 수 있다.

도 15를 이용하여 기입시의 열 선택계 회로의 동작에 수반하는, VPY 전압 생성 회로(20h)가 생성하는 전압(VPY)을 설명한다.

도 15를 참조하면, 시각 T5 전의 검증 동작시에 전압(VPY)은 5V-Vth로 설정된다. 시각 T5에서 기입 펄스 인가시에 제어 신호(ICONVPS)는 0V로 설정된다. 이에 따라, 상술된 바와 같이 트랜지스터(81)가 온되어 전압(VPS)의 전압 레벨, 즉 10V가 전압(VPY)으로서 컬럼 디코더(25)의 드라이버 회로에 동작 전압으로서 공급된다. 이 경우, 제어 신호(CONVB)는 0V로 설정된다. 시각 T6에서 기입 펄스 인가가 종료된 경우, 제어 신호(ICONVPS)는 10V로 설정되고 트랜지스터(81)는 오프된다. 또한, 제어 신호(CONVB)는 5V로 설정되고 트랜지스터(82)가 온된다. 이에 따라, 전압(VPY)은 5V로 설정된다. 다음, 시각 T7에서 제어 신호(CONVB)가 0V로 설정된다. 이에 따라, 트랜지스터(82)는 오프되고, 전압(VPY)은 서서히 내려가 다이오드 접속된 트랜지스터(83)의 임계치 전압 만큼 강하된 값, 즉 5V-Vth로 유지된다.

본 방식에서는 리세트 기간에 전압(VPY)의 전압 레벨을 10V로부터 5V로 설정하고, 다시 5V로부터 5V-Vth로 리세트하는 2단계 리세트 방식을 채용하고 있다.

소거시에는 메모리 어레이(70)의 워드선(WL) 및 소스선(SL)의 전압 레벨이 변화한다. 구체적으로, 상술된 바와 같이 워드선(WL)에 -10V의 전압이 공급되고, 소스선(SL)은 10V로 설정되며, 웰 전압(PW)은 10V로 설정된다. 한편, 열 선택계 회로는 비활성화 상태이다. 구체적으로, 상술된 바와 같이 제어 신호(CAU 및 CAL)는 0V(「L」레벨)로 설정되고, 데이터선(BDE)과 메인 비트선(MBL)은 전기적으로 분 리된다.

본 실시예 3에서는 상술된 바와 같이 컬럼 선택 회로(CASG)의 트랜지스터(CAGa, CAGb)의 게이트에 고전압을 공급함으로써, 트랜지스터의 구동 능력을 향상시켜 확실하게 메인 비트선(MBL) 및 비트선(BL)에 원하는 전압을 공급할 수 있다.

(실시예 4)

본 실시예 4에서는 소스선 드라이버의 능력을 충분히 확보하는 동시에 그 구동 능력을 보강하는 방식에 대하여 설명한다.

도 16을 참조하면, 본 예에서는 소스선 드라이버대(SLDRV)와 메모리 어레이를 분할한 2개의 블록(BU0, BU1)이 도시되어 있다.

소스선 드라이버대(SLDRV)는 메모리 어레이를 분할한 블록(BU0, BU1)에 각각 대응하여 설치되는 소스선 드라이버(SLDV0, SLDV1)와 드라이버 트랜지스터(SLG0, SLG1)를 포함한다.

소스선 드라이버(SLDV0)는 트랜지스터(90과 91)를 포함한다. 트랜지스터(90)는 전압(VPSW)과 노드(Nd)의 사이에 배치되며, 그 게이트는 제어 신호(ESL0)를 입력받는다. 트랜지스터(91)는 노드(Nd)와 전압(VNSW)의 사이에 배치되며, 그 게이트는 제어 신호(ESL0)를 입력받는다. 또한, 트랜지스터(90, 91)는 일 예로서 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터로 한다. 트랜지스터(90 및 91)중 어느 한쪽은 제어 신호(ESL0)의 입력에 따라 온 되어 대응하는 전압(VPSW 및 VNSW)중 어느 한쪽을 제어 신호(VG0)로서 드라이버 트랜지스터(SLG0)에 공급한다. 드라이버 트랜지스터(SLG0)는 소스선(SL0)과 접지 전압(GND)의 사이에 배치되며, 그 게 이트는 제어 신호(VG0)를 입력 받는다.

소스선 드라이버(SLDV1)는 트랜지스터(92, 93)를 포함하며, 그 접속 관계는 소스선 드라이버(SLDV0)와 마찬가지이다. 구체적으로, 제어 신호(ESL1)의 입력에 수반하여 트랜지스터(92, 93)중 어느 한쪽이 온되어 대응하는 전압(VPSW, VNSW)중 어느 한쪽을 제어 신호(VG1)로서 드라이버 트랜지스터(SLG1)에 공급한다. 드라이버 트랜지스터(SLG1)는 소스선(SL1)과 접지 전압(GND)의 사이에 배치되며, 그 게이트는 제어 신호(VG1)를 입력받는다. 또한, 트랜지스터(92, 93)는 각각 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터로 한다. 본 방식에서는 전압(VPSW)(5V)이 공급된다. 즉, 제어 신호(VG0 및 VGl)로 5V의 고전압이 공급되어 소스선 드라이버를 구동하기 때문에 소스선(SL0)을 구동하기에 충분한 구동 능력을 확보할 수 있다. 여기서, 전압(VPSW)은 데이터 판독시에 메모리 셀의 게이트와 전기적으로 결합되는 워드선(WL)에 공급되는 워드선 승압 전압과 동일한 전압 레벨에 상당한다.

또한, 실시예 4의 구성에서는 블록(BU0), 블록(BU1)에 대하여 각각 배치되는 소스선(SL)의 개수를 변경한다. 구체적으로, 도 15에 도시된 바와 같이 소스선 드라이버대(SLDRV)로부터 먼 곳에 위치하는 블록(BU1)에 대해서는 6개의 소스선(SL0)을 설치하고, 소스선 드라이버대(SLDRV)의 근방에 위치하는 블록(BU0)에 대해서는 3개의 소스선을(SL1)을 설치한다. 또한, 여기서 소스선(SLO 및 SL1)은 후에 상술하겠지만 소정 개수의 메모리 셀 행에 각각 대응하여 행 방향을 따라 배치된, 예를 들면 9개의 소스선 중 6개 및 3개의 소스선(SL)을 각각 총칭하는 것이다.

본 구성에 따라 근방에 위치하는 블록(BU0)과 먼 곳에 위치하는 블록(BU1)의 소스선의 개수를 바꿈으로써, 블록(BU1)에 대하여 설치되는 소스선의 선 길이가 연장되는 경우에도 개수를 늘림으로써 배선 저항을 억제하여 소스선(SL0)을 구동하기에 충분한 구동 능력을 확보할 수 있다.

또한, 먼 곳에 위치하는 블록(BU1)에 대하여 설치되는 소스선의 굵기를 블록(BU0)보다 굵게 함으로써 더욱 효율적으로 소스 전압을 공급할 수 있다. 구체적으로는 소스선의 길이에 따라 그 소스선의 폭을 확대할 수 있다.

(실시예 5)

본 발명의 실시예 5에서는 감지 증폭기(2)와 전기적으로 결합되는 데이터선으로의 노이즈를 억제하는 방식에 대하여 설명한다.

도 17을 참조하면, 본 발명의 실시예 5에 따른 메모리 어레이(70)는 2개의 블록(BU, BU#)을 갖는데, 블록(BU, BU#)은 각각 메모리 영역(BLK<0>), 메모리 영역(BLK<1>) 및 용장용 스페어 영역(SBLK)을 갖는다. 또한, 블록(BU 및 BU#)은 마찬가지의 구성이기 때문에 주로 블록(BU)의 구성에 대하여 설명한다.

메모리 영역(BLK<0>)은 메인 비트선(MBL0 내지 MBL255)을 갖는다. 또한, 메모리 영역(BLK<1>)은 메인 비트선(MBL256 내지 MBL511)을 갖는다. 또한, 스페어 영역(SBLK)은 스페어 메인 비트선(SMBLa0, SMBLa1, SMBLb0, SMBLb1)과 메인 비트선(MBLc)을 갖는다.

도 18을 참조하면, 메모리 어레이(70)의 스페어 영역(SBLK)은 행렬 형상으로 배치된 복수의 메모리 셀(MC)과, 메모리 셀 행에 각각 대응하여 설치된 복수의 워드선(WL)과, 소정 개수씩의 메모리 셀 행에 각각 대응하여 설치된 복수의 소스선 (SL)과, 메모리 셀 열에 각각 대응하여 설치된 복수의 비트선(SB)과, 4열씩의 메모리 셀 열에 각각 대응하여 설치되는 복수의 메인 비트선(MBL)을 갖는다. 본 예에서는 메모리 셀 행에 각각 대응하여 설치된 워드선(WL0 내지 WL9)이 일 예로서 도시되어 있다. 또한, 상기에서는 비트선(BL)으로 표기하여 설명하였지만, 본 구성에서는 비트선(SBO0 내지 SB03, SB10∼SB13, SB20∼SB23, SB30∼SB33, SB40∼SB43)이 마찬가지의 비트선으로 표기되어 도시되어 있다. 또한, 본 구성에서는 일 예로서 2개씩의 메모리 셀 행에 각각 대응하여 설치되는 소스선(SL)도 설치되어 있다. 또한, 스페어 영역(SBLK)이기 때문에 용장용 비트선으로 이용되는 메인 비트선(MBL)은 스페어 메인 비트선(SMBLa0, SMBLa1, SMBLb0, SMBLb1)으로 도시되어 있다. 메인 비트선(MBLc)은 로크 비트용 메인 비트선으로, 특수한 정보를 기억하는 메모리 셀에 대응하여 설치된다.

이 스페어 영역(SBLK)의 양측에 스페어 메인 비트선(SMBL 혹은 MBL)과의 접속을 제어하는 복수의 게이트 트랜지스터(SG)를 갖는 게이트 트랜지스터 영역(SGA0 및 SGA1)이 설치되어 있다.

게이트 트랜지스터 영역(SGA0 및 SGA1)은 게이트 트랜지스터(SG00 내지 SG43)를 포함한다. 구체적으로는, 예를 들어 4개씩의 비트선(SB00 내지 SB03)에 대응하여 설치된 스페어 메인 비트선(SMBLa0)에 대하여 설명한다.

게이트 트랜지스터 영역(SGA0 및 SGA1)은 각 비트선(SB)에 대응하여 설치되는 게이트 트랜지스터(SG)를 포함한다. 여기서는 비트선(SB00)에 대응하여 게이트 트랜지스터(SG00)가 설치되고, 비트선(SB01)에 대응하여 게이트 트랜지스터(SG01) 가 설치되며, 비트선(SB02)에 대응하여 게이트 트랜지스터(SG02)가 설치되고, 비트선(SB03)에 대응하여 게이트 트랜지스터(SG03)가 설치된다. 각 게이트 트랜지스터(SG00 내지 03)는 제어 신호(SGL0 내지 SGL3)(총칭하여 제어 신호(SGL))를 각각 게이트로 입력받는다. 본 구성에서는 메모리 셀 열마다 교대로 게이트 트랜지스터 영역(SGA0 및 SGA1)에 게이트 트랜지스터가 배치된다. 다른 비트선(SB) 및 스페어 메인 비트선(SMBL)의 구성에 대해서도 마찬가지다. 이를 통해, 게이트 트랜지스터의 배치 간격을 충분히 확보할 수 있으므로, 레이아웃 마진을 높일 수 있다. 스페어 메인 비트선(SMBL) 및 메인 비트선(MBL)은 이 게이트 트랜지스터(SG)를 통해 서브 게이트 제어부(160c)와 전기적으로 결합된다.

또한, 본 구성에서는 스페어 메인 비트선(SMBLa0, SMBLal, SMBLb0, SMBLb1)과 메인 비트선(MBLc)을 갖는 스페어 영역(SBLK)이 도시되어 있으나, 메모리 영역(BLK<0> 및 BLK<1>)에 대해서도 메인 비트선의 개수가 다르지만 마찬가지의 어레이 구성으로 되어 있다.

다시 도 17을 참조하면, 메모리 영역(BLK<0>)은 메모리 셀 열에 각각 대응하여 설치된 메인 비트선(MBL0 내지 MBL255)을 가지며, 4개씩의 메인 비트선이 1개의 조로 형성되어 있다. 또한, 데이터선(BDE)은 4개씩 조를 구성하는 비트선 조에 각각 대응하여 설치되고, 데이터선(BDE0 내지 BDE63)이 각각 설치되어 있다.

게이트 제어부(60)는 상술된 게이트 트랜지스터 영역(SGA0 및 SGA1)에 배치되는 게이트 트랜지스터(SG) 이외에 블록(BU)의 메모리 영역(BLK<0>, BLK<1>) 및 스페어 메모리 영역(SBLK)에 각각 대응하여 감지 증폭기대(SAG)와의 전기적인 접속 을 제어하는 서브 게이트 제어부(160a, 160b, 160c)를 포함한다. 또한, 게이트 제어부(60)는 블록(BU#)의 메모리 영역(BLK<0>, BLK<1>) 및 스페어 메모리 영역(SBLK)에 각각 대응하여 설치되는 서브 게이트 제어부(161a, 161b, 161c)를 포함한다.

서브 게이트 제어부(160a)는 16개의 게이트 제어 유닛(IO0 내지 IO15)을 포함한다. 구체적으로, 16개씩의 메인 비트선에 대응하여 게이트 제어 유닛(IO)이 설치된다. 1개의 게이트 제어 유닛(IO)은 4개의 서브 제어 유닛(SIO)으로 구성되고, 4개씩인 비트선의 조에 대응하여 1개의 서브 제어 유닛(SIO)이 설치된다.

서브 제어 유닛(SIO)은 리세트 유닛(BRSTG0)과 게이트 선택 회로(CASG0)를 포함한다.

리세트 유닛(BRSTG0)은 입력되는 제어 신호(BRSTa<0> 내지 BRSTa<3>)(「H」레벨)에 각각 응답하여 대응하는 비트선(MBL0 내지 MBL3)을 접지 전압(GND)과 전기적으로 결합함으로써, 0V로 리세트한다.

게이트 선택 회로(CASG0)는 제어 신호(CALa<0> 내지 CALa<3> 및 CAU0)의 입력에 응답하여 메인 비트선(MBL0 내지 MBL3)중 1개와 대응하는 BDE선을 전기적으로 결합한다. 또한, 상기에서 설명된 제어 신호(CAL 및 CAU)는 이들 제어 신호(CALa<0> 내지 CALa<3> 및 CAU0)를 총칭하여 간략하게 설명한 것이다.

여기서, 게이트 제어 유닛(IO0)은 제어 신호(CAL 및 CAU)의 입력에 기초하여 4비트의 데이터 신호를 데이터선(BDE0 내지 BDE3)으로 전달한다. 따라서, 서브 게이트 제어부(160a) 전체로 생각하면 64비트의 데이터 신호가 데이터선(BDE0 내지 BDE63)을 통해 감지 증폭기대로 전달된다.

다음에는 메모리 영역(BLK<1>)측의 서브 게이트 제어부(160b)에 대하여 생각한다. 서브 게이트 제어부(160b)는 서브 게이트 제어부(160a)와 동일한 구성이며, 메모리 영역(BLK<1>)측의 서브 컬럼 디코더(126a)로부터 출력되는 제어 신호(CALa<3:0> 및 BRSTa<3:0>) 대신에 서브 컬럼 디코더(126b)로부터 제어 신호(CALb<3:0> 및 BRSTb<3:0>)가 출력되어 상술한 바와 마찬가지인 열 선택 동작이 실행된다.

구체적으로, 서브 게이트 제어부(160b)의 게이트 제어 유닛(IO0 내지 IO15)으로부터 64비트의 데이터 신호가 데이터선(BDE0 내지 BDE63)으로 전달된다.

본 구성에서 메모리 영역(BLK<0> 및 BLK<1>)은 감지 증폭기대(SAG)에 설치된 감지 증폭기(SA)를 공유하고, 각 메모리 영역(BLK)의 서브 게이트 제어 유닛(SIO)에서 데이터선(BDE)을 공유한다.

감지 증폭기대(SAG)에 전달된 데이터 신호는 판독 데이터(SAOUT<63:0>)로서 증폭되어 데이터 출력 회로(50)에 전달된다.

한편, 스페어 영역(SBLK)에 관해서는, 스페어 영역(SBLK)에 대응하여 서브 게이트 제어부(160c)가 설치된다. 스페어 영역(SBLK)은 상술된 바와 같이 스페어 메인 비트선(SMBLa0, SMBLal, SMBLb0, SMBLb1)과 메인 비트선(MBLc)을 가지며, 서브 게이트 제어부(160c)는 제어 신호(CALsp) 및 제어 신호(CAU0)에 응답하여 스페어 비트선(SMBL) 혹은 메인 비트선(MBL)을 선택한다. 또한, 제어 신호(CALsp)는 각 스페어 비트선(SMBL) 및 메인 비트선(MBL)을 선택하는 신호를 총칭하여 이용하 고 있다. 여기서, 메인 비트선(MBLc)은 상술된 바와 같이 소위 로크 비트용 메인 비트선으로, 통상의 용장 동작에서는 이용되지 않으며 소정 커맨드시에 소정의 데이터 신호를 전달한다. 본 예에서는 메인 비트선(MBLc)이 스페어 비트선(SMBLa와 SMBLb)의 사이에 배치되어 있다. 또한, 본 예에서 스페어 컬럼 디코더(125c)는 2개의 스페어 비트선(SMBLa)과 2개의 스페어 비트선(SMBLb)중 한개씩을 병렬로 선택하여 용장 치환 동작을 실행한다.

이 스페어 비트선(SMBLa0, SMBLa1)과, 메인 비트선(MBLc)과, 스페어 비트선(SMBLb0, SMBLb1)은 데이터선(BDEsp0 내지 BDEsp4)과 각각 전기적으로 결합된다.

또한, 스페어 컬럼 디코더(125c)는 내부 어드레스(IAD)에 기초하여 스페어 블록(SBLK)의 4개의 스페어 비트선(SMBLa0, SMBLal, SMBLb0, SMBLb1)중 2개씩의 스페어 비트선을 선택하고 스페어 감지 증폭기대(SSAG)로 데이터 신호를 전달한다.

본 구성에서 스페어 감지 증폭기대(SSAG)는 2개의 감지 증폭기(SA)를 가지며, 스페어 감지 증폭기대(SSAG)로부터 판독 데이터(SAOUT#<1:0>)가 데이터 출력 회로(50)로 출력된다.

데이터 출력 회로(50)는 메모리 영역(BLK)으로부터 판독된 통상의 판독 데이터(SAOUT<63:0>)의 일부 비트에 대하여 내부 어드레스(IAD)에 기초하여 스페어 영역(SBLK)으로부터 판독된 판독 데이터(SAOUT#<1:0>)와 교체하는 데이터 스웝 회로(51)를 포함한다.

본 구성의 로크 비트용 비트선(MBLc)은 특수 커맨드에서 특수 데이터를 전달하는 비트선이고, 통상시에는 선택되지 않기 때문에 로크 비트 정보 등의 특수 데 이터를 판독하는 경우에 다른 스페어 비트선(SMBL)은 제어 신호(BRSTspa 및 BRSTspb)(「H」레벨)의 입력에 따라 스페어 리세트된다. 따라서, 커플링 노이즈의 영향이 억제된다. 반대로 통상의 액세스시에 비트선(MBLc)은 리세트된다. 따라서 이에 수반하여, 스페어 비트선(SMBLa1과 SMBLb0)이 동시 선택되어도 중앙에 배치된 비트선(MBLC)이 실드 배선으로서 작용하여 커플링 노이즈가 억제된다.

도 19를 이용하여 본 예에서 데이터선(BDE)의 커플링 노이즈를 억제하는 구성에 대하여 설명한다. 여기서는 서브 컬럼 디코더(125a)측과 서브 컬럼 디코더(126a)측이 도시되어 있는데, 동일한 구성이므로 서브 컬럼 디코더(125a)측에 대하여 대표적으로 설명한다.

도 19에 도시된 바와 같이, 기판상(201)에 설치된 서브 컬럼 디코더(125a)의 상층인 제1층(lM)의 금속 배선층(202)에 메모리 영역(BLK<0>)으로부터의 데이터선(BDE)이 형성되고, 감지 증폭기대(SAG)와 컨택트 홀(213)을 통해 전기적으로 결합된다. 또한, 이 제1층(1M)의 상층인 제2층(2M)의 금속 배선층(203)에 서브 컬럼 디코더(125a)에서 이용하는 전압(VCC)이 공급되는 전원선이 형성된다. 또한, 동일한 제2층(2M)의 금속 배선층(204)에 서브 컬럼 디코더(204)에서 이용하는 접지 전압(GND)이 공급되는 접지선이 형성된다. 또한, 제2층(2M)의 상층인 제3층(3M)의 금속 배선층(205)에 서브 컬럼 디코더에서 이용하는 제어 신호(CTL)가 전달되는 제어선이 형성된다.

한편, 감지 증폭기대(SAG)측의 금속 배선층(202)의 상층인 제2층의 금속 배선층(209)에는 감지 증폭기대(SAG)에서 이용하는 접지 전압(GND)이 공급되는 접지 선이 형성된다. 또한, 금속 배선층(202)의 상층인 제2층의 금속 배선층(212)에는 감지 증폭기대(SAG)에서 이용하는 전압(VCC)이 공급되는 전원선이 형성된다. 또한, 제2층(2M)의 상층인 제3층(3M)의 금속 배선층(210)에는 감지 증폭기대(SAG)에서 이용하는 제어 신호(CTL)가 전달되는 제어선과 감지 증폭기대(SAG)의 감지 동작에서 이용하는 소정 전압이 공급되는 감지 전원선(211)이 형성된다.

본 구성에서는 메모리 영역(BLK<0>과 BLK<1>)이 데이터선(BDE)을 공유하는 구성이기 때문에 제2층(2M)의 금속 배선층(207, 208)을 이용하여 메모리 영역(BLK<1>)의 데이터 신호를 전달받고 컨택트 홀(214)을 통해 제1층(1M)의 금속 배선층(202)의 데이터선(BDE)과 전기적으로 결합된다.

또한, 이 금속 배선층(207, 208)의 상층인 제3층(3M)의 금속 배선층(206)에 접지 전압(GND)을 공급하는 접지선을 형성하고, 각각 컨택트 홀(215 및 216)을 통해 제2층(2M)의 금속 배선층(204, 209)과 전기적으로 결합되는 구조로 형성되어 있다. 즉, 본 구조는 제2층(2M)에 배선된 데이터선(BDE)의 상층인 제3층(3M)에 접지선이 형성된 구조이다.

본 구조에 의해 제2층(2M)에 배선된 데이터선(BDE)에 대하여 컬럼 디코더(125a)나 감지 증폭기대(SAG)에서 이용되는 제어 신호(CTL)가 전달되는 금속 배선층(205, 210)으로부터의 커플링 노이즈의 영향을 억제할 수 있다.

도 20에 도시된 바와 같이, 본 구성에서는 메모리 영역(BLK<0>)의 데이터선과 메모리 영역(BLK<1>)의 데이터선에 있어서, 메모리 영역(BLK<0>)의 데이터선은 메모리 영역(BLK<1>)의 데이터선과 직교 방향으로 접속되어 있다. 메모리 영역 (BLK<0>)의 데이터선 중 제1 영역에 위치하는 데이터선과 전기적으로 결합되는 메모리 영역(BLK<1>)의 제1 그룹의 데이터선과 메모리 영역(BLK<0>)의 데이터선 중 제2 영역에 위치하는 데이터선과 전기적으로 결합되는 메모리 영역(BLK<1>)의 제2 그룹의 데이터선을 상호 교대로 배치한다. 본 구성으로 함으로써, 인접하는 접속 배선의 선간 용량을 경감시킬 수 있어 커플링 노이즈를 더욱 저감시킬 수 있다.

본 발명을 상세히 설명하여 개시하였으나, 이는 예시를 위한 것으로 한정으로 간주되어서는 안되며, 발명의 정신과 범위는 첨부된 청구범위에 의해서만 한정되는 것으로 명확하게 이해될 것이다.

따라서, 본 발명에 따르면, 인접하는 접속 배선의 선간 용량을 경감시킬 수 있어 커플링 노이즈를 더욱 저감시킬 수 있다.

Claims

불휘발성 기억 장치로서,

행렬 형상으로 배치되며, 각각이 데이터 기억을 실행하는 복수의 메모리 셀을 갖는 메모리 어레이와,

데이터 판독시에 입력 노드에 전달된 상기 메모리 어레이의 메모리 셀로부터 판독되는 판독 데이터를 증폭하기 위한 감지 증폭기와,

데이터 기입시에 상기 메모리 어레이의 메모리 셀에 대하여 기입하는 메모리 어레이 기입 데이터를 출력하기 위한 기입 드라이버와,

상기 감지 증폭기 및 상기 기입 드라이버와 전기적으로 결합되며, 상기 데이터 판독시 및 상기 데이터 기입시에 상기 메모리 어레이와 전기적으로 결합되어 상기 판독 데이터 및 상기 기입 데이터를 각각 전달하는 공통의 데이터선과,

한 쪽측이 상기 감지 증폭기의 입력 노드와 결합되고, 다른 쪽측이 상기 데이터선과 전기적으로 결합되며, 상기 데이터 기입시에 입력되는 제어 신호에 응답하여, 상기 감지 증폭기의 입력 노드와 상기 데이터선을 전기적으로 분리하는 분리 회로

를 포함하는 불휘발성 기억 장치.
제1항에 있어서,

상기 기입 드라이버는 게이트 산화막을 갖는 제1 전계 효과형 트랜지스터를 가지며,

상기 감지 증폭기는 게이트 산화막을 갖는 제2 전계 효과형 트랜지스터를 가지며,

상기 제1 전계 효과형 트랜지스터의 게이트 산화막은 상기 제2 전계 효과형 트랜지스터의 게이트 산화막보다 두꺼운 불휘발성 기억 장치.
제2항에 있어서,

상기 감지 증폭기는,

출력 노드에 정전류(定電流)를 공급하는 정전류 생성부와,

상기 출력 노드와 상기 데이터선 사이에 형성된 제1 트랜지스터와,

상기 데이터선의 전압 레벨에 따라 상기 제1 트랜지스터의 게이트 전압을 조정하는 전압 조정부를 포함하며,

상기 전압 조정부는 제1 전압과 상기 제1 트랜지스터의 게이트 사이에 형성되고, 상기 데이터선의 전압 레벨에 따라 온되는 제2 트랜지스터와, 상기 제1 트랜지스터의 게이트와 제2 전압 사이에 형성되고, 상기 데이터선의 전압 레벨에 따라 상기 제2 트랜지스터와 상보적으로 온되는 제3 트랜지스터를 포함하는 불휘발성 기억 장치.
제1항에 있어서,

상기 데이터선과 상기 기입 데이터 사이에 설치되고, 데이터 판독 전에 고정 전압과 상기 데이터선을 전기적으로 결합하기 위한 리세트 회로를 더 포함하는 불휘발성 기억 장치.
불휘발성 기억 장치로서,

행렬 형상으로 배치된 복수의 메모리 셀을 갖는 메모리 어레이와,

각각이, 상기 메모리 어레이의 소정 개수의 메모리 셀 행마다 대응하여 형성되는 복수의 소스선과,

상기 복수의 소스선의 일단측에 대응하여 형성되며, 각각이 제어 신호에 응답하여 고정 전압과 대응하는 소스선을 전기적으로 결합하는 복수의 드라이버 트랜지스터

를 포함하며,

행 방향을 따라, 상기 메모리 어레이는 제1 및 제2 메모리 블록으로 분할되고,

상기 제1 메모리 블록의 메모리 셀과 전기적으로 결합되는 상기 복수의 소스선 중 제1 그룹의 개수와, 상기 제2 메모리 블록의 메모리 셀과 전기적으로 결합되는 상기 복수의 소스선 중 제2 그룹의 개수는 서로 다른 불휘발성 기억 장치.
제5항에 있어서,

상기 복수의 소스선 중 일단측에 배치되는 상기 제1 메모리 블록에 대응하는 상기 제1 그룹의 개수는, 상기 복수의 소스선 중 타단측에 배치되는 상기 제2 메모리 블록에 대응하는 상기 제2 그룹의 개수보다 적은 불휘발성 기억 장치.
제6항에 있어서,

상기 제2 그룹의 소스선의 배선 폭보다 상기 제1 그룹의 소스선의 배선 폭 쪽이 넓은 불휘발성 기억 장치.
제5항에 있어서,

상기 제어 신호는 데이터 판독시에 상기 메모리 셀에 공급되는 승압 전압과 동일한 전압 레벨을 갖는 불휘발성 기억 장치.