JP2005092962A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 不揮発性メモリに記憶された冗長情報の読出を安定かつ正確に行ない、高効率かつ低コストの冗長救済を実現する。
【解決手段】 ＰＲＯＭ領域ＰＡは、通常メモリセル領域ＮＡのビット線方向に隣接する。通常メモリセル領域に対するデータ書込（通常書込）およびデータ読出（通常読出）と、ＰＲＯＭ領域に対するデータ書込（冗長書込）とは、通常メモリセル領域側から行なう。ＰＲＯＭ領域に対するデータ読出（冗長読出）は、ＰＲＯＭ領域側から行なう。ＰＲＯＭ領域ＰＡでは、正規メモリセルと同構成のＰＲＯＭセルが冗長サブビット線ＲＳＢに結合される。冗長書込時には、セレクトゲート領域ＳＧＡ２にて、冗長サブビット線ＲＳＢとメインビット線ＭＢＬとが結合され、冗長読出時には、セレクトゲート領域ＳＧＡと同レイアウトの冗長ゲート領域ＲＧＡにて、冗長サブビット線ＲＳＢと冗長ビット線ＲＢＬとが結合される。
【選択図】 図７

Description

この発明は、不揮発性半導体記憶装置に関し、より特定的には、冗長構成を備えた不揮発性半導体記憶装置に関する。

半導体記憶装置（以下、半導体メモリもしくは半導体メモリチップとも称する）においては、製造プロセス完了後出荷前に正常動作を確認するためのテストを行ない、テスト結果として正常動作品と不良品とが選別される。

テストの際には、一部不良を示す回路箇所が存在しても、その部分を専用の不良箇所置換回路に置換えて不良を回避し、正常動作させるための微調整（以下、トリミングとも称する）が行なわれる。このような不良箇所置換回路は、一般に冗長回路と呼ばれ、また、冗長回路を用いた置換救済は、冗長置換と呼ばれる。

さらに、上記のテストにおいて、試験対象となる半導体記憶装置の電気特性が正常動作品に要求されるスペックを逸脱している場合も起こり得る。この場合も、専用の調整回路を用いて電気特性のトリミングを行ない、要求されるスペックを満たした装置を正常動作品として出荷する。この調整回路も広義の冗長回路の一種である。

以上のような冗長置換に用いられるトリミング方法としては、レーザートリミング法が多く用いられる。レーザートリミング法とは、半導体製造プロセス後に実施した動作テストの結果に基づいて、ヒューズ素子をレーザーブローによってプログラムすることにより、部分不良箇所と冗長回路とを電気的置換する、または部分不良箇所の電気特性の調整を行なう方法である。ヒューズ素子には、不良回路箇所の有／無を示す情報と、不良箇所を特定するための情報とを含む冗長情報が不揮発的に記憶される（例えば、特許文献１，２参照）。

レーザートリミング法は、高い製造品質を保持できる一方で、プログラミングにレーザーブロー工程を要することから、以下に示す問題点を抱えている。

第１の問題点は、ヒューズ素子の大きさを照射されるレーザーのスポット径よりも小さくできないこと、およびレイアウトに熱的ヒューズブロー時に隣接するヒューズ素子に影響を及ぼさないだけの余裕度を持たせることなどの制約から、レイアウトサイズを小型化することができないことである。特に、多くの情報をプログラムするためには、冗長回路のレイアウトサイズが大きくなり、結果として装置自体のチップ面積を増大させることとなる。チップ面積の増大は、製造コストの増大に直結する。

第２の問題点は、ヒューズ素子が配される領域の上層には配線を通すことができないために、配線を迂回するための面積がさらに必要となることである。これは、レーザーブロー工程は、チップ製造後において、チップ上面からレーザー光線を照射して行なわれるためである。この場合も、チップ面積を増大させてしまうこととなる。

第３の問題点は、モールド工程後に発生した不良に対して、冗長置換ができないことである。モールドパッケージに封止した後では、チップ上面にレーザー光線を照射することができず、プログラミングを行なうことができないからである。

第４の問題点は、プログラミング後の不良に対して冗長置換ができないことである。プログラミングは、ヒューズ素子をレーザーブローによって溶断して行なうことから、一端プログラミングをした後は、さらに不良状態が変化しても再度プログラミングを実行できないためである。

第５の問題点は、レーザープログラミングには、専用のレーザーブロー装置が必要となるために、装置コストの増大してしまうことである。

以上に掲げた問題点は、半導体装置の製造コストを上げる要因となる。

そこで、これらの問題点を回避する方法として、不揮発性メモリセルをプログラム素子として用いた冗長回路が提案される。特に、フラッシュメモリなどの不揮発性半導体記憶装置においては、記憶素子の主要部を不揮発性メモリセルで構成しているために、この不揮発性メモリセルを冗長回路のプログラム素子に適用することができる。
特開平１０−２４１３９６号公報 特開平８−２４９９００号公報

不揮発性半導体記憶装置の冗長置換においては、上記に示すように、不揮発性メモリセルをプログラム素子に用いることによって、レーザーブロー工程を伴なわずにプログラムができ、上記の問題点を回避することができる。一方、不揮発性半導体記憶装置においては、以下に示すような問題が新たに発生する。

一般に、不揮発性メモリセルに書込を行なう場合、そのプログラムシーケンスは複雑であることが多く、プログラム動作を実現するための多くの専用回路を要する。特に、フラッシュメモリやＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）においては、プログラム動作に比較的大きな電圧を必要とするため、これらのプログラム用の専用回路は、非常に大きなレイアウト面積を要する。したがって、冗長情報（冗長置換や電気特性調整に関する情報）の記憶素子としての不揮発性メモリセル領域（以下、ＰＲＯＭ領域とも称する）に対して読出／書込／消去動作を行なう回路は、通常のメモリ動作を行なう領域（以下、通常メモリセル領域とも称する）に対して読出／書込／消去動作を行なう回路を兼用することが望ましい。

ここで、ＰＲＯＭ領域に対するプログラム情報の読出は、不揮発性半導体記憶装置の電源投入時に実施しなければならない。なぜなら、外部からの通常メモリ動作、すなわち、通常メモリセル領域に対する読出／書込／消去動作を実行するときには、ＰＲＯＭ領域から冗長情報が既に読出されて、冗長回路の設定が完了している必要があるからである。したがって、不揮発性半導体記憶装置の電源投入時には、予めＰＲＯＭ領域からプログラム情報を読出して、各種設定を完了しておかなければならない。

とはいうものの、電源投入時には、外部から供給される電源電圧ＶＣＣ（以下、外部電源電圧とも称する）および外部電源電圧の供給を受けてチップ内部で発生する電源電圧（以下、内部電源電圧ＩＮＴＶＣＣとも称する）は、いずれも不安定であるため、安定した外部電源電圧および内部電源電圧の下で実行される通常メモリセル領域に対するデータ読出動作と同様の手法で、ＰＲＯＭ領域に対する読出動作を行なうのは困難である。このため、ＰＲＯＭ領域に対する読出動作については、通常メモリセル領域に対する読出動作とは異なる経路を用いて、専用の読出回路を使用して行なうのが望ましい。

しかし、ＰＲＯＭ領域に対するデータ読出を通常メモリセル領域に対する読出と別経路とした場合には、電源投入時の不安定なバイアス状態において、安定した読出動作の確保が新たな課題となる。

それゆえ、この発明の目的は、不揮発性メモリに記憶された冗長情報の読出を安定かつ正確に行ない、高効率かつ低コストの冗長救済を実現する不揮発性半導体記憶装置を提供することである。

この発明に従う不揮発性半導体記憶装置は、複数の正規メモリセルと、複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数の冗長メモリセルとが行列状に配置されたメモリアレイと、メモリアレイのメモリセル列方向に隣接して配置され、置換救済に用いる冗長情報を記憶するためのプログラム回路とを備える。プログラム回路は、行列状に配置され、各々が正規メモリセルと同様の構成を有する複数のプログラムセルと、プログラムセルの各列に対応して設けられる複数のサブビット線と、プログラムセルの各行に対応して設けられる複数のプログラムワード線と、正規メモリセルおよび前記プログラムセルによって共有されるメインビット線と、プログラム回路から冗長情報を読出すための冗長読出ビット線とを含む。不揮発性半導体記憶装置は、さらに、プログラム回路に冗長情報を書込むためのプログラム情報書込動作において、メインビットと複数のサブビット線のうち書込対象に指定された選択サブビット線とを電気的に結合する第１の結合回路と、データ読出動作の実行前にプログラム回路から冗長情報を読出すためのプログラム情報読出動作において、冗長読出ビット線と複数のサブビット線のうち読出対象に指定された選択サブビット線とを電気的に結合する第２の結合回路とを備える。

本発明の不揮発性半導体記憶装置によれば、プログラム回路を構成する不揮発メモリに冗長情報を記憶し、この冗長情報を、通常のデータ読出動作に先立って、正規メモリセルの読出動作とは異なる経路で読出すことにより、正確かつ安定的な読出動作を実現し、冗長救済の効率化および低コスト化を図ることができる。

本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。

実施の形態１．
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置の構成を示す概略ブロック図である。

図１を参照して、不揮発性半導体記憶装置は、行列状に配置された複数の正規メモリセル（以下、メモリセルとも称する）ＭＣを含む通常メモリセル領域ＮＡ０〜ＮＡｍ（ｍは２以上の自然数）と欠陥が生じたメモリセルＭＣを救済するための冗長メモリセルＳＭＣを含む冗長メモリセル領域ＳｐＡ０〜ＳｐＡｍとからなるメモリアレイＭＡと、欠陥メモリセルを特定するアドレス情報などの冗長情報を不揮発的に記憶するプログラム回路として、ＰＲＯＭ（Programmable Read Only Memory）セルＰＭＣを含むＰＲＯＭ領域ＰＡとを備える。なお、以下において、通常メモリセル領域ＮＡ０〜ＮＡｍおよび冗長メモリセル領域ＳｐＡ０〜ＳｐＡｍの各々を総括的に表記するときには、符号ＮＡおよびＳｐＡを用いることとする。

通常メモリセル領域ＮＡと冗長メモリセル領域ＳｐＡとは、メモリセルＭＣと冗長メモリセルＳＭＣとがメモリセル行を共有するように配置される。通常メモリセル領域ＮＡには、各メモリセル列に対応して、サブビット線ＳＢとメインビット線ＭＢＬとが配設される。冗長メモリセル領域ＳｐＡにおいては、各メモリセル列に対応して、スペアサブビット線ＳＳＢとメインビット線ＭＢＬとが配設される。また、各メモリセル行および冗長メモリセル行に共有して、ワード線ＷＬとソース線ＳＬが配される。

通常メモリセル領域ＮＡとＰＲＯＭ領域ＰＡとは、メモリセルＭＣとＰＲＯＭセルＰＭＣとがメモリセル列を共有するように配置される。図１に示すように、メインビット線ＭＬは、通常メモリセル領域ＮＡとＰＲＯＭ領域ＰＡとに延在して配設される。ＰＲＯＭ領域ＰＡの各ＰＲＯＭセル列に対応して、複数の冗長サブビット線ＲＳＢが配される。

なお、メモリセルＭＣ、冗長メモリセルＳＭＣおよびＰＲＯＭセルＰＭＣの各々は、同じ構成を有する不揮発性メモリセルである。本実施の形態では、メモリセルＭＣ，冗長メモリセルＳＭＣおよびＰＲＯＭセルＰＭＣとして、フローティングゲートを有し、しきい値電圧を変化させることができるトランジスタを使用する。これらのメモリセルの構成については、後ほど詳細に説明する。

不揮発性半導体記憶装置は、コラムアドレスに応じた列選択を実行するコラムデコーダ１１と、ロウデコーダ１０Ｎ，１０Ｐと、ベリファイおよびパルス制御回路１２と、読出書込電圧発生回路２０と、ＰＲＯＭ領域ＰＡに対して設けられるＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡとをさらに備える。

ロウデコーダ１０Ｎは、通常メモリセル領域ＮＡに対する読出／書込／消去動作において、ロウアドレスを受けて、ワード線ＷＬを選択的に活性化する。これに対して、ロウデコーダ１０Ｐは、ＰＲＯＭ領域ＰＡに対する読出／書込／消去動作において、ロウアドレスを受けて、プログラムワード線ＰＷＬを選択的に活性化する。

ベリファイおよびパルス制御回路１２は、リードライトビット線ＲＷＢＬを介して消去ベリファイ動作および書込動作を制御する部位であり、図示は省略するが、消去対象ブロックの保持情報が消去されたか否かを判定するイレーズベリファイおよびメモリセルが過消去状態になっていないかを判定するオーバイレーズベリファイ機能を備えるベリファイ回路と、ベリファイセンスアンプと、書込動作においてメインビット線ＭＢＬに印加する電圧パルスを制御するパルス制御回路とを含む。

読出書込電圧発生回路２０は、外部電源電圧の供給を受けて、通常メモリセル領域ＮＡおよびＰＲＯＭ領域ＰＡに対する読出／書込／消去動作に必要なワード線電圧を発生する。これらのワード線電圧レベルは、ベリファイおよびパルス制御回路１２からの制御信号によって制御される。発生したワード線電圧は、図１に示すように、ロウデコーダ１０Ｎ，１０Ｐを介して選択ワード線ＷＬおよび選択プログラムワード線ＰＷＬにそれぞれ印加される。

ＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡは、ＰＲＯＭ領域ＰＡに対する冗長情報の読出において、選択された冗長サブビット線ＲＳＢの電圧を増幅して読出データを生成する。

図２は、図１の不揮発性半導体記憶装置における通常メモリセル領域ＮＡの構成を示す回路図である。図２においては、一例として、ＮＯＲ型フラッシュメモリにおけるメモリアレイの回路構成が示される。

図２を参照して、通常メモリセル領域ＮＡは、行列状に配置される、いわゆるフローティングゲート型の複数のメモリセルＭＣを備える。各メモリセル列に対応して、サブビット線ＳＢ００〜ＳＢ０３，ＳＢ１０〜ＳＢ１３・・・と、メインビット線ＭＢＬ０，ＭＢＬ１・・・とが配される。各メモリセル行に対応して、ワード線ＷＬ０〜ＷＬ９・・・と、ソース線ＳＬとが配される。以下においては、サブビット線ＳＢ００〜ＳＢ０３，ＳＢ１０〜ＳＢ１３・・・およびメインビット線ＭＢＬ０，ＭＢＬ１・・・の各々を総括的に表記する場合は、符号ＳＢおよびＭＢＬをそれぞれ用いることとする。

各メモリセルＭＣのコントロールゲートは、メモリセルＭＣを選択するためのワード線ＷＬと結合される。メモリセルＭＣのドレインおよびソースは、対応するサブビット線ＳＢ、ソース線ＳＬとそれぞれ結合される。

メインビット線ＭＢＬ０は、メモリセル列にそれぞれ対応して設けられるセレクトゲートトランジスタＳＧ００〜ＳＧ０３を介して、サブビット線ＳＢ００〜ＳＢ０３と結合される。メインビット線ＭＢＬ１は、メモリセル列にそれぞれ対応して設けられるセレクトゲートトランジスタＳＧ１０〜ＳＧ１３を介して、サブビット線ＳＢ１０〜ＳＢ１３と結合される。なお、図示しないメインビット線ＭＢＬ２以降においても、メモリセル列に対応して設けられる４個のセレクトゲートトランジスタを介して、４本のサブビット線と結合される。以下においては、セレクトゲートトランジスタＳＧ００〜ＳＧ０３，ＳＧ１０〜ＳＧ１３・・・の各々を総括的に表記する場合は、符号ＳＧを用いることとする。

セレクトゲートトランジスタＳＧ００〜ＳＧ０３は、セレクトゲート選択線ＳＧＬ０〜ＳＧＬ３のうちの対応する１本の活性化に応答してオンする。なお、セレクトゲート選択線ＳＧＬ０〜ＳＧＬ３は、列選択結果に応じて選択的に活性化される。例えば、セレクトゲートＳＧ００は、対応するセレクトゲート選択線ＳＧＬ０が「Ｈ」（論理ハイ）レベルに活性化したことに応答してオンし、サブビット線ＳＢ００とメインビット線ＭＢＬ０とを電気的に結合する。

セレクトゲートトランジスタＳＧ１０〜ＳＧ１３においても同様に、対応するセレクトゲート線ＳＧＬ０〜ＳＧＬ３の活性化に応答して選択的にオンし、対応するサブビット線ＳＢ１０〜ＳＢ１３とメインビット線ＭＢＬ１とを電気的に結合する。

このような構成とすることにより、メインビット線ＭＢＬを複数のサブビット線ＳＢで共有し、選択されたメモリセル列に対応するサブビット線ＳＢに対してメインビット線ＭＢＬからアクセスすることによって、データ読出およびデータ書込動作を実行することができる。なお、以下において、セレクトゲートトランジスタＳＧが設けられる領域をセレクトゲート領域ＳＧＡとも称する。図２においては、通常メモリセル領域ＮＡのメモリセル列方向に対して両側に、セレクトゲート領域ＳＧＡ０，ＳＧＡ１が隣接して配される。

一方、データ消去動作については、個々のメモリセルＭＣに対して個別に行なうのではなく、アレイ全体に対して一括して行なうため、特定のセレクトゲートトランジスタＳＧを介さない。

図３は、図２に示す通常メモリセル領域ＮＡに対するデータ読出動作を説明するための動作波形図である。一例として、サブビット線ＳＢ００とワード線ＷＬ０とによって選択されるメモリセルＭＣに対して、”１”または”０”のデータを読出すときの動作について説明する。

図３を参照して、時刻ｔ０において、外部入力アドレスによって選択されたメインビット線ＭＢＬ０を所定の読出電圧ＶＢＬＰに設定する。このとき、非選択のメインビット線ＭＢＬ１は、接地電圧ＧＮＤに固定されている。

次に、時刻ｔ１において、外部入力アドレスによって選択されたワード線ＷＬ０に対して、データ読出のための所定の内部発生電圧ＶＢＯＯＳＴが印加される。これにより、対応するメモリセルＭＣのコントロールゲートが、内部発生電圧ＶＢＯＯＳＴレベルに設定される。なお、内部発生電圧ＶＢＯＯＳＴは、チップ内部で生成される昇圧電圧であり、電源電圧が１．８Ｖのときでは、６．５Ｖ程度に設定される。

さらに、セレクトゲート選択線ＳＧＬ０が内部発生電圧ＶＢＯＯＳＴレベルに活性化したことに応答して、対応するセレクトゲートトランジスタＳＧ００がオンし、メインビット線ＭＢＬ０とサブビット線ＳＢ００とを電気的に結合する。これにより、サブビット線ＳＢ０は、読出電圧ＶＢＬＰに設定される。

メモリセルＭＣにおいては、データ書込されたメモリセルＭＣのしきい値電圧を考慮して読出電圧ＶＢＬＰと内部発生電圧ＶＢＯＯＳＴとを適切に設定することにより、データ書込の有無に応じて流れる電流を検出して、記憶データの読出が実行される。

詳細には、データ書込状態、すなわちデータ”０”が記憶されている状態のときには、しきい値電圧が高いことから、メモリセルＭＣがオンされないためプリチャージされた電荷は保存される。このため、サブビット線ＳＢ００の電位は変化せず、メインビット線ＭＢＬ０の電位も読出電圧ＶＢＬＰレベルに保持される。

一方、データ消去状態、すなわちデータ”１”が記憶されている状態のときには、しきい値電圧が低いことから、メモリセルＭＣがオンされるため、プリチャージされた電荷は、メモリセルＭＣを介してソース線ＳＬに放電され、サブビット線ＳＢ００の電位はディスチャージされて低下する。これに応じて、メインビット線ＭＢＬ０の電位も低下する。

したがって、時刻ｔ１から十分に時間が経過した時刻ｔ２において、メインビット線ＭＢＬが結合されるセンスアンプにおいて、メインビット線ＭＢＬ０に残っている電荷量を検知することによって、対象メモリセルＭＣのデータ読出が可能となる。

図４は、図２に示す通常メモリセル領域に対する書込動作を説明するための動作波形図である。一例として、サブビット線ＳＢ００とワード線ＷＬ０との交点に位置し、データ”１”を記憶するメモリセルに、データ”０”を書込むときの動作について説明する。

図４を参照して、時刻ｔ０において、外部入力アドレスによって選択されたメインビット線ＭＢＬ０を所定の書込電圧ＶＢＬＤに設定する。このとき、非選択のメインビット線ＭＢＬ１は、接地電圧ＧＮＤに固定されている。

次に、時刻ｔ１において、外部入力アドレスによって選択されたワード線ＷＬ０に対して、データ書込のための所定の内部発生電圧ＶＰＷＬが印加される。これにより、対応するメモリセルＭＣのコントロールゲートが、内部発生電圧ＶＰＷＬレベルに設定される。非選択のワード線ＷＬ１には、接地電圧ＧＮＤに維持される。

さらに、セレクトゲート選択線ＳＧＬ０が内部発生電圧ＶＰＷＬレベルに活性化したことに応答して、対応するセレクトゲートトランジスタＳＧ００がオンし、メインビット線ＭＢＬ０とサブビット線ＳＢ００とを電気的に結合する。これにより、サブビット線ＳＢ０は、書込電圧ＶＢＬＤに設定される。

時刻ｔ１から十分に時間が経過した時刻ｔ２まで、対象メモリセルＭＣには、コントロールゲートおよびドレインに内部発生電圧ＶＰＷＬおよび書込電圧ＶＢＬＤが印加される。対象メモリセルＭＣは、ドレイン近傍で生じたホットエレクトロンがフローティングゲートに注入されて、しきい値電圧が上昇し、データ書込が実行される。

図５は、図２に示す通常メモリセル領域ＮＡに隣接して配されるセレクトゲート領域ＳＧＡ０のレイアウトの一例を示す図である。

図５を参照して、セレクトゲート領域ＳＧＡ０には、通常メモリセル領域ＮＡからメインビット線ＭＢＬ０〜ＭＢＬ３・・・が延在して配設される。メインビット線ＭＢＬ０〜ＭＢＬ３・・・の下には活性領域ＦＬ０〜ＦＬ３・・・がそれぞれ形成される。

セレクトゲート選択線ＳＧＬ０，ＳＧＬ１の各々は、複数の活性領域ＦＬに共通して配設される。

活性領域ＦＬには、セレクトゲート選択線ＳＧＬ０，ＳＧＬ１の活性化に応じて、サブビット線ＳＢとメインビット線ＭＢＬとを電気的に結合するためのセレクトゲートトランジスタＳＧが形成される。例えば、図５に示す活性領域ＦＬ０においては、サブビット線ＳＢ００，ＳＢ０１とメインビット線ＭＢＬ０とを結合するためのセレクトゲートトランジスタＳＧ００，ＳＧ０１が形成される。

セレクトゲートトランジスタＳＧ００は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、ゲートがセレクトゲート選択線ＳＧＬ０に接続され、ソースがコンタクトホールＣＨ０１を介して、下層メタル層に配されるサブビット線ＳＢＬ００に接続され、ドレインがコンタクトホールＣＨ０２を介して、上層メタル層に配されるメインビット線ＭＢＬ０に接続される。

セレクトゲートトランジスタＳＧ０１も同様に、ゲートがセレクトゲート選択線ＳＧＬ１にそれぞれ接続され、ソースがコンタクトホールＣＨ０１を介して、サブビット線ＳＢ０１に接続され、ドレインがコンタクトホールＣＨ０２を介して、メインビット線ＭＢＬ１に接続される。

図５に示すレイアウトを用いることにより、セレクトゲートトランジスタＳＧのピッチは、サブビット線ＳＢのピッチの１／４に緩和される。しかしながら、サブビット線ＳＢは、メモリアレイのピッチで配線されているため、微細化が進むにつれて一層ピッチが狭くなる。よって、この微細化に併せて、さらにセレクトゲートトランジスタＳＧのピッチを詰めて、セレクトゲートトランジスタＳＧのゲート幅を小さくして、セレクトゲートトランジスタＳＧの配置のピッチを詰めることは困難となってくる。

以上に示した構成からなる通常メモリセル領域のメモリアレイと、ＰＲＯＭ領域のメモリアレイとを１つの半導体記憶装置に配置するにあたっては、第１の問題点として指摘したように、ＰＲＯＭ領域に対するデータ書込については、通常メモリセル領域と同様にメインビット線ＭＢＬから行なうことで、図１に示すベリファイおよびパルス制御回路１２などの書込および消去動作を行なう回路を兼用することができる。一方、ＰＲＯＭ領域に対するデータ読出については、電源安定性を考慮して、通常メモリセル領域のメインビット線ＭＢＬとは異なる経路を持たせる必要が生じる。

そこで、実施の形態１では、この課題を解決するためのメモリアレイの配置例について説明する。

図６は、この発明の実施の形態１に従う不揮発性半導体記憶装置におけるメモリアレイの配置の一例を概略的に示す図である。

図６を参照して、ＰＲＯＭ領域ＰＡは、複数の通常メモリセル領域ＮＡ０〜ＮＡｍに対して、メモリセル列方向に隣接して設けられる。この配置において、通常メモリセル領域ＮＡに対するデータ書込（通常書込）および通常メモリセル領域に対するデータ読出（通常読出）と、ＰＲＯＭ領域ＰＡに対する冗長情報の書込（冗長書込）とは、メインビット線ＭＢＬを介してメモリセルＭＣおよびＰＲＯＭセルＰＭＣにそれぞれアクセスして行なう。これに対して、ＰＲＯＭ領域に対する冗長情報の読出（冗長読出）は、冗長ビット線ＲＢＬを介してＰＲＯＭセルＰＭＣにアクセスして行なう。

ＰＲＯＭ領域ＰＡと隣接する１つの通常メモリセル領域ＮＡｍとの詳細な配置は、図６に示すように、メインビット線ＭＢＬが通常メモリセル領域ＮＡｍとＰＲＯＭ領域ＰＡとに延在して配設される。通常メモリセル領域ＮＡｍでは、各メモリセル列に対応して複数のサブビット線ＳＢ００〜ＳＢ０３・・・が配置され、両端に設けられるセレクトゲート領域ＳＧＡ０、ＳＧＡ１において、メインビット線ＭＢＬ０〜ＭＢＬ５・・・に選択的に結合される。

ＰＲＯＭ領域ＰＡは、冗長情報を記憶するためのＰＲＯＭセルＰＭＣが行列状に配置される（図示せず）。個々のＰＲＯＭセルＰＭＣの構成および配置は、図２に示す通常メモリセル領域ＮＡにおけるメモリセルＭＣの構成および配置と同じであることから、詳細な説明は省略する。各ＰＲＯＭセル列に対応して、複数の冗長サブビット線ＲＳＢ００〜ＲＳＢ０３・・・が配される。なお、冗長サブビット線ＲＳＢ００〜ＲＳＢ０３・・・を総括的に表記する場合は、符号ＲＳＢを用いることとする。

ＰＲＯＭ領域ＰＡのメモリセル列方向に対して両側には、セレクトゲート領域ＳＧＡ２，ＳＧＡ３が配置される。セレクトゲート領域ＳＧＡ２，ＳＧＡ３において、冗長サブビット線ＲＳＢの各々とメインビット線ＭＢＬとの間に図示しないセレクトゲートＳＧが配されており、冗長サブビット線ＲＳＢとメインビット線とを選択的に結合する。したがって、ＰＲＯＭ領域ＰＡに対するデータ書込については、メインビット線ＭＢＬを介してＰＲＯＭセルＰＭＣにアクセスすることにより行なわれる。

ここで、ＰＲＯＭ領域ＰＡに対するデータ読出については、メインビット線ＭＢＬに対向して、冗長ビット線ＲＢＬ０〜ＲＢＬ５・・・がさらに配設される。以下において、冗長ビット線ＲＢＬ０〜ＲＢＬ５・・・を総括的に表記する場合は、符号ＲＢＬを用いることとする。

このような構成において、ＰＲＯＭ領域ＰＡに対するデータ読出は、冗長サブビット線ＲＳＢが、図示しない冗長セレクトゲートを介して冗長ビット線ＲＢＬに選択的に結合されて行なわれる。なお、以下においては、冗長セレクトゲートが配置される領域を冗長ゲート領域ＲＧＡとも称する。

冗長ゲート領域ＲＧＡは、図６に示すように、ＰＲＯＭ領域ＰＡへのデータ書込を制御するセレクトゲート領域ＳＧＡ３に隣接して配される。したがって、図６の点線で示すように、冗長サブビット線ＲＳＢは、セレクトゲート領域ＳＧＡ３を越えて冗長ゲート領域ＲＧＡまで配線されなければならない。

しかしながら、冗長ゲート領域ＳＧＡにおいて、冗長サブビット線ＲＳＢと冗長ビット線ＲＢＬとを電気的に結合することは、物理的に困難である。なぜなら、セレクトゲート領域ＳＧＡは、図５に示すように、最適化されたレイアウトよって、既に混雑しており、全ての冗長サブビット線ＲＳＢを、この領域を越えて冗長ゲート領域ＲＧＡにまで配線することが難しいからである。

そこで、冗長ビット線ＲＢＬと冗長サブビット線ＲＳＢとの接続を可能として、ＰＲＯＭ領域ＰＡに対する冗長情報の読出を実現する構成をさらに提案する。

図７は、この発明の実施の形態１に従う不揮発性半導体記憶装置におけるメモリアレイの配置の一例を概略的に示す図である。

図７を参照して、ＰＲＯＭ領域ＰＡは、図６に示す２つのセレクトゲート領域ＳＧＡ２，ＳＧＡ３のうち、第２の方向に位置するセレクトゲート領域ＳＧＡ３が削除され、第１の方向のセレクトゲート領域ＳＧＡ２のみが配された構成とされる。これに伴ない、冗長ゲート領域ＲＧＡは、ＰＲＯＭ領域ＰＡに隣接して設けられる。

このような構成とすることにより、１本のメインビット線ＭＢＬに接続される冗長サブビット線ＲＳＢの本数は、４本から２本に削減される。例えば、メインビット線ＭＢＬ００に接続される冗長サブビット線は、ＲＳＢ００とＲＳＢ０１との２本のみとなる。

さらに、冗長サブビット線ＲＳＢ００，ＲＳＢ０１は、冗長ゲート領域ＲＧＡにおいて、冗長ビット線ＲＢＬ０に接続される。すなわち、冗長サブビット線ＲＳＢ００，ＲＳＢ０１は、一端がメインビット線ＭＢＬ０に接続され、他端が冗長ビット線ＲＢＬ０に接続されることとなる。

これによって、ＰＲＯＭ領域ＰＡに対して、冗長書込をメインビット線ＭＢＬを介して行ない、冗長読出を冗長ビット線ＲＢＬを介して別経路にて行なうことができる。なお、メインビット線ＭＢＬおよび冗長ビット線ＲＢＬのいずれにも結合されない冗長サブビット線ＲＳＢ０２，ＲＳＢ０３は、実質的にビット線の機能を果たさない、いわゆるダミーサブビット線となる。

図８は、図７に示す冗長ゲート領域ＲＧＡのレイアウトの一例を示す図である。

図８を参照して、冗長ゲート領域ＲＧＡには、ＰＲＯＭ領域ＰＡから、冗長ビット線ＲＢＬ０〜ＲＢＬ３・・・が延在して配設される。冗長ビット線ＲＢＬ０〜ＲＢＬ３・・・の下には、活性領域ＲＦＬ０〜ＲＦＬ３・・・がそれぞれ形成される。

冗長セレクトゲート選択線ＲＧＬ０，ＲＧＬ１の各々は、複数の活性領域ＲＦＬに共通して配設される。

活性領域ＲＦＬには、冗長セレクトゲート選択線ＲＧＬ０，ＲＧＬ１の活性化に応じて、冗長サブビット線ＲＳＢと冗長ビット線ＲＢＬとを電気的に結合するための冗長セレクトゲートトランジスタＲＧが形成される。例えば、図８に示す活性領域ＲＦＬ０においては、冗長サブビット線ＲＳＢ００，ＲＳＢ０１と冗長ビット線ＲＢＬ０とを結合するための冗長セレクトゲートトランジスタＲＧ００，ＲＧ０１が形成される。

冗長セレクトゲートトランジスタＲＧ００は、ＭＯＳトランジスタであり、ゲートが冗長セレクトゲート選択線ＲＧＬ０に接続され、ソースがコンタクトホールＣＨ０１を介して下層メタル層に配される冗長サブビット線ＲＳＢ００に接続され、ドレインがコンタクトホールＣＨ０２を介して、上層メタル層に配される冗長ビット線ＲＢＬ０に接続される。

冗長セレクトゲートトランジスタＲＧ０１も同様に、ゲートが冗長セレクトゲート選択線ＲＳＧ１にそれぞれ接続され、ソースがコンタクトホールＣＨ０１を介して冗長サブビット線ＲＳＢ０１に接続され、ドレインがコンタクトホールＣＨ０２を介して冗長ビット線ＲＢＬ１に接続される。

このような構成とすることにより、通常メモリセル領域ＮＡに対応する細密レイアウト構造のセレクトゲート領域ＳＧＡの配置構造を冗長ゲート領域にそのまま流用できるメリットがある。

なお、本構成によれば、ＰＲＯＭ領域ＰＡに配される冗長サブビット線ＲＳＢの本数の半分は、ダミーサブビット線となる。このため、ダミーサブビット線に接続されるＰＲＯＭセルＰＭＣを使用できず、ＰＲＯＭ領域ＰＡの使用可能なメモリセル数は半減することとなる。しかしながら、実際のチップ使用条件において、ＰＲＯＭ領域ＰＡのメモリセル数が数１００Ｋ〜１Ｍビットのオーダーに達するのに対して、冗長情報として１チップ当りに必要なビット数は、１Ｋビットのオーダーであり、使用メモリセル数の半減によるデメリットは生じない。むしろ、レイアウト上の連続性・共通性がもたらす効果が大きい。

以上のように、この発明の実施の形態１によれば、冗長情報を記憶するＰＲＯＭ領域に対して、通常メモリセル領域に書込および消去動作を行なう回路を兼用してデータ書込動作を行なうことによって、回路規模の増大および複雑化を回避することができる。

一方、ＰＲＯＭ領域に対する冗長情報の読出については、通常メモリセル領域とは別経路とすることによって、正確な読出動作を可能とし、冗長救済の効率化を図ることができる。

さらに、ＰＲＯＭ領域のメモリセル列方向に対して両側に配される冗長ゲート領域とセレクトゲート領域とを同じレイアウトで構成することができ、製造コストを一層低減することができる。

実施の形態２．
実施の形態１では、ＰＲＯＭ領域ＰＡに対する冗長情報の読出を通常メモリセル領域ＮＡに対する読出とは別経路とする構成について提案した。ここで、先述のように、ＰＲＯＭ領域ＰＡに対するデータ読出動作は、電源投入時において行なわれる。そのため、電源電圧が不安定な状態に関わらず、安定した読出動作が求められる。

本実施の形態では、ＰＲＯＭ領域ＰＡに対する読出動作を安定化させるための構成について提案する。

一般に、通常メモリセル領域ＮＡに対するデータ読出動作は、図３に示したように、選択ワード線ＷＬを予め設定した内部発生電圧ＶＢＯＯＳＴに昇圧したときに、対象メモリセルＭＣに流れるドレイン電流を対応するメインビット線ＭＢＬを介して読取ることによって、保持データが”０”か”１”かを判定する。

例えば、ＮＯＲ型のフラッシュメモリにおいては、データ書込状態、すなわち”０”データ保持状態のメモリセルＭＣは、データ消去状態、すなわち”１”データ保持状態のメモリセルＭＣよりも、しきい値電圧が高いことから、内部発生電圧ＶＢＯＯＳＴを選択ワード線ＷＬに印加したときにメモリセルＭＣに流れるドレイン電流が小さくなる。この電流差を検知することにより、保持データの”０”／”１”を判定する。すなわち、”０”データ保持状態のメモリセルＭＣの電流をＩｂｓｔ０、”１”データ保持状態のメモリセルＭＣの電流をＩｂｓｔ１、および”０”と”１”とを判別する境界のセル電流をトリップ電流Ｉｄｔとしたときに、Ｉｂｓｔ０＜Ｉｄｔ＜Ｉｂｓｔ１の関係が成立することが必要である。したがって、誤ったデータ読出を回避するためには、内部発生電圧ＶＢＯＯＳＴの安定度が極めて重要となる。

しかしながら、内部発生電圧ＶＢＯＯＳＴは、電源電圧に基づいて図１の読出書込電圧発生回路２０で生成される昇圧電圧であり、電源投入直後では、電源電圧が不安定なことに起因して生成される内部発生電圧ＶＢＯＯＳＴの電位レベルも不安定となってしまう。

ここで、電源投入直後にＰＲＯＭ領域ＰＡからデータ”１”を読出す場合を考える。電源投入直後における選択プログラムワード線ＰＷＬは、電位が不安定で、規定の内部発生電圧ＶＢＯＯＳＴレベルまで昇圧されず、内部発生電圧ＶＢＯＯＳＴよりも低い電圧ＶＬＯＷ（ＶＬＯＷ＜ＶＢＯＯＳＴ）であるとする。これにより、対象ＰＲＯＭセルＰＭＣには、本来”１”データ保持状態のドレイン電流の想定値Ｉｂｓｔ１よりも低いドレイン電流Ｉｌｏｗが流れることとなる。このドレイン電流Ｉｌｏｗが、トリップ電流Ｉｄｔ以下となるときには、ドレイン電流判定回路は、対象ＰＲＯＭセルＰＭＣのデータを”１”ではなく、”０”と誤って読出すおそれがある。

そこで、選択プログラムワード線ＰＷＬの電位が規定の内部発生電圧ＶＢＯＯＳＴよりも低い電圧ＶＬＯＷであっても、”１”データ保持状態のドレイン電流Ｉｌｏｗ１がトリップ電流Ｉｄｔよりも低くならないためのマージンを持たせるためには、予めＰＲＯＭセルＰＭＣの消去しきい値電圧を、メモリセルＭＣの消去しきい値電圧よりも低く設定しておく。以下に、ＰＲＯＭセルＰＭＣの消去しきい値電圧の制御方法について詳細に説明する。

図９は、この発明の実施の形態２に従う不揮発性半導体記憶装置における消去シーケンスを示すフローチャートである。

図９を参照して、ＰＲＯＭセルＰＭＣの消去しきい値電圧の制御は、通常メモリセル領域ＮＡに対する消去動作を基本として行なわれる。

まず、通常メモリセル領域ＮＡに対するデータ消去動作は、消去開始において、図１の読出書込電圧発生回路２０に配される消去パルス印加回路（図示せず）から消去対象ブロックに所定のパルス幅を有する消去パルスを印加する（ステップＳ０１）。フラッシュメモリにおいては、複数のメモリセルの消去を一括して行なうが、この消去単位のことをブロックと称する。消去対象ブロックに消去パルスが印加されると、ＦＮ（ファウラーノルドハイム）トンネル電流によるしきい値電圧の変更が行なわれる。

続いて、ブロックの保持情報が消去されたか否かを判定するイレーズベリファイ機能による判定が行なわれる。図１のベリファイおよびパルス制御回路１２に内包されるベリファイ回路は、消去対象ブロックのすべてのメモリセルのしきい値電圧が上限値（以下、消去判定電圧とも称する）以下であることを確認する（ステップＳ０２）。このときに、しきい値電圧が上限値よりも高ければ、ステップＳ０１に戻り、再度消去パルスが印加される。全てのメモリセルのイレーズが確認されるまで、ステップＳ０１とＳ０２とが繰り返される。全てのメモリセルのイレーズが確認されると、ステップＳ０３に進む。

ステップＳ０３では、メモリセルＭＣが過消去状態になっていないかを確認するオーバイレーズベリファイが行なわれる。すなわち、前述のベリファイ回路によって、イレーズベリファイが完了した後に、しきい値電圧がある下限値（以下、過消去判定電圧とも称する）以下になっているメモリセルを検出する。過消去状態にあるメモリセルを検出すると、ビットごとのオーバイレーズリカバーが行なわれる（ステップＳ０４）。オーバイレーズリカバーとは、ビット後とにチャネルホットエレクトロンを用いてデータを書き戻す機能、つまりメモリセルごとにしきい値電圧を正方向に大きくする機能である。オーバイレーズリカバー後において、再び過消去状態にあるメモリセルがあるか否かが判定される（ステップＳ０３）。過消去状態のメモリセルが存在しないことが確認されると消去動作が終了する。

ここで、ＰＲＯＭセルＰＭＣの消去しきい値電圧を、メモリセルＭＣの消去しきい値電圧よりも低く設定する手段として、消去対象ブロックがＰＲＯＭセルＰＭＣの場合とメモリセルＭＣの場合とで、消去パルスの印加条件（印加電圧もしくは印加時間）をベリファイ回路に配される消去パルス制御回路において切替えることが挙げられる（ステップＳ０５）。

詳細には、消去対象ブロックがＰＲＯＭセルＰＭＣのときには、ＰＲＯＭ選択信号が消去パルス制御回路に入力される。消去パルス制御回路は、ＰＲＯＭ選択信号に応じて、消去パルスの印加時間をメモリセルＭＣのときよりも長く設定する。あるいは、消去パルスの印加電圧をメモリセルＭＣのときよりも高く設定する。このようにして、ＰＲＯＭセルＰＭＣの消去しきい値電圧は、メモリセルＭＣの消去しきい値電圧よりも低電位に設定される。

続いて、ステップＳ０２，Ｓ０３のイレーズベリファイにおいて、消去対象ブロックがＰＲＯＭセルＰＭＣのときには、しきい値電圧の上限値および下限値をメモリセルＭＣのときの値よりも低くなるように設定する。このしきい値電圧の制御は、ステップＳ０６に示すように、チェックＶｔｈ制御回路において、ＰＲＯＭセルＰＭＣが消去対象となったことを示すＰＲＯＭ選択信号に応じて実行される。

このようにして、ＰＲＯＭセルＰＭＣの消去しきい値電圧は、メモリセルＭＣの消去しきい値電圧よりも低く設定される。したがって、電源投入時において、選択プログラムワード線ＰＷＬの電位が内部発生電圧ＶＢＯＯＳＴよりも低い電圧ＶＬＯＷであっても、読出マージンを確保することができ、誤った読出が回避される。

図１０は、図９に示す消去動作のうちのイレーズベリファイおよびオーバイレーズベリファイに関する構成を抽出して説明するための概略ブロック図である。

図１０を参照して、通常メモリセル領域ＮＡに対するイレーズベリファイおよびオーバイレーズベリファイは、読出書込電圧発生回路２０において、消去判定電圧および過消去判定電圧を生成し、これらの判定電圧をＷＬ活性電圧として、選択ワード線ＷＬに供給して行なわれる。

読出書込電圧発生回路２０は、生成するＷＬ活性電圧の電圧レベルを調整するためのチェックＶｔｈ制御回路２１を備える。チェックＶｔｈ制御回路２１は、ＰＲＯＭ選択信号に応答して、そのレベルを調整する。詳細には、ＰＲＯＭ選択信号の活性化時（ＰＲＯＭセルＰＭＣが消去対象となったことに相当）において、チェックＶｔｈ制御回路２１は、生成する消去判定電圧および過消去判定電圧が、メモリセルＭＣのベリファイ動作における判定電圧よりも低くなるように制御する。生成された判定電圧は、ＷＬ活性電圧として、ロウデコーダ１０Ｐによって選択プログラムワード線ＰＷＬに供給される。

ＰＲＯＭ領域ＰＡに対するイレーズベリファイでは、消去対象ブロックのＰＲＯＭセルのゲートに、選択プログラムワード線ＰＷＬを介して消去判定電圧を与え、ソース−ドレイン間に電流を確認することにより、消去が行なわれたか否かが判定される。

さらに、ＰＲＯＭ領域ＰＡに対するオーバイレーズベリファイにおいては、消去対象ブロックのＰＲＯＭセルＰＭＣのゲートに、選択プログラムワード線ＰＷＬを介して過消去判定電圧を与え、ソース−ドレイン間に電流が流れるか否かを検出することにより、過消去状態にあるＰＲＯＭセルＰＭＣが検出される。

以上のように、この発明の実施の形態２によれば、ＰＲＯＭ領域の消去しきい値電圧を通常メモリセル領域の消去しきい値電圧よりも低く設定することにより、不安定な電源状態においても読出マージンを確保することができ、冗長情報の読出を正確かつ安定的に行なうことができる。

実施の形態３．
実施の形態２では、ＰＲＯＭセルＰＭＣの消去しきい値電圧をメモリセルＭＣの消去しきい値電圧よりも低く設定することによって、ＰＲＯＭ領域ＰＡに対する読出マージンを確保する構成について説明した。

しかしながら、メモリセルＭＣよりもしきい値電圧の下限値を低く設定することによって、データ消去状態（”１”データ保持状態）のＰＲＯＭセルＰＭＣは、しきい値電圧が低くなり、ゲート電圧が０Ｖであってもドレイン電流が流れるデプレッション型トランジスタとなりうる。このため、ゲート電圧が０Ｖのとき、すなわちＰＲＯＭセルＰＭＣが非選択状態にあるときにもリーク電流（以下、オフ電流とも称する）が流れてしまうこととなる。

ＰＲＯＭ領域ＰＡに対するデータ読出時には、複数のプログラムワード線ＰＷＬのうち、１本の選択プログラムワード線ＰＷＬのみが内部発生電圧ＶＢＯＯＳＴよりも低電圧ＶＬＯＷに遷移し、残りの非選択プログラムワード線ＰＷＬは、接地電圧ＧＮＤレベルに固定される。

先述のように、１本の冗長サブビット線ＲＳＢには、多数のＰＲＯＭセルＰＭＣが接続されることから、非選択プログラムワード線ＰＷＬに結合されるＰＲＯＭセルＰＭＣ１個あたりのオフ電流が増大することによって、冗長サブビット線ＲＳＢを流れるオフ電流の総量が増大する。一例として、冗長サブビット線ＲＳＢ１本に接続されるＰＲＯＭセルＰＭＣの数を１２８個として、非選択状態のＰＲＯＭセルＰＭＣ１個あたりのオフ電流をＩｏｆｆとしたときに、選択状態のＰＲＯＭセルＰＭＣに対して”０”データ読出を行なう場合を考える。正常動作であれば、選択状態のＰＲＯＭセルＰＭＣの”０”データ読出電流Ｉｂｓｔ０は、トリップ電流Ｉｄｔよりも小さいことから、読出データが”０”であると判定される。一方、オフ電流量が増大してしまうと、冗長サブビット線ＲＳＢを流れる電流は、”０”データ読出電流Ｉｂｓｔ０と、１２７個の非選択状態のＰＲＯＭセルＰＭＣのオフ電流の総和１２７×Ｉｏｆｆとの和となり、トリップ電流Ｉｄｔよりも大きくなってしまう。このため、選択ＰＲＯＭセルＰＭＣの読出情報は、データ”１”であると誤って判定されることとなる。

以上のように、ＰＲＯＭ領域に対するデータ読出においては、電源投入時の読出マージンを確保することによって、読出情報に誤動作が起きてしまうという問題が新たに起こりうる。そこで、本実施の形態では、ＰＲＯＭ領域ＰＭＣに対するデータ読出マージンを損なうことなく、データ読出の誤動作を回避するための構成について提案する。

図１１は、この発明の実施の形態３に従う不揮発性半導体記憶装置におけるＰＲＯＭ領域ＰＡの構成を示す回路図である。

図１１を参照して、ＰＲＯＭ領域ＰＡは、行列状に配置された複数のＰＲＯＭセルＰＭＣと、各ＰＲＯＭセル列に対応して配される冗長サブビット線ＲＳＢ００〜ＲＳＢ０３・・・と、各ＰＲＯＭセル行に対応して配されるソース線ＳＬとを備える。なお、ＰＲＯＭ領域ＰＡの基本的な配置は、図２に示す通常メモリセル領域ＮＡの配置と同じである。

冗長サブビット線ＲＳＢは、実施の形態１で説明したように、一端がセレクトゲートＳＧを介してメインビット線ＭＢＬに結合され、他端が冗長セレクトゲートＲＳＧを介して冗長ビット線ＲＢＬに結合される。なお、冗長サブビット線ＲＳＢのうちの半数は、ダミーサブビット線として、いずれのビット線にも結合されていない。

ＰＲＯＭ領域ＰＡは、さらに、それぞれがＰＲＯＭセル行に対応して配される２本のプログラムワード線ＰＷＬ０，ＰＷＬ１と、他のＰＲＯＭセル行に対応して配される複数のダミーワード線ＤＷＬとを備える。

複数のＰＲＯＭセルのうち、プログラムワード線ＰＷＬ０，ＰＷＬ１にゲートが接続されるＰＲＯＭセルＰＭＣは、ドレインが対応する冗長サブビット線ＲＳＢに接続されて、データ保持が可能である。一方、ダミーワード線ＷＬにゲートが接続されるＰＲＯＭセルＰＭＣは、ドレインが対応する冗長サブビット線ＲＳＢに接続されない、ドレインコンタクトオープンとされる。このため、これらのＰＲＯＭセルＰＭＣは、実質的にメモリセルとして機能しない、いわゆるダミーセルとなる。すなわち、ＰＲＯＭ領域ＰＡにおいて、有効なＰＲＯＭセルＰＭＣは、図１１に示すように、プログラムワード線ＰＷＬ０，ＰＷＬ１に接続され、かつメインビット線ＭＢＬおよび冗長ビット線ＲＢＬと結合する冗長サブビット線ＲＳＢに接続されるセルのみとなる。なお、以下において、この有効なＰＲＯＭセルを、有効ＰＲＯＭセルＡＰＭＣとも称する。

このような構成を有するＰＲＯＭ領域ＰＡに対するデータ書込動作においては、プログラムワード線ＰＷＬ０，ＰＷＬ１が選択され、データ書込のための所定の内部発生電圧ＶＰＷＬが印加される。これにより、有効ＰＲＯＭセルＡＰＭＣのコントロールゲートには、内部発生電圧ＶＰＷＬに設定される。さらに、セレクトゲート選択線ＳＧＬ０，ＳＧＬ１によって選択された冗長サブビット線ＲＳＢは、書込データに応じて、書込電圧ＶＢＬＤまたは接地電圧ＧＮＤに設定される。すなわち、同一の冗長サブビット線ＲＳＢに接続されるＡＰＲＯＭセルには、内部発生電圧ＶＰＷＬと書込電圧ＶＢＬＤまたは接地電圧ＧＮＤとが印加されて、同一のデータが書込まれる。

一方、ＰＲＯＭ領域ＰＡに対するデータ読出動作では、プログラムワード線ＰＷＬ０，ＰＷＬ１を同時に内部発生電圧ＶＢＯＯＳＴに設定する。あるいは、プログラムワード線ＰＷＬ０とＰＷＬ１とをショートして同電位に設定する。このとき、プログラムワード線ＰＷＬ０，ＰＷＬ１は、電源投入時において内部発生電圧ＶＢＯＯＳＴよりも低い電圧ＶＬＯＷに設定されうるが、実施の形態２で示すように、ＡＰＲＯＭセルＡＰＭＣのしきい値電圧を低く設定することで、読出マージンを持つことができる。

さらに、冗長ゲート選択線ＲＧＬ０，ＲＧＬ１によって選択された冗長サブビット線ＲＳＢを介して所定の読出電圧ＶＢＬＰに設定される。これによって、冗長サブビット線ＲＳＢには、プログラムワード線ＰＷＬ０，ＰＷＬ１に接続されるＡＰＲＯＭセルＡＰＭＣから、互いに等しい保持データが同時に読出される。このとき、選択された冗長サブビット線ＲＳＢには、ＡＰＲＯＭセルＡＰＭＣ以外の複数のダミーセルは未接続であることから、オフ電流が発生せず、読出電流のみが流れる。したがって、オフ電流の増大による誤動作を回避することができる。

なお、以上の構成とすることによって、１本の冗長サブビット線ＲＳＢあたりに保持できる冗長データは１ビットに削減される。しかしながら、冗長情報として１チップ当りに必要なビット数は１Ｋビットのオーダーであり、ＰＲＯＭ領域ＰＡとしてそのオーダーに見合うだけのサブビット線本数を確保しても、まだ回路構成上十分にメリットがあると判断できる。また、本実施の形態では、１対のプログラムワード線ＰＷＬ０，ＰＷＬ１に結合される２個のＡＰＲＯＭセルＡＰＭＣに対して１ビットの冗長情報を記憶する構成としたが、１本のプログラムワード線ＰＷＬに結合される１個のＡＰＭＣセルＡＰＭＣに対して１ビットの冗長情報を記憶する構成とすることによっても、同様の効果を得ることができる。

以上のように、この発明の実施の形態３によれば、ＰＲＯＭ領域に対する冗長情報の読出において、読出マージンを確保するとともに、オフ電流による誤動作を抑制することができ、冗長情報の読出を正確かつ安定的に行なうことができる。

実施の形態４．
図１２は、この発明の実施の形態４に従う不揮発性半導体記憶装置におけるＰＲＯＭ領域ＰＡの構成を示す回路図である。本実施の形態では、実施の形態３に対して、さらに読出マージンを改善するための構成を提案する。

図１２を参照して、ＰＲＯＭ領域ＰＡは、行列状に配置された複数のＰＲＯＭセルＰＭＣと、各ＰＲＯＭセル列に対応して配される冗長サブビット線ＲＳＢ００〜ＲＳＢ０３・・・と、各メモリセル行に対応して配されるソース線ＳＬとを備える。なお、ＰＲＯＭ領域ＰＡの基本的な配置は、実施の形態３と同様に、図２に示す通常メモリセル領域ＮＡの配置と同じである。

冗長サブビット線ＲＳＢは、一端がセレクトゲートＳＧを介してメインビット線ＭＢＬに結合され、他端が冗長セレクトゲートＲＧを介して冗長ビット線ＲＢＬに結合される。例えば、冗長サブビット線ＲＳＢ００，ＲＳＢ０１は、セレクトゲートＳＧ００，ＳＧ０１により、メインビット線ＭＢＬ０に結合される一方、冗長セレクトゲートＲＧ００，ＲＧ０１により、冗長ビット線ＲＢＬ０に結合される。なお、冗長サブビット線ＲＳＢのうちの半数（例えば、ＲＳＢ０２，ＲＳＢ０３）は、ダミーサブビット線として、いずれのビット線にも結合されていない。

冗長ビット線ＲＢＬ０〜ＲＢＬ３は、さらに、メモリセル列にそれぞれ対応して設けられる冗長ＹゲートＲＹＧ０〜ＲＹＧ３を介して、冗長データ線ＲＤＬ０と結合される。図示しない冗長ビット線ＲＢＬ４〜ＲＢＬ７においても、メモリセル列に対応して設けられる４個の冗長ＹゲートＲＹＧ４〜ＲＹＧ７を介して、冗長データ線ＲＤＬ１と結合される。以下においては、冗長ＹゲートＲＹＧ０〜ＲＹＧ４・・・の各々を総括的に表記する場合は、符号ＲＹＧを用いることとする。

冗長ＹゲートＲＹＧ０〜ＲＹＧ３は、冗長ゲート線ＲＹＧＬ０〜ＲＹＧＬ３のうちの対応する１本の活性化に応答して選択的にオンする。なお、冗長ゲート線ＲＹＧ０〜ＲＹＧＬ３は、列選択結果に応じて選択的に活性化される。これにより、冗長ビット線ＲＢＬ０〜ＲＢＬ３は、１／４に選択されて、冗長データ線ＲＤＬ０と電気的に結合される。

図示しない冗長ＹゲートＲＹＧ４〜ＲＹＧ７においても同様に、冗長ゲート線ＲＹＧＬ４〜ＲＹＧ７のうち対応する１本の活性化に応答してオンする。これにより、冗長ビット線ＲＢＬ４〜ＲＢＬ７は、１／４に選択されて、冗長データ線ＲＤＬ１に電気的に結合される。

以上のように、４本の冗長ビット線ＲＢＬを、冗長ＹゲートＲＹＧによってデコードすることにより、図示しないＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡに伝達される冗長読出情報を１／４に削減し、シーケンシャルに読出すことができる。また、複数の冗長ビット線ＲＢＬの各々をセンスアンプに結合する構成に対して、センスアンプの回路構成を簡略化することができる。なお、本実施の形態では、冗長ビット線ＲＢＬを１／４にデコードする構成について示したが、より大きなデコード単位についても適用可能である。

ＰＲＯＭ領域ＰＡは、さらに、それぞれがＰＲＯＭセル行に対応して配される２本のプログラムワード線ＰＷＬ０，ＰＷＬ１と、他のＰＲＯＭセル行に対応して配される複数のダミーワード線ＤＷＬとを備える。実施の形態３と同様に、複数のＰＲＯＭセルＰＭＣのうち、プログラムワード線ＰＷＬ０，ＰＷＬ１にゲートが接続されるＰＲＯＭセルＡＰＭＣは、ドレインが対応する冗長サブビット線ＲＳＢに接続されて、データ保持が可能である。一方、ダミーワード線ＷＬにゲートが接続されるＰＲＯＭセルは、ドレインコンタクトオープンとされ、ダミーセルとなる。

このような構成を有するＰＲＯＭ領域ＰＡにおいて、データ読出動作は、隣接する冗長データ線（図１１では、冗長データ線ＲＤＬ０，ＲＤＬ１）を図示しないプログラム用センスアンプＰＲＯＭ−ＳＡに相補接続し、相補冗長データ線の各々に流れる読出電流の差を検知することによって行なう。詳細には、冗長データ線ＲＤＬ０に選択的に結合される冗長サブビット線ＲＳＢ００，ＲＳＢ０１・・・に接続されるＰＲＯＭセルＡＰＭＣには、全てデータ”０”を書込み、冗長データ線ＲＤＬ１に選択的に結合される冗長サブビット線ＲＳＢ４０，ＲＳＢ４１・・・に接続されるＰＲＯＭセルＡＰＭＣには、全てデータ”１”を書込んでおく。

データ読出時には、冗長ＹゲートＲＹＧによって１／４に選択された冗長ビット線ＲＢＬと冗長データ線ＲＤＬ０，ＲＤＬ１とがそれぞれ電気的に結合される。これにより、相補冗長データ線ＲＤＬ０，ＲＤＬ１には、データ”０”保持状態のＰＲＯＭセルＡＰＭＣの読出電流と、データ”１”保持状態のＰＲＯＭセルＡＰＭＣの読出電流とがそれぞれ流れる。

さらに、ＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡにおいて、相補冗長データ線ＲＤＬ０，ＲＤＬ１を流れる電流差が検知されることにより、読出情報の極性弁別が行なわれる。

このように相補冗長データ線ＲＤＬ０，ＲＤＬ１を用いて読出情報が”０”か”１”かを判定することによって、通常メモリセル領域ＮＡに対するデータ読出において、基準電流レベルとして必要とされるトリップ電流Ｉｄｔの設定が不要となる。

さらに、電源投入時にプログラムワード線ＰＷＬに印加される内部発生電圧ＶＢＯＯＳＴの電位が低く、ＰＲＯＭセルＡＰＭＣを流れる読出電流の絶対量が小さい場合であっても、相補データの読出電流差からデータを判定することから、読出マージンをさらに改善し、正確なデータ読出が可能となる。

以上のように、この発明の実施の形態４によれば、冗長情報の読出において、複数の冗長ビット線を一本の冗長データ線にデコードすることにより、ＰＲＯＭ用センスアンプに伝達される情報を削減してシーケンシャルに読出すことができる。また、ＰＲＯＭ用センスアンプの構成を簡略化でき、冗長構成に伴なうコストの増大を抑えることができる。

さらに、隣接するデータ線をＰＲＯＭ用センスアンプに相補接続し、相補データ線の読出電流差からデータの判定を行なうことにより、各読出電流の絶対値が小さい場合であっても、正確な冗長情報の読出が実現される。

実施の形態５．
本実施の形態では、実施の形態４にて示す相補冗長データ線を用いた冗長情報の読出を行なうためのＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡの構成例について説明する。

図１３は、この発明の実施の形態５に従う不揮発性半導体記憶装置におけるＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡの構成を示す回路図である。

図１３を参照して、ＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡは、選択プログラムワード線ＰＷＬに与えられるサブビット線リミット電圧ＶＣＮＳＴに応答して、相補冗長データ線ＲＤＬ１，ＲＤＬ０をそれぞれノードＮＤ１，ＮＤ０に接続するＮチャネルＭＯＳトランジスタＴ１１，Ｔ１２と、センスアンプ閉じ込め信号ＣＵＴに応答して、ノードＮＤ０，ＮＤ１をそれぞれセンスアンプ相補ノードＲＳＡ，／ＲＳＡに接続するＮチャネルＭＯＳトランジスタＴ０，Ｔ１と、活性化時、センスアンプ相補ノードＲＳＡ，／ＲＳＡ上の信号を差動増幅するクロスカップル型増幅器ＸＡと、センスアンプ活性化信号／ＳＡＥの活性化時、クロスカップル型増幅器ＸＡに電源電圧を供給するＰチャネルＭＯＳトランジスタＴ７と、センスアンプ活性化信号ＳＡＥの活性化時、クロスカップル型増幅器ＸＡに接地電圧を供給するＮチャネルＭＯＳトランジスタＴ２とを含む。

クロスカップル型増幅器ＸＡは、詳細には、交差結合されるＰチャネルＭＯＳトランジスタＴ４，Ｔ５と、交差結合されるＮチャネルＭＯＳトランジスタＴ３，Ｔ５とを含む。

ＰチャネルＭＯＳトランジスタＴ７は、センスアンプ活性化信号／ＳＡＥの活性化時（「Ｌ」レベル）に導通し、ＰチャネルＭＯＳトランジスタＴ４，Ｔ６の共通ソースノードに電源電圧を供給する。ＮチャネルＭＯＳトランジスタＴ２は、センスアンプ活性化信号ＳＡＥの活性化時（「Ｈ」レベル）に導通し、ＮチャネルＭＯＳトランジスタＴ３，Ｔ５の共通ソースノードに接地電圧を供給する。したがって、クロスカップル型増幅器ＸＡは、センスアンプ活性化信号／ＳＡＥ，ＳＡＥが活性化されると活性化されて、センスアンプ相補ノードＲＳＡ，／ＲＳＡの信号を差動増幅する。

ＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡは、電流カット信号ＩＣＵＴに応答して、電源ノードとノードＮＤ１０とを結合するＰチャネルＭＯＳトランジスタＴ１０と、ノードＮＤ１０とセンスアンプ相補ノードＲＳＡ，／ＲＳＡとの間に結合されるソースフォロワトランジスタＴ８，Ｔ９とをさらに含む。

なお、センスアンプ閉じ込め信号ＣＵＴは、後述するように、センスアンプ相補ノードＲＳＡ，／ＲＳＡに電荷を閉じ込めるための信号であり、読出を指示する信号に応じて活性化（「Ｈ」レベル）され、センスアンプ活性化信号ＳＡＥの活性化に応じて非活性化（「Ｌ」レベル）される。

また、電流カット信号ＩＣＵＴは、相補冗長データ線ＲＤＬ１，ＲＤＬ０を流れる読出電流をセンスアンプ内に駆動するための信号である。電流カット信号ＩＣＵＴは、センスアンプ活性化信号ＳＡＥの非活性時において非活性状態（「Ｌ」レベル）となって読出電流を駆動し、センスアンプ活性化信号ＳＡＥの活性化に応じて活性化（「Ｈ」レベル）される。

ＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡは、センスアンプ相補ノードＲＳＡの信号とセンスアンプ活性化信号ＳＡＥとを受けて、論理積の演算結果として読出データＲＤＤを生成するＡＮＤゲートＧ０と、センスアンプ相補ノード／ＲＳＡの信号とセンスアンプ活性化信号ＳＡＥとを受けて、論理積の演算結果として読出データ／ＲＤＤを生成するＡＮＤゲートＧ１とをさらに含む。

図１４は、図１３に示すＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡを用いたデータ読出動作を説明するための動作波形図である。

図１４を参照して、データ読出時においては、センスアンプ閉じ込め信号ＣＵＴが「Ｈ」レベルとなり、ＮチャネルＭＯＳトランジスタＴ０，Ｔ１が導通すると、ノードＮＤ０，ＮＤ１とセンスアンプ相補ノードＲＳＡ，／ＲＳＡとが電気的に結合される。

続いて、選択プログラムワード線ＰＷＬが固定電圧であるサブビット線リミット電圧ＶＣＮＳＴレベルとなると、ＮチャネルＭＯＳトランジスタＴ１１，Ｔ１２が導通し、相補冗長データ線ＲＤＬ１，ＲＤＬ０とノードＮＤ０，ＮＤ１とをそれぞれ結合する。これにより、相補冗長データ線ＲＤＬ１，ＲＤＬ０とセンスアンプ相補ノードＲＳＡ，／ＲＳＡとがそれぞれ結合される。

次に、ＰチャネルＭＯＳトランジスタＴ１０は、電流カット信号ＩＣＵＴが非活性化時（「Ｌ」レベル）に導通し、電源ノードとノードＮＤ１０とを電気的に結合する。ソースフォロワトランジスタＴ８，Ｔ９は、同じトランジスタサイズであり、ゲートおよびドレインがノードＮＤ１０に接続され、ソースがセンスアンプ相補ノードＲＳＡ，／ＲＳＡに接続される。

ソースフォロワトランジスタＴ８，Ｔ９は、ノードＮＤ１０に電源電圧が供給されたことに応じて導通し、相補冗長データ線ＲＤＬ１，ＲＤＬ０に接続されるＡＰＲＯＭセル（図示せず）の保持データに応じた読出電流を駆動する。詳細には、相補冗長データ線ＲＤＬ１に接続されるＡＰＲＯＭセルがデータ消去状態（”１”データ保持状態）であり、相補冗長データ線ＲＤＬ０の接続されるＡＰＲＯＭセルがデータ書込状態（”０”データ保持状態）であるとき、ソースフォロワトランジスタＴ８には、データ”１”の読出電流Ｉｂｓｔ１が流れ、ソースフォロワトランジスタＴ９には、データ”０”の読出電流Ｉｂｓｔ０が流れる。先述のように、データ”１”の読出電流Ｉｂｓｔ１とデータ”０”の読出電流Ｉｂｓｔ０との間には、Ｉｂｓｔ１＞Ｉｂｓｔ０の関係が成り立つ。ソースフォロワトランジスタＴ８，Ｔ９は、互いに同じサイズであることから、各々のソース間には、読出電流の差に応じた電圧差が生じる。すなわち、読出電流の差は、ソースフォロワトランジスタＴ８，Ｔ９において電圧差に変換され、センスアンプ相補ノードＲＳＡ，／ＲＳＡ間の電圧差となる。

次に、センスアンプ活性化信号ＳＡＥ，／ＳＡＥが活性化されたことに応答して、センスアンプ閉じ込め信号ＣＵＴは「Ｌ」レベルに活性化され、かつ電流カット信号ＩＣＵＴは「Ｈ」レベルに活性化される。これによって、ＮチャネルＭＯＳトランジスタＴ０，Ｔ１およびソースフォロワトランジスタＴ８，Ｔ９は、非導通となる。したがって、センスアンプ相補ノードＲＳＡ，／ＲＳＡは、相補冗長データ線ＲＤＬ１，ＲＤＬ０と電源ノードとから電気的に分離される。これにより、センスアンプ相補ノードＲＳＡ，／ＲＳＡに電荷が閉じ込められた状態となる。

さらに、クロスカップル型増幅器ＸＡは、センスアンプ活性化信号／ＳＡＥ，ＳＡＥの活性化に応じて活性化され、センスアンプ相補ノードＲＳＡ，／ＲＳＡの信号を差動増幅する。

最後に、ＡＮＤ回路Ｇ０，Ｇ１において、センスアンプ相補ノードＲＳＡ，／ＲＳＡの信号と「Ｈ」レベルに活性化されたセンスアンプ活性化信号ＳＡＥとに従って、「Ｈ」レベルの読出データ／ＲＤＤおよび「Ｌ」レベルの読出データＲＤＤが生成される。

なお、ＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡは、図１３に説明した構成の他に、以下に示す変更例の構成によっても実現でき、同様の効果を得ることができる。

図１５は、この発明の実施の形態５に従う不揮発性半導体記憶装置におけるＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡの変更例の構成を示す回路図である。

図１５を参照して、ＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡは、センスアンプ閉じ込め信号ＣＵＴに応答して、相補冗長データ線ＲＤＬ１，ＲＤＬ０をそれぞれセンスアンプ相補ノードＲＳＡ，／ＲＳＡに接続するＮチャネルＭＯＳトランジスタＴ０，Ｔ１と、活性化時、センスアンプ相補ノードＲＳＡ，／ＲＳＡ上の信号を差動増幅するクロスカップル型増幅器ＸＡと、センスアンプ活性化信号／ＳＡＥの活性化時、クロスカップル型増幅器ＸＡに電源電圧を供給するＰチャネルＭＯＳトランジスタＴ７と、センスアンプ活性化信号ＳＡＥの活性化時、クロスカップル型増幅器ＸＡに接地電圧を供給するＮチャネルＭＯＳトランジスタＴ２とを含む。

ＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡは、電流カット信号／ＩＣＵＴに応答して、電源ノードとセンスアンプ相補ノードＲＳＡ，／ＲＳＡとを結合するソースフォロワトランジスタＴ８，Ｔ９とをさらに含む。

図１５のＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡは、図１３に示すものと基本的に同じ構成を有しており、ソースフォロワトランジスタＴ８，Ｔ９が電流カット信号／ＩＣＵＴによって駆動される点およびＮチャネルＭＯＳトランジスタＴ１１，Ｔ１２を含まない点においてのみ異なる。したがって、図１３と重複する部分についての詳細な説明は繰り返さない。また、センスアンプ閉じ込め信号ＣＵＴおよび電流カット信号／ＩＣＵＴについても、それぞれ図１３に示す信号と同一信号および反転した信号であることから、これらの信号についての詳細な説明は省略する。

図１６は、図１５に示すＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡを用いたデータ読出動作を説明するための動作波形図である。

図１６を参照して、データ読出時においては、センスアンプ閉じ込め信号ＣＵＴが「Ｈ」レベルとなり、ＮチャネルＭＯＳトランジスタＴ０，Ｔ１が導通すると、冗長データ線ＲＤＬ１，ＲＤＬ０とセンスアンプ相補ノードＲＳＡ，／ＲＳＡとがそれぞれ電気的に結合される。

次に、ソースフォロワトランジスタＴ８，Ｔ９は、電流カット信号／ＩＣＵＴが活性化時（「Ｈ」レベル）に導通し、電源ノードとセンスアンプ相補ノードＲＳＡ，／ＲＳＡとを電気的に結合する。ソースフォロワトランジスタＴ８，Ｔ９は、相補冗長データ線ＲＤＬ１，ＲＤＬ０に接続されるＡＰＲＯＭセル（図示せず）の保持データに応じた読出電流を駆動する。ソースフォロワトランジスタＴ８，Ｔ９は、互いに同じサイズであり、各々のソース間には、読出電流の差に応じた電圧差が生じる。図１３と同様に、読出電流の差は、ソースフォロワトランジスタＴ８，Ｔ９において電圧差に変換され、センスアンプ相補ノードＲＳＡ，／ＲＳＡ間の電圧差となる。

次に、センスアンプ活性化信号ＳＡＥ，／ＳＡＥが活性化されたことに応答して、センスアンプ閉じ込め信号ＣＵＴは「Ｌ」レベルに活性化され、かつ電流カット信号ＩＣＵＴは「Ｈ」レベルに活性化される。これによって、ＮチャネルＭＯＳトランジスタＴ０，Ｔ１およびソースフォロワトランジスタＴ８，Ｔ９は、非導通となる。したがって、センスアンプ相補ノードＲＳＡ，／ＲＳＡは、相補冗長データ線ＲＤＬ１，ＲＤＬ０と電源ノードとから電気的に分離される。これにより、センスアンプ相補ノードＲＳＡ，／ＲＳＡに電荷が閉じ込められた状態となる。

クロスカップル型増幅器ＸＡは、センスアンプ活性化信号／ＳＡＥ，ＳＡＥが活性化されると活性化されて、センスアンプ相補ノードＲＳＡ，／ＲＳＡの信号を差動増幅する。差動増幅されたセンスアンプ相補ノードＲＳＡ，／ＲＳＡの信号は、読出データとして出力される。

以上のように、この発明の実施の形態５によれば、ＰＲＯＭ用センスアンプにおいて、相補の冗長データ線の電流差を電圧差に変換し、この電圧差を差動増幅して読出データの判定を行なう構成とすることから、読出マージンをさらに改善し、データ読出の安定化を図ることができる。

実施の形態６．
これまでの実施の形態では、ＰＲＯＭ領域ＰＡに保持される冗長情報を正確に読出すために、十分な読出マージンを確保する構成について説明した。上記の構成において、ＰＲＯＭ領域ＰＡに対するデータ読出は、電源投入時に、選択プログラムワード線ＰＷＬに与えられる内部発生電圧ＶＢＯＯＳＴに基づいて行なわれるため、内部発生電圧ＶＢＯＯＳＴの安定化が重要となる。

そこで、本実施の形態では、電源投入時の内部発生電圧ＶＢＯＯＳＴが選択プログラムワード線を活性状態に駆動することができる電圧レベルに達したことを検知して読出動作を実行することによって、さらに安定した読出動作を保証することを提案する。なお、本実施の形態は、前述の実施の形態１、３および４に従う不揮発性半導体記憶装置のそれぞれに適用することができる。

図１７は、この発明の実施の形態６に従う不揮発性半導体記憶装置に搭載される内部電源検知回路の構成を示す回路図である。

図１７を参照して、内部電源検知回路８０は、内部発生電圧ＶＢＯＯＳＴの電位を概算的に検知するＶＢＯＯＳＴ簡易検知回路３０と、検知の基準となる参照電圧ＶＲＥＦを発生するＶＲＥＦ発生回路５０と、ＶＢＯＯＳＴ簡易検知回路３０の検知結果と参照電圧ＶＲＥＦとに応じてイネーブル信号を出力する簡易イネーブル回路４０と、内部発生電圧ＶＢＯＯＳＴを分圧するためのＶＢＯＯＳＴ分圧回路６０と、内部発生電圧ＶＢＯＯＳＴの分圧電圧に基づいて、その電位を詳細に検知するＶＢＯＯＳＴ詳細検知回路７０と、簡易検知結果と詳細検知結果とから最終的な検知結果を出力するＡＮＤ回路Ｇ３とを備える。

ＡＮＤ回路Ｇ３から出力される検知結果は、内部発生電圧ＶＢＯＯＳＴが所定の電圧レベルに達し、データ読出動作が可能となったことを示す読出開始信号ＳＴＡＲＴとして、冗長読出制御回路１１０に入力される。

冗長読出制御回路１１０は、活性化した読出開始信号ＳＴＡＲＴに応答して、ＰＲＯＭ領域ＰＡに対して冗長情報の読出動作を実行する。このとき、冗長読出制御回路１１０は、冗長情報の読出が開始したことに応じて、読出開始信号ＳＴＡＲＴを初期化するためのリセット信号ＲＥＳ０，ＲＥＳ１を発生する。リセット信号ＲＥＳ０，ＲＥＳ１は、冗長情報の読出動作の開始前は、非活性状態（「Ｌ」レベル）を示し、読出動作が開始したことを受けて活性化（「Ｈ」レベル）される信号である。なお、リセット信号ＲＥＳ０とＲＥＳ１とは、設計上タイミングに若干の遅延が設けられる場合があるが、実質的に同一の信号である。

ＶＢＯＯＳＴ簡易検知回路２０は、内部発生電圧ＶＢＯＯＳＴが所定の電圧レベルに達したことを概略的に検知するための部位であり、内部発生電圧ＶＢＯＯＳＴと接地電圧との間に直列に結合されるＰチャネルＭＯＳトランジスタＰ０〜Ｐ４を備える。

ＰチャネルＭＯＳトランジスタＰ０は、ゲートが冗長読出制御回路１１０に接続され、ソースが内部発生電圧ＶＢＯＯＳＴの供給ノードに接続され、ドレインがＰチャネルＭＯＳトランジスタＰ１のソースに接続される。ＰチャネルＭＯＳトランジスタＰ０は、リセット信号ＲＥＳ０が「Ｌ」レベルに非活性化したことに応じてオンし、内部発生電圧ＶＢＯＯＳＴの供給ノードとＰチャネルＭＯＳトランジスタＰ０とを電気的に結合する。

ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３は、ＰチャネルＭＯＳトランジスタＰ０とＰチャネルＭＯＳトランジスタＰ４との間にダイオード接続される。

ＰチャネルＭＯＳトランジスタＰ４は、ゲートおよびドレインが接地電圧に接続されて、負荷抵抗を形成する。

ＰチャネルＭＯＳトランジスタＰ３，Ｐ４の接続ノードＮＤ３０と接地電位との間には、さらに、ＮチャネルＭＯＳトランジスタＮ０が結合される。ＮチャネルＭＯＳトランジスタＮ０は、ゲートに入力されるリセット信号ＲＥＳ０の活性化（「Ｈ」レベル）に応じてオンし、接続ノードＮＤ３０と接地電位とを電気的に結合する。

以上の構成において、ＰチャネルＭＯＳトランジスタＰ０とＮチャネルＭＯＳトランジスタＮ０とは、リセット信号ＲＥＳ０に応じて相補的にオンする。

リセット信号ＲＥＳ０が「Ｌ」レベルに非活性化されると、ＰチャネルＭＯＳトランジスタＰ０がオンされ、ダイオード接続されたＰチャネルＭＯＳトランジスタＰ１〜Ｐ３に内部発生電圧ＶＢＯＯＳＴが印加される。内部発生電圧ＶＢＯＯＳＴがＰチャネルＭＯＳトランジスタＰ０〜Ｐ３のしきい値電圧の和（しきい値電圧がいずれもＶｔｈｐのときには、３×Ｖｔｈｐ）以上となると、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３は導通し、負荷抵抗であるＰチャネルＭＯＳトランジスタＰ４に電流を駆動する。これにより、接続ノードＮＤ３０の電位は「Ｈ」レベルとなり、検知信号ＶＤＥＴとして、後段の簡易イネーブル回路４０へ伝達される。すなわち、ＶＢＯＯＳＴ簡易検知回路３０は、内部発生電圧ＶＢＯＯＳＴが所定電圧レベルに達したことを検知して、「Ｈ」レベルの検知信号ＶＤＥＴを発生する。

一方、リセット信号ＲＥＳ０が「Ｈ」レベルに活性化されると、ＮチャネルＭＯＳトランジスタＮ０がオンし、接続ノードＮＤ３０と接地電圧とを電気的に結合する。これにより、「Ｌ」レベルの検知信号ＶＤＥＴが簡易イネーブル回路４０へ伝達される。

ＶＲＥＦ発生回路５０は、内部発生電圧ＶＢＯＯＳＴに基づいて参照電圧ＶＲＥＦを発生する部位である。参照電圧ＶＲＥＦは、選択プログラムワード線ＰＷＬを活性状態に駆動する活性電圧の分圧電圧に相当する。発生した参照電圧ＶＲＥＦは、簡易イネーブル回路４０とＶＢＯＯＳＴ詳細検知回路６０とに伝達される。

簡易イネーブル回路４０は、電源電圧ＶＣＣと接地電圧との間に直列に結合される抵抗Ｒ０およびＮチャネルＭＯＳトランジスタＮ１，Ｎ２と、インバータＩ０と、遅延回路４１とを備える。

ＮチャネルＭＯＳトランジスタＮ１は、ゲートがＶＢＯＯＳＴ簡易検知回路３０の出力ノードに接続され、「Ｈ」レベルの検知信号ＶＤＥＴに応じてオンする。ＮチャネルＭＯＳトランジスタＮ２は、ゲートがＶＲＥＦ発生回路５０の出力ノードに接続され、高電位（「Ｈ」レベル）の参照電圧ＶＲＥＦに応じてオンする。すなわち、内部発生電圧ＶＢＯＯＳＴが所定電圧レベル（本実施の形態では、３×Ｖｔｈｐ）以上となり、かつ内部発生電圧ＶＢＯＯＳＴに基づいて生成される参照電圧ＶＲＥＦが所定のレベルに達したときにおいてのみ、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２が共にオンする。ＮチャネルＭＯＳトランジスタＮ１，Ｎ２が共にオンされると、抵抗Ｒ０とＮチャネルＭＯＳトランジスタＮ１との接続ノードＮＤ４０は、接地電圧（「Ｌ」レベル）に駆動される。

インバータＩ０は、入力ノードが接続ノードＮＤ４０に接続され、出力ノードが遅延回路４１の入力ノードに接続される。したがって、接続ノードＮＤ４０の「Ｌ」レベルの信号は、インバータＩ０を介して「Ｈ」レベルの信号ＥＮＢＬＦとなり、遅延（ＤＥＬＡＹ）回路４１に入力される。

遅延回路４１は、信号ＥＮＢＬＦを所定の遅延量だけ遅延して、簡易イネーブル信号ＥＮＢＬを出力する。簡易イネーブル信号ＥＮＢＬは、ＡＮＤ回路Ｇ３の第１の入力ノードに入力される。

以上をまとめると、簡易イネーブル回路４０においては、内部発生電圧ＶＢＯＯＳＴと参照電圧ＶＲＥＦとが共に所定の電圧レベルにあることが検知されて、「Ｈ」レベルの簡易イネーブル信号ＥＮＢＬが生成される。

ＶＢＯＯＳＴ分圧回路６０は、内部発生電圧ＶＢＯＯＳＴと接地電圧との間に直列に結合される、ＰチャネルＭＯＳトランジスタＰ５と抵抗Ｒ１，Ｒ２とを含む。

ＰチャネルＭＯＳトランジスタＰ５は、ゲートが図示しないリセット信号ＲＥＳ１の発生回路に接続され、リセット信号ＲＥＳ１が「Ｌ」レベルに非活性化したことに応答してオンする。ＰチャネルＭＯＳトランジスタＰ５がオンしたことにより、抵抗Ｒ１，Ｒ２からなる分圧回路が構成される。抵抗Ｒ１，Ｒ２の接続ノードＮＤ６０には、各々の抵抗比に応じた内部発生電圧ＶＢＯＯＳＴの分圧電圧ＶＤＩＶが発生する。

ＶＢＯＯＳＴ詳細検知回路７０は、内部発生電圧ＶＢＯＯＳＴの電圧レベルを、ＶＢＯＯＳＴ簡易検知回路３０よりもさらに詳しく検知する部位である。図１７に示すように、ＶＢＯＯＳＴ詳細検知回路７０は、比較器ＣＭＰを含み、参照電圧ＶＲＥＦと分圧電圧ＶＤＩＶとの一致比較動作を行なう。分圧電圧ＶＤＩＶが参照電圧ＶＲＥＦよりも高いときには、比較器ＣＭＰからは「Ｈ」レベルの比較結果信号ＣＲＥＳが出力される。一方、分圧電圧ＶＤＩＶが参照電圧ＶＲＥＦよりも低いときには、比較器ＣＭＰからは「Ｌ」レベルの比較結果信号ＣＲＥＳが出力される。

ＡＮＤ回路Ｇ３は、第１の入力ノードに簡易イネーブル信号ＥＮＢＬが入力され、第２の入力ノードに比較結果信号ＣＲＥＳが入力されると、これらの２信号の論理積を出力する。簡易イネーブル信号ＥＮＢＬが「Ｈ」レベル（内部発生電圧ＶＢＯＯＳＴおよび参照電圧ＶＲＥＦが所定の電圧以上であることに相当）であって、比較結果信号ＣＲＥＳが「Ｈ」レベル（内部発生電圧ＶＢＯＯＳＴの分圧電圧が参照電圧ＶＲＥＦ以上であることに相当）であるときには、ＡＮＤ回路Ｇ３の出力ノードには、「Ｈ」レベルの演算結果が出力される。「Ｈ」レベルの出力信号は、内部発生電圧ＶＢＯＯＳＴが所定の電圧レベルに達すると、データ読出動作が可能となったことを示す読出開始信号ＳＴＡＲＴとして、冗長読出制御回路１１０へ伝達される。

以上の構成において、内部発生電圧ＶＢＯＯＳＴは、ＶＢＯＯＳＴ簡易検知回路３０とＶＢＯＯＳＴ詳細検知回路７０とにおいて、その電圧が検知され、いずれの検知回路においても所定の電圧レベルにあることが検知されたときにおいてのみ、読出開始信号ＳＴＡＲＴが生成される。このような構成としたのは、以下に示す理由による。

電源投入時は参照電圧ＶＲＥＦや内部発生電圧ＶＢＯＯＳＴ自体が全く発生していない可能性があるため、ＶＢＯＯＳＴ詳細検知回路７０の比較結果は、そのままでは正しいことが保証されないという問題がある。この問題を解消するためには、簡易イネーブル回路４０において、内部発生電圧ＶＢＯＯＳＴレベルと参照電圧ＶＲＥＦレベルとが正常に発生していることを予め検知し、ＶＢＯＯＳＴ詳細検知回路７０が十分に機能していることを保証する必要がある。

そこで、本実施の形態では、内部発生電圧ＶＢＯＯＳＴと参照電圧ＶＲＥＦとのいずれもが正常に発生していることを検知する手段として、ＶＢＯＯＳＴ簡易検知回路３０が設けられる。

本実施の形態においては、ＶＢＯＯＳＴ簡易検知回路３０とＶＢＯＯＳＴ詳細検知回路７０とを用いた、内部発生電圧ＶＢＯＯＳＴの電圧レベルの検知例を示したが、検知を要する他の電源電圧（例えば、外部電源電圧ＶＣＣ，内部電源電圧ＩＮＴＶＣＣおよびサブビット線リミット電圧ＶＣＮＳＴなど）についても、同様の構成を用いて検知することが可能である。

以上のように、この発明の実施の形態６によれば、電源投入直後の不安定な内部発生電圧がデータ読出動作可能な電圧レベルに達したことを検知して読出動作を実行することから、冗長情報の読出動作を正確かつ安定的に行なうことができ、冗長救済の効率化を図ることができる。

実施の形態７．
本実施の形態においては、実施の形態６で示した内部電源検知回路にて生成される読出開始信号ＳＴＡＲＴに応答して、ＰＲＯＭ領域ＰＡに対するデータ読出を自動的に開始するための構成について提案する。なお、本実施の形態は、図１７に示した冗長読出制御回路１１０の構成の一例に相当する。

図１８は、この発明の実施の形態７に従う不揮発性半導体記憶装置におけるＰＲＯＭ領域ＰＡに対する読出動作を制御する制御部の概略ブロック図である。

図１８を参照して、制御部は、内部電源検知回路８０と、ＣＰＵ（中央演算処理装置）９０と、状態ラッチ回路１００とを備える。

内部電源検知回路８０は、図１７にて説明した回路構成を有し、内部発生電圧ＶＢＯＯＳＴが読出可能な電圧レベルに達したことを検知して活性化（「Ｈ」レベル）した読出開始信号ＳＴＡＲＴを出力する。

ＣＰＵ９０は、「Ｈ」レベルの読出開始信号ＳＴＡＲＴに応答して、ＰＲＯＭ領域ＰＡに対して、アドレス信号および各種制御信号を出力する。これらの信号に応答して、ＰＲＯＭ領域ＰＡに対する冗長情報の読出が実行される。

ＣＰＵ９０は、さらに、読出開始信号ＳＴＡＲＴの活性化に応答して、冗長読出活性信号ＲＲＥＡＤを出力する。冗長読出活性信号ＲＲＥＡＤは、ＰＲＯＭ領域ＰＡに対するデータ読出期間において、「Ｈ」レベルに活性化される信号である。この冗長読出活性信号ＲＲＥＡＤは、状態ラッチ回路１００へ伝達される。

状態ラッチ回路１００は、冗長読出活性信号ＲＲＥＡＤ信号の活性／非活性に応答して、その動作状態を変化する。状態ラッチ回路１００にて生成されるリセット信号ＲＥＳ０は、動作状態の変化に応じて活性／非活性状態に遷移する。本実施の形態では、この状態ラッチ回路１００に、トリミングの要／否に関する情報を格納させて、トリミングに必要な冗長情報の自動読出を実現する。

状態ラッチ回路１００にて生成されるリセット信号ＲＥＳ０は、内部電源検知回路８０に入力される。実施の形態６において説明したように、内部電源検知回路８０は、リセット信号ＲＥＳ０が「Ｌ」レベルに非活性化されたことに応じて、検知動作を行なう。

図１９は、図１８の状態ラッチ回路１００の構成の一例を示す回路図である。

図１９を参照して、状態ラッチ回路１００は、外部から予め入力されるトリミングに関する情報を不揮発的に記憶するプログラム部ＦＵＳＥと、ＡＮＤ回路Ｇ４と、ＮＡＮＤ回路Ｇ５，Ｇ６からなるＲＳラッチ回路と、インバータＩ１と、ＮＡＮＤ回路Ｇ７とを含む。

プログラム部ＦＵＳＥは、プログラム素子としてヒューズ素子を含む。ヒューズ素子は、初期状態においては導通状態であり、外部からのブロー入力等によって、不揮発的に非導通状態に遷移する。このヒューズ素子へのブロー入力の有／無を選択することによって、１ビットのプログラム情報を不揮発的に記憶し、当該プログラム情報に応じたレベルのプログラム信号ＦＯＵＴを生成することができる。なお、本実施の形態において、プログラム部ＦＵＳＥは、トリミングを実行するときには、ヒューズ素子へのブロー入力を施すことによって「Ｈ」レベルのプログラム信号ＦＯＵＴを生成する。一方、トリミングを実行しないときには、ヒューズ素子へのブロー入力は行なわれず、「Ｌ」レベルのプログラム信号ＦＯＵＴを保持する。

ＡＮＤ回路Ｇ４は、第１の入力ノードにパワーオンリセット信号／ＰＯＲを受け、第２の入力ノードにプログラム部ＦＵＳＥからのトリミング情報を受けると、これら２信号の論理積の演算結果として、信号／ＰＯＲＤを出力する。パワーオンリセット信号／ＰＯＲは、図示しないパワーオンリセット回路において生成される信号であり、電源投入直後において、電源電圧が所定のしきい値電圧レベルに満たないときに非活性化（「Ｌ」レベル）し、内部回路を初期状態に設定する。さらに、パワーリセット信号／ＰＯＲは、所定期間経過後、電源電圧がしきい値電圧に達すると活性化（「Ｈ」レベル）し、内部回路をリセット解除状態に設定する。

したがって、ＡＮＤ回路Ｇ４は、電源投入後所定期間において、「Ｌ」レベルのパワーオンリセット信号／ＰＯＲに応答して、「Ｌ」レベルの信号／ＰＯＲＤを出力する。さらに、ＡＮＤ回路Ｇ４は、所定期間経過後においてパワーオンリセット信号／ＰＯＲが「Ｈ」レベルに遷移すると、プログラム信号ＦＯＵＴの保持情報に応じて、「Ｈ」／「Ｌ」レベルの信号／ＰＯＲＤを出力する。すなわち、トリミングを行なうときには、「Ｈ」レベルの信号／ＰＯＲＤを出力し、トリミングを行なわないときには、「Ｌ」レベルの信号／ＰＯＲＤを出力する。

ＲＳラッチ回路は、セット入力端子で信号／ＰＯＲＤを受け、リセット入力端子で、インバータから出力される冗長読出活性信号ＲＲＥＡＤの反転信号を受ける。ＲＳラッチ回路は、入力信号に応じてセット／リセット状態を記憶する。

ＮＡＮＤ回路Ｇ７は、第１の入力ノードに信号／ＰＯＲＤを受け、第２の入力ノードにＲＳラッチ回路のセット出力を受けると、これら２信号の論理積の演算結果として、リセット信号ＲＥＳ０を出力する。リセット信号ＲＥＳ０は、図１８に示すように、内部電源検知回路８０に入力される。内部電源検知回路８０では、図１７で説明したように、ＶＢＯＯＳＴ簡易検知回路３０において、リセット信号ＲＥＳ０に応答して内部発生電圧ＶＢＯＯＳＴの検知が行なわれる。

以上の構成からなる制御部において実行されるＰＲＯＭ領域ＰＡに対する冗長情報の読出動作について説明する。冗長情報の読出は、状態ラッチ回路１００に格納されるトリミング情報に基づいて、以下に示す２パターンの制御シーケンスを辿る。

第１のパターンとして、トリミングを行なわない場合は、状態ラッチ回路１００のプログラム部ＦＵＳＥに、予め外部から「Ｌ」レベルのプログラム信号ＦＯＵＴが不揮発的に記憶される。状態ラッチ回路１００のＲＦラッチ回路には、「Ｌ」レベルのプログラム信号ＦＯＵＴに応じて、「Ｌ」レベルの信号／ＰＯＲＤがセット入力端子に入力される。このとき、リセット入力端子には、非活性状態（「Ｌ」レベル）の冗長読出活性信号ＲＲＥＡＤの反転信号が入力される。したがって、ＲＳラッチ回路のセット出力端子には、「Ｈ」レベルの信号が出力される。

さらに、ＮＡＮＤ回路Ｇ７は、「Ｈ」レベルのセット出力信号と「Ｌ」レベルの信号／ＰＯＲＤとを受けて、「Ｈ」レベルのリセット信号ＲＥＳ０を出力する。

「Ｈ」レベルのリセット信号ＲＥＳ０は、図１７に示す内部電源検知回路８０のＶＢＯＯＳＴ簡易検知回路３０に伝達される。ＶＢＯＯＳＴ簡易検知回路３０は、先述のように、「Ｈ」レベルのリセット信号ＲＥＳ０に対しては非能動状態となるため、内部電源検知回路８０からは読出開始信号ＳＴＡＲＴが出力されず、ＰＲＯＭ領域ＰＡに対するデータ読出は行なわれない。

一方、第２のパターンとして、トリミングを行なう場合は、状態ラッチ回路１００のプログラム部ＦＵＳＥには、予め外部から「Ｈ」レベルのプログラム信号ＦＯＵＴが不揮発的に記憶される。

図２０は、トリミングを行なう場合のＰＲＯＭ領域ＰＡに対する読出動作を説明するための動作波形図である。

最初に、電源投入直後において、図示しないパワーオンリセット回路から「Ｌ」レベルのパワーオンリセット信号／ＰＯＲが出力される。図１７に示す状態ラッチ回路１００において、ＡＮＤ回路Ｇ４は、「Ｌ」レベルのパワーオンリセット信号／ＰＯＲと「Ｈ」レベルのプログラム信号ＦＯＵＴとを受けて、「Ｌ」レベルの信号／ＰＯＲＤを出力する。

ＲＳラッチ回路は、セット入力端子に「Ｌ」レベルの信号／ＰＯＲＤが入力され、リセット入力端子に「Ｌ」レベルの冗長読出活性信号の反転信号が入力される。したがって、ＲＳラッチ回路のセット出力は「Ｈ」レベルとなる。

さらに、ＮＡＮＤ回路Ｇ７は、「Ｈ」レベルのセット出力と「Ｌ」レベルの信号／ＰＯＲＤとに応じて、「Ｈ」レベルのリセット信号ＲＥＳ０を出力する。内部電源検知回路８０は、「Ｈ」レベルのリセット信号ＲＥＳ０によって非能動状態とされる。

次に、パワーオンリセット信号／ＰＯＲが所定期間経過後において「Ｈ」レベルに遷移すると、ＡＮＤ回路Ｇ４からは、「Ｈ」レベルの信号／ＰＯＲＤが出力される。

ＲＳラッチ回路は、セット入力端子に「Ｈ」レベルの信号／ＰＯＲＤを受け、リセット入力端子に「Ｌ」レベルの冗長読出活性信号ＲＲＥＡＤの反転信号を受けると、「Ｈ」レベルのセット出力を保持する。ＮＡＮＤ回路Ｇ７は、この「Ｈ」レベルのセット出力と「Ｈ」レベルの信号／ＰＯＲＤとに応じて、「Ｌ」レベルのリセット信号ＲＥＳ０を出力する。内部電源検知回路８０は、「Ｌ」レベルのリセット信号ＲＥＳ０に応答して能動状態となり、内部発生電圧ＶＢＯＯＳＴの検知を実行する。

次に、内部電源検知回路８０は、内部発生電圧ＶＢＯＯＳＴが所定の電圧レベルに達したことを検知して「Ｈ」レベルの読出開始信号ＳＴＡＲＴを出力する。読出開始信号ＳＴＡＲＴは、図１８に示すように、ＣＰＵ９０へ伝達される。

ＣＰＵ９０は、活性化した読出開始信号ＳＴＡＲＴに応答して、「Ｈ」レベルに活性化した冗長読出活性信号ＲＲＥＡＤを出力する。このとき、ＰＲＯＭ領域ＰＡに対して、アドレス信号および制御信号を与えて、データ読出動作を実行する。

状態ラッチ回路１００においては、「Ｈ」レベルの冗長読出活性信号ＲＲＥＡＤがインバータを介して反転され、ＲＳラッチ回路のリセット入力端子に入力される。ＲＳラッチ回路は、「Ｈ」レベルの信号／ＰＯＲＤをセット入力端子に受け、「Ｈ」レベルの冗長読出活性信号ＲＲＥＡＤの反転信号をリセット入力端子に受けると、リセット状態となり、セット出力が「Ｌ」レベルに遷移する。

ＮＡＮＤ回路Ｇ７は、「Ｌ」レベルのセット出力と「Ｈ」レベルの信号／ＰＯＲＤとに応答して、「Ｈ」レベルのリセット信号ＲＥＳ０を出力する。

次に、内部電源検知回路８０は、リセット信号ＲＥＳ０が「Ｌ」レベルから「Ｈ」レベルに遷移したことによって非能動化され、読出開始信号ＳＴＡＲＴが「Ｈ」レベルから「Ｌ」レベルにリセットされる。

最後に、ＣＰＵ９０は、ＰＲＯＭ領域ＰＡに対するデータ読出動作が終了すると、冗長読出活性信号ＲＲＥＡＤを「Ｌ」レベルに立下げる。

以上のように、この発明の実施の形態７によれば、内部電源検知回路から検知結果として出力される読出開始信号と、トリミングの要否を示すトリミング情報とを絡めることにより、ＰＲＯＭ領域に対する冗長情報の読出を自動的に行なうことが可能となる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１に従う不揮発性半導体記憶装置のメモリアレイの構成を示す概略ブロック図である。 図１の不揮発性半導体記憶装置における通常メモリセル領域ＮＡの構成を示す回路図である。 図２に示す通常メモリセル領域ＮＡに対するデータ読出動作を説明するための動作波形図である。 図２に示す通常メモリセル領域に対する書込動作を説明するための動作波形図である。 図２に示す通常メモリセル領域ＮＡに隣接して配されるセレクトゲート領域ＳＧＡ０のレイアウトの一例を示す図である。 この発明の実施の形態１に従う不揮発性半導体記憶装置におけるメモリアレイの配置の一例を概略的に示す図である。 この発明の実施の形態１に従う不揮発性半導体記憶装置におけるメモリアレイの配置の一例を概略的に示す図である。 図７に示す冗長ゲート領域ＲＧＡのレイアウトの一例を示す図である。 この発明の実施の形態２に従う不揮発性半導体記憶装置における消去シーケンスを示すフローチャートである。 図９に示す消去動作のうちのイレースベリファイおよびオーバイレースベリファイに関する構成を抽出して説明するための概略ブロック図である。 この発明の実施の形態３に従う不揮発性半導体記憶装置におけるＰＲＯＭ領域ＰＡの構成を示す回路図である。 この発明の実施の形態４に従う不揮発性半導体記憶装置におけるＰＲＯＭ領域ＰＡの構成を示す回路図である。 この発明の実施の形態５に従う不揮発性半導体記憶装置におけるＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡの構成を示す回路図である。 図１３に示すＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡを用いたデータ読出動作を説明するための動作波形図である。 この発明の実施の形態５に従う不揮発性半導体記憶装置におけるＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡの変更例の構成を示す回路図である。 図１５に示すＰＲＯＭ用センスアンプＰＲＯＭ−ＳＡを用いたデータ読出動作を説明するための動作波形図である。 この発明の実施の形態６に従う不揮発性半導体記憶装置に搭載される内部電源検知回路の構成を示す回路図である。 この発明の実施の形態７に従う不揮発性半導体記憶装置におけるＰＲＯＭ領域ＰＡに対する読出動作を制御する制御部の概略ブロック図である。 図１８の状態ラッチ回路１００の構成の一例を示す回路図である。 トリミングを行なう場合のＰＲＯＭ領域ＰＡに対する読出動作を説明するための動作波形図である。

符号の説明

ＮＡ０〜ＮＡｍ 通常メモリセル領域、ＳｐＡ０〜ＳｐＡｍ 冗長メモリセル領域、ＰＡ ＰＲＯＭ領域、ＭＣ メモリセル、ＳＭＣ 冗長メモリセル、ＰＭＣ ＰＲＯＭセル、ＭＢＬ０，ＭＢＬ１・・・ メインビット線、ＳＢ００〜ＳＢ０３，ＳＢ１０〜ＳＢ１３・・・ サブビット線、ＷＬ０〜ＷＬ９・・・ ワード線、ＰＷＬ プログラムワード線、ＤＷＬ ダミーワード線、ＳＬ ソース線、ＳＧＡ０〜ＳＧＡ３ セレクトゲート領域、ＳＧ００〜ＳＧ０３，ＳＧ１０〜ＳＧ１３・・・ セレクトゲートトランジスタ、ＲＢＬ０〜ＲＢＬ５・・・ 冗長ビット線、ＲＧＡ 冗長ゲート領域、ＲＧ００，ＲＧ０１〜ＲＧ４０，ＲＧ４１・・・ 冗長ゲートトランジスタ、ＲＹＧ０〜ＲＹＧ４・・・ 冗長Ｙゲート、ＲＹＧＬ０〜ＲＹＧＬ４・・・ 冗長Ｙゲート信号線、ＲＤＬ０，ＲＤＬ１ 冗長データ線、ＦＬ０〜ＦＬ３・・・，ＲＦＬ０〜ＲＦＬ３・・・ 活性領域、ＣＨ０１，ＣＨ０２ コンタクトホール、ＴＨ０ スルーホール、Ｔ０〜Ｔ３，Ｔ５，Ｔ８，Ｔ９，Ｔ１１，Ｔ１２ ＮチャネルＭＯＳトランジスタ、Ｔ４，Ｔ６，Ｔ７，Ｔ１０ ＰチャネルＭＯＳトランジスタ、ＲＳＡ，／ＲＳＡ センスアンプ相補ノード、Ｇ０，Ｇ１，Ｇ３，Ｇ４ ＡＮＤ回路、Ｇ５〜Ｇ７ ＮＡＮＤ回路、Ｉ０，Ｉ１ インバータ、ＣＭＰ 比較器、ＦＵＳＥ プログラム部、１０Ｎ，１０Ｐ ロウデコーダ、２０ 読出書込電圧発生回路、２１ チェックＶｔｈ制御回路、３０ ＶＢＯＯＳＴ簡易検知回路、４０ 簡易イネーブル回路、４１ 遅延回路、５０ ＶＲＥＦ発生回路、６０ ＶＢＯＯＳＴ分圧回路、７０ ＶＢＯＯＳＴ詳細検知回路、８０ 内部電源検知回路、９０ ＣＰＵ、１００ 状態ラッチ回路、１１０ 冗長制御回路。

Claims (15)

1. 複数の正規メモリセルと、前記複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数の冗長メモリセルとが行列状に配置されたメモリアレイと、
   前記メモリアレイのメモリセル列方向に隣接して配置され、置換救済に用いる冗長情報を記憶するためのプログラム回路とを備え、
   前記プログラム回路は、
   行列状に配置され、各々が前記正規メモリセルと同様の構成を有する複数のプログラムセルと、
   前記プログラムセルの各列に対応して設けられる複数のサブビット線と、
   前記プログラムセルの各行に対応して設けられる複数のプログラムワード線と、
   前記正規メモリセルおよび前記プログラムセルによって共有されるメインビット線と、
   前記プログラム回路から前記冗長情報を読出すための冗長読出ビット線とを含み、
   さらに、前記プログラム回路に前記冗長情報を書込むためのプログラム情報書込動作において、前記メインビットと前記複数のサブビット線のうち書込対象に指定された選択サブビット線とを電気的に結合する第１の結合回路と、
   データ読出動作の実行前に前記プログラム回路から前記冗長情報を読出すためのプログラム情報読出動作において、前記冗長読出ビット線と前記複数のサブビット線のうち読出対象に指定された選択サブビット線とを電気的に結合する第２の結合回路とを備える、不揮発性半導体記憶装置。
2. 前記第１の結合回路は、前記メモリアレイと前記プログラム回路との間に配され、各前記複数のサブビット線の延在方向の一端と前記メインビット線とを選択的に結合し、
   前記第２の結合回路は、前記第１の結合回路と前記プログラム回路を挟んで対向して配置され、各前記複数のサブビット線の延在方向の他端と前記冗長読出ビット線とを選択的に結合する、請求項１に記載の不揮発性半導体記憶装置。
3. 前記複数の正規メモリセル、前記複数の冗長メモリセルおよび前記複数のプログラムセルによって共有され、消去対象となった複数のセルに一括して消去パルスを印加する消去パルス印加回路と、
   前記プログラム回路から前記冗長情報を消去するためのプログラム情報消去動作において、前記複数のプログラムセルが消去対象に選択されたことを示すプログラムセル選択信号に応答して、前記消去パルスの印加時間と印加電圧とを制御する消去パルス制御回路とをさらに備え、
   前記消去パルス制御回路は、前記プログラムセル選択信号に応答して、前記消去パルスの印加時間を、前記複数の正規メモリセルおよび前記複数の冗長メモリセルに対する印加時間よりも長くなるように設定し、前記消去パルスの印加電圧を前記複数の正規メモリセルおよび前記複数の冗長メモリセルに対する印加電圧よりも高電位に設定する、請求項１または２に記載の不揮発性半導体記憶装置。
4. 消去判定電圧を基準として、消去対象となった複数のセルの全てが消去状態となったことを確認する消去判定回路と、
   前記消去対象となった複数のセルの全ての消去状態が確認されると、過消去判定電圧を基準として、過消去状態となったセルを検出する過消去判定回路と、
   前記消去判定電圧および前記過消去判定電圧を制御する判定電圧制御回路とをさらに備え、
   前記判定電圧制御回路は、前記プログラムセル選択信号に応答して、前記消去判定電圧および前記過消去判定電圧を、前記複数の正規メモリセルおよび前記複数の冗長メモリセルに対する前記消去判定電圧および前記過消去判定電圧よりも低電位に設定する、請求項３に記載の不揮発性半導体記憶装置。
5. 前記複数のプログラムワード線は、
   第１および第２のプログラムワード線を含み、
   前記第１のプログラムワード線に対応する行の前記プログラムセルは、対応する各前記第２のサブビット線と電気的に接続され、
   前記第２のプログラムワード線に対応する行の前記プログラムセルは、対応する各前記第２のサブビット線と電気的に非接続とされる、請求項４に記載の不揮発性半導体記憶装置。
6. 前記プログラム情報読出動作において、前記第１のプログラムワード線を活性化し、前記選択サブビット線に対応するプログラムセルから前記冗長情報を読出す、請求項５に記載の不揮発性半導体記憶装置。
7. 前記プログラム情報書込動作において、第１の前記選択サブビット線に結合される前記１個もしくは２個のプログラムセルと、第２の前記選択サブビット線に結合される前記１個もしくは２個のプログラムセルとに対して、互いに相補の前記１ビットの前記冗長情報を記憶し、
   前記互いに相補の１ビットの冗長情報を伝達する第１および第２の冗長データ線と、
   前記第１の選択サブビット線と前記第１の冗長データ線とを電気的に結合し、前記第２の選択サブビット線と前記第２の冗長データ線とを電気的に結合するための選択回路と、
   前記第１および第２の冗長データ線の通過電流差に応じたデータ読出を行なうためのセンスアンプとをさらに備える、請求項６に記載の不揮発性半導体記憶装置。
8. 前記センスアンプは、
   電源電圧と前記第１および第２の冗長データ線との間にそれぞれ結合され、前記第１および第２の冗長データ線の通過電流差を電圧差に変換するソースフォロワトランジスタと、
   前記第１および第２の冗長データ線の電圧差を差動増幅する差動増幅部とを含む、請求項７に記載の不揮発性半導体記憶装置。
9. 電源投入に応じて発生し、前記複数のプログラムワード線のうちの読出対象に選択された選択プログラムワード線に与えられる内部発生電圧を検知する内部電源検知回路と、
   前記プログラム回路に対する前記冗長情報の読出動作を実行／停止する読出制御回路とをさらに備え、
   前記内部電源検知回路は、電源投入後、前記内部発生電圧が前記選択ワード線を活性状態に駆動する活性電圧レベルに達したことを検知し、前記冗長情報の読出開始を指示する読出開始信号を出力し、
   前記読出制御回路は、前記読出開始信号に応答して、前記冗長情報の読出動作を実行する、請求項１、２および８のいずれかに記載の不揮発性半導体記憶装置。
10. 前記内部電源検知回路は、
    非活性化した前記読出開始信号を初期化するためのリセット信号に応じて、電源投入後、前記内部発生電圧が所定の電圧レベル以上となったことを検知して、活性化した簡易検知信号を出力する簡易検知回路と、
    前記内部発生電圧に基づいて前記活性電圧の分圧電圧に相当する参照電圧を発生する参照電圧発生回路と、
    前記内部発生電圧の分圧電圧を発生する分圧回路と、
    前記簡易検知信号が活性化し、かつ前記参照電圧が正常に発生していることに応じて、活性化したイネーブル信号を出力する簡易イネーブル回路と、
    前記内部発生電圧の分圧電圧と前記参照電圧とを比較し、前記内部発生電圧の分圧電圧が前記参照電圧に達したことを検知して、活性化した詳細検知信号を出力する詳細検知回路と、
    前記イネーブル信号と前記詳細検知信号とのいずれもが活性化されたことに応じて、活性化した前記読出開始信号を出力する論理ゲート回路とを含む、請求項９に記載の不揮発性半導体記憶装置。
11. 置換救済の要／否に関する前記冗長情報を保持するラッチ回路をさらに備え、
    前記ラッチ回路は、電源投入時において、置換救済の要／否に応じて、前記リセット信号を非活性／活性化して出力し、
    前記内部電源検知回路は、非活性化した前記リセット信号に応答して、前記内部発生電圧の検知を開始し、前記内部発生電圧が前記活性電圧に達したことを検知して、活性化した前記読出開始信号を出力し、
    前記読出制御回路は、活性化した前記読出開始信号に応答して、前記冗長情報の読出動作を開始する、請求項１０に記載の不揮発性半導体記憶装置。
12. 前記読出制御回路は、前記プログラム回路に対する前記冗長情報の読出動作が開始したことに応じて、活性化した冗長読出活性信号を出力し、
    前記ラッチ回路は、前記冗長読出活性信号の活性化に応答して、前記リセット信号を活性化して出力し、
    前記内部電源検知回路は、活性化した前記リセット信号に応答して、前記内部発生電圧の検知を停止し、前記読出開始信号を非活性化する、請求項１１に記載の不揮発性半導体記憶装置。
13. 行列状に配置された複数の不揮発性メモリセル、前記複数の不揮発性メモリセルの各列に対応して設けられる複数の第１のサブビット線、および前記複数の不揮発性メモリセルの各行に対応して設けられる複数のワード線を含む正規メモリセル領域と、
    前記正規メモリセル領域中の欠陥メモリセルを置換救済するための複数の冗長メモリセルが行列状に配置された冗長メモリセル領域と、
    前記正規メモリセル領域のメモリセル列方向に隣接して配置され、前記置換救済に用いる冗長情報を記憶する複数の不揮発性のプログラムセルが行列状に配置されたプログラムセル領域とを備え、
    前記プログラムセル領域は、
    前記複数のプログラムセルの各列に対応して設けられる複数の第２のサブビット線と、
    前記複数のプログラムセルの各行に対応して設けられる複数のプログラムワード線とを含み、
    さらに、前記正規メモリセル領域上に前記列方向に延在して設けられ、前記第１のサブビット線に選択的に接続されるメインビット線と、
    前記正規メモリセル領域と前記プログラムセル領域との間に配置され、前記プログラムセルへの前記冗長情報を書込むためのプログラム情報書込動作において、前記メインビット線と書込対象に指定された前記第２のサブビット線とを電気的に結合する第１のセレクトゲート回路と、
    前記プログラムセルから前記冗長情報を読出すための冗長情報読出ビット線と、
    前記第１のセレクトゲート回路と前記プログラム領域を挟んで対向して配置され、前記プログラムセルから前記冗長情報を読出すためのプログラム情報読出動作において、前記冗長情報読出ビット線と読出対象に指定された前記第２のサブビット線とを電気的に結合する第２のセレクトゲート回路とを備える、不揮発性半導体記憶装置。
14. 前記複数の第１のサブビット線と前記複数の第２のサブビット線とは、実質的に等しいピッチで配置され、
    前記複数の第１のサブビット線は、
    各々が前記第１のサブビット線の延在方向の一端で前記メインビット線に選択的に接続される第１のグループと、
    各々が前記第１のサブビット線の延在方向の他端で前記メインビット線に選択的に接続される第２のグループとを含み、
    さらに、前記第１のグループの前記第１のサブビット線と前記メインビット線とを選択的に接続し、前記正規メモリセル領域を挟んで前記プログラムセル領域と対向する側に配置された第３のセレクトゲート回路と、
    前記第２のグループの前記第１のサブビット線と前記メインビット線とを選択的に接続し、前記正規メモリセル領域と前記第１のセレクトゲート回路との間に配置された第４のセレクトゲート回路とを備え、
    前記メインビット線に前記第３のセレクトゲート回路を介して接続される前記第１のサブビット線の数と前記メインビット線に前記第１のセレクトゲート回路を介して接続される前記第２のサブビット線の数とは等しく、前記複数の第２のサブビット線は、前記第１および第２のセレクトゲート回路に接続されないダミーサブビット線を含む、請求項１３に記載の不揮発性半導体記憶装置。
15. 前記複数のプログラムワード線は、第１および第２のプログラムワード線を含み、
    前記第１のプログラムワード線に対応する行の前記プログラムセルは、対応する各前記第２のサブビット線と電気的に接続され、
    前記第２のプログラムワード線に対応する行の前記プログラムセルは、対応する各前記第２のサブビット線と電気的に非接続とされる、請求項１４に記載の不揮発性半導体記憶装置。

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