以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重丸は、外部端子を示している。
図1は、本発明の第1の実施形態の不揮発性半導体メモリを示している。半導体メモリMEMは、例えば、NOR型のフラッシュメモリである。メモリMEMは、コマンド入力部10、パワーオンリセット部11、アドレス入力部12、データ入出力部14、動作制御部16、昇圧電圧生成部18、負電圧生成部20、冗長比較部22およびメモリコア24を有している。
コマンド入力部10は、コマンド端子CMDに供給されるコマンドCMDを受け、受けたコマンドCMDを内部コマンドICMDとして動作制御部16に出力する。この実施形態では、読み出しコマンド、書き込みコマンド(プログラムコマンド)、イレーズコマンドおよび試験コマンドが、コマンドCMDとしてコマンド入力部10に供給される。試験コマンドは、後述するように、リファレンスメモリセルREFMCの閾値電圧を設定するとき、および不良情報メモリセルDEFMCに不良情報を書き込むときに供給される。試験コマンドは、メモリMEMの試験工程でのみ使用され、ユーザ(メモリMEMを搭載するシステム)の使用は禁止されている。
パワーオンリセット部11は、メモリMEMのパワーオン時に、電源電圧VCCが所定の値まで上昇したことを検出し、パワーオンリセット信号PORSTを出力する。
アドレス入力部12は、アドレス端子ADに供給される外部アドレスADを受け、受けた外部アドレスADを内部アドレスIADとして冗長比較部22およびメモリコア24に出力する。アドレスADは、通常動作モード中にレギュラーメモリセルMCをアクセスするために供給され、試験モード中にリファレンスメモリセルREFMCおよび不良情報メモリセルDEFMCをアクセスするために使用される。通常動作モードは、ユーザがメモリセルMCをアクセスするための動作モードである。
データ入出力部14は、読み出し動作時にデータバスDBを介してメモリコア24から出力される読み出しデータをデータ端子I/Oに出力し、書き込み動作(プログラム動作)時にデータ端子I/Oで受ける書き込みデータを、データバスDBを介してメモリコア24に出力する。データ端子I/Oは、読み出しデータおよび書き込みデータに共通の端子であり、例えば32ビット(I/O0−31)で構成される。
動作制御部16は、内部コマンドICMDに応じて、メモリコア24の動作を制御する動作制御信号OCNTと、昇圧電圧生成部18および負電圧生成部20の動作を制御する電圧制御信号VCNT1−2を出力する。昇圧電圧生成部18は、電圧制御信号VCNT1に応答して昇圧電圧VBST(例えば、5Vと9V)を生成する。昇圧電圧VBSTは、例えば、読み出し動作時や書き込み動作時に、ワード線に供給される。負電圧生成部20は、電圧制御信号VCNT2に応答して負電圧VMIN(例えば、−9V)を生成する。負電圧VMINは、例えば、イレーズ動作時にワード線に供給される。
冗長比較部22は、通常動作モード中に、読み出し動作時および書き込み動作時に供給されるアドレスADと、後述する不良情報ラッチDLCから出力される不良アドレス(不良情報)とを比較する。冗長比較部22は、アドレスADと不良アドレスが一致する時に、不良検出信号DDETを活性化する。これにより、不良情報ラッチDLCから出力される不良データ端子番号(不良情報)に対応するレギュラーデータ領域D0−31(図3)に対するアクセスが禁止され、その代わりに冗長データ領域RD0−1(図3)に対するアクセスが許可される。
メモリコア24は、メモリセルアレイARY、アドレスデコーダDEC、レギュラーセンスアンプSA、ライトアンプWA、データマルチプレクサDMUX、不良情報ラッチDLCおよび不良情報センスアンプDSAを有している。メモリセルアレイARYは、後述する図2に示すように、不良情報メモリセルDEFMCを有する不良情報セクタDEFSECと、レギュラーメモリセルMCおよび冗長メモリセルRMCを有するレギュラーセクタRGLSECと、リファレンスメモリセルREFMCを有するリファレンスセクタREFSECとを有している。ユーザによりアクセス可能なメモリセルアレイARYの記憶容量は、例えば、1Mバイトである。メモリセルアレイARYの詳細は、後述する図2−図8で説明する。
アドレスデコーダDECは、通常動作モード中に、不揮発性のメモリセルMC、RMCをアクセスするために、アドレスADをデコードし、デコード信号を出力する。また、アドレスデコーダDECは、試験モード中に、不揮発性のメモリセルDEFMC、REFMCをアクセスするために、アドレスADをデコードし、デコード信号を出力する。センスアンプSAは、リファレンスメモリセルREFMCを用いて、メモリセルMCまたは冗長メモリセルRMCから読み出されるデータの信号量を増幅し、増幅したデータをデータマルチプレクサDMUXに出力する。ライトアンプWAは、メモリセルMC、RMCに書き込むデータおよび不良情報メモリセルDEFMCおよびリファレンスメモリセルREFMCの閾値電圧を所定の値に設定するためのデータを、メモリセルアレイARYに出力する。
データマルチプレクサDMUXは、読み出し動作において、不良検出信号DDETの非活性化中に、レギュラーデータ領域D0−31から読み出されるデータをデータバスDBに出力する。データマルチプレクサDMUXは、読み出し動作において、不良検出信号の活性化中に、不良が存在しないレギュラーデータ領域D0−31から読み出されるデータをデータバスDBに出力し、不良が存在するレギュラーデータ領域D0−31の代わりに冗長データ領域RD0−1から読み出されるデータをデータバスDBに出力する。
また、データマルチプレクサDMUXは、書き込み動作において、不良検出信号DDETの非活性化中に、レギュラーデータ領域D0−31に対応するライトアンプWAに書き込みデータを出力する。データマルチプレクサDMUXは、書き込み動作において、不良検出信号の活性化中に、不良が存在しないレギュラーデータ領域D0−31に対応するライトアンプWAに書き込みデータを出力し、不良が存在するレギュラーデータ領域D0−31の代わりに冗長データ領域RD0−1に対応するライトアンプWAに書き込みデータを出力する。
不良情報センスアンプDSAは、一対の不良情報メモリセルDEFMCから読み出される相補のデータ(1つの不良情報)の信号量を増幅する。不良情報センスアンプDSAは、不良情報メモリセルDEFMCに専用のセンスアンプである。不良情報ラッチDLCは、不良情報センスアンプDSAにより増幅された不良情報(不良アドレスおよび不良データ端子番号)を保持する。
図2は、図1に示したメモリセルアレイARYの詳細を示している。メモリセルアレイARYは、4つのメモリブロックMBLKで構成されている。メモリブロックMBLKは、鏡面対称であることを除き、同じ構造である。各メモリブロックMBLKは、図の縦方向に並ぶ4つのレギュラーセクタRGLSECと、レギュラーセクタRGLSECの両側(図の上下)に配置される不良情報セクタDEFSECおよびリファレンスセクタREFSECを有している。ユーザによりアクセス可能な各メモリブロックMBLKの記憶容量は、256kバイトである。レギュラーセクタRGLSECは、レギュラーメモリセルMCと冗長メモリセルRMCとを有している。各レギュラーセクタRGLSECの記憶容量は、64kバイトである。
図3は、図2に示したメモリブロックMBLKの詳細を示している。メモリブロックMBLKは、データ端子I/O0−31にそれぞれ対応するレギュラーデータ領域D0−31と、冗長データ領域RD0−1を有している。各レギュラーデータ領域D0−31は、図の縦方向に長い4つのサブデータ領域SD0−3を有している。各データ領域D0−31の記憶容量は、8kバイト(64kビット)である。
各冗長データ領域RD0−1は、各サブデータ領域SD0−3と同じ記憶容量を有している。すなわち、各冗長データ領域RD0−1の記憶容量は、2kバイト(16kビット)である。そして、メモリブロックMBLK毎に、最大2つのサブデータ領域SDが、冗長データ領域RD0−1に置き換え可能である。図中の太い破線枠A、Bは、後述する図4および図5に対応する。
図4は、図3に示した領域Aの詳細を示している。各サブデータ領域SD0−3は、2本のメインビット線対MBL(レギュラービット線)と、メインビット線MBLからそれぞれ分岐する4本のサブビット線SBL(レギュラービット線)とを有している。サブビット線SBLは、レギュラーデコード信号SECY0−7をゲートでそれぞれ受ける図示しないnMOSトランジスタ(スイッチ)を介してメインビット線MBLに接続されている。各サブビット線SBLには、レギュラーワード線WL0−255またはWL256−511に接続された256個のレギュラーメモリセルMC(図中の丸印)に接続されている。図4では、ワード線WL0−255およびワード線WL256−511は、それぞれ3本のみを記載し、残りの253本の記載は省略している。メインビット線MBL(縦方向に伸びる太線)は、図4および図5に示すように、不良情報セクタDEFSEC、レギュラーセクタRGLSECおよびリファレンスセクタREFSECに亘って配線されている。
各冗長データ領域RD0−1は、例えば、サブデータ領域SD1と同じ構造を有している。すなわち、各冗長データ領域RD0−1は、2本のメインビット線MBL(冗長ビット線)と、メインビット線MBLからそれぞれ分岐する4本のサブビット線SBL(冗長ビット線)とを有している。各サブビット線SBLには、レギュラーワード線WL0−255またはWL256−511に接続された256個の冗長メモリセルRMCに接続されている。
不良情報セクタDEFSECは、図中の横方向に伸びる太線で示した1本の不良情報ワード線DEFWLと、9本のダミーワード線DMYWLとを有している。図4では、ダミーワード線DMYWLは、2本のみを記載し、残りの7本の記載は省略している。ダミーワード線DMYWLには、図中に丸印で示したダミーメモリセルDMCが接続されている。ダミーメモリセルDMCは、サブビット線SBLに対応するダミーサブビット線DSBLに接続されている。不良情報ワード線DEFWLには、ダミーメモリセルDMCと、図中に太い丸印で示した4つの不良情報メモリセルDEFMCが接続されている。なお、レギュラーメモリセルMC、不良情報メモリセルDEFMC、冗長メモリセルRMCおよびダミーメモリセルDMCは、同じセル構造を有し、同じ間隔でレイアウトされている。このため、レギュラーメモリセルMCと同じ特性を有する不良情報メモリセルDEFMCを容易に形成できる。また、レイアウト設計で使用するセルを共通にできるため、設計期間を短縮できる。
不良情報メモリセルDEFMCは、図3に示した各データ領域D0−31におけるサブデータ領域SD3のメインビット線MBLに対応して形成されており、不良情報ビット線DEFBLにそれぞれ接続されている。各メインビット線MBLに対応する一対の不良情報ビット線DEFBLは、不良情報センスアンプDSAに直接接続されている。不良情報デコード信号DEFYをゲートで受けるnMOSトランジスタ(不良情報スイッチ)、および不良情報デコード信号SECYC、SECYCRをゲートで受けるnMOSトランジスタ(スイッチ)により、不良情報ビット線DEFBLは、メインビット線MBLに接続される。不良情報スイッチにより、メインビット線MBLは、不良情報セクタDEFSECと完全に遮断可能である。不良情報セクタDEFSECの詳細は、後述する図7で説明する。
なお、不良情報セクタDEFSECのダミーメモリセルDMCは、有効なワード線および有効なビット線を接続することにより、不良情報メモリセルDEFMCとして使用可能である。換言すれば、不良情報メモリセルDEFMCは、不良情報センスアンプDSAおよび不良情報ラッチDLCのレイアウト領域が確保できれば、必要に応じて増やすことができる。この場合、少ない開発期間で、不良情報メモリセルDEFMCの数が多いメモリMEMを再設計できる。
図5は、図3に示した領域Bの詳細を示している。レギュラーセクタRGLSECの構成は、図4と同じである。リファレンスセクタREFSECは、図中に太線で示した1本のリファレンスワード線REFWLと、9本のダミーワード線DMYWLとを有している。図5では、ダミーワード線DMYWLは、2本のみを記載し、残りの7本の記載は省略している。図4に示した不良情報セクタDEFSECと同様に、ダミーワード線DMYWLには、図中に丸印で示したダミーメモリセルDMCが接続されている。ダミーメモリセルDMCは、サブビット線SBLに対応するダミーサブビット線DSBLに接続されている。
リファレンスワード線REFWLには、ダミーメモリセルDMCと、図中に太い丸印で示した1つのリファレンスメモリセルREFMCが接続されている。リファレンスメモリセルREFMCは、図3に示した各データ領域D0−31のサブデータ領域SD1と、冗長データ領域RD0−1にそれぞれ形成されている。
リファレンスメモリセルREFMCは、リファレンスビット線REFBLに接続されている。リファレンスビット線REFBLは、リファレンスデコード信号SECYR0−1、YD1R、YD1(0)−YD1(3)をゲートで受けるnMOSトランジスタを介して、レギュラーセンスアンプSAおよびメインビット線MBLに接続される。より詳細に
は、リファレンスビット線REFBLは、デコード信号SECYR0が高論理レベルのときセンスアンプSAの一方の入力に接続され、デコード信号SECYR1が高論理レベルのときセンスアンプSAの他方の入力に接続される。
このように、リファレンスデコード信号SECYR0−1、YD1R、YD1(0)−YD1(3)をゲートで受けるnMOSトランジスタは、リファレンスメモリセルREFMCを、リファレンスビット線REFBLを介して、アクセスされないレギュラーメモリセルMCに接続されたレギュラービット線MBLに接続するリファレンススイッチとして動作する。なお、センスアンプSAは、メモリMEMの読み出し動作時に、レギュラーデコード信号YD1(0)−YD1(3)をゲートで受けるnMOSトランジスタにより、データ領域SD0−3に対応するメインビット線対MBLのいずれかに接続される。
リファレンスビット線REFBLは、リファレンスデコード信号SECYR0−1、YD1R、書き込みデコード信号YD2(0)、YD2(1)をゲートで受けるnMOSトランジスタを介して、ライトアンプWAにそれぞれ接続される。書き込みデコード信号YD2(0)、YD2(1)は、メモリMEMの書き込み動作時に供給される。この場合、ライトアンプWAから出力される書き込みデータは、書き込みデコード信号YD2(0)、YD2(1)の論理レベルに応じて、メインビット線対MBLの一方に供給される。
冗長データ領域RD0−1に形成されるリファレンスメモリセルREFMCを、冗長センスアンプRSAおよび冗長ライトアンプRWAに接続するスイッチの構成も、上述の構成と同じである。但し、各冗長データ領域RD0−1のメインビット線対MBLは、冗長デコード信号RYD1をゲートで受けるnMOSトランジスタ(スイッチ)により冗長センスアンプRSAに接続される。なお、レギュラーメモリセルMC、リファレンスメモリセルREFMC、冗長メモリセルRMCおよびダミーメモリセルDMCは、同じセル構造を有し、同じ間隔でレイアウトされている。このため、レギュラーメモリセルMCと同じ特性を有するリファレンスメモリセルREFMCを容易に形成できる。また、レイアウト設計で使用するセルを共通にできるため、設計期間を短縮できる。
データマルチプレクサDMUXは、上述したように、読み出し動作において、不良検出信号DDETの非活性化中に、レギュラーデータ領域D0−31から読み出されるデータをデータバスDBに出力し、不良検出信号の活性化中に、冗長データ領域RD0−1のいずれかから読み出されるデータをデータバスDBに出力する。すなわち、データマルチプレクサDMUXは、後述する図11に示すラッチ回路LTに保持された不良情報が、アクセスされるレギュラーメモリセルMCの位置を示すときに、アクセスされるレギュラーメモリセルMCの代わりに冗長メモリセルRMCを有効にするアクセス切り替え部として動作する。
なお、ダミーメモリセルDMCは、有効なワード線および有効なビット線を接続することにより、リファレンスメモリセルREFMCとして使用可能である。換言すれば、リファレンスメモリセルREFMCは、必要に応じて増やすことができる。
図4および図5に示したように、メモリセルアレイARYは、周辺部等にダミーメモリセルDMCおよびトランジスタ等のダミー素子を配置している。ダミー素子を配置することにより、トランジスタの特性を均一にでき、配線幅等を均一にできる。また、共通のレイアウトパターンを繰り返し使用できるため、レイアウト設計が容易になる。リファレンスセクタREFSECの詳細は、後述する図8で説明する。
図6は、図2に示したレギュラーセクタRGLSECの詳細を示している。不揮発性のメモリMEMは、一般的なNOR型のアレイ構造を有している。各レギュラーメモリセルMCは、例えば、フローティングゲートを有し、コントロールゲートをワード線WLに接続する。各メモリセルMCのドレインおよびソースは、サブビット線SBLおよび共通のソース線SRCにそれぞれ接続される。例えば、ソース線SRCは、レギュラーセクタRGLSEC毎に共通に配線される。このため、消去動作は、セクタRGLSEC単位で実行される。なお、不良情報セクタDEFSECおよびリファレンスセクタREFSECにおいても、図6に示したNOR型構造を有している。
図7は、図2に示した不良情報セクタDEFSECの詳細を示している。図4で説明したように、不良情報セクタDEFSECは、データ領域D0−31毎に4つの不揮発性の不良情報メモリセルDEFMC(図中の太い円)を有している。不良情報メモリセルDEFMCは、1本の不良情報ワード線DEFWLのみに接続されている。各不良情報メモリセルDEFMCは、不良情報ビット線DEFBLおよびゲートで不良情報デコード信号SECYC、SECYCRを受けるスイッチ(nMOSトランジスタ)を介して不良情報センスアンプDSAに接続されている。
不良情報メモリセルDEFMCを除くメモリセルは、全てダミーメモリセルDMCである。不良情報メモリセルDEFMCおよびダミーメモリセルDMCのソースは、不良情報ソース線DEFSRCに接続されている。ダミーワード線DMYWLは、接地され、0V(第1電圧)に固定されている。これにより、各不良情報ビット線DEFBLは、1つの不良情報メモリセルDEFMCのみに電気的に接続される。したがって、不良情報メモリセルDEFMCを、過消去レベルの近くまで消去でき、不良情報の読み出しマージンを向上できる。
各メインビット線MBLに対応する一対の不良情報メモリセルDEFMCは、1つの不良情報を相補のデータとして記憶する。このため、不良情報セクタDEFSECは、64個の不良情報を記憶できる。本実施形態では、不良を救済するための不良情報として、冗長データ領域RD0−1毎に、8ビットが必要である。具体的には、不良のレギュラーメモリセルMCの位置を示す不良情報を記憶するために必要なビットは、サブデータ領域SD0−3を区別するための2ビット、データ端子I/O0−31を区別するための5ビット、各冗長データ領域RD0−1をイネーブルにするための1ビットである。このため、2つの冗長データ領域RD0−1を使用するために、合計16ビットが必要である。
本実施形態では、16組の不良情報メモリセル対DEFMCが使用され、48組の不良情報メモリセル対DEFMCは使用されない。不良情報メモリセルDEFMCの数に余裕があるため、例えば、図2に示した上下に隣接する2つのレギュラーセクタRGLSEC毎に救済を実施することも可能である。この場合、救済効率が高くなるため、メモリMEMの歩留を向上できる。
一方、本実施形態とは直接関係ないが、データ端子I/Oが16ビット(I/O0−15)で構成される場合、16個のレギュラーデータ領域D0−15が形成される。このとき、不良情報セクタDEFSECは、32組の不良情報メモリセル対DEFMCを有する。この場合にも、2つの冗長データ領域RD0−1を形成できる。
本実施形態では、上述したように、4個の不良情報メモリセルDEFMCは、レギュラーデータ領域D0−31毎に形成される。最小限の数の不良情報メモリセルDEFMCを形成することにより、不良情報メモリセルDEFMCのプログラム動作に掛かる時間を最小限にできる。この結果、メモリMEMの試験工程における試験時間を短縮できる。
図8は、図2に示したリファレンスセクタREFSECの詳細を示している。図5で説明したように、リファレンスセクタREFSECは、データ領域D0−31毎に1つの不
揮発性のリファレンスメモリセルREFMC(図中の太い円)を有している。リファレンスメモリセルREFMCは、1本のリファレンスワード線REFWLのみに接続されている。図7に示した不良情報セクタDEFSECと同様に、リファレンスメモリセルREFMCを除くメモリセルは、全てダミーメモリセルDMCである。
リファレンスメモリセルREFMCおよびダミーメモリセルDMCのソースは、リファレンスソース線AVRSSRに接続されている。ダミーワード線DMYWLは、接地され、0V(第1電圧)に固定されている。これにより、1本のリファレンスビット線REFBLは、1つのリファレンスメモリセルREFMCのみに電気的に接続される。これにより、リファレンスメモリセルREFMCを、過消去レベルの近くまで消去できるため、試験工程において、リファレンスメモリセルREFMCの閾値電圧を、正確に設定できる。
例えば、リファレンスメモリセルREFMCの閾値電圧は、高論理レベルを記憶するレギュラーメモリセルMCの閾値電圧と、低論理レベルを記憶するレギュラーメモリセルMCの閾値電圧の中央の値に設定される。読み出し動作時に、メインビット線MBLの一方に接続されるレギュラーメモリセルMCからデータを読み出すときに、リファレンスメモリセルREFMCは、リファレンスデコード信号SECYR0−1によってメインビット線MBLの他方に接続される。
メインビット線対MBLに流れるレギュラーメモリセルMCおよびリファレンスメモリセルREFMCのセル電流は、例えば、センスアンプSA内に形成されるカスコーダによりそれぞれ電圧に変換される。そして、変換された電圧の差をセンスアンプSAにより差動増幅することにより、レギュラーメモリセルMCに記憶された2値データを読み出すことができる。
本実施形態では、上述したように、リファレンスメモリセルREFMCは、レギュラーデータ領域D0−31毎および冗長データ領域RD0−1毎に形成される。最小限の数のリファレンスメモリセルREFMCを形成することにより、リファレンスメモリセルREFMCのプログラム動作に掛かる時間を最小限にできる。この結果、メモリMEMの試験工程における試験時間を短縮できる。
また、リファレンスメモリセルREFMCをメモリセルアレイARY内に形成することにより、リファレンスメモリセルREFMCに接続されるメインビット線MBLの配線負荷を、アクセスされるレギュラーメモリセルMCに接続されるメインビット線MBLの配線負荷と容易に一致させることができる。メモリMEMの製造条件が変動した場合にも、配線負荷の特性は、同じ側にシフトするため常に一致する。これに対して、リファレンスメモリセルREFMCがメモリセルアレイARYの外に形成される場合、一般に、配線負荷を一致させるために、ダミー負荷が形成される。しかし、ダミー負荷の特性は、メモリMEMの製造条件の変動より変化するため、メインビット線MBLの配線負荷の特性と完全に一致させることはできない。
図9は、図4に示した不良情報センスアンプDSAの詳細を示している。不良情報センスアンプDSAは、不良情報メモリセル対DEFMC0−1からのデータの読み出し動作、各不良情報メモリセルDEFMC0−1にデータを書き込むときのベリファイ動作、および不良情報メモリセルDEFMC0−1に書き込まれたデータを消去するときのベリファイ動作に使用される。
不良情報センスアンプDSAは、プリチャージ信号PREをゲートで受ける一対のnMOSトランジスタと、リファレンス信号REF0−1をゲートでそれぞれ受ける一対のnMOSトランジスタと、入力ノードIN、XINが相補の入力に接続された差動増幅器AMPを有している。リファレンス信号REF0は、不良情報デコード信号SECYCおよび消去/プログラムベリファイ信号EPRGMVのAND論理により生成される。リファレンス信号REF1は、不良情報デコード信号SECYCRおよび消去/プログラムベリファイ信号EPRGMVのAND論理により生成される。
差動増幅器AMPは、入力ノードIN、XINにそれぞれ対応して、直列に接続されたpMOSトランジスタおよびnMOSトランジスタを有している。pMOSトランジスタのソースは、電源線VCC(例えば、3V)に接続されている。nMOSトランジスタのソースは、センスアンプイネーブル信号SENをゲートで受けるnMOSトランジスタを介して接地線に接続されている。増幅されたデータDOUTは、入力ノードXINに接続されたnMOSトランジスタのドレインから出力される。
図10は、図9に示した不良情報センスアンプDSAの動作を示している。この実施形態では、読み出し動作RDは、一対の不良情報メモリセルDEFMC0−1から相補のデータを読み出すことで実行される。このため、読み出し動作RDでは、不良情報デコード信号SECYC、SECYCRは、高論理レベルH(以下、Hレベルとも称する)に保持される。不良情報デコード信号DEFYは、低論理レベルL(以下、Lレベルとも称する)に保持されるため、入力ノードIN、XINとライトアンプWAとの接続は解除される。読み出し動作RD中、消去/プログラムベリファイ信号EPRGMVは、Lレベルに保持されるため、リファレンス信号REF0−1は、Lレベルに保持される。Hレベルのプリチャージ信号PREにより、入力ノードIN、XINに所定の読み出し電流が流れる。不良情報ワード線DEFWLは、高レベル(例えば、VCC)に変化され、不良情報メモリセルDEFMCの閾値電圧に応じて、ソース線DEFSRCに電流が引き抜かれる。
入力ノードIN、XINに接続される不良情報メモリセルDEFMC0−1が、それぞれ書き込み状態(プログラム状態、高閾値電圧)および消去状態(低閾値電圧)のとき、入力ノードINの電圧は、入力ノードXINの電圧より高くなる。このため、差動増幅器AMPは、Hレベルの読み出しデータDOUTを出力する。
消去動作ERでは、Hレベルの不良情報デコード信号SECYC、SECYCR、DEFYにより、不良情報メモリセルDEFMC0−1は、ライトアンプWAに接続される。リファレンス信号REF0−1は、Lレベルの消去/プログラムベリファイ信号EPRGMVによりLレベルに保持される。Lレベルのプリチャージ信号PREにより、読み出し電流の入力ノードIN、XINへの供給は停止する。したがって、入力ノードIN、XINは、フローティング状態になる。Lレベルのセンスアンプイネーブル信号SENにより、差動増幅器AMPは非活性化される。そして、不良情報ワード線DEFWLが−9Vに設定され、不良情報メモリセル対DEFMC0−1のフローティングゲートから電子が引き抜かれる。すなわち、消去動作ERが実行される。
消去動作ER後のベリファイ動作EVRではベリファイする不良情報メモリセルDEFMC(DEFMC0またはDEFMC1)に応じて、不良情報デコード信号SECYC、SECYCRの一方が、Hレベルに設定される。Hレベルの消去/プログラムベリファイ信号EPRGMVにより、ベリファイする不良情報メモリセルDEFMCに対応するリファレンス信号REF(REF0−1の一方)は、Lレベルに変化する。ベリファイしない不良情報メモリセルDEFMCに対応するリファレンス信号REF(REF0−1の他方)は、Hレベルに変化する。これにより、ベリファイしない不良情報メモリセルDEFMCが接続される入力ノード(INまたはXIN)は抵抗を介して接地され、リファレンスノードとして作用する。Lレベルの不良情報デコード信号DEFYにより、入力ノードIN、XINとライトアンプWAとの接続は解除される。プリチャージ信号PREおよびセンスアンプイネーブル信号SENはHレベルに設定され、不良情報ワード線DEF
WLは0Vに設定される。そして、ベリファイする不良情報メモリセルDEFMCの入力ノード(IN、XINの一方)の電圧がベリファイしない不良情報メモリセルDEFMCの入力ノード(IN、XINの他方)の電圧より低くなったときに、不良情報メモリセルDEFMCが消去状態になったことが確認される。このように、ベリファイ動作EVRは、不良情報メモリセルDEFMC0−1毎に実行される。
プログラム動作PRGは、不良情報メモリセルDEFMC0−1毎に実行される。このため、プログラムする不良情報メモリセルDEFMC(DEFMC0またはDEFMC1)に応じて、不良情報デコード信号SECYC、SECYCRの一方は、Hレベルに設定される。Lレベルの消去/プログラムベリファイ信号EPRGMVにより、リファレンス信号REF0−1は、Lレベルに変化する。プリチャージ信号PREおよびセンスアンプイネーブル信号SENは、Lレベルに設定される。これにより、プログラムする不良情報メモリセルDEFMCのドレイン(IN、XINの一方)は、ライトアンプWAからの出力を受けてHレベルに変化する。プログラムしない不良情報メモリセルDEFMCのドレイン(IN、XINの他方)は、フローティング状態になる。
不良情報デコード信号DEFYは、高論理レベルに設定され、不良情報デコード信号DEFYをゲートで受けるnMOSトランジスタ(不良情報スイッチ)はオンする。これにより、不良情報ビット線DEFBLは、レギュラービット線MBLおよび図示しないライトアンプWAに接続される。そして、不良情報ワード線DEFWLが9Vに設定され、プログラムする不良情報メモリセルDEFMCのフローティングゲートに電子が注入される。不良情報メモリセルDEFMCは、プログラム時にメインビット線MBLに接続されるため、配線負荷は大きくなる。しかし、不良情報メモリセルDEFMCは、試験工程でプログラムされるため、配線負荷の増加によるプログラム時間の増加は、問題にならない。
プログラム動作PRG後のベリファイ動作PVRは、不良情報ワード線DEFWLをVCCに設定することを除き、消去動作ER後のベリファイ動作EVRと同じである。すなわち、ベリファイ動作PVRは、不良情報メモリセルDEFMC0−1毎に実行される。プログラム動作PRGおよびそのベリファイ動作PVRを、不良情報メモリセルDEFMC0−1毎に実行することにより、不良情報メモリセルDEFMC0−1の閾値電圧を確実に所定の値に設定できる。このため、不良情報を確実に記憶でき、かつ不良情報を確実に読み出すことができる。
図11は、図4に示した不良情報ラッチDLCの詳細を示している。不良情報ラッチDLCは、パルス生成回路PLSGEN、OR回路、入力回路INPUTおよびラッチ回路LTを有している。パルス生成回路PLSGENは、メモリMEMのパワーオン時に生成されるパワーオンリセット信号PORSTに応答してラッチ信号LATCH(正のパルス信号)を生成する。OR回路は、高論理レベルのラッチ信号LATCHまたは高論理レベルの不良情報試験信号DEFVを、パワーオンタイミング信号PORTとして入力回路INPUTに出力する。不良情報試験信号DEFVは、不良情報メモリセルDEFMC0−1をプログラムする試験モード中に高論理レベルに設定される。これにより、プログラム動作後のベリファイ動作および消去動作後のベリファイ動作において、不良情報メモリセルDEFMC0−1から読み出される論理を不良情報ラッチDLCを介して読み出すことができる。
入力回路INPUTは、一対のCMOSクロックトインバータを並列に接続して構成されている。入力回路INPUTの制御ゲートであるnMOSトランジスタとpMOSトランジスタは、パワーオンタイミング信号PORTと、その反転信号をそれぞれ受ける。入力回路INPUTは、パワーオンタイミング信号PORTが高論理レベルの時に、入力端子で受ける読み出しデータDOUTの論理を反転して、ラッチ回路LTに伝える。
ラッチ回路LTは、出力が入力に接続された一対のインバータを有している。ラッチ回路LTは、読み出しデータDOUTの論理を保持し、保持している値をデータ信号DATAとして出力する。このように、ラッチ回路LTは、不良情報メモリセルDEFMCから読み出される不良情報を保持する保持部として動作する。
図12は、図11に示したパルス生成回路PLSGENの詳細を示している。パルス生成回路PLSGENは、パワーオンリセット信号PORSTを反転させ遅延させる遅延回路DLYと、パワーオンリセット信号PORSTとその反転遅延信号を受けるAND回路を有している。遅延回路DLYは、pMOSトランジスタのゲートを遅延信号の伝達経路に接続し、pMOSトランジスタのソースおよびドレインを電源線VCCに接続したMOSキャパシタCAPを有している。そして、パルス生成回路PLSGENは、パワーオンリセット信号PORSTの立ち上がりエッジに同期して、遅延回路DLYの遅延時間(例えば、100ns)に対応するパルス幅を有するラッチ信号LATCH(1ショットパルス)を生成する。
図13は、図4に示した不良情報センスアンプDSAおよび不良情報ラッチDLCのパワーオン時の動作を示している。メモリMEMに電源電圧VCCが供給され(パワーオン)、電源電圧VCCが所定の電圧を超えると、図1に示したパワーオンリセット部11は、パワーオンリセット信号PORSTを低レベルから高レベルに変化する(図13(a))。図12に示したパルス生成回路PLSGENは、パワーオンリセット信号PORSTの高レベルへの変化に応答して、ラッチ信号LATCHを約100nsの期間、高論理レベルに変化する(図13(b))。
図11に示した不良情報ラッチDLCは、ラッチ信号LATCHに同期してパワーオンタイミング信号PORTを出力する(図13(c))。また、図1に示した動作制御部16は、パワーオンリセット信号PORSTの高レベルへの変化に応答して、不良情報デコード信号SECYC、SECYCR、プリチャージ信号PREおよびセンスアンプイネーブル信号SENを、期間P1だけ高論理レベルに設定する。期間P1は、不良情報デコード信号SECYC、SECYCR、プリチャージ信号PREおよびセンスアンプイネーブル信号SENの立ち下がりエッジが、パワーオンタイミング信号PORTの立ち下がりエッジより遅れるように設定される。
図9に示した不良情報センスアンプDSAは、パワーオンに同期して、期間P1に活性化され、不良情報メモリセルDEFMC0−1から読み出される相補のデータの信号量の差を差動増幅し、読み出しデータDOUTとして出力する(図13(d))。不良情報ラッチDLCは、パワーオンタイミング信号PORTの立ち下がりエッジに同期して、読み出しデータDOUTをラッチする(図13(e))。
なお、図13には示していないが、メモリMEMの出荷前の試験工程において、不良情報メモリセルDEFMC0−1に不良情報を書き込む場合、不良情報試験信号DEFVは、高論理レベルに保持される。この場合、入力回路INPUTがインバータとして常に動作するため、図11に示した不良情報ラッチDLCは、読み出しデータDOUTを出力するバッファとして動作する。これにより、上述したように、プログラム動作後のベリファイ動作および消去動作後のベリファイ動作において、不良情報メモリセルDEFMC0−1から読み出される論理を、不良情報ラッチDLCを介して読み出すことができる。
不良のメモリセルMCを示す不良情報をパワーオン時に不良情報メモリセルDEFMCから読み出し、ラッチ回路LTに保持しておくことにより、メモリセルMCのアクセス毎に不良情報メモリセルDEFMCをアクセスする必要がなくなる。このため、消費電力を削減できる。さらに、アクセス時間(特に、読み出しアクセス時間)の中に、不良情報メモリセルDEFMCのアクセス時間を含めなくてよいため、アクセス時間を短縮できる。
図14は、図2に示したメモリセルアレイARYの動作を示している。本実施形態では、メモリセルアレイARYは、アクセス可能なメモリセルとして、レギュラーメモリセルMC(冗長メモリセルRMC)、不良情報メモリセルDEFMCおよびリファレンスメモリセルREFMCを有している。動作制御回路16は、メモリセルアレイARYを以下のように制御することにより、これ等メモリセルMC(RMC)、DEFMC、REFMCに対して、読み出し動作、書き込み動作(またはプログラム動作)、消去動作およびベリファイ動作を実行する。ベリファイ動作は、書き込み動作、プログラム動作および消去動作後の確認のために実行される。
図中の”off”は、その信号を受けるスイッチ(nMOSトランジスタ)がオフすることを示す。図中の”on”は、その信号を受けるスイッチがオンすることを示す。図中の”sel”は、その信号を受けるスイッチのいずれかがオンすることを示す。不良情報デコード信号SECYC、SECYCR、DEFYは、不良情報メモリセルDEFMCをアクセスするための専用の信号である。レギュラーメモリセルMC、冗長メモリセルRMCおよびリファレンスメモリセルREFMCのアクセス時に、これ等信号を受けるスイッチはオフする。このため、メモリセルMC、RMC、REFMCの全てのアクセスモードにおいて、メインビット線MBLは、不良情報セクタDEFSECおよび不良情報センスアンプDSAと完全に遮断される。したがって、メモリセルMC、RMC、REFMCのアクセス時に、ライトアンプWA、不良情報セクタDEFSECおよび不良情報センスアンプDSAがメインビット線MBLの負荷に影響を与えることを防止できる。
同様に、不良情報メモリセルDEFMCのアクセス時に、リファレンスメモリセルREFMCは使用されない。このため、不良情報メモリセルDEFMCのアクセス時に、リファレンスデコード信号YD1R、冗長デコード信号RYD1、レギュラーデコード信号SECY0−7およびリファレンスデコード信号SECYR0−1を受けるスイッチはオフする。
以下の説明では、デコード信号を受けるスイッチをデコード信号の名称で表す。例えば、書き込みデコード信号YD2(0)を受けるスイッチを、スイッチYD2(0)と表し、不良情報デコード信号SECYCを受けるスイッチを、スイッチSECYCと表す。
レギュラーメモリセルMCおよび冗長メモリセルRMCの読み出し動作RDでは、アクセスするレギュラーメモリセルMCを、メインビット線MBLを介してセンスアンプSAに接続するために、データ領域D0−31において、スイッチSECY0−7のいずれかがオンし、スイッチYD1(0)−YD1(3)のいずれかがオンする。また、リファレンスメモリセルREFMCをメインビット線MBLおよびセンスアンプSAに接続するために、スイッチSECYR0−1のいずれかがオンし、スイッチYD1Rがオンする。そして、センスアンプSAは、アクセスされるレギュラーメモリセルMCおよびリファレンスメモリセルREFMCに接続された一対のレギュラービット線MBL上の信号量の差に応じて、データを読み出す。
このとき、冗長データ領域RD0−1においても、スイッチRYD1がオンし、冗長メモリセルRMCおよび冗長データ領域RD0−1のリファレンスメモリセルREFMCは、冗長センスアンプRSAに接続される。冗長センスアンプRSAは、アクセスされる冗長メモリセルRMCおよびリファレンスメモリセルREFMCに接続された一対のレギュラービット線MBL上の信号量の差に応じて、データを読み出す。レギュラーワード線WLおよびリファレンスワード線REFWLは、昇圧電圧BST(例えば、5V)に設定される。
一方、スイッチYD2(0)−(1)のオフにより、メインビット線MBLは、ライトアンプWAから完全に遮断される。同様に、スイッチSECYC、SECYCR、DEFYのオフにより、メインビット線MBLは、不良情報セクタDEFSECおよび不良情報センスアンプDSAと完全に遮断される。
レギュラーメモリセルMCおよび冗長メモリセルRMCの書き込み動作WRでは、アクセスするレギュラーメモリセルMCを、メインビット線MBLを介してライトアンプWAに接続するために、データ領域D0−31において、スイッチSECY0−7のいずれかがオンし、スイッチYD1(0)−YD1(3)のいずれかがオンし、スイッチYD2(0)−(1)のいずれかがオンする。上記動作により、冗長データ領域RD0−1においても、冗長メモリセルRMCは、冗長ライトアンプWAに接続される。レギュラーワード線WLは、例えば、9Vに設定される。
レギュラーメモリセルMCおよび冗長メモリセルRMCの消去動作ERでは、レギュラーセクタRGLSEC毎にスイッチYD1(0)−YD1(3)、RYD1、SECY0−7がオンし、他のスイッチはオフする。レギュラーワード線WLは、例えば、−9Vに設定される。リファレンスメモリセルREFMCおよび不良情報メモリセルDEFMCは、独立のセクタREFSEC、DEFSEC内に形成される。メモリセルMC、REFMC、DEFMCに接続されるソース線は、セクタ毎に独立して配線されるため、リファレンスメモリセルREFMCおよび不良情報メモリセルDEFMCは、レギュラーメモリセルMCの消去動作による影響は受けない。
レギュラーメモリセルMCおよび冗長メモリセルRMCのベリファイ動作VRでは、ベリファイするメモリセルMC、RMCを、メインビット線MBLを介してセンスアンプSA、RSAに接続するために、データ領域D0−31において、スイッチSECY0−7のいずれかがオンし、スイッチYD1(0)−YD1(3)のいずれかがオンし、スイッチRYD1がオンする。また、ベリファイ動作時のリファレンス電圧をライトアンプWAから供給するために、スイッチYD2(0)−(1)のいずれかがオンする。レギュラーワード線WLは、3−5Vに設定される。
不良情報メモリセルDEFMCの読み出し動作RDは、専用の不良情報センスアンプDSAを用いて、上述した図10と同様に実行される。レギュラーセンスアンプSAとメインビット線MBLとの接続を解除するために、スイッチYD2(0)−(1)、YD1(0)−(3)はオフする。
不良情報メモリセルDEFMCのプログラム動作PRGでは、不良情報メモリセルDEFMCのいずれかをライトアンプWAに接続するために、スイッチSECYC、SECYCRのいずれかがオンし、スイッチYD1(0)−(3)のいずれかがオンし、スイッチYD2(0)−(1)のいずれかがオンする。プログラム動作PRGは、上述したように、不良情報メモリセルDEFMC毎に実行される。
不良情報メモリセルDEFMCの消去動作ERでは、スイッチYD1(0)−(3)、RYD1、SECY0−7、SECYC、SECYCR、DEFYがオンし、他のスイッチはオフする。そして、不良情報セクタDEFSEC内の全ての不良情報メモリセルDEFMCのデータが一度に消去される。
不良情報メモリセルDEFMCのベリファイ動作VRでは、専用の不良情報センスアンプDSAを用いて、上述した図10と同様に実行される。具体的には、スイッチSECYC、SECYCRのいずれかがオンし、他のスイッチはオフする。消去動作後のベリファイ動作では、不良情報ワード線DEFWLは、0Vに設定される。プログラム動作後のベリファイ動作では、不良情報ワード線DEFWLは、VCCに設定される。
リファレンスメモリセルREFMCの読み出し動作RDは、レギュラーメモリセルMCの読み出し動作と同じである。リファレンスメモリセルREFMCのプログラム動作PRGでは、アクセスするリファレンスメモリセルREFMCを、メインビット線MBLを介してライトアンプWAに接続するために、スイッチSECYR0−1のいずれかがオンし、スイッチYD1Rがオンし、スイッチYD2(0)−(1)のいずれかがオンする。リファレンスワード線REFWLは、2−3Vに設定される。
リファレンスメモリセルREFMCの消去動作ERでは、スイッチYD1R、SECYR0−1のみがオンし、他のスイッチはオフする。リファレンスワード線REFWLは、例えば、−9Vに設定される。そして、リファレンスセクタREFSEC内の全てのリファレンスメモリセルREFMCのデータが一度に消去される。
リファレンスメモリセルREFMCのベリファイ動作VRでは、ベリファイするリファレンスメモリセルREFMCを、センスアンプSAに接続するために、スイッチSECYR0−1のいずれかがオンし、スイッチYD1Rがオンし、スイッチYD2(0)−(1)のいずれかがオンする。リファレンスワード線REFWLは、3−5Vに設定される。
図4および図5に示したように、不良情報メモリセルDEFMCおよびリファレンスメモリセルREFMCをメモリセルアレイARY内に、レギュラーメモリセルMCと同様に配置することで、不良情報メモリセルDEFMCおよびリファレンスメモリセルREFMCを、共通の動作制御部16を用いてレギュラーメモリセルMCのアクセスと同様にアクセスできる。この結果、不良情報メモリセルDEFMCおよびリファレンスメモリセルREFMCをアクセスするための制御回路の論理を削減でき、メモリMEMのチップサイズを削減できる。
また、不良情報メモリセルDEFMC、レギュラーメモリセルMCおよびリファレンスメモリセルREFMCを、互いに異なるセクタDEFSEC、RGLSEC、REFSECに形成することにより、1つのセクタのアクセス動作が、他のセクタに影響することを防止できる。この結果、メモリMEMの動作マージンを向上できる。
以上、第1の実施形態では、レギュラーセンスアンプSAおよび不良情報センスアンプDSAを、レギュラーセクタRGLSECおよび不良情報セクタDEFSECにそれぞれ対応して形成するため、レギュラーメモリセルMCからレギュラーセンスアンプSAまでの経路に、余分な配線やスイッチが配置されることを防止できる。これにより、レギュラーメモリセルMCからデータを読み出す通常の読み出し動作を高速に実行できる。
ライトアンプWAを、レギュラーセクタRGLSECおよび不良情報セクタDEFSECに共通に設けることにより、読み出しアクセス時間を長くすることなく、回路規模を小さくでき、メモリMEMの製造コストを削減できる。
パワーオン時に不良情報メモリセルDEFMCから不良情報を読み出してラッチ回路LTに保持し、保持されている不良情報を用いて不良の有無を判定し、アクセスされるレギュラーメモリセルMCの代わりに冗長メモリセルRMCを有効にすることにより、メモリMEMの消費電力を削減できる。また、読み出しアクセス時間を短縮できる。
不良情報メモリセルDEFMCおよびリファレンスメモリセルREFMCをメモリセルアレイARY内の不良情報セクタDEFSECおよびリファレンスセクタREFSECにそれぞれ形成することにより、レギュラーメモリセルMCと同じ特性を有する不良情報メモリセルDEFMCおよびリファレンスメモリセルREFMCを容易に形成できる。また、レイアウト設計で使用するセルを共通にできるため、設計期間を短縮できる。
図15は、本発明の第2の実施形態の不揮発性半導体メモリを示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリMEMは、第1の実施形態のコマンド入力部10の代わりにコマンド入力部10Aを有している。また、半導体メモリMEMは、試験制御部26を新たに有している。その他の構成は、第1の実施形態と同じである。すなわち、半導体メモリMEMは、NOR型のフラッシュメモリとして形成されている。
コマンド入力部10Aは、第1の実施形態のコマンド入力部10に、試験制御部26を動作させるための試験コマンドTCMDを受ける機能を有している。試験コマンドTCMDは、メモリMEMの出荷前の動作試験においてメモリMEMに供給される。試験制御部26は、試験コマンドTCMDを受けたときに、リファレンスメモリセルREFMCの閾値電圧を所定の値に設定するために動作する。具体的には、試験制御部26は、動作制御部16にリファレンスメモリセルREFMCのプログラム動作とベリファイ動作を実行させる。試験制御部26は、ベリファイ動作の結果をメモリセルアレイARYから読み出し、リファレンスメモリセルREFMCの閾値電圧が所定の値に設定されるまで、リファレンスメモリセルREFMCのプログラム動作とベリファイ動作とを繰り返し実行する。
以上、第2の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、試験制御部26により、リファレンスメモリセルREFMCの閾値電圧を自動的に所定の値に設定できる。したがって、メモリMEMの出荷前の試験工程に掛かる時間を短縮でき、メモリMEMの製造コストを削減できる。
なお、上述した実施形態では、本発明をNOR型のフラッシュメモリに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をNAND型のフラッシュメモリに適用してもよい。
上述した実施形態では、フローティングゲートを有するメモリセルMC、DEFMC、REFMC、RMC、DMCを用いる例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、トラップゲートを有するメモリセルルMC、DEFMC、REFMC、RMC、DMCを用いてもよい。
上述した実施形態では、サブデータ領域SD0−3を、4組のメインビット線対MBLのそれぞれに8本のサブビット線SBLを接続することで構成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、サブデータ領域SD0−3を、2組のメインビット線対MBLに16本のサブビット線SBLを接続することで構成してもよい。本発明は、メインビット線MBLが対になる構成であれば適用可能である。
上述した実施形態では、本発明を、I/O冗長方式のメモリMEMに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、アドレス冗長方式のメモリMEMに適用してもよい。
上述した実施形態では、パルス生成回路PLSGENにより、パワーオンリセット信号PORSTに同期して1ショットパルス(LATCH)を生成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリMEMがクロック同期式の場合、クロックに同期して動作するDフリップフロップ等のクロック回路により、クロックの1周期分の高レベル期間を有するラッチ信号LATCHを生成してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。