JPH07296595A - 半導体メモリ装置およびその駆動方法 - Google Patents

半導体メモリ装置およびその駆動方法

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JPH07296595A
JPH07296595A JP6086685A JP8668594A JPH07296595A JP H07296595 A JPH07296595 A JP H07296595A JP 6086685 A JP6086685 A JP 6086685A JP 8668594 A JP8668594 A JP 8668594A JP H07296595 A JPH07296595 A JP H07296595A
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哲治 中熊
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敏夫 椋木
Nobuyuki Moriwaki
信行 森脇
Tatsumi Sumi
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    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
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  • Techniques For Improving Reliability Of Storages (AREA)
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Abstract

(57)【要約】 【目的】 本体メモリセル部の不良メモリセルを冗長メ
モリセル部で置き換え、そのアドレスデータを記憶させ
る操作を、特別の装置を使用することなくまた必要なと
きに実行でき、かつ冗長メモリセル選択回路を高速動作
させる。 【構成】 本体メモリセル部１１と、冗長メモリセル部
１２と、本体メモリセル部１１の不良メモリセルを置き
換えた冗長メモリセルのアドレスを電気的に記憶する不
揮発性半導体メモリからなる冗長アドレスデータセル部
１７と、制御回路部部１５と、冗長メモリセル選択回路
部１６とを有し、冗長メモリセル選択回路部１６は、冗
長アドレスデータセル部１７から読み出した第１のアド
レスデータを保持し、かつその第１のアドレスデータと
制御回路部１５を通して入力された読み出しまたは書き
込み用の第２のアドレスデータとを比較して本体メモリ
セル部１１または冗長メモリセル部１２を選択する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置およ
びその駆動方法に関する。
【０００２】
【従来の技術】近年、半導体メモリ装置の大容量化にと
もないメモリセルの高密度化、高集積化が進んでいる。
このような半導体メモリ装置では、一部のメモリセルの
不良により全体が不良とされることによる歩留り低下が
大きな問題となっている。この問題を回避する方法とし
て、本体メモリセル部の不良メモリセルを冗長メモリセ
ルと置き換えることにより、良品として救済する方法が
有効な方法として採用されている。
【０００３】以下に冗長メモリセルを備えた半導体メモ
リ装置の一般的な構成について、図２１を参照しながら
説明する。図２１において、１は情報を記憶する本体メ
モリセル部、２は本体メモリセル部１に不良メモリセル
が発生した場合にその不良メモリセルを置き換えるため
の冗長メモリセル部、３は本体メモリセル部を駆動する
本体デコーダ、４は冗長メモリセル部を駆動する冗長デ
コーダ、５は本体デコーダ３および冗長デコーダ４を制
御する制御回路、６はアドレス信号および制御信号を入
力する制御信号入力端子である。
【０００４】以上のように構成された半導体メモリ装置
において本体メモリセル部１に不良メモリセルがある場
合、その不良メモリセルのアドレスデータを制御回路５
の中に設けたヒューズ溶断構造または電気的に書き込み
可能なメモリまたは電気的に消去および書き込み可能な
メモリ（ＥＰＲＯＭまたはＥＥＰＲＯＭなど）で構成さ
れた不揮発性メモリ手段に書き込んでおく。
【０００５】このような半導体メモリ装置における書き
込み、読み出しは次のようにして行われる。まず制御信
号入力端子６から制御信号とアドレスデータとを入力す
る。このアドレスデータが制御回路５内の不揮発性メモ
リ手段に記憶されているデータと一致したとき、制御回
路５からは本体デコーダ３をディスエーブルにして本体
メモリセル部１を非選択にし、冗長メモリセル部２を選
択して書き込み、読み出しを行う。
【０００６】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、本体メモリセル部の不良メモリセルのア
ドレスデータを記憶するために溶断ヒューズまたはＥＰ
ＲＯＭやＥＥＰＲＯＭなどの電気書き込み可能な読み出
し専用メモリを用いており、以下に示す課題を有してい
た。
【０００７】溶断ヒューズでは、一般にレーザ光による
切断方法が用いられており、この場合にはレーザ光発生
装置を必要とする上、テスターを用いて不良メモリセル
のアドレスデータを確認し、そのデータによってレーザ
光の照射位置を制御し、レーザ光のエネルギーを調整し
て照射するという複雑な工程を必要とする。またこのよ
うな半導体メモリ装置では、溶断ヒューズを切断するた
めの装置および工程が複雑であるため、出荷検査時に発
見した不良メモリセルのアドレスデータを記憶させてお
くことはできるが、ユーザーが使用時に新たに発生した
不良メモリセルのアドレスデータを書き込むことは実際
上不可能である。
【０００８】ＥＰＲＯＭまたはＥＥＰＲＯＭなどの電気
的に書き込み可能な読み出し専用メモリを用いた場合に
は、上記の溶断ヒューズを使用した場合とは異なり、電
気的に書き込みが可能であるが、ＥＥＰＲＯＭを製造す
るためのプロセスが付加される。また一般に使用されて
いるＭＯＮＯＳ型ＥＥＰＲＯＭでは、読み出し速度は早
いが、書き込み速度が遅い上に、高い書き込み電圧を必
要とするなど、製造プロセス上および回路構成上の課題
を有しており、さらに読み出し、書き込み時にシリコン
窒化膜にかかるストレスによって寿命が制限されるなど
の課題を有していた。
【０００９】本発明は上記の従来の課題を解決するもの
で、本体メモリセル部の不良メモリセルを冗長メモリセ
ル部のメモリセルで置き換え、そのアドレスデータを記
憶させる操作を、特別の装置を使用することなくまた必
要なときに実行でき、かつ冗長メモリセル選択回路を高
速動作させることのできる半導体メモリ装置およびその
駆動方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体メモリ装置は、本体メモリセル部と、
冗長メモリセル部と、本体メモリセル部の一部を冗長メ
モリセルに置き換えるアドレスを電気的に記憶する半導
体メモリからなる冗長アドレスデータセル部と、制御回
路部と、冗長メモリセル選択回路とを有し、冗長メモリ
セル選択回路部は、第１のアドレスデータを保持し、第
１のアドレスデータと制御回路部を通して入力された読
み出しまたは書き込み用の第２のアドレスデータとを比
較して本体メモリセル部または冗長メモリセル部を選択
するものである構成を有している。
【００１１】また本発明の半導体メモリ装置は、冗長メ
モリセル選択回路部が冗長アドレスデータセル部から読
み出した第１のアドレスデータを保持する第１のラッチ
回路を備えた構成を有している。
【００１２】さらに本発明の半導体メモリ装置の駆動方
法は、電源を投入した後の最初のデータ読み出し時、ま
たはダイミーサイクル中に、冗長アドレスデータセル部
から第１のアドレスデータを読み出して冗長メモリセル
選択回路部の第１のラッチ回路で保持する構成を有して
いる。
【００１３】
【作用】この構成によって、電源投入時に冗長アドレス
データセル部から第１のアドレスデータを読み出し、冗
長アドレス選択回路部に記憶させておくことができ、冗
長アドレス選択時の高速動作が可能となる。また、冗長
アドレスデータセル部を本体メモリセル部と同じ構成の
半導体メモリで構成することができるため、高密度化が
可能となる。
【００１４】さらに、冗長アドレスデータセル部のメモ
リセルを、たとえば強誘電体キャパシタとＭＯＳトラン
ジスタとで構成することにより、特別の装置および工程
を必要とせずに、任意のときに容易に本体メモリセル部
の不良メモリセルを置き換えた冗長メモリセル部のアド
レスを記憶させることが可能となる。
【００１５】
【実施例】以下本発明の実施例について、図面を参照し
ながら説明する。
【００１６】〔実施例１〕図１は本発明の第１の実施例
における半導体メモリ装置の回路ブロック図である。図
１において、１１は情報を記憶する本体メモリセル部、
１２は本体メモリセル部１１に不良メモリセルが発生し
た場合にその不良メモリセルを置き換えるための冗長メ
モリセル部、１３は本体メモリセル部を駆動する本体デ
コーダ、１４は冗長メモリセル部を駆動する冗長デコー
ダ、１５は半導体メモリ装置を制御する制御回路部、１
６は本体メモリセル部および冗長メモリセル部を選択す
る冗長メモリセル選択回路部、１７は本体メモリセル部
に不良メモリセルがある場合にそのアドレスデータを記
憶しておく不揮発性半導体メモリからなる冗長アドレス
データセル部、１８は半導体メモリ装置を制御する制御
信号、アドレス信号などを入力する制御信号入力端子で
ある。なお、本実施例における半導体メモリ装置の冗長
メモリセル選択回路部１６は、電源を投入したときに本
体メモリセル部１１の不良メモリセルを冗長メモリセル
部１２に置き換えるためのアドレスデータ（以下第１の
アドレスデータという）が書き込まれた冗長アドレスデ
ータセル部１７から第１のアドレスデータを読み出し、
電源が印加されている間は第１のアドレスデータを保持
するものである。
【００１７】以上のように構成された半導体メモリ装置
について、以下にその動作について説明する。情報デー
タの読み出し動作を行う場合、まず制御信号入力端子１
８から制御信号を入力して読み出し状態にする。次に制
御信号入力端子１８から読み出し第２のアドレスデータ
が制御回路部１５を通して冗長メモリセル選択回路部１
６へ送られる。冗長メモリセル選択回路部１６では、冗
長アドレスデータセル部１７から読み込み、保持してい
る第１のアドレスデータと制御回路部１５を通して入力
された第２のアドレスデータとを比較し、一致しない場
合には、冗長メモリセル部１２が選択されず、本体デコ
ーダ１３で本体メモリセル部１１からメモリセルが選択
されて情報データが読み出される。一方、第１のアドレ
スデータと第２のアドレスデータとが一致した場合に
は、本体デコーダ１３は非選択、冗長デコーダは選択状
態となり、冗長メモリセル部１２の所定のメモリセルか
ら情報データが読み出される。
【００１８】情報データの書き込み動作を行う場合も上
記読み出し動作と同様である。まず制御信号入力端子１
８から制御信号を入力して書き込み状態にする。次に、
制御信号入力端子１８から読み出し第２のアドレスデー
タが制御回路部１５を通して冗長メモリセル選択回路部
１６へ送られる。冗長メモリセル選択回路部１６では、
冗長アドレスデータセル部１７から読み込み、保持して
いる第１のアドレスデータと制御回路部１５を通して入
力された第２のアドレスデータとを比較し、一致しない
場合は冗長メモリセル部１２は選択されず、本体デコー
ダ１３で本体メモリセル部１１からメモリセルが選択さ
れて情報データが書き込みされる。一方、第１のアドレ
スデータと第２のアドレスデータとが一致した場合に
は、本体デコーダ１３は非選択、冗長デコーダは選択状
態となり、冗長メモリセル部１２の所定のメモリセルか
ら情報データが書き込みされる。
【００１９】本実施例の特徴は、本体メモリセル部１１
に発生した不良メモリセルを冗長メモリセル部１２の一
部で置き換えるアドレス（第１のアドレスデータ）を不
揮発性メモリで構成される冗長アドレスデータセル部１
７に記憶しておき、電源を投入すると冗長アドレスセル
データセル部１７から読み出した第１のアドレスデータ
を冗長メモリセル選択回路部１６に記憶し、以降の読み
出し、書き込み時には冗長メモリセル選択回路部１６に
一時記憶されている第１のアドレスデータを基にして、
本体メモリセル部１１または冗長メモリセル部１２を選
択するようにしたものである。
【００２０】したがって、従来の溶断ヒューズを用いた
半導体メモリ装置のように複雑な装置と方法によること
なく冗長メモリセル部１２のアドレスデータ（第１のア
ドレスデータ）を記憶しておくことができ、さらに使用
時には冗長メモリセル選択回路部１６へ読み出した冗長
メモリセル部１２のアドレスデータ（第１のアドレスデ
ータ）と制御信号入力端子１８から入力されたアドレス
データ（第２のアドレスデータ）とを比較し、本体メモ
リセル部１１および冗長メモリセル部１２のいずれかを
高速かつ容易に選択できる。
【００２１】〔実施例２〕次に本発明の第２の実施例に
おける半導体メモリ装置について、図１〜図４を参照し
ながら説明する。
【００２２】本実施例の半導体メモリ装置の基本的な構
成は図１に示した第１の実施例と同じであるが、特に冗
長メモリセル選択回路を第１のラッチ回路を用いて構成
したものである。
【００２３】図２は本実施例における冗長メモリセル選
択回路部を構成する第１のラッチ回路の構成を示す図で
ある。図２において、Ｑpで始まる符号はＰチャネル型
ＭＯＳトランジスタを、Ｑnで始まる符号はＮチャネル
型ＭＯＳトランジスタを、LATCH10、LATCH11、LATCH12
はそれぞれ第１のラッチ回路を、Ａ0、／Ａ0、Ａ1、／
Ａ1それぞれは入力端子１８から入力されたアドレスデ
ータ、DRS、DRA0、DRA1はそれぞれ冗長アドレスデータ
セル部１７からの信号、RSは冗長メモリセル部１２を選
択する選択信号、ＶDDは電源電圧、ＶSSは接地電位、Ｉ
は制御信号である。なおアドレスデータの前に付した斜
線は逆の論理電圧となるアドレスデータを表すものとし
た。
【００２４】まず初期状態として制御信号Ｉを論理電圧
“Ｌ”（以下単に“Ｌ”と記す）にする。このときＭＯ
ＳトランジスタＱp101がオン状態となり、そのドレイン
が論理電圧“Ｈ”（以下単に“Ｈ”と記す）、選択信号
RSが“Ｈ”となり、冗長メモリセル部１２が選択状態と
なる。選択信号RSが“Ｈ”のときは冗長メモリセル部１
２が選択され、“Ｌ”のときには本体メモリセル部１１
が選択される。したがって、本体メモリセル部１１に不
良メモリセルがあって、冗長メモリセル部１２のメモリ
セルで置き換える場合、不良メモリセルのアドレスがＡ
0＝“Ｈ”、Ａ1＝“Ｌ”で指定されたとすると、冗長ア
ドレスデータセル部１７にはDRS＝“Ｈ”、DRA0＝
“Ｌ”、DRA1＝“Ｈ”が出力されるようにデータを書き
込んでおけばよい。また、冗長メモリセル部１２を使用
しないときには、DRS＝“Ｌ”を書き込んでおくことに
より選択信号RS＝“Ｌ”となり、いかなるアドレスが入
力されても冗長メモリセル部１２は選択されない。
【００２５】図３は本実施例における冗長アドレスデー
タセル部の回路構成図である。図３において、Ｑnで始
まる符号はＮチャネル型ＭＯＳトランジスタを表し、Ｃ
で始まる符号はキャパシタを表し、ＳＡR、ＳＡ0、ＳＡ
1はセンスアンプ、ＴＲ1はＭＯＳトランジスタＱn101〜
Ｑn103を制御する制御信号、ＳＡＥはセンスアンプＳＡ
R〜ＳＡ1を制御する制御信号、ＷＬはワード線、ＣＰは
セルプレート電極、ＢＰはビット線プリチャージ信号
（以下プリチャージ信号と記す）、ＢＬR、／ＢＬR、Ｂ
Ｌ0、／ＢＬ0、ＢＬ1、／ＢＬ1はビット線である。
【００２６】以上のように構成された本実施例の半導体
メモリ装置の動作について、図３および図４の動作タイ
ミング図を参照しながら説明する。まず初期状態におい
て、プリチャージ信号ＢＰを“Ｈ”にしてＭＯＳトラン
ジスタＱn203〜Ｑn224をオン状態とし、ビット線ＢＬR
〜／ＢＬ1を接地電位とする。次にプリチャージ信号Ｂ
Ｐを“Ｌ”にした後、ワード線ＷＬおよびセルプレート
電極ＣＰを“Ｈ”にして、Ｑn201〜Ｑn222をオン状態と
し、強誘電体キャパシタＣ201〜Ｃ222からビット線に電
荷を読み出す。次に制御信号ＳＡＥを“Ｈ”にしてセン
スアンプＳＡR〜ＳＡ1を動作させて、ビット線間の電位
差を増幅する。そのとき、冗長メモリセル部１２が選択
されるのであれば、ビット線ＢＬRは“Ｈ”に、ビット
線／ＢＬRは“Ｌ”となる。次に制御信号ＴＲ1を“Ｈ”
にしてＭＯＳトランジスタＱn101〜Ｑn103をオン状態に
する。このとき、ＤＲSは“Ｈ”であり、図２に示す第
１のラッチ回路LATCH10からＭＯＳトランジスタＱn100
のゲートへは“Ｌ”が出力されてオフ状態となってお
り、冗長メモリセル部１２の選択を待ち受ける状態とな
る。
【００２７】このとき、外部からアドレスＡ0＝
“Ｈ”、／Ａ0＝“Ｌ”、Ａ1＝“Ｌ”、／Ａ1＝“Ｈ”
が入力され、かつ図３に示す冗長アドレスデータ部１７
からＤＲＡ0＝“Ｌ”、ＤＲＡ1＝“Ｈ”が出力されたと
すると、以下のようにして選択信号RSが出力される。す
なわち、図２において、ＤＲＡ0＝“Ｌ”でＭＯＳトラ
ンジスタＱn111はオン状態、Ａ0＝“Ｈ”でＭＯＳトラ
ンジスタＱn121はオン状態であるが、結果としてこの経
路は切断状態になっている。また、第１のラッチ回路LA
TCH11の出力が“Ｈ”でＭＯＳトランジスタＱn112はオ
ン状態であるが、／Ａ0＝“Ｌ”でＭＯＳトランジスタ
Ｑn122はオフ状態であり、この経路は切断状態になって
いる。同様に、ＭＯＳトランジスタＱn113はオン状態で
あるが、ＭＯＳトランジスタＱn123はオフ状態であり、
この経路も切断状態になっている。さらにＭＯＳトラン
ジスタＱn114はオフ状態、Ｑn124はオン状態であるが、
結果としてこの経路も切断状態になっている。またＭＯ
ＳトランジスタＱp101のドレインは“Ｈ”を保持してい
るおり、選択信号RSとして“Ｈ”が出力され、冗長メモ
リセル部１２が選択される。
【００２８】以上のように本実施例では、図１に示す冗
長メモリセル選択回路部１６が図２に示す第１のラッチ
回路を有しており、かつ冗長アドレスデータセル部１７
が図３に示す強誘電体キャパシタとＭＯＳトランジスタ
で構成されるメモリセルを有しており、電源を投入した
時点で、冗長アドレスデータセル部１７から読み出した
第１のデータを図２に示す第１のラッチ回路で保持する
ようにしており、本体メモリセル部１１と冗長メモリセ
ル部１２の選択を高速で行えるようにしている。
【００２９】〔実施例３〕次に本発明の第３の実施例に
おける半導体メモリ装置について、図５のブロック図お
よび図６の動作タイミング図を参照しながら説明する。
【００３０】本実施例の基本的な構成は図１に示した第
１の実施例と同じであり、同一箇所には同一符号を付し
て説明を省略する。本実施例が第１の実施例と異なる点
は、冗長アドレスデータセル部１７を作動させる制御信
号RST5を入力するための制御信号入力端子１９を設けて
おり、制御信号RST5が入力されない限り冗長アドレスデ
ータセル部１７が作動しないようになっている点であ
る。
【００３１】以上のように構成された本実施例の半導体
メモリ装置の動作について、図６および図３を参照しな
がら説明する。図６において矢印は動作の順を示すもの
である。
【００３２】初期状態では、プリチャージ信号ＢＰが
“Ｈ”であり、全てのビット線が接地電位に固定されて
いる。次に制御信号入力端子１９から制御信号RST5が入
力されて“Ｈ”となった後、プリチャージ信号ＢＰが
“Ｌ”にされる。次にワード線ＷＬおよびセルプレート
電極ＣＰを“Ｈ”にして、強誘電体キャパシタＣ201〜
Ｃ222からビット線に電荷を読み出す。次に制御信号Ｓ
ＡＥを“Ｈ”にしてセンスアンプＳＡR、ＳＡ0〜ＳＡ1
を動作させて、ビット線間の電位差を増幅する。次にセ
ルプレート電極ＣＰを“Ｌ”にした後、ワード線ＷＬを
“Ｌ”にし、さらに制御信号ＳＡＥを“Ｌ”にする。次
にプリチャージ信号ＢＰを“Ｈ”にしてビット線を接地
電位に固定した後、制御信号RST5を“Ｌ”にする。次
に、第１のラッチ回路LATCH11〜LATCH12へ冗長メモリセ
ル部１２を選択または非選択にするデータを記憶するの
であるが、このステップに関しては、第２の実施例と同
様であり、省略する。
【００３３】このように、冗長アドレスデータセル部１
７を外部からの制御信号RST5で制御することにより、一
度冗長アドレスデータセル部１７から冗長メモリセル選
択回路部１６にデータを読み出した後には、冗長アドレ
スデータセル部１７を不活性にして動作の簡略化を図る
とともに消費電力を低減できる。
【００３４】〔実施例４〕次に本発明の第４の実施例に
おける半導体メモリ装置について、図７のブロック図お
よび図８の動作タイミング図を参照しながら説明する。
【００３５】本実施例の基本的な構成は図５に示す第３
の実施例と同じであり、同一箇所には同一符号を付して
説明を省略する。なお、２０は電源投入を検知して制御
信号ＶDDDT1を出力する電源投入検知回路である。
【００３６】以上のように構成された本実施例の半導体
メモリ装置の動作について、図８および図３を参照しな
がら説明する。図８において矢印は動作の順を示すもの
である。初期状態ではプリチャージ信号ＢＰが“Ｈ”で
あり、全てのビット線が接地電位に固定されている。次
に電源が投入（ＶDD＝“Ｈ”）されると、電源投入検知
回路２０が制御信号ＶDDDT1に“Ｈ”を出力した後、プ
リチャージ信号ＢＰが“Ｌ”にされる。次にワード線Ｗ
Ｌおよびセルプレート電極ＣＰを“Ｈ”にして、強誘電
体キャパシタＣ201〜Ｃ222からビット線に電荷を読み出
す。次に制御信号ＳＡＥを“Ｈ”にしてセンスアンプＳ
ＡR、ＳＡ0〜ＳＡ1を動作させて、ビット線間の電位差
を増幅する。次にセルプレート電極ＣＰを“Ｌ”にした
後、ワード線ＷＬを“Ｌ”にし、さらに制御信号ＳＡＥ
を“Ｌ”にする。次にプリチャージ信号ＢＰを“Ｈ”に
してビット線を接地電位に固定した後、制御信号ＶDDDT
1を“Ｌ”にする。次に、第１のラッチ回路LATCH11〜LA
TCH12へ冗長メモリセル部１２を選択または非選択にす
るデータを記憶するのであるが、このステップに関して
は、第２の実施例と同様であり、省略する。
【００３７】このように、冗長アドレスデータセル部１
７を電源の投入を検知する電源投入検知回路２０から出
力される制御信号ＶDDDT1で作動させることにより、常
に電源を投入すると同時に、冗長メモリセル選択回路部
１６に冗長メモリセル部１２の選択、非選択を記憶させ
る一連のステップが開始されることになる。
【００３８】〔実施例５〕次に本発明の第５の実施例に
おける半導体メモリ装置について、図９のブロック図、
図１０および図１１のフローチャートを参照しながら説
明する。
【００３９】本実施例の基本的な構成は図１に示した第
１の実施例と同じであり、同一箇所には同一符号を付し
て説明を省略する。なお、２１はフラグデータ記憶部
で、冗長アドレスデータセル部１７から第１のアドレス
データを読み出したことを示すフラグデータを記憶して
おくためのものである。
【００４０】以上のように構成された本実施例の動作に
ついて、図１０に示すフローチャートを参照しながら説
明する。なお電源電圧を投入した時点ではフラグデータ
はセットされていないものとし、その状態をFLAG=0で表
わし、フラグデータがセットされている状態をFLAG=1で
表わすものとする。
【００４１】まず第１のステップで、フラグデータ記憶
部２１からフラグデータを、冗長アドレスデータセル部
１７から第１のアドレスデータを、本体メモリセル部１
１から情報データをそれぞれ読み出す。次に第２のステ
ップで、フラグデータがセットされているかどうか、す
なわちFLAG=1であるかどうかを判定する。第２のステッ
プでフラグデータがセットされていなければ、すなわち
FLAG=0であれば、第４のステップで情報データを無効と
し、フラグデータ記憶部２１にフラグをセットする。し
たがって、電源が切断されるまでは、読み出された第１
のアドレスデータが冗長メモリセル選択回路部１６に保
持され、かつフラグデータ記憶部２１には情報データが
有効であることを示すフラグデータがセットされること
になる。このため、次回のデータ読み出し時からは、第
１のステップで、フラグデータ記憶部２１からフラグデ
ータを、冗長アドレスデータセル部１７から第１のアド
レスデータを、本体メモリセル部１１から情報データを
それぞれ読み出し、第２のステップでFLAG=1であり、第
３のステップで情報データを有効とし、以降電源が切断
されるまで情報データを有効として出力する。
【００４２】このように、２回目以後のデータ読み出し
時からは、情報データを本体メモリセル部１１または冗
長メモリセル部１２から有効な情報データとして読み出
される。
【００４３】また図１１に他のフローチャートを示し
た。この場合、第１のステップでフラグデータ記憶部２
１からフラグを読み出し、第２のステップでフラグデー
タがセットされているかどうか、すなわちFLAG=1である
かどうかを判定する。このとき、第２のステップでフラ
グデータがセットされていなければ、すなわちFLAG=0で
あれば、第３のステップで冗長アドレスデータセル部１
７から第１のアドレスデータを読み出し、第４のステッ
プでフラグデータ記憶部２１にフラグデータをセットし
た後に、第５のステップで情報データを読み出す。ま
た、第２のステップでフラグデータがセットされていれ
ば、すなわちFLAG=１であれば、第５のステップへ飛ん
で情報データを読み出す。以降電源が切断されるまでフ
ラグデータ記憶部２１にフラグデータがセットされてい
るため、２回目以後のデータ読み出し時からは第１のス
テップでフラグデータ記憶部２１からフラグを読み出し
た後第５のステップで情報データを読み出すこととな
り、高速に情報データを読み出すことが可能である。
【００４４】〔実施例６〕次に本発明の第６の実施例に
おける半導体メモリ装置について、図面を参照しながら
説明する。
【００４５】本実施例の基本的な構成は図９に示す第５
の実施例と同じであるが、図９に示すフラグデータ記憶
部２１を第２のラッチ回路を用いて構成したものであ
る。図１２は本発明の第６の実施例における半導体メモ
リ装置のフラグデータ記憶部を構成する第２のラッチ回
路の回路図、図１３は同半導体メモリ装置のフラグデー
タ記憶部を構成する第２のラッチ回路の動作を説明する
ための図である。
【００４６】図１２において、２２は設定された電圧以
下になると制御信号ＶDDDT12に“Ｈ”を出力する電圧検
知回路、Ｑn1201、Ｑn1202はＭＯＳトランジスタ、LATC
H13は第２のラッチ回路、ＴＲ12は制御信号、FSはフラ
グデータをセットするための信号である。第２のラッチ
回路LATCH13の入力には、トランジスタＱn1201とＱn120
2とが接続されており、トランジスタＱn1201は電圧検知
回路２２からの制御信号ＶDDDT12によって第２のラッチ
回路LATCH13の入力を接地電位ＶSSに接続し、トランジ
スタＱn1202はフラグデータをセットする信号FSと同じ
論理電圧を第２のラッチ回路LATCH13の入力へ供給する
ようになっており、電源が入っている間は第２のラッチ
回路LATCH13がフラグを保持するようになっている。
【００４７】以上のように構成された第２のラッチ回路
LATCH13の動作について、特にリセットする場合につい
て説明する。図１３に示すように、電源切断時に電源電
圧ＶDDが下がり始めて設定された電圧以下になると、電
圧検知回路２２が作動して制御信号ＶDDDT12に“Ｈ”が
出力される。電源電圧の低下とともに第２のラッチ回路
LATCH13から出力されるフラグデータの電圧レベルも下
がり始めるが、制御信号ＶDDDT12によってＭＯＳトラン
ジスタＱn1201がオンし、第２のラッチ回路LATCH13の入
力が接地電位ＶSSに接続されるため、フラグデータの電
圧レベルは接地電位ＶSSレベルとなる。このように、本
実施例においては電源切断時にフラグデータを保持して
いる第２のラッチ回路を自動的にリセットすることがで
きる。
【００４８】次に第２のラッチ回路のリセット方法に関
する他の例について説明する。図１４は本実施例におけ
る半導体メモリ装置のフラグデータ記憶部を構成する他
の第２のラッチ回路の回路図、図１５は同半導体メモリ
装置のフラグデータ記憶部を構成する他の第２のラッチ
回路の動作を説明するための図である。図１４の回路図
は基本的には図１２に示す回路構成と同じであるが、異
なる点は第２のラッチ回路LATCH13をリセットするため
に入力を接地するＭＯＳトランジスタＱn1201のゲート
が外部回路で形成された制御信号RST14によって制御さ
れる点である。図１５に示すように、制御信号RST14に
“Ｈ”が入力されるとＭＯＳトランジスタＱn1201がオ
ンして第２のラッチ回路LATCH13の入力が接地される。
制御信号RST14は第２のラッチ回路LATCH13がリセットさ
れれば、“Ｌ”に戻しておき、次に制御信号ＴＲ12を
“Ｈ”とし信号FSの信号が第２のラッチ回路LATCH13の
入力に伝達されるのに備える。このように、フラグを保
持する第２のラッチ回路を外部回路からの制御信号を用
いてリセットすることにより、回路構成は多少複雑には
なるが、任意のときにリセットできるため、電源切断前
に制御信号により確実にリセットすることができる。
【００４９】〔実施例７〕次に本発明の第７の実施例に
おける半導体メモリ装置について、図面を参照しながら
説明する。図１６は本発明の第７の実施例における半導
体メモリ装置の回路ブロック図、図１７は同半導体装置
の動作を説明するための図である。
【００５０】本実施例の構成は基本的には図１に示した
第１の実施例と同じであり、異なる点は図１における冗
長メモリセル部１２と冗長アドレスデータセル部１７を
同じメモリ領域に置いたものである。すなわち、図１６
のメモリ領域２３は、冗長アドレスデータセル領域２３
ａ、冗長メモリセル領域２３ｂおよびフラグデータ領域
２３ｃを含んでいる。すなわち、本体メモリセル部１１
に不良メモリセルがある場合、メモリ領域２３に不良メ
モリセルのアドレスデータ、情報データ、データの意味
および使用状況を示すフラグデータが書き込まれる。
【００５１】次に本実施例におけるメモリ領域２３の割
付の例について説明する。なお、図１６では説明を明確
にするためにそれぞれの領域を点線で区切って示してい
るが、実際は図１７に示すように、冗長アドレスとデー
タとフラグとが一体のものとして書き込まれている。
【００５２】図１７では本体メモリセル部１１に４ヶ所
の不良メモリセルがあり、その不良メモリセルを冗長メ
モリセル領域２３ｂのメモリセルで置き換えた例を示し
ている。なお左欄に示した冗長アドレス０〜１５は一例
として示したもので、この数字に限定されるものではな
い。冗長アドレス０のデータ領域には、本体メモリセル
部１１の不良メモリセルのアドレス０（以下外部アドレ
ス０のようにいう）とその不良メモリセルの置き換えた
情報データが格納された冗長アドレスである使用アドレ
ス５などが書き込まれている。この冗長アドレス０のデ
ータ領域がメモリセル領域２３ａである。さらに冗長ア
ドレス０のフラグ領域には、アドレスデータと情報デー
タを区別するためのアドレス／データ欄にアドレスを示
す１、使用／未使用欄に使用を示す１、そのデータ領域
が使用可能かどうかを記入しておくＯＫ／ＮＧ欄に使用
可能を示す１が書き込まれている。このフラグ領域がメ
モリセル領域２３ｃである。そして冗長アドレス５のデ
ータ領域には本体メモリセル部１１に書き込むべきデー
タが書き込まれている。冗長アドレス５はデータを書き
込むために使用されているため、そのフラグデータ領域
２３ｃのアドレス／データ欄には０が書き込まれてい
る。
【００５３】また冗長アドレス６は不良メモリセルであ
ることを示しており、フラグ領域のＯＫ／ＮＧ欄にはＮ
Ｇを示す０が書き込まれている。したがってこの冗長ア
ドレスのデータ領域は使用できないことがフラグデータ
領域を見ることで判定できる。
【００５４】なお、本実施例では図１における冗長アド
レスデータセル部と冗長メモリセル部を共通にした例に
ついて説明したが、冗長アドレスデータセル部、冗長メ
モリセル部および本体メモリセル部のうち二つ以上を共
用する場合、全てを共用する場合についても全く同様に
して本体メモリセル部の不良メモリセルを冗長メモリセ
ル部で置き換えることができる。
【００５５】以上のように構成することにより、第１の
実施例では、あらかじめ冗長メモリセル部１２と冗長ア
ドレスデータセル部１７とを明確に分割していたため、
どちらかの領域が一杯になると、それ以上の不良メモリ
セルの救済は不可能であったが、本実施例ではメモリ領
域２３が一杯になるまでは不良メモリセルの救済が可能
となり、冗長救済の自由度が大きくなる。
【００５６】次に本実施例における半導体メモリ装置の
駆動方法について、図面を参照しながら説明する。な
お、本実施例は図１に示した第１の実施例の半導体メモ
リ装置の駆動方法に関するものである。
【００５７】〔実施例８〕図１８は同駆動方法を説明す
る回路ブロック図で、図１と同一構成であり、ローマ数
字は動作の順序を示している。また、図１９は同駆動方
法を説明するための回路構成図で、本体メモリセル部ま
たは冗長メモリセル部の回路構成の一例を示しており、
図２０は同駆動方法を説明する動作タイミング図で欄外
のローマ数字は図１９に示したものと同じである。な
お、図１８に示す冗長メモリセル選択回路部１６は図２
と同じ回路構成であり、冗長アドレスデータセル部１７
は図３と同じ回路構成であり、本体メモリセル部１１お
よび冗長メモリセル部１２は図１９に示す回路構成であ
る。
【００５８】図１９の本体メモリセル部または冗長メモ
リセル部の回路構成において、ＢＬ0、／ＢＬ0、ＢＬ
1、／ＢＬ1はそれぞれビット線、ＳＡ0、ＳＡ1はビット
線間の電位差を増幅するセンスアンプ、ＳＡＥ0、ＳＡ
Ｅ1はそれぞれセンスアンプＳＡ0、ＳＡ1を制御する制
御信号、ＣＰ0、ＣＰ1はメモリセルのセルプレート電
極、ＤＣＰ0はダミーセルのセルプレート電極、ＷＬ0〜
ＷＬ3はワード線、ＤＷＬ0、ＤＷＬ1は基準電位を発生
させるためのダミーセルのワード線、DCRSTはダミーセ
ルのリセット信号、ＢＰＭはビット線をプリチャージす
るプリチャージ信号、ＶSSは接地電位、Ｑnで始まる符
号はＮチャネル型ＭＯＳトランジスタ、Ｃで始まる符号
は強誘電体キャパシタ、ＤＣで始まる符号はダミーセル
の強誘電体キャパシタである。また図１９の回路構成で
は、たとえばＭＯＳトランジスタＱn701と強誘電体キャ
パシタＣ701でメモリセルが構成され、それに対応して
ＭＯＳトランジスタＱn732と強誘電体キャパシタＤＣ70
2でダミーセルが構成されており、その他のメモリセ
ル、ダミーセルに関しても同様である。
【００５９】次に本実施例の駆動方法について、図２に
示す冗長メモリセル選択回路部の構成および図１９に示
す本体メモリセル部または冗長メモリセル部の構成とと
もに図２０を参照しながら説明する。
【００６０】電源を投入した後に、まずチップイネーブ
ル信号ＣＥを“Ｌ”とし、図２０でローマ数字(I)で示
すステップ、すなわち冗長アドレスデータセル部１７の
データ読み出しが実行される。このとき、冗長メモリセ
ル部１２の使用、未使用を決める信号ＢＬRが“Ｈ”
（冗長メモリセル部使用）、“Ｌ”（冗長メモリセル部
未使用）に出力される。この部分に関しては図４に示す
動作タイミングと基本的には同じであり、詳細は省略す
る。このときの図１９に示す本体メモリセル部または冗
長メモリセル部の状態は初期状態であり、プリチャージ
信号ＢＰＭおよびリセット信号DCRSTがそれぞれ“Ｈ”
であり、ビット線は接地電位ＶSSに固定され、かつダミ
ーセルの強誘電体キャパシタＤＣ701、ＤＣ702、ＤＣ70
3、ＤＣ704はすべて接地電位である。
【００６１】次に図２０でローマ数字(II)で示すステッ
プが実行され、冗長アドレスデータセル部１７から第１
のアドレスデータが冗長メモリセル選択回路部１６へ読
み出される。
【００６２】次に図２０でローマ数字(III)で示すステ
ップ、すなわち図１９に示す本体メモリセル部または冗
長メモリセル部の情報データの読み出しが実行される。
なお動作タイミングは図２０の欄外にローマ数字(III)
で示すタイミングで情報データが読み出される。すなわ
ち、冗長メモリセル部１２が選択された場合には、この
タイミングチャートは冗長メモリセル部１２から情報デ
ータを読み出すタイミングチャートになり、冗長メモリ
セル部１２が非選択の場合には、このタイミングチャー
トは本体メモリセル部１１から情報データを読み出すタ
イミングチャートになる。このとき、ワード線ＷＬ0、
ＤＷＬ0およびセルプレート電極ＣＰ0、ＤＣＰ0がそれ
ぞれ“Ｈ”になると、ビット線ＢＬ0にはメモリセルの
強誘電体キャパシタＣ701から電荷が読み出され、ビッ
ト線／ＢＬ0にはダミーセルの強誘電体キャパシタＤＣ7
02から電荷が読み出され、それぞれの電荷とビット線容
量とで決まる電位の差がセンスアンプＳＡ0で増幅さ
れ、ビット線ＢＬ0から出力される。
【００６３】本実施例では冗長アドレスを読み出して冗
長メモリセル選択回路部の第１のラッチ回路に保持した
後に、本体メモリセル部または冗長メモリセル部から情
報データの読み出し時に行っており、これが上記第５の
実施例の図９、図１０で説明したものである。
【００６４】また、冗長アドレスを読み出して冗長メモ
リセル選択回路部の第１のラッチ回路に保持するステッ
プと、本体メモリセル部または冗長メモリセル部から情
報データの読み出しのステップを同時に行う場合も可能
で、これが上記第５の実施例の図９、図１１で説明した
ものである。この場合、電源を投入した直後には、冗長
メモリセル選択回路部の第１のラッチ回路に冗長アドレ
スデータ部から読み出された冗長アドレスは保持されて
いないため、これを行うために次のような方法がある。
その一つの方法として、一般にＤＲＡＭなどの半導体メ
モリ装置は電源を投入した直後に、ダミーサイクルとい
われる複数回の読み出しまたは書き込みサイクルを数回
を実行する。ここでは、このダミーサイクル中に冗長ア
ドレスを読み出して冗長メモリセル選択回路部の第１の
ラッチ回路に保持する動作を行う。このダミーサイクル
は図２０のローマ数字(I)で示すサイクルを複数回繰り
返すことになる。また、別の方法として、電源投入直後
に電源投入を検知して図２０のローマ数字(I)で示すサ
イクルを行うことも可能である。
【００６５】以上のようにダミーサイクル中または電源
投入直後に冗長メモリセル部の選択、非選択の信号を冗
長メモリセル選択回路を構成する第１のラッチ回路に保
持する操作を行うことにより、本サイクル時には完全に
第１のラッチ回路に冗長メモリセル部の選択、非選択の
信号が保持されていることになる。
【００６６】
【発明の効果】本発明は、本体メモリセル部と、冗長メ
モリセル部と、本体メモリセル部の不良メモリセルを置
き換えた冗長メモリセルのアドレスを電気的に記憶する
不揮発性半導体メモリからなる冗長アドレスデータセル
部と、制御回路部と、冗長メモリセル選択回路部とから
なり、冗長メモリセル選択回路部は、冗長アドレスデー
タセル部から読み出した第１のアドレスデータを保持
し、かつ第１のアドレスデータと制御回路部を通して入
力された読み出しまたは書き込み用の第２のアドレスデ
ータとを比較して本体メモリセル部または冗長メモリセ
ル部を選択する構成としたものであり、本体メモリセル
部の不良メモリセルを冗長メモリセル部のメモリセルで
置き換え、そのアドレスデータを記憶させる操作を、出
荷検査時のみでなくユーザーが使用中にも特別の装置お
よび工程によることなく容易に実行でき、かつ情報デー
タの読み出しおよび書き込みに関しては従来のヒューズ
方式の冗長メモリセル選択回路を有する半導体メモリ装
置と全く同様に高速動作させることのできる半導体メモ
リ装置およびその駆動方法を実現できるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施例における半導体メモリ装
置の回路ブロック図
【図２】本発明の第２の実施例における半導体メモリ装
置の冗長メモリセル選択回路部内の第１のラッチ回路の
構成を示す図
【図３】同半導体メモリ装置の冗長アドレスデータセル
部の回路構成図
【図４】同半導体メモリ装置の冗長アドレス選択時の動
作タイミング図
【図５】本発明の第３の実施例における半導体メモリ装
置の回路ブロック図
【図６】同半導体メモリ装置の動作タイミング図
【図７】本発明の第４の実施例における半導体メモリ装
置の回路ブロック図
【図８】同半導体メモリ装置の動作タイミング図
【図９】本発明の第５の実施例における半導体メモリ装
置の回路ブロック図
【図１０】同半導体メモリ装置の動作を説明するフロー
チャート
【図１１】同半導体メモリ装置の動作を説明する他のフ
ローチャート
【図１２】本発明の第６の実施例における半導体メモリ
装置のフラグデータ記憶部を構成する第２のラッチ回路
の構成を示す図
【図１３】同半導体メモリ装置のフラグデータ記憶部を
構成する第２のラッチ回路の動作を説明するための図
【図１４】本発明の第６の実施例における半導体メモリ
装置のフラグデータ記憶部を構成する他の第２のラッチ
回路の構成を示す図
【図１５】同半導体メモリ装置のフラグデータ記憶部を
構成する他の第２のラッチ回路の動作を説明するための
図
【図１６】本発明の第７の実施例における半導体メモリ
装置の回路ブロック図
【図１７】同半導体メモリ装置の動作を説明するための
図
【図１８】本発明の一実施例における半導体メモリ装置
の駆動方法を説明するための回路ブロック図
【図１９】同半導体メモリ装置の駆動方法を説明するた
めの回路構成図
【図２０】同半導体メモリ装置の駆動方法を説明する動
作タイミング図
【図２１】従来の半導体メモリ装置の回路ブロック図
【符号の説明】
１１ 本体メモリセル部 １２ 冗長メモリセル部 １３ 本体デコーダ １４ 冗長デコーダ １５ 制御回路部 １６ 冗長メモリセル選択回路部 １７ 冗長アドレスデータセル部 １８ 制御信号入力端子
フロントページの続き (72)発明者 椋木 敏夫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 森脇 信行 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 角 辰己 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 本体メモリセル部と、冗長メモリセル部
    と、前記本体メモリセル部の一部を冗長メモリセルに置
    き換えるアドレスを電気的に記憶する半導体メモリから
    なる冗長アドレスデータセル部と、制御回路部と、冗長
    メモリセル選択回路とを有し、前記冗長メモリセル選択
    回路部は、前記冗長アドレスデータセル部から読み出し
    た第１のアドレスデータを保持し、第１のアドレスデー
    タと前記制御回路部を通して入力された読み出しまたは
    書き込み用の第２のアドレスデータとを比較して前記本
    体メモリセル部または前記冗長メモリセル部を選択する
    ものである半導体メモリ装置。
  2. 【請求項２】 冗長メモリセル選択回路部が冗長アドレ
    スデータセル部から読み出した第１のアドレスデータを
    ラッチする第１のラッチ回路で構成されている請求項１
    記載の半導体メモリ装置。
  3. 【請求項３】 冗長アドレスデータセル部を作動させる
    作動信号を制御回路部に代わって供給する作動信号発生
    回路を有する請求項１記載の半導体メモリ装置。
  4. 【請求項４】 作動信号発生回路が、電源の投入を検知
    して作動信号を発生する電源投入検知回路からなる請求
    項３記載の半導体メモリ装置。
  5. 【請求項５】 冗長アドレスデータセル部から第１のア
    ドレスデータを読み出したことを示すフラグデータを記
    憶しておくフラグデータ記憶部を付加した請求項１記載
    の半導体メモリ装置。
  6. 【請求項６】 フラグデータ記憶部が第２のラッチ回路
    で構成され、かつ前記第２のラッチ回路は電源切断時に
    電圧の低下を検知する電圧検知回路からの信号によって
    リセットされるものである請求項５記載の半導体メモリ
    装置。
  7. 【請求項７】 フラグデータ記憶部が第２のラッチ回路
    で構成され、かつ前記第２のラッチ回路は外部のリセッ
    ト信号発生回路からの信号によってリセットされるもの
    である請求項５記載の半導体メモリ装置。
  8. 【請求項８】 本体メモリセル部、冗長メモリセル部お
    よび冗長アドレスデータセル部のうちいずれか二つ以上
    のセル部が共通メモリ領域内に設置され、かつ前記セル
    部の占める領域が可変である請求項１記載の半導体メモ
    リ装置。
  9. 【請求項９】 共通メモリ領域が、前記共通メモリ領域
    内に設置されたセル部がそれぞれ本体メモリセル部、冗
    長メモリセル部および冗長アドレスデータセル部のいず
    れであるかを示すフラグデータを記憶するフラグデータ
    記憶領域を有する請求項８記載の半導体メモリ装置。
  10. 【請求項１０】 請求項２記載の半導体メモリ装置を駆
    動する方法であって、冗長メモリセル部から第１のアド
    レスデータを読み出し、冗長メモリセル選択回路部の第
    １のラッチ回路に保持するステップを、電源を投入した
    後の最初のデータ読み出し時に行うことを特徴とする半
    導体メモリ装置の駆動方法。
  11. 【請求項１１】 請求項２記載の半導体メモリ装置を駆
    動する方法であって、冗長メモリセル部から第１のアド
    レスデータを読み出し、冗長メモリセル選択回路部の第
    １のラッチ回路に保持するステップを、電源を投入した
    後の最初のダミーサイクル時に行うことを特徴とする半
    導体メモリ装置の駆動方法。
  12. 【請求項１２】 請求項５記載の半導体メモリ装置を駆
    動する方法であって、フラグデータ記憶部からフラグデ
    ータを、冗長アドレスデータセル部から第１のアドレス
    データを、本体メモリセル部から情報データをそれぞれ
    読み出すステップと、前記フラグデータがセット状態で
    あるかどうかを判定するステップと、前記フラグデータ
    がセット状態であれば前記本体メモリセル部から読み出
    した前記情報データを有効とするステップと、前記フラ
    グデータがセット状態でなければ前記情報データを無効
    として前記フラグデータをセット状態とするステップと
    を有する半導体メモリ装置の駆動方法。
  13. 【請求項１３】 請求項５記載の半導体メモリ装置を駆
    動する方法であって、フラグデータ記憶部からフラグデ
    ータを読み出すステップと、前記フラグデータがセット
    状態であるかどうかを判定するステップと、前記フラグ
    データがセット状態でなければ冗長アドレスデータセル
    部から第１のアドレスデータを読み出すステップと、前
    記フラグデータをセットした後情報データを読み出すス
    テップと、前記フラグデータがセット状態であれば前記
    情報データを読み出すステップとを有する半導体メモリ
    装置の駆動方法。
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