JP3755346B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置に関し、特に、複数のメモリセルに対して一度にデータの書き込みや消去を行うフラッシュメモリなどの不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
フラッシュメモリなどの不揮発性半導体記憶装置は、ファイル用途のデータ格納用のデバイスとして利用されることが多い。また、このような不揮発性半導体記憶装置へのデータの書き込みは、ページと呼ばれる単位（例えば５１２バイト）毎に同時に行われ、また、記憶装置でのデータの消去もブロックと呼ばれる単位（例えば８ｋ（キロ）バイト）毎に同時に行われる。
【０００３】
一般に不揮発性半導体記憶装置では、データの書き込みや消去をした時、ある確率で不良が発生することがある。このため記憶装置では、データの書き込みおよび消去の毎に、その書き込まれたデータ或いは消去されたデータが適正なものか否かを装置内部で自動的に検証（ベリファイ）する。この検証は通常複数回行われ、メモリセルへの書き込みや消去が検証結果が良好となるまで重ねて行われる。そして、最終的な検証結果は外部からコマンドを与えることにより、装置の外部に読みだすことができる。
【０００４】
図１６はこのような検証結果を外部に読み出すことのできる従来のフラッシュメモリの一例の回路を示す。このフラッシュメモリには、複数のメモリセルが配列されたメモリセルアレイ３０１と、選択されたメモリセルへのデータに書き込まれる或いは消去すべきデータを一時格納するＭ個のページバッファ群３０２−０〜３０２−（Ｍ−１）が設けられている。このフラッシュメモリにはＮ個の出力回路３０６−０〜３０６−（Ｎ−１）からなる出力回路群３０６が設けられ、これら出力回路群３０６を介してデータの入出力が行われる。ここでページバッファ群の個数Ｍは出力ポート数Ｎに対応した数であって、例えばＭとＮは等しく設定されている。
【０００５】
このフラッシュメモリには、さらに検証結果を出力するための回路として、コントローラー３００の制御により動作する検証回路３０３が設けられ、検証時にＭ個のページバッファ群３０２−０〜３０２−（Ｍ−１）からの書き込み検証信号ＰＶと消去検証信号ＥＶを受け付ける。これら書き込み検証信号ＰＶと消去検証信号ＥＶは全ページバッファ群３０２−０〜３０２−（Ｍ−１）でそれぞれ共通の信号線を介して検証回路３０３に入力し、全ページバッファ群３０２−０〜３０２−（Ｍ−１）に対応するメモリセルに１つでも不良がある場合に低レベルとなり、全ての対応するメモリセルに不良がない場合には高レベルを維持する。検証結果を示す信号ＶＰＡＳＳは検証回路３０３からラッチ回路３０７を介して出力回路群３０６内のＩＯ０端子に対応した出力回路３０６−０に送られる。したがって検証した結果、不良が有る時はＩＯ０端子の出力にその不良を示す出力が現れる。
【０００６】
【発明が解決しようとする課題】
最終の検証結果が異常ありの場合であっても、すなわち、ＩＯ０端子の出力が不良を示す場合であっても、例えば、外部装置がＥＣＣ回路（誤り検出訂正回路）を有する場合や、特定のコラムアドレスだけが不良で、そのアドレスにアクセスしなければ記憶装置として使用できる場合など、装置の使用状況によっては、記憶装置として使用可能な場合がある。これらの場合には、その不良となったメモリセルのアドレスを特定する必要が生ずる。従来の記憶装置では、ＩＯ０端子の出力が不良を示した場合でも、その時点では不良セルのアドレスは未だ特定されていない。このため装置内部のページバッファ群３０２−０〜３０２−（Ｍ−１）のデータを読みだすためのコマンドを入力し、そのデータを読み出して不良セルのアドレスを特定している。この不良となったメモリセルのアドレスは、データの読み出しが外部から与えられるクロックに同期して特定される。すなわち、書き込みデータの不良アドレスを特定するためには、ページが前述のように５１２バイトの場合に、最大５１２回のクロックが必要となり、消去データの不良アドレスを特定する場合には、ブロックの８Ｋバイト分となる。ここで、クロックのサイクルタイムを５０ナノ秒とした時では、書き込みデータの不良アドレスの特定には最大２５．６マイクロ秒もかかることになる。
【０００７】
そこで、本発明は上述の従来の不揮発性半導体記憶装置が有する課題に鑑み、書き込みや消去の際の不良アドレスの特定を高速化することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、ワード線の選択に応じて、複数のメモリセルに一度に書き込まれるデータまたは複数のメモリセルを一度に消去するためのデータをＮ個（Ｎは所要の自然数）に分割して格納するバッファ群と、その分割されたＮ個の単位毎にメモリセルが適正に書き込まれたか否かまたは適正に消去されたか否かを検証し、該Ｎ個の検証結果を保持する回路と、該保持された、検証結果を外部に出力する回路とを有することを特徴とする。
【０００９】
本発明では、メモリセルに一度に書き込まれるデータ又は消去するためのデータをＮ個（Ｎは所要の自然数）に分割してバッファ群に格納し、その上でＮ個に分割されたデータを検証し、検証結果は保持され、保持された検証結果を出力するため、全体として不良アドレスを特定するためのデータ数はＮ分の１に縮小され、その分だけ高速化を図ることができる。
【００１０】
【発明の実施の形態】
本発明の好適な実施例を図面を参照しながら説明する。
【００１１】
図１は本実施例のフラッシュメモリの回路図である。本実施例のフラッシュメモリは、その検証結果を高速に出力するための主な構成として、当該フラッシュメモリを制御するコントローラー１００と、複数のメモリセル１０１Ｃがマトリクス状に配列されたメモリセルアレイ１０１と、このメモリセルアレイ１０１に配線されたビット線ＢＬと接続する複数のバッファ回路群１０２と、各バッファ回路群１０２からの信号を受け取る検証回路群１０３と、全体の検証結果を発生させる検証結果発生回路１０４と、分割された検出結果を格納するラッチ回路群１０５、信号ＩＯ０〜ＩＯ（Ｎ−１）が供給される各入出力端子毎に設けられた出力回路群１０６と、ラッチ回路１０７を有している。なお、本実施例のフラッシュメモリは上述の各回路以外にもデータを記憶し出力するための種々の処理回路を有しているが、要部である上記各回路だけを図示して説明し、他の種々の処理回路については簡単のためその説明を省略する。
【００１２】
前記コントローラー１００は種々の信号によって当該フラッシュメモリを制御する装置である。このコントローラー１００には外部入力コマンド信号ＣＯＭ、外部入力カドレス信号ＡＤＤ、外部入力クロック信号ＣＬＫなどが入力され、コントローラー１００はこれらの入力信号を受けて種々の制御信号を生成し、これらの各種制御信号によって当該フラッシュメモリの動作を制御する。図１には、特に、検証結果を高速に出力するための制御信号として、書き込みの検証を制御するための書き込み検証制御信号ＰＧＭＶ、消去の検証を制御するための消去検証制御信号ＥＲＶ、通常の書き込み・消去の検証結果を外部に出力させるための信号ＲＳ１、および書き込み・消去の分割された検証結果を外部に出力させるための信号ＲＳ２が示されている。また、このコントローラー１００は更にその他の各種制御信号、例えばリードイネーブル信号ＲＥＢ、リセット信号ＲＥＳＥＴＢなどを出力する。
【００１３】
前記メモリセルアレイ１０１は、各メモリセル１０１Ｃが各ワード線ＷＬと各ビット線ＢＬの交差箇所に設けられ、そのメモリセル１０１Ｃがマトリクス状に配列されたものである。各メモリセル１０１Ｃには図示しないトランジスタがそれぞれ配設される。トランジスタには選択されたワード線ＷＬの電圧に応じて電子が注入および引き抜かれるフローティングゲートが設けられ、そのフローティングゲートの電位に応じてメモリセルは「１」または「０」のデータを保持する。メモリセルにデータが消去された時、メモリセルで保持されるデータは「１」であり、メモリセルにデータが書き込まれた時、メモリセルで保持されるデータは「０」である。各メモリセルのトランジスタのドレインはビット線ＢＬｘに接続され、読み出し時には、ビット線ＢＬのレベルをチップ外部に出力することでメモリセル１０１Ｃ内のデータが読み出される。
【００１４】
前記複数のバッファ回路群１０２は、ページバッファ群であって、チップの持つ出力ポート数であるＭ個（Ｍは所要の自然数）のバッファ回路群からなり、このＭ個のバッファ回路群それぞれはさらにＮ個（Ｎは所要の自然数）に分割された分割バッファ回路群１０２−０−０〜１０２−（Ｍ−１）−（Ｎ−１）からなる。各分割バッファ回路群１０２−０−０〜１０２−（Ｍ−１）−（Ｎ−１）は、それぞれメモリセルアレイ１０１に配線されたビット線ＢＬと接続される。Ｍ個のバッファ回路群内の各分割バッファ回路群には分割数０から（Ｎ−１）までに対応するバッファ回路群が存在する。例えば、分割数Ｎのうちのｎ（ｎは０から（Ｎ−１）までの間の任意の数）に対応するバッファ回路群は、全部でＭ個存在し、これらの出力は共通に接続されて、次の検証回路群１０３に接続される。ここで前記Ｎは検証動作を分割して行う数であり、本チップではアドレス特定のための動作がＮ分の１の期間で可能となり、それだけ高速化を図ることができる。
【００１５】
前記検証回路群１０３は、前記各バッファ回路群１０２からの信号を受け取る回路群であって、具体的には、Ｎ個に分割された検証回路１０３−０〜１０３−（Ｎ−１）からなり、前記各バッファ回路群１０２からの書き込み検証信号ＰＶ０〜ＰＶ（Ｎ−１）及び消去検証信号ＥＶ０〜ＥＶ（Ｎ−１）を受け取る。これら書き込み検証信号ＰＶ０〜ＰＶ（Ｎ−１）を受け取るための信号線は、前記Ｍ個のバッファ回路群の間で共通化され、換言すれば、Ｍ本の出力線が１本に共通化されて、最終的に分割された数に対応したＮ本の信号線となっている。前記消去検証信号ＥＶ０〜ＥＶＮも同様に、前記Ｍ個のバッファ回路群の間で共通化され、最終的に分割された数に対応したＮ本の信号線となっている。この検証回路群１０３は、分割された信号線に応じて分割されており、個々の検証回路１０３−０〜１０３−（Ｎ−１）が各信号線に対応する。それぞれの検証回路１０３−０〜１０３−（Ｎ−１）は書き込み検証信号ＰＶ０〜ＰＶ（Ｎ−１）及び消去検証信号ＥＶ０〜ＥＶ（Ｎ−１）を受けて、それぞれ分割された各分割アドレス内での検証結果である検証信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）を出力する。
【００１６】
前記検証回路群１０３から出力される前記検証信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）は、チップ全体の検証結果を発生させる検証結果発生回路１０４と、分割された検出結果を格納するラッチ回路群１０５とに送られる。前記検証結果発生回路１０４は個々の検証結果を総合的に判断して出力する回路であって、Ｎ個に分割された検証結果のうち１つでも不良であることが示されれば、チップ全体として不良か否かを示す検証結果信号ＶＰＡＳＳを出力する。この検証結果信号ＶＰＡＳＳはコントローラー１００とラッチ回路１０７に入力する。
【００１７】
同じ前記検証信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）が入力される前記ラッチ回路群１０５は、Ｎ個のラッチ回路１０５−０〜１０５−（Ｎ−１）からなり、検出結果が不良である場合に、どこの分割部分が不良であるかを示すデータを格納する。この各ラッチ回路１０５−０〜１０５−（Ｎ−１）に一時記憶されたデータは、信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）として、前記出力回路群１０６に送られる。
【００１８】
前記出力回路群１０６は、Ｎ個の出力回路１０６−０〜１０６−（Ｎ−１）からなり、Ｎ個の外部入出力端子にそれぞれ接続している。各出力回路１０６−０〜１０６−（Ｎ−１）には、データバスからのデータ信号ｄａｔａ０〜ｄａｔａ（Ｎ−１）が供給され、データ出力時には各データ信号ｄａｔａ０〜ｄａｔａ（Ｎ−１）の値がＮ個の外部入出力端子の入出力信号ＩＯ０〜ＩＯ（Ｎ−１）に出力される。さらに本実施例のフラッシュメモリは、この通常のデータ出力に加えて、入出力端子に検証結果の出力が可能である。なお、本実施例では外部入出力端子ＩＯ０〜ＩＯ（Ｎ−１）の数はＮ個であり、検証用のアドレス分割数もＮと一致するが、外部入出力端子の数は検証用の分割数より大きくすることもでき、小さくすることも可能である。Ｎ個の外部入出力端子の入出力信号ＩＯ０〜ＩＯ（Ｎ−１）は、コントーローラー１００からのリードイネーブル信号ＲＥＢが立ち下がった時に出力される。ここで、最初の出力回路１０６−０だけは他の出力回路１０６−１〜１０６−（Ｎ−１）と異なり、信号ＲＳ１にも基づいて動作する。
【００１９】
前記ラッチ回路１０７はチップ全体として適正か否かを示す検証結果信号ＶＰＡＳＳを受けて、これを一時格納し、１つの出力回路１０６−０を介して外部に出力するための回路である。この不良か否かを示す信号は信号ＶＰＬとして出力回路１０６−０に送られ、該出力回路１０６−０から外部入出力端子に送られる。
【００２０】
次に、図２乃至図９をそれぞれ参照して各回路の具体的な回路構成を説明する。まず、図２は、１つの分割バッファ回路群１０２−ｍ−ｎをブロック図で示すものである。この分割バッファ回路群１０２−ｍ−ｎは添え字ｍ、ｎが与えられており、Ｍ個中ｍ番目のバッファ回路群１０２のｎ番目の分割バッファ回路群である。この分割バッファ回路群１０２−ｍ−ｎの内部もさらに（ｋ＋１）個に分割された単位バッファＰＢ−ｍ−ｎ−０〜ＰＢ−ｍ−ｎ−ｋからなり、すなわち、Ｍ×Ｎ×（ｋ＋１）−１が最終コラムアドレスを形成する。１つの分割バッファ回路群１０２−ｍ−ｎは１つの分割番号ｎが割り当てられているため、（ｋ＋１）個ビット分の単位バッファの共通した検証信号の出力がなされる。これが書き込み検証信号ＰＶｎと消去検証信号ＥＶｎである。
【００２１】
図３は図２の分割バッファ回路群１０２−ｍ−ｎの１つの単位バッファを示す図であり、図中単位バッファＰＢ−ｍ−ｎ−０の部分を回路構成を以て示したものである。なお、各単位バッファＰＢ−ｍ−ｎ−０〜ＰＢ−ｍ−ｎ−ｋは接続されるビット線が異なるものの同じ回路構成を有する。図３において、ノード１１１はラッチ回路１１０に保持されたデータを出力するか、書き込むデータをラッチ回路１１０に入力するための、データバスに接続するノードである。このノード１１１は一対のトランスファゲート１１２、１１３を介してラッチ回路１１０に接続される。一方のトランスファゲート１１２のゲートには、アドレスに従ってページバッファを選択するための選択信号ＹＤ１が供給され、当該バッファの選択時には信号ＹＤ１は高レベルとなる。他方のトランスファゲート１１３のゲートには、書き込みをするデータをラッチ回路１１０に入力する時に高レベルとなる信号ＬＤが入力する。この信号ＬＤはｐチャンネルＭＯＳトランジスタ１１５のゲートにも入力し、トランスファゲート１１３が導通する時、該ｐチャンネルＭＯＳトランジスタ１１５は非導通状態となり、電源電圧Ｖｃｃと接地電圧間に配列されたｐチャンネルＭＯＳトランジスタ１１４とｎチャンネルＭＯＳトランジスタ１１７で構成するインバータを作動しない状態とする。ｎチャンネルＭＯＳトランジスタ１１７のドレインと一対のトランスファゲート１１２、１１３の接続中点の間には、もう１つのｎチャンネルＭＯＳトランジスタ１１６が接続されている。このｎチャンネルＭＯＳトランジスタ１１６のゲートには、ラッチ回路１１０でラッチされたデータを出力する際に高レベルとなる信号ＲＤが供給される。
【００２２】
前記ラッチ回路１１０は一対のインバータ１１８、１１９をノード１２０、１２１において入出力相互に接続させたものである。ノード１２０はｎチャンネルＭＯＳトランジスタ１２２のゲートに接続され、このｎチャンネルＭＯＳトランジスタ１２２のソースは接地され、ドレインは消去検証信号ＥＶｎの信号線と接続される。このノード１２０はトランジスタ１２４を介し、さらに２つのスイッチングトランジスタ１２７、１２８を介してメモリセルアレイ１０１のビット線ＢＬに接続される。ラッチ回路１１０の他方のノード１２１はｎチャンネルＭＯＳトランジスタ１２３のゲートに接続され、このｎチャンネルＭＯＳトランジスタ１２３のソースは接地され、ドレインは書き込み検証信号ＰＶｎの信号線と接続される。ノード１２１は更にｎチャンネルＭＯＳトランジスタ１２５、１２６を介して接地線に接続される。
【００２３】
前記トランジスタ１２４のゲートには、書き込み時に高レベルとなる書き込み信号ＰＧＭＯＮが供給され、書き込み時にラッチ回路１１０のノード１２０の電圧をビット線ＢＬに伝える。前記トランジスタ１２７のゲートには、ビット線制御信号ＢＬＣＮＴＲＬが供給され、前記トランジスタ１２８のゲートには、ビット線保護信号ＢＬＰＲＯＴが供給される。これらビット線制御信号ＢＬＣＮＴＲＬとビット線保護信号ＢＬＰＲＯＴは、読み出し時、書き込み・消去の検証時、および書き込み時に高レベルとなり、ビット線ＢＬと当該バッファ回路を電気的に接続させる。これら信号ＢＬＣＮＴＲＬ、信号ＢＬＰＲＯＴは、消去時に低レベルとなり、ビット線ＢＬと当該バッファ回路を電気的に遮断させる。ビット線ＢＬのページバッファ側の端部には、ｐチャンネルＭＯＳトランジスタ１２９が電源電圧Ｖｃｃとビット線ＢＬの間を断続するように接続され、このｐチャンネルＭＯＳトランジスタ１２９のゲートに供給されるバイアス信号ＰＢＩＡＳは読み出し時と書き込み・消去の検証時に低レベルとなり、ビット線ＢＬにセンス電流を流す。
【００２４】
ビット線ＢＬ上のトランジスタ１２７とトランジスタ１２９の間のノードはセンシングノード１３０である。このセンシングノード１３０の電位を充電および放電するために、当該センシングノード１３０には放電用トランジスタ１３１が接続され、そのゲート電極に供給される放電信号ＤＩＳが高レベル時にセンシングノード１３０の電圧は低レベルに引き下げられる。このセンシングノード１３０は前記トランジスタ１２５のゲート電極に接続される。すなわち、選択されたメモリセルが十分に書き込まれてなり、センシングノード１３０が高レベルの時、トランジスタ１２５は導通状態となる。このトランジスタ１２５のソース側には、セット信号ＳＥＴがゲートに入力する前記トランジスタ１２６がスイッチとして設けられている。このセット信号ＳＥＴは読み出し時と書き込み・消去の検証時に高レベルとなり、その結果、ｎチャンネルＭＯＳトランジスタ１２５、１２６は共動して、前記センシングノード１３０のレベルに応じて、前記ラッチ回路１１０のノード１２１を高レベルのままか、低レベルに遷移させたりする。
【００２５】
これらの各信号ＬＤ、ＲＤ、ＹＤ１、ＰＢＩＡＳ、ＰＧＭＯＮ、ＳＥＴ、ＢＬＣＮＴＲＬ、ＢＬＰＲＯＴはそれぞれ前記コントローラー１００から送出される信号であり、各信号と回路の動作との関係については、図１０〜図１３を用いて後述する。簡単には、書き込みの検証時には、ノード１２１のレベルが高レベルから低レベルに遷移することで、書き込みが十分になされたことが分かり、逆に書き込みが十分でない不良時には、ノード１２１のレベルが高レベルのままで、書き込み検証信号ＰＶｎが低レベルとなり、不良が検出される。また、消去の検証時には、十分に消去されたセルについてのバッファ回路においては、ノード１２１のレベルが高レベルのままとなり、反対にノード１２０のレベルは低レベルを維持する。従って、トランジスタ１２２は導通することなく、消去が十分に行われたことが検出される。
【００２６】
図４は前記検証回路群１０３内の１つの検証回路１０３−ｎの回路構成を示す。この検証回路１０３−ｎは、書き込み検証用のＮＡＮＤゲート１３８とインバータ１４０の組合わせと、消去検証用のＮＡＮＤゲート１３９とインバータ１４１の組合わせと、出力用のＮＯＲゲート１４２及びインバータ１４３とを有する。さらに、この検証回路１０３−ｎは、書き込み検証制御信号ＰＭＧＶが高レベルの時に、書き込み検証信号ＰＶｎの信号線を電源電圧Ｖｃｃ側にシフトして書き込み検証信号ＰＶｎの遷移を確実に捕らえるためのインバータ１３４及びｐチャンネルＭＯＳトランジスタ１３６を有し、同様に、消去検証制御信号ＥＲＶが高レベルの時に、消去検証信号ＥＶｎの信号線を電源電圧Ｖｃｃ側にシフトして消去検証信号ＥＶｎの遷移を確実に捕らえるためのインバータ１３５及びｐチャンネルＭＯＳトランジスタ１３７を有する。
【００２７】
書き込み検証用のＮＡＮＤゲート１３８とインバータ１４０の組合わせからなる回路側では、書き込み検証制御信号ＰＧＭＶが高レベルの時に、アクティブとなり、書き込み検証信号ＰＶｎのレベルに応じた出力をする。具体的には、不良を示す低レベルの書き込み検証信号ＰＶｎが入力した時には、ＮＡＮＤゲート１３８の出力は高レベル、インバータ１４０の出力は低レベルとなり、これが出力用のＮＯＲゲート１４２及びインバータ１４３を介して出力される。同様に、消去検証用のＮＡＮＤゲート１３９とインバータ１４１の組合わせからなる回路側では、消去検証制御信号ＥＲＶが高レベルの時に、アクティブとなり、消去検証信号ＥＶｎのレベルに応じた出力をする。具体的には、不良を示す低レベルの消去検証信号ＥＶｎが入力した時には、ＮＡＮＤゲート１３９の出力は高レベル、インバータ１４１の出力は低レベルとなり、これが同じ出力用のＮＯＲゲート１４２及びインバータ１４３を介して出力される。従って、当該検証回路１０３−ｎの出力信号である検証結果信号ＶＰＡＳＳｎは、そのアドレス分割された範囲内において、書き込み検証結果か消去検証結果のいずれか一方でも不良の場合に低レベルの出力となり、良好な書き込みや消去が行われている場合には、高レベルの出力となる。
【００２８】
図５は全体の検証結果を発生させる検証結果発生回路１０４の具体的な回路構成を示す。この検証結果発生回路１０４は、書き込み検証制御信号ＰＧＭＶと消去検証制御信号ＥＲＶの２入力であるＮＯＲゲート１５０の出力部にインバータ１５１の入力部が接続され、該インバータ１５１の出力部はＮＡＮＤゲート１５３の入力の１つとされる。このＮＡＮＤゲート１５３は分割された各検証回路１０３−０〜１０３−（Ｎ−１）からの検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）をまとめて示すためのゲートである。このＮＡＮＤゲート１５３の出力は書き込み検証制御信号ＰＧＭＶと消去検証制御信号ＥＲＶの一方が高レベルであって、且つ検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）の全てが高レベルの時に、低レベルの出力をする。それ以外の場合は高レベルの出力となる。インバータ１５４がＮＡＮＤゲート１５３の出力を反転するため、当該検証結果発生回路１０４の出力信号である全検証結果信号ＶＰＡＳＳは、同時に選択されたメモリセルの範囲で１つでも不良があれば低レベルとなり、まったく不良がない時に高レベルとなる。
【００２９】
図６は分割された検出結果を格納するラッチ回路群１０５の１つのラッチ回路１０５−ｎの回路構成を示す。書き込み検証制御信号ＰＧＭＶと消去検証制御信号ＥＲＶの２つの信号を入力するＮＯＲゲート１５６の出力は、ｐチャンネルＭＯＳトランジスタ１５８とｎチャンネルＭＯＳトランジスタ１５９からなるトランスファゲートと、ｐチャンネルＭＯＳトランジスタ１６１とｎチャンネルＭＯＳトランジスタ１６２からなるトランスファゲートとの切り替えに使用される。前記ｎチャンネルＭＯＳトランジスタ１５９のゲート電極と前記ｐチャンネルＭＯＳトランジスタ１６１のゲート電極には、ＮＯＲゲート１５６の出力がインバータ１５７を介して反転して供給される。
【００３０】
前記ｐチャンネルＭＯＳトランジスタ１５８と前記ｎチャンネルＭＯＳトランジスタ１５９からなるトランスファゲートは前記検証回路１０３−ｎからの検証結果信号ＶＰＡＳＳｎをＮＡＮＤゲート１６０に供給するか否かを制御するゲートである。前記ｐチャンネルＭＯＳトランジスタ１６１と前記ｎチャンネルＭＯＳトランジスタ１６２からなるトランスファゲートは、インバータ１６４を有するループを有効にしながらインバータ１６４とＮＡＮＤゲート１６０でラッチを構成するか否かを制御するゲートである。従って、前記ＮＯＲゲート１５６の出力が書き込み検証中または消去検証中として低レベルの際、前記ｐチャンネルＭＯＳトランジスタ１５８と前記ｎチャンネルＭＯＳトランジスタ１５９からなるトランスファゲートが導通状態となり、検証結果信号ＶＰＡＳＳｎがＮＡＮＤゲート１６０に入力する。書き込み検証または消去検証が終了して、前記ＮＯＲゲート１５６の出力が高レベルとなると、前記検証結果信号ＶＰＡＳＳｎ側のトランスファゲートが閉じて、ラッチ回路のループが導通状態となり、このラッチ回路に検証結果信号ＶＰＡＳＳｎの値を格納する。
【００３１】
前記ＮＡＮＤゲート１６０の出力端子はインバータ１６３に接続され、該インバータ１６３で反転し、検証位置信号ＶＰＬｎとして出力される。前記ＮＡＮＤゲート１６０の他方の入力は、リセット信号ＲＥＳＥＴＢの信号線が接続される。このリセット信号ＲＥＳＥＴＢのレベルが高レベル時にＮＡＮＤゲート１６０はアクティブとなり、逆にリセット信号ＲＥＳＥＴＢのレベルが低レベルとなった時には、ＮＡＮＤゲート１６０は高レベルに安定して、検証位置信号ＶＰＬｎを低レベルにリセットする。
【００３２】
図７は出力回路群１０６の内の最初の出力回路１０６−０の回路構成を示す。信号ＲＳ１に応じてスイッチとして機能するｐチャンネルＭＯＳトランジスタ１６７とｎチャンネルＭＯＳトランジスタ１６８が、インバータを構成するｐチャンネルＭＯＳトランジスタ１６６とｎチャンネルＭＯＳトランジスタ１６９のドレイン側に配列される。なお、信号ＲＳ１はインバータ１６５を介して反転してｐチャンネルＭＯＳトランジスタ１６７のゲートに入力する。このｐチャンネルＭＯＳトランジスタ１６６とｎチャンネルＭＯＳトランジスタ１６９のゲートには、後述するラッチ回路１０７からの信号ＶＰＬが入力する。前記ｐチャンネルＭＯＳトランジスタ１６７とｎチャンネルＭＯＳトランジスタ１６８の間の接続点の信号はＮＡＮＤゲート１８０に入力すると共にＮＯＲゲート１８１にも入力する。
【００３３】
同様に、信号ＲＳ２に応じてスイッチとして機能するｐチャンネルＭＯＳトランジスタ１７７とｎチャンネルＭＯＳトランジスタ１７８が、インバータを構成するｐチャンネルＭＯＳトランジスタ１７６とｎチャンネルＭＯＳトランジスタ１７９のドレイン側に配列される。なお、信号ＲＳ２はインバータ１７５を介して反転してｐチャンネルＭＯＳトランジスタ１７７のゲートに入力する。これらトランジスタ１７６、１７９のゲートには、前記ラッチ回路１０５−０からの信号ＶＰＬ０が入力する。前記ｐチャンネルＭＯＳトランジスタ１７７とｎチャンネルＭＯＳトランジスタ１７８の間の接続点の信号は、前記トランジスタ１６７、１６８の接続点の信号と同じ端子を介して、ＮＡＮＤゲート１８０に入力すると共にＮＯＲゲート１８１にそれぞれ入力する。
【００３４】
この出力回路１０６−０の本来の機能であるデータの出力はデータ信号ｄａｔａ０から入力するデータに基づき行われ、このデータ信号ｄａｔａ０の信号線はｐチャンネルＭＯＳトランジスタ１７２及びｎチャンネルＭＯＳトランジスタ１７３からなるトランスファゲートを介してＮＡＮＤゲート１８０に入力すると共にＮＯＲゲート１８１に入力する。前記信号Ｒ１、ＲＳ２はＮＯＲゲート１７０にも入力し、前記信号Ｒ１、ＲＳ２のいずれか一方でも高レベルの場合、ＮＯＲゲート１７０の出力は低レベルとなる。その低レベルがゲート電圧となるトランジスタ１７３と、インバータ１７１を介して高レベルがゲート電圧となるトランジスタ１７２とは非導通状態となり、データ信号ｄａｔａ０はＮＡＮＤゲート１８０およびＮＯＲゲート１８１に至らない。すなわち、ＮＡＮＤゲート１８０およびＮＯＲゲート１８１には、データ信号ｄａｔａ０と、反転した信号ＶＰＬと、反転した信号ＶＰＬ０の３信号の１つが選択的に入力する。
【００３５】
これら３つの信号が選択的に入力するＮＯＲゲート１８１の他の入力端子にはリードイネーブル信号ＲＥＢが供給され、前記ＮＡＮＤゲート１８０の他の入力端子にはインバータ１７４によって反転したリードイネーブル信号ＲＥＢが供給される。これらＮＯＲゲート１８１、ＮＡＮＤゲート１８０、インバータ１７４およびリードイネーブル信号ＲＥＢの組み合わせから、一対のｐチャンネルＭＯＳトランジスタ１８２とｎチャンネルＭＯＳトランジスタ１８３は３状態の出力段として機能し、これらＭＯＳトランジスタ１８２、１８３のドレインが出力端子１８４として用いられる。この出力端子１８４に信号ＩＯ０が現され、チップ外部にその信号ＩＯ０が出力される。
【００３６】
図８は出力回路群１０６の最初以外の出力回路の１つである出力回路１０６−ｎの回路構成を示す。信号ＲＳ２に応じてスイッチとして機能するｐチャンネルＭＯＳトランジスタ１９３とｎチャンネルＭＯＳトランジスタ１９４が、インバータを構成するｐチャンネルＭＯＳトランジスタ１９２とｎチャンネルＭＯＳトランジスタ１９５のドレイン側に配列される。なお、信号ＲＳ２はインバータ１９１を介して反転してｐチャンネルＭＯＳトランジスタ１９３のゲートに入力する。このｐチャンネルＭＯＳトランジスタ１９２とｎチャンネルＭＯＳトランジスタ１９５のゲートには、前述したラッチ回路１０５−ｎからの信号ＶＰＬｎが入力する。前記ｐチャンネルＭＯＳトランジスタ１９３とｎチャンネルＭＯＳトランジスタ１９４の間の接続点の信号はＮＡＮＤゲート２００に入力すると共にＮＯＲゲート２０１にも入力する。
【００３７】
信号ＲＳ２はそのままｐチャンネルＭＯＳトランジスタ１９７及びｎチャンネルＭＯＳトランジスタ１９６からなるトランスファゲートのゲート制御にも使用される。なお、インバータ１９１で反転された信号ＲＳ２はｎチャンネルＭＯＳトランジスタ１９６のゲート制御にも使用される。このため信号ＲＳ２のレベルに応じて、トランジスタ１９６、１９７からなるトランスファゲートと、トランジスタ１９３、１９４からなるスイッチのどちらか一方が導通し同時に他方が非導通となる。この出力回路１０６−ｎのデータ出力はデータ信号ｄａｔａｎから入力するデータに基づき行われ、このデータ信号ｄａｔａｎの信号線はｐチャンネルＭＯＳトランジスタ１９７及びｎチャンネルＭＯＳトランジスタ１９６からなるトランスファゲートを介してＮＡＮＤゲート２００に入力すると共にＮＯＲゲート２０１に入力する。従って、信号ＲＳ２のレベルが高レベルの際には、前述したラッチ回路１０５−ｎからの信号ＶＰＬｎがＮＡＮＤゲート２００及びＮＯＲゲート２０１に到達し、逆に、信号ＲＳ２のレベルが低レベルの際には、データバスからデータ信号ｄａｔａｎがＮＡＮＤゲート２００及びＮＯＲゲート２０１に到達する。
【００３８】
これら２つの信号が選択的に入力するＮＯＲゲート２０１の他の入力端子にはリードイネーブル信号ＲＥＢが供給され、前記ＮＡＮＤゲート２００の他の入力端子にはインバータ１９８によって反転したリードイネーブル信号ＲＥＢが供給される。これらＮＯＲゲート２０１、ＮＡＮＤゲート２００、インバータ１９８およびリードイネーブル信号ＲＥＢの組み合わせから、一対のｐチャンネルＭＯＳトランジスタ２０２とｎチャンネルＭＯＳトランジスタ２０３は３状態の出力段として機能し、これらＭＯＳトランジスタ２０２、２０３のドレインが出力端子２０４として用いられる。この出力端子２０４に信号ＩＯｎが現され、チップ外部に出力される。
【００３９】
図９はラッチ回路１０７の回路構成を示す。このラッチ回路１０７は、全体の検証結果を発生させる検証結果発生回路１０４からの全検証結果信号ＶＰＡＳＳを一時的に格納して、これを最初の出力回路１０６−０に信号ＶＰＬとして出力するための回路である。書き込み検証制御信号ＰＧＭＶと消去検証制御信号ＥＲＶの２つの信号を入力するＮＯＲゲート２０６の出力は、ｐチャンネルＭＯＳトランジスタ２０８とｎチャンネルＭＯＳトランジスタ２０９からなるトランスファゲートと、ｐチャンネルＭＯＳトランジスタ２１１とｎチャンネルＭＯＳトランジスタ２１２からなるトランスファゲートとの切り替えに使用される。前記ｎチャンネルＭＯＳトランジスタ２０９のゲート電極と前記ｐチャンネルＭＯＳトランジスタ２１１のゲート電極には、ＮＯＲゲート２０６の出力がインバータ２０７を介して反転して供給される。
【００４０】
前記ｐチャンネルＭＯＳトランジスタ２０８と前記ｎチャンネルＭＯＳトランジスタ２０９からなるトランスファゲートは前記検証結果発生回路１０４からの全検証結果信号ＶＰＡＳＳをＮＡＮＤゲート２１０に供給するか否かを制御するゲートである。前記ｐチャンネルＭＯＳトランジスタ２１１と前記ｎチャンネルＭＯＳトランジスタ２１２からなるトランスファゲートは、インバータ２１４を有するループを有効にしながらインバータ２１４とＮＡＮＤゲート２１０でラッチを構成するか否かを制御するゲートである。従って、前記ＮＯＲゲート２０６の出力が書き込み検証中または消去検証中として低レベルの際、前記ｐチャンネルＭＯＳトランジスタ２０８と前記ｎチャンネルＭＯＳトランジスタ２０９からなるトランスファゲートが導通状態となり、全検証結果信号ＶＰＡＳＳがＮＡＮＤゲート２１０に入力される。書き込み検証または消去検証が終了して、前記ＮＯＲゲート２０６の出力が高レベルとなると、前記全検証結果信号ＶＰＡＳＳ側のトランスファゲートが閉じると共にラッチ回路のループが前記ｐチャンネルＭＯＳトランジスタ２１１と前記ｎチャンネルＭＯＳトランジスタ２１２からなるトランスファゲートが導通状態となることで帰還ループとなり、このラッチ回路に全検証結果信号ＶＰＡＳＳの値を格納する。
【００４１】
ＮＡＮＤゲート２１０の出力端子はインバータ２１３に接続され、該インバータ２１３で反転して検証信号ＶＰＬとして出力される。前記ＮＡＮＤゲート２１０の他方の入力は、リセット信号ＲＥＳＥＴＢの信号線が接続される。このリセット信号ＲＥＳＥＴＢのレベルが高レベル時にＮＡＮＤゲート２１０はアクティブとなり、逆にリセット信号ＲＥＳＥＴＢのレベルが低レベルとなった時には、ＮＡＮＤゲート２１０は高レベルに安定して、検証信号ＶＰＬを低レベルにリセットする。
【００４２】
おおむね上述の如き回路構成を有する本実施例のフラッシュメモリはメモリセル１０１Ｃへの書き込み、消去、読み出しなどの動作を行う。本実施例の特徴である検証動作の高速化に関して、はじめに、図１０を参照して書き込みが正常に終了する場合について説明し、次に、図１１を参照して書き込みが異常に終了する場合について説明し、続いて、図１２を参照して消去が正常に終了する場合について説明し、最後に、図１３を参照して消去が異常に終了する場合について説明する。
【００４３】
本実施例のＮＡＮＤ型フラッシュメモリの場合、全ての動作は外部から入力されるコマンドによって制御される。図１０に示すように、書き込み時には、初めに時点Ｔ１で信号ＣＬＥが高レベルに遷移して、アドレス入力コマンド（図１０中、Ｃｏｍ．で示す。）がフラッシュメモリに入出力端子Ｉ／Ｏより入力され、続いて、信号ＡＬＥが高レベルの期間にデータ入力を始めるスタートアドレス（図１０中、Ａｄｄ．で示す。）が入力される。
【００４４】
図１０では、説明のために、３つの単位バッファに関するタイムチャートを例示している。これら単位バッファは、単位バッファＰＢ−２−２−ｋと、単位バッファＰＢ−６−５−０と、その他の単位バッファＰＢｎである。前記単位バッファＰＢ−２−２−ｋは、第２入出力端子にデータを出力するメモリセルに対応し、アドレス分割としては３番目の分割群（０が分割群の１に対応するため）に属する。添え字のｋはその分割されたアドレス内での最終アドレスを意味する。前記単位バッファＰＢ−６−５−０は、第６入出力端子にデータを出力するメモリセルに対応し、アドレス分割としては６番目の分割群に属する。また、他の単位バッファＰＢｎはその他のバッファ回路群１０２の内部の１つの分割バッファ回路群のさらに１つの単位バッファを示す。
【００４５】
実際にデータがバッファに持ち込まれる以前に、各単位バッファ内においては、時点Ｔ２で前記バイアス信号ＰＢＩＡＳが高レベルから低レベルに変化し、前記セット信号ＳＥＴが低レベルから高レベルに変化する。すると、図３のｐチャンネルＭＯＳトランジスタ１２９が導通して、ｎチャンネルＭＯＳトランジスタ１２７、１２８は非導通なためにセンシングノード１３１のレベル（図１０中、その電位をＳＮＳで示す。）が高レベルになり、その結果、ラッチ回路１１０のノード１２１に接続するｎチャンネルＭＯＳトランジスタ１２５も導通状態になる。同時に、セット信号ＳＥＴも低レベルから高レベルに変化し、ｎチャンネルＭＯＳトランジスタ１２６が導通する。このためラッチ回路１１０のノード１２１の電圧（図１０中、その電位をＢで示す。）はｎチャンネルＭＯＳトランジスタ１２５、１２６を介して低レベルに変化し、その反対に当該ラッチ回路１２０の反対側のノード１２０の電圧（図１０中、その電位をＡで示す。）は高レベルへ変化する。
【００４６】
次に、時点Ｔ３で信号ＰＢＩＡＳ、信号ＳＥＴが各トランジスタ１２５、１２６を非導通にさせる側にレベルシフトし、信号ＬＤが高レベルに遷移する。この信号ＬＤの変化によって、各分割バッファ回路群１０２の各単位バッファ内部のｎチャンネルＭＯＳトランジスタ１１３が導通状態となり、ラッチ回路１１０は信号ＹＤ１が高レベル時にｎチャンネルＭＯＳトランジスタ１１２を介してデータバス側に接続される。書き込みがなされるビットについては、対応するバッファには書き込まれるデータ「０」が外部から入力される。すなわち、その対応するラッチ回路１１０のノード１２０は、セット時に高レベルであったものが低レベルに反転し、その逆に、ノード１２１はセット時に低レベルであったものが高レベルに反転する。一方、書き込みをしないビットについては、データ「１」が外部から入力し、その対応するラッチ回路１１０の各ノード１２０、１２１は、セット時のままに、高レベルおよび低レベルを維持する。図１０中、単位バッファＰＢ−２−２−ｋと単位バッファＰＢ−６−５−０がデータ書き込みがなされるメモリセルに対応し、その他の単位バッファＰＢｎはデータ書き込みがなされないメモリセルに対応する。単位バッファＰＢ−２−２−ｋと単位バッファＰＢ−６−５−０では、各ノード１２０、１２１のレベルが信号ＹＤ１の後にそれぞれ反転しているが、その他の単位バッファＰＢｎでは信号ＹＤ１の後でもノードのレベルは反転していない。なお、プログラムしたいメモリセル１０１Ｃは消去された状態にあり、電流を流す状態にある。
【００４７】
続いて、時点Ｔ４で再び信号ＣＬＥが高レベルとなり、書き込み動作をさせるためのコマンドが入出力端子に供給され、本実施例のフラッシュメモリは書き込みと書き込み検証動作を開始する。
【００４８】
まず、第１回目の書き込み検証動作が行われる。これは書き込み制御信号ＰＧＭＶが低レベルから高レベルに変化して、書き込み検証が行われる。書き込み検証が開始すると、ビット線制御信号ＢＬＣＮＴＲＬが高レベルに変化し、続いて、ビット線保護信号ＢＬＰＲＯＴも高レベル、バイアス信号ＰＢＩＡＳが低レベルに変化して、ビット線ＢＬとセンシングノード１３０が電気的に接続される。この電気的に接続されたセンシングノード１３０にはｐチャンネルＭＯＳトランジスタ１２９から電流が流れる状態にあり、ビット線ＢＬを介してメモリセル１０１Ｃ側で電流を流すか否かで、センシングノード１３０の電圧が変化する。第１回目の書き込み検証動作では、全てのメモリセルにはデータ「１」が書き込まれているため、メモリセル１０１Ｃは電流を流す状態にある。従って、各単位バッファにおけるセンシングノード１３０のレベルは低レベルである。
【００４９】
この期間に図１０中の時点Ｔ５に、セット信号ＳＥＴが低レベルから高レベルに変化して、ｎチャンネルＭＯＳトランジスタ１２６は一時的に導通状態となる。しかしながら、前記センシングノード１３０は低レベルであるため、ラッチ回路１１０のノード１２１が接地電圧に電気的に接続することはなく、ラッチ回路１１０内でのデータ保持状態は変化しない。すなわち、単位バッファＰＢ−２−２−ｋと単位バッファＰＢ−６−５−０のノード１２０は低レベルのままであり、単位バッファＰＢ−２−２−ｋと単位バッファＰＢ−６−５−０のノード１２１は高レベルのままである。一方、書き込みがなされないメモリセルに対応した単位バッファＰＢｎでは、ノード１２０が高レベルであり、ノード１２１が低レベルである。
【００５０】
書き込み検証動作では、その検証のためにラッチ回路１２１のノード１２１のレベルが読み出される。すなわち、書き込みがなされない単位バッファＰＢｎについては、ノード１２１のレベルが低レベルのままであることから、このノード１２１にそのゲートが接続するｎチャンネルＭＯＳトランジスタ１２３は非導通のまま維持される。一方、書き込みが行われたメモリセルに対応する単位バッファＰＢ−２−２−ｋと単位バッファＰＢ−６−５−０においては、ノード１２１は高レベルのままであることから、このノード１２１に接続するｎチャンネルＭＯＳトランジスタ１２３は導通状態になる。従って、書き込み検証信号ＰＶ２と書き込み検証信号ＰＶ５が低レベルとなり、これらが前記検証回路群１０３の検証回路１０３−２と検証回路１０３−５にそれぞれ供給される。他の単位バッファＰＢｎには書き込みがなく、書き込み検証信号ＰＶｎの同じ信号線に出力するアドレス分割数ｎについての他の単位バッファにも書き込みがない場合には、図１０に示すように、書き込み検証信号ＰＶｎは高レベルとされる。各検証回路１０３−０〜１０３−（Ｎ−１）に入力する各書き込み検証信号ＰＶｎは、各Ｍ個の各バッファ回路群１０２−０〜１０２−（Ｍ−１）を総括しており、換言すれば、各分割バッファ回路群１０２の出力が同じアドレス分割された番号毎にＭ個分だけ共通化されていることから、全部でＮ個の書き込み検証信号をもって選択されたメモリセルに関しチップ全般の検証が可能となる。
【００５１】
各検証回路１０３−０〜１０３−（Ｎ−１）は、前記各バッファ回路群１０２からの書き込み検証信号ＰＶ０〜ＰＶ（Ｎ−１）を受け取り、この場合、書き込み制御信号ＰＧＭＶが高レベルで消去制御信号ＥＲＶが低レベルであるために、書き込み検証信号ＰＶ０〜ＰＶ（Ｎ−１）に基づいたそれぞれ検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）を出力する。特に、書き込み検証信号ＰＶ２と書き込み検証信号ＰＶ５が不良を示す低レベルであることから、検証結果信号ＶＰＡＳＳ２と信号ＶＰＡＳＳ５は低レベルとなり、他の検証結果信号ＶＰＡＳＳｎは良好である高レベルを示す。
【００５２】
これら検証結果は、本実施例のフラッシュメモリにおいては、２系統の出力としてチップ外部に出力される。１つは全検証結果信号ＶＰＡＳＳとしての出力であり、もう１つはその不良箇所を特定するために分割して出力される検証位置信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）である。まず、全検証結果信号ＶＰＡＳＳでは、前記検証回路群１０３からの検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）の全てが高レベルの時に、全検証結果信号ＶＰＡＳＳが高レベルとなる。それ以外の場合は低レベルの出力であって、同時に選択されたメモリセルの範囲で１つでも不良があることを示す。この第１回目の検証動作では、検証結果信号ＶＰＡＳＳ２と信号ＶＰＡＳＳ５が不良であることを示しているため、全検証結果信号ＶＰＡＳＳも低レベルとなる。
【００５３】
この全検証結果信号ＶＰＡＳＳの出力はチップ全体を制御するコントローラー１００に供給される。コントローラー１００は全検証結果信号ＶＰＡＳＳの出力が不良を示す低レベルであることを受け、書き込み制御信号ＰＧＭＶを高レベルから低レベルに変化させて、書き込み信号ＰＧＭを逆に低レベルから高レベルに変化させ、書き込み動作を開始させることになる。
【００５４】
一方、不良箇所を特定するために分割して出力される検証位置信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）は、分割番号の第２番目と第５番目にかかる信号ＶＰＬ２と信号ＶＰＬ５がラッチ回路１０５−２およびラッチ回路１０５−５から出力される。この第１回目の検証動作時では、特に外部に不良であることを出力することはなく、コントローラー１００が書き込みをするように、当該メモリ全体を制御する。
【００５５】
第１回目の書き込み動作では、書き込み信号ＰＧＭが高レベルになり、高レベルにされた書き込み信号ＰＧＭＯＮが単位バッファの前記トランジスタ１２４のゲートに供給され、ラッチ回路１１０のノード１２０の電圧が導通状態のトランジスタ１２７、１２８を介してビット線ＢＬに伝えられる。検証時に不良であった単位バッファＰＢ−２−２−ｋと単位バッファＰＢ−６−５−０のノード１２０は電圧が低レベルであり、これを用いて所要のメモリセル１０１Ｃに書き込みが行われる。正常な書き込みが行われた場合には、メモリセル１０１Ｃのトランジスタが電流を流さない閾値電圧を有するようになる。一方、書き込みが未だ不良である場合には、消去状態と同じでデータ「１」を有してメモリセル１０１Ｃが電流を流すことになる。
【００５６】
この書き込み動作の後、本実施例のフラッシュメモリは、第２回目の書き込み検証動作をする。ここで、図１０に示す例では、第１回目の書き込み動作中に単位バッファＰＢ−６−５−０にかかるメモリセル１０１Ｃについて十分な書き込みがなされたものとする。このため単位バッファＰＢ−２−２−ｋと他の単位バッファＰＢｎは第１回目の書き込み検証動作中と同じ動作をするが、十分な書き込みがなされた単位バッファＰＢ−６−５−０については、第１回目の書き込み検証動作中と異なる動作をする。すなわち、単位バッファＰＢ−６−５−０に属するメモリセルは十分に書き込まれた結果、データ「０」を有することになり、このためメモリセルは電流を流さなくなる。従って、時点Ｔ６から電源電圧Ｖｃｃ側のトランジスタ１２９を介してセンシングノード１３０が段々と充電されていき、その電圧が高くなる。その結果、第２回目の書き込み検証動作中に、セット信号ＳＥＴのレベルが高くなり、ｎチャンネルＭＯＳトランジスタ１２６が導通した期間内で、ラッチ回路１１０のノード１２１の電圧は高レベルから低レベルに変化する。ノード１２１の電圧が低くなればｎチャンネルＭＯＳトランジスタ１２３が導通することはなく、書き込み検証信号ＰＶ５は高レベルを維持し、言い換えれば、不良であることを示す低レベルに下がらなくなる。
【００５７】
第１回目の検証時とは異なり第２回目の書き込み検証時では書き込み検証信号ＰＶ５が低レベルから高レベルに転ずる。従って、この第２回目の検証時では、書き込み検証信号ＰＶ２だけが低レベルとなり、他の書き込み検証信号ＰＶ０、ＰＶ１、ＰＶ３〜ＰＶ（Ｎ−１）は高レベルとなる。これらが検証回路群１０３に入力し、検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）が出力される。書き込み検証信号ＰＶ５が高レベルに転じたことから、検証回路群１０３からの検証結果信号ＶＰＡＳＳ５は高レベルに転ずる。しかし、検証結果信号ＶＰＡＳＳ２は低レベルのままであるため、前記検証結果発生回路１０４からの全検証結果信号ＶＰＡＳＳは未だ不良を示す低レベルのままとされる。
【００５８】
再び、コントローラー１００は全検証結果信号ＶＰＡＳＳが低レベルであることを受けて、さらに書き込みと検証を継続するようにチップを動作させる。第２回目の書き込み動作でも、第１回目の書き込み動作時と同様に、書き込み信号ＰＧＭが高レベルになり、高レベルにされた書き込み信号ＰＧＭＯＮが単位バッファの前記トランジスタ１２４のゲートに供給され、ラッチ回路１１０のノード１２０の電圧が導通状態のトランジスタ１２７、１２８を介してビット線ＢＬに伝えられる。今度は、図１０に示すように、先の検証時に不良であった単位バッファＰＢ−２−２−ｋが十分書き込まれたものとされる。すなわち、前記単位バッファＰＢ−２−２−ｋのノード１２０は電圧が低レベルであり、これを用いて所要のメモリセル１０１Ｃが再度書き込まれる。
【００５９】
十分な書き込みが行われた場合には、メモリセル１０１Ｃのトランジスタが電流を流さなくなる。図１０の例では、第２回目の書き込み期間内に、先の検証時に不良であった単位バッファＰＢ−２−２−ｋが十分書き込まれたものとされ、その結果、単位バッファＰＢ−２−２−ｋに属するメモリセルは電流を流さなくなる。従って、時点Ｔ６から電源電圧Ｖｃｃ側のトランジスタ１２９を介してセンシングノード１３０が段々と充電されていき、その電圧が高くなる。その結果、第２回目の書き込み検証動作中に、セット信号ＳＥＴのレベルが高くなり、ｎチャンネルＭＯＳトランジスタ１２６が導通した期間内で、ラッチ回路１１０のノード１２１の電圧は高レベルから低レベルに変化する。ノード１２１の電圧が低くなればｎチャンネルＭＯＳトランジスタ１２３が導通することはなく、書き込み検証信号ＰＶ２は高レベルを維持し、言い換えれば、不良であることを示す低レベルに下がらなくなる。
【００６０】
書き込み検証信号ＰＶ２が高レベルに転じたことから、検証回路群１０３からの検証結果信号ＶＰＡＳＳ２は高レベルに転ずる。その結果、検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）は全て高レベルとなり、前記検証結果発生回路１０４からの全検証結果信号ＶＰＡＳＳは全体にわたって良好であることを示す高レベルに転ずる。同様に、ラッチ回路１０５からの出力である検証位置信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）も全部高レベルとなり、ラッチ回路１０７の出力である信号ＶＰＬも高レベルとなる。前記検証結果発生回路１０４で生成された全検証結果信号ＶＰＡＳＳはコントローラー１００に送られ、コントローラー１００は当該メモリセル１０１Ｃの全般にわたって十分な書き込みがなされた旨の情報を得る。そこで、コントローラー１００は書き込み動作と書き込み検証動作を終了させる。
【００６１】
書き込み動作の終了後、信号ＣＬＥが高レベルとされ、通常のリードステータスのコンマンドが入力される。すると、信号ＲＳ１が低レベルから高レベルに変化する。出力回路群１０６の内の最初の出力回路１０６−０では、検証位置信号ＶＰＬが出力のための入力として有効となり、その他の出力回路１０６−１〜１０６−（Ｎ−１）ではデータバスからの信号ｄａｔａ１−ｄａｔａ（Ｎ−１）が出力のための入力として有効となる。これら信号は時点Ｔ７のリードイネーブル信号ＲＥＢの立ち下がりで出力される。図１０の例においては、リードイネーブル信号ＲＥＢの立ち下がりで入出力信号ＩＯ０は低レベルに遷移し、これは書き込みが正常に終了したことをチップ外部に出力するものとなる。
【００６２】
このように入出力信号ＩＯ０が低レベルで、正常な書き込みがなされたことを示していることから、この時点で書き込み動作を終了することも可能であるが、ここで終了せずに、アドレス分割群に対応した各分割アドレス毎の良・不良のステータスを探ることも可能である。本実施例のフラッシュメモリでは、第２のリードステータスのコマンドを信号ＣＬＥが再び高レベルとされた期間内に入力する。この入力によって、出力回路群１０６の内の最初の出力回路１０６−０では、検証位置信号ＶＰＬ０が出力信号として有効になり、他の出力回路１０６−１〜１０６−（Ｎ−１）ではラッチ回路群１０５からの信号ＶＰＬ１〜ＶＰＬ（Ｎ−１）が有効となる。これら信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）は、書き込みが正常に終了したために全て低レベルの信号であり、リードイネーブル信号ＲＥＢの立ち下がりでチップ外部に対応する入出力端子を介して出力される。なお、１つの入出力端子における検証位置信号ＶＰＬｎが低レベルということは、１つの分割された対応するアドレス範囲で書き込みが正常に行われたことを示す。
【００６３】
なお、図１０の例では、信号ＲＳ１に応じてリードステータスのために信号ＶＰＬを一旦出力させてから、次に信号ＲＳ２によって各分割されたアドレス範囲毎のリードステータス動作を行うようにしているが、信号ＲＳ１に応じたリードステータスを行わず、信号ＲＳ２に基づくリードステータス動作を行うようにしても良い。
【００６４】
次に、図１１を参照しながら、書き込み動作が異常な状態を以て終了する場合について説明する。ここで、書き込み動作が異常な状態を以て終了する場合とは、メモリセルアレイ１０１内の少なくとも１つのメモリセル１０１Ｃが、書き込みモードにあるにもかかわらず、十分な書き込みがなされないまま書き込み動作が終了することを意味する。通常、コントローラー１００は書き込み状態であるにもかかわらず未だ十分に書き込みがなされないメモリセルが存在する場合に、書き込み動作と書き込み検証動作を繰り返して行うが、複数回繰り返した後でも未だ十分な書き込みがなされないメモリセルがある場合に異常終了という形で書き込み動作を終了する。なお、図１１では、説明の便宜のためにｎ回の書き込み検証で終了としているが、これは３回の書き込み検証で終了せずに、さらに多く回数の書き込み検証が行われることを意味する。
【００６５】
図１１のチャートに従った書き込みおよび書き込み検証動作では、前述の図１０の書き込みおよび書き込み検証動作と比べれば、第ｎ回目の書き込みによっても単位バッファＰＢ−２−２−ｋに属するメモリセル１０１Ｃで十分な書き込みができなかったものと仮定しており、その部分だけが異なった動作であって、他の動作については簡単のため重複する説明を省略する。すなわち、初めに図１０の動作と同様に、その詳細な動作は同じであるので省略するが、コマンドの入力やアドレス入力を行い、第１回目の検証と書き込み、および第２回目の書き込み検証を行う。
【００６６】
第２回目の書き込み検証後では、単位バッファＰＢ−２−２−ｋに属するメモリセル１０１Ｃで十分な書き込みができていないため、書き込み検証信号ＰＶ２だけが低レベルとなり、他の書き込み検証信号ＰＶ０、ＰＶ１、ＰＶ３〜ＰＶ（Ｎ−１）は高レベルとなる。これらが検証回路群１０３に入力し、検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）が出力される。検証結果信号ＶＰＡＳＳ２は不良セルであることを示す低レベルのままであり、前記検証結果発生回路１０４からの全検証結果信号ＶＰＡＳＳは未だ不良を示す低レベルのままとされる。従って、コントローラー１００は全検証結果信号ＶＰＡＳＳが低レベルであることを受けて、さらに何回かの書き込みと検証を継続するようにチップを動作させる。
【００６７】
第ｎ回をこのフラッシュメモリで設定された最大の書き込みとその検証の反復回数とすると、異常終了とは、第ｎ回目においても不良のメモリセルが残存する場合を意味する。この書き込みとその検証の最大反復回数に達した時点で、書き込み検証信号ＶＰ２は未だ低レベルであり、他の書き込み検証信号ＰＶ０、ＰＶ１、ＰＶ３〜ＰＶ（Ｎ−１）は高レベルであり、検証回路群１０３で生成される検証結果信号ＶＰＡＳＳ２は低レベルであり、同じく検証回路群１０３で生成される他の検証結果信号ＶＰＡＳＳ０，ＶＰＡＳＳ１，ＶＰＡＳＳ３〜ＶＰＡＳＳ（Ｎ−１）は高レベルである。また、検証結果発生回路１０４で生成される全検証結果信号ＶＰＡＳＳは、検証結果信号ＶＰＡＳＳ２が低レベルであるため、低レベルである。ラッチ回路１０７からの検証位置信号ＶＰＬとラッチ回路１０５で生成される検証位置信号ＶＰＬ２は低レベルであり、他の検証位置信号ＶＰＬ０、ＶＰＬ１、ＶＰＬ３〜ＶＰＬ（Ｎ−１）は高レベルである。
【００６８】
前記検証結果発生回路１０４で生成された全検証結果信号ＶＰＡＳＳはコントローラー１００に送られ、コントローラー１００は当該メモリセル１０１Ｃの少なくとも１つのメモリセル１０１Ｃでは十分な書き込みがなされなかった旨の情報を得る。そこで、コントローラー１００は反復回数が上限のｎ回に達しているために書き込み動作と書き込み検証動作を終了させる。
【００６９】
書き込み動作の終了後、信号ＣＬＥが高レベルとされ、通常のリードステータスのコンマンドが入力される。すると、信号ＲＳ１が低レベルから高レベルに変化する。出力回路群１０６の内の最初の出力回路１０６−０では、検証位置信号ＶＰＬが出力のための入力として有効となり、その他の出力回路１０６−１〜１０６−（Ｎ−１）ではデータバスからの信号ｄａｔａ１−ｄａｔａ（Ｎ−１）が出力のための入力として有効となる。これらの信号は時点Ｔ７のリードイネーブル信号ＲＥＢの立ち下がりで出力される。図１１の例においては、リードイネーブル信号ＲＥＢの立ち下がりで入出力信号ＩＯ０は高レベルに遷移し、これは書き込みが異常状態を以て終了したことをチップ外部に出力するものとなる。
【００７０】
このように入出力信号ＩＯ０が高レベルで、異常な書き込みがなされたことを示していることから、アドレス分割群に対応した各分割アドレス毎の良・不良のステータスを探る動作が行われ、書き込みに失敗したメモリセルのアドレスを特定する。本実施例のフラッシュメモリでは、第２のリードステータスのコマンドを信号ＣＬＥが再び高レベルとされた期間内に入力する。この入力によって、出力回路群１０６の内の最初の出力回路１０６−０では、検証位置信号ＶＰＬ０が出力信号として有効になり、他の出力回路１０６−１〜１０６−（Ｎ−１）ではラッチ回路群１０５からの信号ＶＰＬ１〜ＶＰＬ（Ｎ−１）が有効となる。これら検証位置信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）の内、検証位置信号ＶＰＬ２は低レベルであり、他の検証位置信号ＶＰＬ０、ＶＰＬ１、ＶＰＬ３〜ＶＰＬ（Ｎ−１）は高レベルである。そして、リードイネーブル信号ＲＥＢの立ち下がりでチップ外部に、対応する入出力端子を介して出力される。
【００７１】
チップ外部では信号ＩＯ２だけが高レベルとして検出され、これはチップの外部に分割番号２の分割アドレス範囲内に書き込み不良のメモリセルが存在することを示す。本実施例のフラッシュメモリにおいては、アドレスがＮ個に分割されていることから、分割番号２のところだけに不良セルが存在することが特定されている時点で、そのさらに詳細なアドレスを特定するために走査する範囲がＮ分の１とされ、従って、同じ速度で特定作業を進めても、その特定のための時間はＮ分の１となる可能性が高い。すなわち、本実施例のフラッシュメモリでは不良セルのアドレスを特定するための作業がＮ倍の高速で行われ得る。
【００７２】
なお、図１１の例では、信号ＲＳ１に応じてリードステータスのために信号ＶＰＬを一旦出力させてから、次に信号ＲＳ２によって各分割されたアドレス範囲毎のリードステータス動作を行うようにしているが、信号ＲＳ１に応じたリードステータスを行わず、信号ＲＳ２に基づくリードステータス動作を行うようにしても良い。
【００７３】
次に、図１２を参照しながら、消去動作と消去検証動作について説明する。本実施例のＮＡＮＤ型フラッシュメモリの場合、消去時には、初めに時点Ｔ１１で信号ＣＬＥが高レベルに遷移して、アドレス入力コマンド（図１２中、Ｃｏｍ．で示す。）がフラッシュメモリに入出力端子Ｉ／Ｏより入力され、続いて、信号ＡＬＥが高レベルの期間に消去するブロックのアドレス（図１２中、Ａｄｄ．で示す。）を入力する。
【００７４】
図１２では、図１０、１１と同様に、説明のために、３つの単位バッファに関するタイムチャートを例示する。これら単位バッファは、単位バッファＰＢ−２−２−ｋと、単位バッファＰＢ−６−５−０と、その他の単位バッファＰＢｎである。前記単位バッファＰＢ−２−２−ｋは、アドレス分割としては３番目の分割群（０が分割群の１に対応するため）に属し、前記単位バッファＰＢ−６−５−０は、アドレス分割としては６番目の分割群に属する。また、他の単位バッファはその他のバッファ回路群１０２の内部の１つの分割バッファ回路群のさらに１つの単位バッファを示す。なお、消去動作および消去検証動作の期間中は、信号ＬＤ、信号ＲＤ、およびバッファ回路群１０２内の信号ＹＤ１は低レベルに維持される。また、これらこれら単位バッファに対応したメモリセルは全てデータ「０」を有しており、セルは電流を流さない状態（書き込まれた状態）とされている。なお図１２においても、信号Ａは対応する単位バッファのラッチ回路１１０のノード１２０の電位であり、信号Ｂは対応する単位バッファのラッチ回路１１０のノード１２１の電位であり、信号ＳＮＳは対応する単位バッファのノード１３０の電位である。
【００７５】
再び信号ＣＬＥが高レベルとなって、消去コマンドが入力されると、先ず、消去制御信号ＥＲＶが低レベルから高レベルに変化する。このように消去制御信号ＥＲＶが高レベルになると、消去検証動作が開始する。消去検証動作が始まると、時点Ｔ１２で信号ＰＧＭＯＮは高レベルになり、信号ＤＩＳも高レベルとなって、バッファ回路群１０２のラッチ回路１１０のノード１２０が低レベルにセットされ、反対側のノード１２１は高レベルにセットされる。このセット動作の後、信号ＰＧＭＯＮと信号ＤＩＳは低レベルに戻される。続いて、ビット線制信号ＢＬＣＮＴＲＬとビット線保護信号ＢＬＰＲＯＴが高レベルに変化し、且つ信号ＰＢＩＡＳが低レベルに変化して、ビット線ＢＬを介してセンシングノード１３０とメモリセル１０１Ｃが接続され、セルデータ（この消去時には、同じビット線に接続される消去予定のブロック内のメモリセル一括して）のセンシングが開始する。ここで全てのメモリセルは電流を流さないことから、センシングノード１３０のレベル（図１２中、電位ＳＮＳで示す。）は高レベルに充電される。
【００７６】
続いて、時点Ｔ１３で信号ＳＥＴが高レベルになり、全ての単位バッファ内のラッチ回路１１０のノード１２０は高レベルになり、ノード１２１は低レベルに再セットされる。前記ノード１２０はｎチャンネルＭＯＳトランジスタ１２２のゲートに接続することから、当該ｎチャンネルＭＯＳトランジスタ１２２は導通し、一旦、全ての消去検証信号ＥＶ０〜ＥＶ（Ｎ−１）は消去が不良であることを意味する低レベルになる。そして、ビット線制信号ＢＬＣＮＴＲＬとビット線保護信号ＢＬＰＲＯＴが低レベルに制御され、ビット線ＢＬは電気的にバッファ回路群１０２とメモリセル１０１Ｃの間で電気的に非導通とされる。
【００７７】
ここで、前述のように、説明の簡略化のために３つの単位バッファについての動作に着目する。この３つの単位バッファは、書き込み動作と書き込み検証動作（図１０、図１１参照）に用いた単位バッファＰＢ−２−２−ｋと、単位バッファＰＢ−６−５−０と、その他の単位バッファＰＢｎである。この第１回目の消去検証時には、これらのバッファからの消去検証信号ＥＶ２、消去検証信号ＥＶ５、消去検証信号ＥＶｎが共にが低レベルとなり、これらが前記検証回路群１０３の検証回路１０３−２、１０３−５、１０３−ｎにそれぞれ供給される。各検証回路１０３−０〜１０３−（Ｎ−１）に入力する各消去検証信号は、各Ｍ個の各バッファ回路群１０２−０〜１０２−（Ｍ−１）を総括しており、換言すれば、各分割バッファ回路群１０２の出力が同じアドレス分割された番号毎にＭ個分だけ共通化されていることから、全部でＮ個の消去検証信号（０からＮ−１番まで）をもって選択されたメモリセルに関しチップ全般の検証が可能となる。
【００７８】
各検証回路１０３−０〜１０３−（Ｎ−１）は、前記各バッファ回路群１０２からの消去検証信号ＥＶ０〜ＥＶ（Ｎ−１）を受け取り、この場合、書き込み制御信号ＰＧＭＶが低レベルで消去制御信号ＥＲＶが高レベルであるために、消去検証信号ＥＶ０〜ＥＶ（Ｎ−１）に基づいたそれぞれ検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）を出力する。特に、ここでは全ての検証結果信号ＶＰＡＳＳ２、信号ＶＰＡＳＳ５、他の検証結果信号ＶＰＡＳＳｎは低レベルとなる。
【００７９】
これら検証結果は、本実施例のフラッシュメモリにおいては、書き込み検証時と同様に、２系統の出力としてチップ外部に出力される。１つは全検証結果信号ＶＰＡＳＳとしての出力であり、もう１つはその不良箇所を特定するために分割して出力される検証位置信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）である。まず、全検証結果信号ＶＰＡＳＳでは、前記検証回路群１０３からの検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）の全てが高レベルの時に、全検証結果信号ＶＰＡＳＳが高レベルとなる。それ以外の場合は低レベルの出力であって、同時に選択されたメモリセルの範囲で１つでも不良があることを示す。この第１回目の消去検証動作では、全部の検証結果信号ＶＰＡＳＳ２、ＶＰＡＳＳ５、ＶＰＡＳＳｎが不良であることを示しているため、当然ながら全検証結果信号ＶＰＡＳＳも低レベルとなる。
【００８０】
消去検証の結果として、全検証結果信号ＶＰＡＳＳが低レベルのため、コントローラー１００は第１回目の消去動作をする。この消去時には消去検証制御信号ＥＲＶが低レベル消去制御信号ＥＲが高レベルとされ、消去したいブロック内の複数のメモリセルを一括して消去する。ここで説明のため、単位バッファＰＢ−２−２−ｋにかかるメモリセル１０１Ｃでは、消去がうまく行かず、その他の単位バッファＰＢ−６−５−０、ＰＢｎにかかるメモリセル１０１Ｃについては良好な消去がなされたものと仮定する。すなわち、単位バッファＰＢ−２−２−ｋにかかるメモリセル１０１Ｃは電流を流さず、その他の単位バッファＰＢ−６−５−０、ＰＢｎにかかるメモリセル１０１Ｃは電流を流さないものとする。
【００８１】
第１回目の消去動作の後、本実施例のフラッシュメモリは第２回目の消去検証動作を行う。まず、消去検証制御信号ＥＲＶが低レベルから高レベルに変化し、消去検証動作に入る。単位バッファＰＢ−２−２−ｋにかかるメモリセル１０１Ｃでは未だ不良のままであるので、前述の第１回目の消去検証動作と同じ動作を繰り返す。ところが、その他の単位バッファＰＢ−６−５−０、ＰＢｎにかかるメモリセル１０１Ｃでは、良好な消去がされていることから、メモリセル１０１Ｃは電流を流して異なる動作をする。消去検証動作が始まると、信号ＰＧＭＯＮは高レベルになり、信号ＤＩＳも高レベルとなって、バッファ回路群１０２のラッチ回路１１０のノード１２０が一旦低レベルにセットされ、反対側のノード１２１は高レベルにセットされる。このセット動作の後、信号ＰＧＭＯＮと信号ＤＩＳは低レベルに戻される。続いて、ビット線制信号ＢＬＣＮＴＲＬとビット線保護信号ＢＬＰＲＯＴと、信号ＰＢＩＡＳによって、ビット線ＢＬを介してセンシングノード１３０とメモリセル１０１Ｃが接続され、セルデータのセンシングを開始する。ここで単位バッファＰＢ−２−２−ｋにかかるメモリセルは電流を流さないことから、センシングノード１３０のレベルは高レベルに充電されるが、その他の単位バッファＰＢ−６−５−０、ＰＢｎにかかるメモリセル１０１Ｃでは電流が流れて、センシングノード１３０の電圧は低レベルとなる。
【００８２】
従って、引き続き信号ＳＥＴが高レベルになり、単位バッファＰＢ−２−２−ｋ内のラッチ回路１１０のノード１２０は高レベルになり、ノード１２１は低レベルに再セットされるが、その他の良好に消去されたメモリセル１０１Ｃの単位バッファＰＢ−６−５−０、ＰＢｎのノード１２０、１２１ではｎチャンネルＭＯＳトランジスタ１２５が閉じたままに制御されるために再セットされることがない。従って、良好に消去されたメモリセルにかかる単位バッファＰＢ−６−５−０、ＰＢｎの前記ノード１２０は低レベルに維持され、この電圧がｎチャンネルＭＯＳトランジスタ１２２のゲートに供給されるために、消去検証信号ＥＶ５とＥＶｎは消去が良好であることを意味する高レベルに転ずる。
【００８３】
第１回目の検証時とは異なり第２回目の消去検証時では消去検証信号ＥＶ５、ＥＶｎが低レベルから高レベルに転ずる。従って、この第２回目の検証時では、消去検証信号ＥＶ２だけが低レベルとなり、他の消去検証信号ＥＶ０、ＥＶ１、ＥＶ３〜ＥＶ（Ｎ−１）は高レベルとなる。この各検証回路１０３−０〜１０３−（Ｎ−１）は、前記各バッファ回路群１０２からの消去検証信号ＥＶ０〜ＥＶ（Ｎ−１）を受け取り、検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）が出力される。消去検証信号ＥＶ５、消去検証信号ＥＶｎなどが高レベルに転じたことから、検証回路群１０３からの検証結果信号ＶＰＡＳＳ５等は高レベルに転ずる。しかし、検証結果信号ＶＰＡＳＳ２は低レベルのままであるため、前記検証結果発生回路１０４からの全検証結果信号ＶＰＡＳＳは未だ消去不良を示す低レベルのままとされる。再び、コントローラー１００は全検証結果信号ＶＰＡＳＳが低レベルであることを受けて、さらに消去と検証を継続するようにチップを動作させる。
【００８４】
図１２では第２回目の消去動作で、単位バッファＰＢ−２−２−ｋにかかるメモリセルが良好に消去されたものと仮定されている。その結果、その次の消去検証動作では、単位バッファＰＢ−２−２−ｋ内のラッチ回路１１０のノード１２０、１２１の電圧が、センシングノート１３０の電圧がゲートに接続されるｎチャンネルＭＯＳトランジスタ１２５が閉じたままに制御されるために、再セットされることがない。従って、良好に消去されたメモリセルにかかる単位バッファＰＢ−２−２−ｋの前記ノード１２０は低レベルに維持され、この電圧がｎチャンネルＭＯＳトランジスタ１２２のゲートに供給されるために、消去検証信号ＥＶ２は消去が良好であることを意味する高レベルに転ずる。
【００８５】
消去検証信号ＥＶ２が高レベルに転じたことから、検証回路群１０３からの検証結果信号ＶＰＡＳＳ２は高レベルに転ずる。その結果、検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）は全て高レベルとなり、前記検証結果発生回路１０４からの全検証結果信号ＶＰＡＳＳは全体にわたって良好であることを示す高レベルに転ずる。同様に、ラッチ回路１０５からの出力である検証位置信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）も全部高レベルとなり、ラッチ回路１０７の出力である信号ＶＰＬも高レベルとなる。前記検証結果発生回路１０４で生成された全検証結果信号ＶＰＡＳＳはコントローラー１００に送られ、コントローラー１００は当該メモリセル１０１Ｃの全般にわたって十分な消去がなされた旨の情報を得る。そこで、コントローラー１００は消去動作と消去検証動作を終了させる。
【００８６】
消去動作の終了後、信号ＣＬＥが高レベルとされ、書き込み動作終了時と同様に、通常のリードステータスのコンマンドが入力される。すると、信号ＲＳ１が低レベルから高レベルに変化する。出力回路群１０６内の最初の出力回路１０６−０では、検証位置信号ＶＰＬが出力のための入力として有効となり、その他の出力回路１０６−１〜１０６−（Ｎ−１）ではデータバスからの信号ｄａｔａ１−ｄａｔａ（Ｎ−１）が出力のための入力として有効となる。図１２の例においては、リードイネーブル信号ＲＥＢの立ち下がりで入出力信号ＩＯ０は低レベルに遷移し、これは消去が正常に終了したことをチップ外部に出力するものとなる。
【００８７】
このように入出力信号ＩＯ０が低レベルで、正常な消去がなされたことを示していることから、この時点で消去動作を終了することも可能であるが、ここで終了せずに、書き込み動作の場合と同様に、アドレス分割群に対応した各分割アドレス毎の良・不良のステータスを探ることも可能である。本実施例のフラッシュメモリでは、第２のリードステータスのコマンドを信号ＣＬＥが再び高レベルとされた期間内に入力する。この入力によって、出力回路群１０６内の最初の出力回路１０６−０では、検証位置信号ＶＰＬ０が出力信号として有効になり、他の出力回路１０６−１〜１０６−（Ｎ−１）ではラッチ回路群１０５からの信号ＶＰＬ１〜ＶＰＬ（Ｎ−１）が有効となる。これら信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）は、消去が正常に終了したために全て低レベルの信号であり、リードイネーブル信号ＲＥＢの立ち下がりでチップ外部に対応する入出力端子を介して出力される。
【００８８】
なお、図１２の例では、信号ＲＳ１に応じてリードステータスのために信号ＶＰＬを一旦出力させてから、次に信号ＲＳ２によって各分割されたアドレス範囲毎のリードステータス動作を行うようにしているが、信号ＲＳ１に応じたリードステータスを行わず、信号ＲＳ２に基づくリードステータス動作を行うようにしても良い。
【００８９】
次に、図１３を参照しながら、消去動作が異常な状態を以て終了する場合について説明する。ここで、消去動作が異常な状態を以て終了する場合とは、メモリセルアレイ１０１内の少なくとも１つのメモリセル１０１Ｃが、消去モードにあるにもかかわらず、十分な消去がなされないまま消去動作が終了することを意味する。通常、コントローラー１００は消去状態であるにもかかわらず未だ十分に消去がなされないメモリセルが存在する場合に、消去動作と消去検証動作を繰り返して行うが、複数回繰り返した後でも未だ十分な消去がなされないメモリセルがある場合に異常終了という形で消去動作を終了する。なお、図１３では、説明の便宜のためにｎ回の消去検証で終了としているが、これは３回の消去検証で終了せずに、さらに多く回数の消去検証が行われることを意味する。
【００９０】
図１３のチャートに従った消去および消去検証動作では、前述の図１２の消去および消去検証動作と比べれば、第ｎ回目の消去によっても単位バッファＰＢ−２−２−ｋに属するメモリセル１０１Ｃで十分な消去ができなかったものと仮定しており、その部分だけが異なった動作であるため、他の動作については簡単のため重複した説明を省略する。すなわち、初めに図１２の動作と同様に、その詳細な動作は同じであるので省略するが、コマンドの入力やアドレス入力を行い、第１回目の検証と消去、および第２回目の消去検証を行う。
【００９１】
第２回目の消去検証後では、単位バッファＰＢ−２−２−ｋに属するメモリセル１０１Ｃで十分な消去ができていないため、消去検証信号ＥＶ２だけが低レベルとなり、他の消去検証信号ＥＶ０、ＥＶ１、ＥＶ３〜ＥＶ（Ｎ−１）は高レベルとなる。これらが検証回路群１０３に入力し、検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）が出力される。検証結果信号ＶＰＡＳＳ２は不良セルであることを示す低レベルのままであり、前記検証結果発生回路１０４からの全検証結果信号ＶＰＡＳＳは未だ不良を示す低レベルのままとされる。従って、コントローラー１００は全検証結果信号ＶＰＡＳＳが低レベルであることを受けて、さらに何回かの書き込みと検証を継続するようにチップを動作させる。
【００９２】
第ｎ回をこのフラッシュメモリで設定された最大の消去とその検証の反復回数とすると、異常終了とは、第ｎ回目においても不良のメモリセルが残存する場合を意味する。この反復回数は、書き込み動作と書き込み検証動作の最大反復回数と同じであっても良く、異なる数字であっても良い。この消去とその検証の最大反復回数に達した時点で、消去検証信号ＥＰ２は低レベルであり、他の消去検証信号ＥＶ０、ＥＶ１、ＥＶ３〜ＥＶ（Ｎ−１）は高レベルであり、検証回路群１０３で生成される検証結果信号ＶＰＡＳＳ２は低レベルであり、同じく検証回路群１０３で生成される他の検証結果信号ＶＰＡＳＳ０，ＶＰＡＳＳ１，ＶＰＡＳＳ３〜ＶＰＡＳＳ（Ｎ−１）は高レベルである。また、検証結果発生回路１０４で生成される全検証結果信号ＶＰＡＳＳは、検証結果信号ＶＰＡＳＳ２が低レベルであるため、低レベルである。ラッチ回路１０７からの検証位置信号ＶＰＬとラッチ回路１０５で生成される検証位置信号ＶＰＬ２は低レベルであり、他の検証位置信号ＶＰＬ０、ＶＰＬ１、ＶＰＬ３〜ＶＰＬ（Ｎ−１）は高レベルである。
【００９３】
前記検証結果発生回路１０４で生成された全検証結果信号ＶＰＡＳＳはコントローラー１００に送られ、コントローラー１００は当該メモリセル１０１Ｃの少なくとも１つのメモリセル１０１Ｃでは十分な消去がなされなかった旨の情報を得る。そこで、コントローラー１００は反復回数が上限のｎ回に達しているために消去動作と消去検証動作を終了させる。
【００９４】
消去動作の終了後、信号ＣＬＥが高レベルとされ、通常のリードステータスのコンマンドが入力される。すると、信号ＲＳ１が低レベルから高レベルに変化する。出力回路群１０６の内の最初の出力回路１０６−０では、検証位置信号ＶＰＬが出力のための入力として有効となり、その他の出力回路１０６−１〜１０６−（Ｎ−１）ではデータバスからの信号ｄａｔａ１−ｄａｔａ（Ｎ−１）が出力のための入力として有効となる。これらの信号はリードイネーブル信号ＲＥＢの立ち下がりで出力される。図１３の例においては、リードイネーブル信号ＲＥＢの立ち下がりで入出力信号ＩＯ０は高レベルに遷移し、これは消去動作が異常状態を以て終了したことをチップ外部に出力するものとなる。
【００９５】
このように入出力信号ＩＯ０が高レベルで、異常な消去終了がなされたことを示していることから、アドレス分割群に対応した各分割アドレス毎の良・不良のステータスを探る動作が行われ、消去に失敗したメモリセルのアドレスを特定する。本実施例のフラッシュメモリでは、第２のリードステータスのコマンドを信号ＣＬＥが再び高レベルとされた期間内に入力する。この入力によって、出力回路群１０６の内の最初の出力回路１０６−０では、検証位置信号ＶＰＬ０が出力信号として有効になり、他の出力回路１０６−１〜１０６−（Ｎ−１）ではラッチ回路群１０５からの信号ＶＰＬ１〜ＶＰＬ（Ｎ−１）が有効となる。これら検証位置信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）の内、検証位置信号ＶＰＬ２は低レベルであり、他の検証位置信号ＶＰＬ０、ＶＰＬ１、ＶＰＬ３〜ＶＰＬ（Ｎ−１）は高レベルである。そして、リードイネーブル信号ＲＥＢの立ち下がりでチップ外部に、対応する入出力端子を介して出力される。
【００９６】
チップ外部では信号ＩＯ２だけが高レベルとして検出され、これはチップの外部に分割番号２の分割アドレス範囲内に書き込み不良のメモリセルが存在することを示す。本実施例のフラッシュメモリにおいては、アドレスがＮ個に分割されていることから、分割番号２のところだけに不良セルが存在することが特定されている時点で、そのさらに詳細なアドレスを特定するために走査する範囲がＮ分の１とされ、従って、同じ速度で特定作業を進めても、その特定のための時間はＮ分の１となる可能性が高い。すなわち、本実施例のフラッシュメモリでは不良セルのアドレスを特定するための作業がＮ倍の高速で行われ得る。なお、図１３の例では、信号ＲＳ１に応じてリードステータスのために信号ＶＰＬを一旦出力させてから、次に信号ＲＳ２によって各分割されたアドレス範囲毎のリードステータス動作を行うようにしているが、信号ＲＳ１に応じたリードステータスを行わず、信号ＲＳ２に基づくリードステータス動作を行うようにしても良い。
【００９７】
次に、図１４、図１５を参照して、終了時に不良であったメモリセルを特定するためのフローチャートについて説明する。図１４は書き込み動作についてのフローチャートであり、図１５は消去動作についてのフローチャートである。これらは図１０乃至図１３内のステータスリード動作について説明するものである。
【００９８】
図１４を参照して、書き込み終了時の不良セルの特定動作について説明する。まず、手順Ｓ１０で当該フラッシュメモリの書き込み動作が行われ、書き込み動作終了時にステータスリードモードに移行する。手順Ｓ１１でステータスリードか否かが判断され、ＹＥＳの場合に、手順Ｓ１２、Ｓ１３で端子信号ＩＯ６が高レベルとなるのを待機するループに入り、端子信号ＩＯ６が高レベルとなったところで、手順Ｓ１４で最初の入出力端子の端子信号ＩＯ０が高レベルか否かが判断される。手順Ｓ１１でステータスリードでない（ＮＯ）場合に分岐したループでは、手順Ｓ１５、Ｓ１６で時間待ちとされ、手順Ｓ１７のベリファイステータスリードの手順に移行する。手順Ｓ１４で最初の入出力端子の端子信号ＩＯ０が高レベルと判断された場合、換言すれば、書き込み終了時に不良セルが有るとされた時には、同様に手順Ｓ１７のベリファイステータスリードの手順に移行する。もし、手順Ｓ１４で最初の入出力端子の端子信号ＩＯ０が低レベルと判断された場合、これは不良セルが無いことになるので、そのまま手順Ｓ２９に進み、終了する。
【００９９】
前記手順Ｓ１７のベリファイステータスリードでは、先ずｎがゼロにセットされる。このｎはアドレス分割の分割数に対応する。次の手順Ｓ１８でｎが１つ増加され、手順Ｓ１９では増加後の（ｎ−１）に対応する入出力端子の端子信号ＩＯ（ｎ−１）が高レベルか否かが判断される。この判断において、否定の場合は手順Ｓ１８に進み、次の入出力端子についても判断をする。逆に、肯定の場合はリードデータレジスタの手順Ｓ２０に進む。このリードデータレジスタの手順Ｓ２０では、レジスタを用いてアドレスの設定（（ｎ −１）＊Ｌ／ｍ）（ここで、ｍは最大分割数、Ｌは全コラムアドレス数）をし、手順Ｓ２１で数ｒをゼロにセットする。手順Ｓ２２でリードイネーブル信号ＲＥＢが低レベルとされることで読み出し状態とされ、手順Ｓ２３の条件式では全データが低レベルか否か、すなわちそのレジスタで特定された範囲内で不良セルが存在するか否かが判断される。もし、ここで否定となる場合は、そのビットが不良セルであるために、手順Ｓ２４でそのアドレスを格納し、手順Ｓ２５に進む。手順Ｓ２３で肯定の場合、まだ不良データは特定されず、手順Ｓ２５に進む。手順Ｓ２５では数ｒがｎ＊Ｌ／ｍに等しいか否かが判断され、等しくない場合には手順２７、Ｓ２８でリード状態が解除されて数ｒが１つ増加される。逆に等しい場合には、手順Ｓ２６でｎがｍと等しいか否か、すわなち最終の分割数まで増加したか否かが判断され、増加した時はＳ２９で他のシステムの処理に進み、そうでない場合には、手順Ｓ１８に戻って、ｎを１つ増加させ、手順Ｓ１９以下の同様の処理を進める。
【０１００】
このような方法によって、リードデータレジスタを用いて、迅速に不良セルのアドレスを特定することができる。このフローに沿って不良セルが特定した後は、その特定されたアドレス情報を利用して、それに続く処理を行うことができる。なお、この図１４のフローチャートでは、ＩＯ０の情報で不良セルの有無を確認し、その後で不良セルのアドレスを特定しているが、変形例としてＩＯ０の情報で不良セルの有無を確認すると同時に、不良セルのアドレスを特定するようなフローとしても良い。また、ステータスリードを行わず、直接ベリファイステータスリードを行うように構成することも可能である。
【０１０１】
次に、図１５を参照しながら、消去動作の場合の不良セルの特定動作について説明する。まず、手順Ｓ３０で当該フラッシュメモリの消去動作が行われ、消去動作終了時にステータスリードモードに移行する。手順Ｓ３１でステータスリードか否かが判断され、ＹＥＳの場合に、手順Ｓ３２、Ｓ３３で端子信号ＩＯ６が高レベルとなるとなるを待機するループに入り、端子信号ＩＯ６が高レベルとなったところで、手順Ｓ３４で最初の入出力端子の端子信号ＩＯ０が高レベルか否かが判断される。手順Ｓ３１でステータスリードでない（ＮＯ）場合に分岐したループでは、手順Ｓ３５、Ｓ３６で時間待ちとされ、手順Ｓ３７のベリファイステータスリードの手順に移行する。手順Ｓ３４で最初の入出力端子の端子信号ＩＯ０が高レベルと判断された場合、換言すれば、消去終了時に不良セルが有るとされた時には、同様に手順Ｓ３７のベリファイステータスリードの手順に移行する。もし、手順Ｓ３４で最初の入出力端子の端子信号ＩＯ０が低レベルと判断された場合、これは不良セルが無いことになるので、そのまま手順Ｓ４９に進み、終了する。
【０１０２】
前記手順Ｓ３７のベリファイステータスリードでは、先ずｎがゼロにセットされる。このｎはアドレス分割の分割数に対応する。次の手順Ｓ３８でｎが１つ増加され、手順Ｓ３９では増加後の（ｎ−１）に対応する入出力端子の端子信号ＩＯ（ｎ−１）が高レベルか否かが判断される。この判断において、否定の場合は手順Ｓ３８に進み、次の入出力端子についても判断をする。逆に、肯定の場合はリードデータレジスタの手順Ｓ４０に進む。このリードデータレジスタの手順Ｓ４０では、レジスタを用いてアドレスの設定（（ｎ −１）＊Ｌ／ｍ）（ここで、ｍは最大分割数、Ｌは全コラムアドレス数）をし、手順Ｓ４１で数ｒをゼロにセットする。手順Ｓ４２でリードイネーブル信号ＲＥＢが低レベルとされることで読み出し状態とされ、手順Ｓ４３の条件式では全データが低レベルか否か、すなわちそのレジスタで特定された範囲内で不良セルが存在するか否かが判断される。もし、ここで否定となる場合は、そのビットが不良セルであるために、手順Ｓ４４でそのアドレスを格納し、手順Ｓ４５に進む。手順Ｓ４３で肯定の場合、まだ不良データは特定されず、手順Ｓ４５に進む。手順Ｓ４５では数ｒがｎ＊Ｌ／ｍに等しいか否かが判断され、等しくない場合には手順４７、Ｓ４８でリード状態が解除されて数ｒが１つ増加される。逆に等しい場合には、手順Ｓ４６でｎがｍと等しいか否か、すわなち最終の分割数まで増加したか否かが判断され、増加した時はＳ４９で他のシステムの処理に進み、そうでない場合には、手順Ｓ３８に戻って、ｎを１つ増加させ、手順Ｓ３９以下の同様の処理を進める。
【０１０３】
このような方法によって、リードデータレジスタを用いて、迅速に不良セルのアドレスを特定することができる。このフローに沿って不良セルが特定した後は、その特定されたアドレス情報を利用して、それに続く処理を行うことができる。なお、この図１５のフローチャートでは、ＩＯ０の情報で不良セルの有無を確認し、その後で不良セルのアドレスを特定しているが、変形例としてＩＯ０の情報で不良セルの有無を確認すると同時に、不良セルのアドレスを特定するようなフローとしても良い。また、ステータスリードを行わず、直接ベリファイステータスリードを行うように構成することも可能である。
【０１０４】
なお、上述の実施例において、アドレス分割数をＮとし、ＩＯポートの数をＮとして、説明したが、アドレス分割数とＩＯポートの数は等しくともよく、一方が大きい関係であっても良い。
【０１０５】
最後に、本発明の主要な構成について挙げる。
【０１０６】
本発明はワード線の選択に応じて複数のメモリセルに一度に書き込まれるデータをＮ個（Ｎは所要の自然数）に分割して格納するバッファ群と、その分割されたＮ個の単位毎に該メモリセルが適正に書き込まれたか否かを検証しその検証結果を外部に出力する回路とを有することを特徴とする。
【０１０７】
この不揮発性半導体記憶装置の一例において、書き込まれるデータの分割はメモリセルに割り当てられるアドレスを分割することで行われることを特徴することができる。この書き込まれるデータの分割数Ｎは、一例として、入出力端子の端子数と同じ数にすることができる。
【０１０８】
本発明の不揮発性半導体記憶装置の一例では、前記検証結果の外部への出力は、当該装置への特定のコマンドを入力して開始させることができ、また、１つの入出力端子を全検証結果の出力用と、分割した検証結果の出力用に切り換えて使用することもできる。
【０１０９】
また、本発明の不揮発性半導体記憶装置の一例においては、検証結果をラッチ回路に一時的に格納することもできる。不良セルを特定するために、レジスタを利用し、分割されたアドレスの範囲でアドレスを増加して行くようにしても良い。
【０１１０】
また本発明は、ワード線の選択に応じて複数のメモリセルを一度に消去するためのデータをＮ個（Ｎは所要の自然数）に分割して格納するバッファ群と、その分割されたＮ個の単位毎に該メモリセルが適正に消去されたか否かを検証しその検証結果を外部に出力する回路とを有することを特徴とする。
【０１１１】
この不揮発性半導体記憶装置の一例において、消去されるデータの分割はメモリセルに割り当てられるアドレスを分割することで行われることを特徴とすることができる。この書き込まれるデータの分割数Ｎは、一例として、入出力端子の端子数と同じ数にすることができる。
【０１１２】
上述のように、メモリセルについての書き込み不良や消去不良がある場合に、本実施例のフラッシュメモリでは、その不良となったセルのアドレスを特定するために、全アドレスや全コラムアドレスを１つ１つ調査する代わりに、分割されたアドレス群内の調査だけでアドレスの特定が可能である。本実施例のフラッシュメモリでは、従って大幅な特定のための時間短縮を図ることができ、そのデバイスを搭載し、利用するシステムのパフォーマンスを向上できる。例えば、フラッシュメモリが６４Ｍビットタイプのものであるとすると、書き込み或いは消去不良が最終コラムアドレスに存在していた場合には、従来の方法ではコラムアドレスを０〜５１１とすると、１特定サイクルが５０ナノ秒とすると、全体で５０×５１２＝２５．６マイクロ秒かかることになる。しかし、本実施例では、それが８つのアドレス群に分割されるため、８分の１となり、４．２マイクロ秒の時間で済むことになる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の一例のフラッシュメモリを示すブロック図である。
【図２】前記フラッシュメモリの分割バッファ回路を示すブロック図である。
【図３】前記分割バッファ回路内の単位バッファの構成を示す回路図である。
【図４】前記フラッシュメモリの検証回路の構成を示す回路図である。
【図５】前記フラッシュメモリの検証結果発生回路の構成を示す回路図である。
【図６】前記フラッシュメモリのラッチ回路の構成を示す回路図である。
【図７】前記フラッシュメモリの最初の入出力端子に接続する出力回路の構成を示す回路図である。
【図８】前記フラッシュメモリの他の入出力端子に接続する出力回路の構成を示す回路図である。
【図９】前記フラッシュメモリの他のラッチ回路の構成を示す回路図である。
【図１０】前記フラッシュメモリにおいて正常終了する際の書き込み動作とその検証動作を説明するためのタイムチャートである。
【図１１】前記フラッシュメモリにおいて異常終了する際の書き込み動作とその検証動作を説明するためのタイムチャートである。
【図１２】前記フラッシュメモリにおいて正常終了する際の消去動作とその検証動作を説明するためのタイムチャートである。
【図１３】前記フラッシュメモリにおいて異常終了する際の消去動作とその検証動作を説明するためのタイムチャートである。
【図１４】前記フラッシュメモリにおいて書き込み動作とその検証動作後の不良セルの特定のためのフローチャートである。
【図１５】前記フラッシュメモリにおいて消去動作とその検証動作後の不良セルの特定のためのフローチャートである。
【図１６】従来のフラッシュメモリの一例を示すブロック図である。
【符号の簡単な説明】
１００ コントローラー
１０１ メモリセルアレイ
１０１Ｃ メモリセル
１０２ バッファ回路群
１０３ 検証回路群
１０４ 検証結果発生回路
１０５ ラッチ回路
１０６ 出力回路
１０７ ラッチ回路
１１０ ラッチ回路
１２０ ノード
１２１ ノート
１３０ センシングノード
ＢＬ ビット線
ＷＬ ワード線
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置に関し、特に、複数のメモリセルに対して一度にデータの書き込みや消去を行うフラッシュメモリなどの不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
フラッシュメモリなどの不揮発性半導体記憶装置は、ファイル用途のデータ格納用のデバイスとして利用されることが多い。また、このような不揮発性半導体記憶装置へのデータの書き込みは、ページと呼ばれる単位（例えば５１２バイト）毎に同時に行われ、また、記憶装置でのデータの消去もブロックと呼ばれる単位（例えば８ｋ（キロ）バイト）毎に同時に行われる。
【０００３】
一般に不揮発性半導体記憶装置では、データの書き込みや消去をした時、ある確率で不良が発生することがある。このため記憶装置では、データの書き込みおよび消去の毎に、その書き込まれたデータ或いは消去されたデータが適正なものか否かを装置内部で自動的に検証（ベリファイ）する。この検証は通常複数回行われ、メモリセルへの書き込みや消去が検証結果が良好となるまで重ねて行われる。そして、最終的な検証結果は外部からコマンドを与えることにより、装置の外部に読みだすことができる。
【０００４】
図１６はこのような検証結果を外部に読み出すことのできる従来のフラッシュメモリの一例の回路を示す。このフラッシュメモリには、複数のメモリセルが配列されたメモリセルアレイ３０１と、選択されたメモリセルへのデータに書き込まれる或いは消去すべきデータを一時格納するＭ個のページバッファ群３０２−０〜３０２−（Ｍ−１）が設けられている。このフラッシュメモリにはＮ個の出力回路３０６−０〜３０６−（Ｎ−１）からなる出力回路群３０６が設けられ、これら出力回路群３０６を介してデータの入出力が行われる。ここでページバッファ群の個数Ｍは出力ポート数Ｎに対応した数であって、例えばＭとＮは等しく設定されている。
【０００５】
このフラッシュメモリには、さらに検証結果を出力するための回路として、コントローラー３００の制御により動作する検証回路３０３が設けられ、検証時にＭ個のページバッファ群３０２−０〜３０２−（Ｍ−１）からの書き込み検証信号ＰＶと消去検証信号ＥＶを受け付ける。これら書き込み検証信号ＰＶと消去検証信号ＥＶは全ページバッファ群３０２−０〜３０２−（Ｍ−１）でそれぞれ共通の信号線を介して検証回路３０３に入力し、全ページバッファ群３０２−０〜３０２−（Ｍ−１）に対応するメモリセルに１つでも不良がある場合に低レベルとなり、全ての対応するメモリセルに不良がない場合には高レベルを維持する。検証結果を示す信号ＶＰＡＳＳは検証回路３０３からラッチ回路３０７を介して出力回路群３０６内のＩＯ０端子に対応した出力回路３０６−０に送られる。したがって検証した結果、不良が有る時はＩＯ０端子の出力にその不良を示す出力が現れる。
【０００６】
【発明が解決しようとする課題】
最終の検証結果が異常ありの場合であっても、すなわち、ＩＯ０端子の出力が不良を示す場合であっても、例えば、外部装置がＥＣＣ回路（誤り検出訂正回路）を有する場合や、特定のコラムアドレスだけが不良で、そのアドレスにアクセスしなければ記憶装置として使用できる場合など、装置の使用状況によっては、記憶装置として使用可能な場合がある。これらの場合には、その不良となったメモリセルのアドレスを特定する必要が生ずる。従来の記憶装置では、ＩＯ０端子の出力が不良を示した場合でも、その時点では不良セルのアドレスは未だ特定されていない。このため装置内部のページバッファ群３０２−０〜３０２−（Ｍ−１）のデータを読みだすためのコマンドを入力し、そのデータを読み出して不良セルのアドレスを特定している。この不良となったメモリセルのアドレスは、データの読み出しが外部から与えられるクロックに同期して特定される。すなわち、書き込みデータの不良アドレスを特定するためには、ページが前述のように５１２バイトの場合に、最大５１２回のクロックが必要となり、消去データの不良アドレスを特定する場合には、ブロックの８Ｋバイト分となる。ここで、クロックのサイクルタイムを５０ナノ秒とした時では、書き込みデータの不良アドレスの特定には最大２５．６マイクロ秒もかかることになる。
【０００７】
そこで、本発明は上述の従来の不揮発性半導体記憶装置が有する課題に鑑み、書き込みや消去の際の不良アドレスの特定を高速化することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、ワード線の選択に応じて、複数のメモリセルに一度に書き込まれるデータまたは複数のメモリセルを一度に消去するためのデータをＮ個（Ｎは所要の自然数）に分割して格納するバッファ群と、その分割されたＮ個の単位毎にメモリセルが適正に書き込まれたか否かまたは適正に消去されたか否かを検証し、該Ｎ個の検証結果を保持する回路と、該保持された、検証結果を外部に出力する回路とを有することを特徴とする。
【０００９】
本発明では、メモリセルに一度に書き込まれるデータ又は消去するためのデータをＮ個（Ｎは所要の自然数）に分割してバッファ群に格納し、その上でＮ個に分割されたデータを検証し、検証結果は保持され、保持された検証結果を出力するため、全体として不良アドレスを特定するためのデータ数はＮ分の１に縮小され、その分だけ高速化を図ることができる。
【００１０】
【発明の実施の形態】
本発明の好適な実施例を図面を参照しながら説明する。
【００１１】
図１は本実施例のフラッシュメモリの回路図である。本実施例のフラッシュメモリは、その検証結果を高速に出力するための主な構成として、当該フラッシュメモリを制御するコントローラー１００と、複数のメモリセル１０１Ｃがマトリクス状に配列されたメモリセルアレイ１０１と、このメモリセルアレイ１０１に配線されたビット線ＢＬと接続する複数のバッファ回路群１０２と、各バッファ回路群１０２からの信号を受け取る検証回路群１０３と、全体の検証結果を発生させる検証結果発生回路１０４と、分割された検出結果を格納するラッチ回路群１０５、信号ＩＯ０〜ＩＯ（Ｎ−１）が供給される各入出力端子毎に設けられた出力回路群１０６と、ラッチ回路１０７を有している。なお、本実施例のフラッシュメモリは上述の各回路以外にもデータを記憶し出力するための種々の処理回路を有しているが、要部である上記各回路だけを図示して説明し、他の種々の処理回路については簡単のためその説明を省略する。
【００１２】
前記コントローラー１００は種々の信号によって当該フラッシュメモリを制御する装置である。このコントローラー１００には外部入力コマンド信号ＣＯＭ、外部入力カドレス信号ＡＤＤ、外部入力クロック信号ＣＬＫなどが入力され、コントローラー１００はこれらの入力信号を受けて種々の制御信号を生成し、これらの各種制御信号によって当該フラッシュメモリの動作を制御する。図１には、特に、検証結果を高速に出力するための制御信号として、書き込みの検証を制御するための書き込み検証制御信号ＰＧＭＶ、消去の検証を制御するための消去検証制御信号ＥＲＶ、通常の書き込み・消去の検証結果を外部に出力させるための信号ＲＳ１、および書き込み・消去の分割された検証結果を外部に出力させるための信号ＲＳ２が示されている。また、このコントローラー１００は更にその他の各種制御信号、例えばリードイネーブル信号ＲＥＢ、リセット信号ＲＥＳＥＴＢなどを出力する。
【００１３】
前記メモリセルアレイ１０１は、各メモリセル１０１Ｃが各ワード線ＷＬと各ビット線ＢＬの交差箇所に設けられ、そのメモリセル１０１Ｃがマトリクス状に配列されたものである。各メモリセル１０１Ｃには図示しないトランジスタがそれぞれ配設される。トランジスタには選択されたワード線ＷＬの電圧に応じて電子が注入および引き抜かれるフローティングゲートが設けられ、そのフローティングゲートの電位に応じてメモリセルは「１」または「０」のデータを保持する。メモリセルにデータが消去された時、メモリセルで保持されるデータは「１」であり、メモリセルにデータが書き込まれた時、メモリセルで保持されるデータは「０」である。各メモリセルのトランジスタのドレインはビット線ＢＬｘに接続され、読み出し時には、ビット線ＢＬのレベルをチップ外部に出力することでメモリセル１０１Ｃ内のデータが読み出される。
【００１４】
前記複数のバッファ回路群１０２は、ページバッファ群であって、チップの持つ出力ポート数であるＭ個（Ｍは所要の自然数）のバッファ回路群からなり、このＭ個のバッファ回路群それぞれはさらにＮ個（Ｎは所要の自然数）に分割された分割バッファ回路群１０２−０−０〜１０２−（Ｍ−１）−（Ｎ−１）からなる。各分割バッファ回路群１０２−０−０〜１０２−（Ｍ−１）−（Ｎ−１）は、それぞれメモリセルアレイ１０１に配線されたビット線ＢＬと接続される。Ｍ個のバッファ回路群内の各分割バッファ回路群には分割数０から（Ｎ−１）までに対応するバッファ回路群が存在する。例えば、分割数Ｎのうちのｎ（ｎは０から（Ｎ−１）までの間の任意の数）に対応するバッファ回路群は、全部でＭ個存在し、これらの出力は共通に接続されて、次の検証回路群１０３に接続される。ここで前記Ｎは検証動作を分割して行う数であり、本チップではアドレス特定のための動作がＮ分の１の期間で可能となり、それだけ高速化を図ることができる。
【００１５】
前記検証回路群１０３は、前記各バッファ回路群１０２からの信号を受け取る回路群であって、具体的には、Ｎ個に分割された検証回路１０３−０〜１０３−（Ｎ−１）からなり、前記各バッファ回路群１０２からの書き込み検証信号ＰＶ０〜ＰＶ（Ｎ−１）及び消去検証信号ＥＶ０〜ＥＶ（Ｎ−１）を受け取る。これら書き込み検証信号ＰＶ０〜ＰＶ（Ｎ−１）を受け取るための信号線は、前記Ｍ個のバッファ回路群の間で共通化され、換言すれば、Ｍ本の出力線が１本に共通化されて、最終的に分割された数に対応したＮ本の信号線となっている。前記消去検証信号ＥＶ０〜ＥＶＮも同様に、前記Ｍ個のバッファ回路群の間で共通化され、最終的に分割された数に対応したＮ本の信号線となっている。この検証回路群１０３は、分割された信号線に応じて分割されており、個々の検証回路１０３−０〜１０３−（Ｎ−１）が各信号線に対応する。それぞれの検証回路１０３−０〜１０３−（Ｎ−１）は書き込み検証信号ＰＶ０〜ＰＶ（Ｎ−１）及び消去検証信号ＥＶ０〜ＥＶ（Ｎ−１）を受けて、それぞれ分割された各分割アドレス内での検証結果である検証信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）を出力する。
【００１６】
前記検証回路群１０３から出力される前記検証信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）は、チップ全体の検証結果を発生させる検証結果発生回路１０４と、分割された検出結果を格納するラッチ回路群１０５とに送られる。前記検証結果発生回路１０４は個々の検証結果を総合的に判断して出力する回路であって、Ｎ個に分割された検証結果のうち１つでも不良であることが示されれば、チップ全体として不良か否かを示す検証結果信号ＶＰＡＳＳを出力する。この検証結果信号ＶＰＡＳＳはコントローラー１００とラッチ回路１０７に入力する。
【００１７】
同じ前記検証信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）が入力される前記ラッチ回路群１０５は、Ｎ個のラッチ回路１０５−０〜１０５−（Ｎ−１）からなり、検出結果が不良である場合に、どこの分割部分が不良であるかを示すデータを格納する。この各ラッチ回路１０５−０〜１０５−（Ｎ−１）に一時記憶されたデータは、信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）として、前記出力回路群１０６に送られる。
【００１８】
前記出力回路群１０６は、Ｎ個の出力回路１０６−０〜１０６−（Ｎ−１）からなり、Ｎ個の外部入出力端子にそれぞれ接続している。各出力回路１０６−０〜１０６−（Ｎ−１）には、データバスからのデータ信号ｄａｔａ０〜ｄａｔａ（Ｎ−１）が供給され、データ出力時には各データ信号ｄａｔａ０〜ｄａｔａ（Ｎ−１）の値がＮ個の外部入出力端子の入出力信号ＩＯ０〜ＩＯ（Ｎ−１）に出力される。さらに本実施例のフラッシュメモリは、この通常のデータ出力に加えて、入出力端子に検証結果の出力が可能である。なお、本実施例では外部入出力端子ＩＯ０〜ＩＯ（Ｎ−１）の数はＮ個であり、検証用のアドレス分割数もＮと一致するが、外部入出力端子の数は検証用の分割数より大きくすることもでき、小さくすることも可能である。Ｎ個の外部入出力端子の入出力信号ＩＯ０〜ＩＯ（Ｎ−１）は、コントーローラー１００からのリードイネーブル信号ＲＥＢが立ち下がった時に出力される。ここで、最初の出力回路１０６−０だけは他の出力回路１０６−１〜１０６−（Ｎ−１）と異なり、信号ＲＳ１にも基づいて動作する。
【００１９】
前記ラッチ回路１０７はチップ全体として適正か否かを示す検証結果信号ＶＰＡＳＳを受けて、これを一時格納し、１つの出力回路１０６−０を介して外部に出力するための回路である。この不良か否かを示す信号は信号ＶＰＬとして出力回路１０６−０に送られ、該出力回路１０６−０から外部入出力端子に送られる。
【００２０】
次に、図２乃至図９をそれぞれ参照して各回路の具体的な回路構成を説明する。まず、図２は、１つの分割バッファ回路群１０２−ｍ−ｎをブロック図で示すものである。この分割バッファ回路群１０２−ｍ−ｎは添え字ｍ、ｎが与えられており、Ｍ個中ｍ番目のバッファ回路群１０２のｎ番目の分割バッファ回路群である。この分割バッファ回路群１０２−ｍ−ｎの内部もさらに（ｋ＋１）個に分割された単位バッファＰＢ−ｍ−ｎ−０〜ＰＢ−ｍ−ｎ−ｋからなり、すなわち、Ｍ×Ｎ×（ｋ＋１）−１が最終コラムアドレスを形成する。１つの分割バッファ回路群１０２−ｍ−ｎは１つの分割番号ｎが割り当てられているため、（ｋ＋１）個ビット分の単位バッファの共通した検証信号の出力がなされる。これが書き込み検証信号ＰＶｎと消去検証信号ＥＶｎである。
【００２１】
図３は図２の分割バッファ回路群１０２−ｍ−ｎの１つの単位バッファを示す図であり、図中単位バッファＰＢ−ｍ−ｎ−０の部分を回路構成を以て示したものである。なお、各単位バッファＰＢ−ｍ−ｎ−０〜ＰＢ−ｍ−ｎ−ｋは接続されるビット線が異なるものの同じ回路構成を有する。図３において、ノード１１１はラッチ回路１１０に保持されたデータを出力するか、書き込むデータをラッチ回路１１０に入力するための、データバスに接続するノードである。このノード１１１は一対のトランスファゲート１１２、１１３を介してラッチ回路１１０に接続される。一方のトランスファゲート１１２のゲートには、アドレスに従ってページバッファを選択するための選択信号ＹＤ１が供給され、当該バッファの選択時には信号ＹＤ１は高レベルとなる。他方のトランスファゲート１１３のゲートには、書き込みをするデータをラッチ回路１１０に入力する時に高レベルとなる信号ＬＤが入力する。この信号ＬＤはｐチャンネルＭＯＳトランジスタ１１５のゲートにも入力し、トランスファゲート１１３が導通する時、該ｐチャンネルＭＯＳトランジスタ１１５は非導通状態となり、電源電圧Ｖｃｃと接地電圧間に配列されたｐチャンネルＭＯＳトランジスタ１１４とｎチャンネルＭＯＳトランジスタ１１７で構成するインバータを作動しない状態とする。ｎチャンネルＭＯＳトランジスタ１１７のドレインと一対のトランスファゲート１１２、１１３の接続中点の間には、もう１つのｎチャンネルＭＯＳトランジスタ１１６が接続されている。このｎチャンネルＭＯＳトランジスタ１１６のゲートには、ラッチ回路１１０でラッチされたデータを出力する際に高レベルとなる信号ＲＤが供給される。
【００２２】
前記ラッチ回路１１０は一対のインバータ１１８、１１９をノード１２０、１２１において入出力相互に接続させたものである。ノード１２０はｎチャンネルＭＯＳトランジスタ１２２のゲートに接続され、このｎチャンネルＭＯＳトランジスタ１２２のソースは接地され、ドレインは消去検証信号ＥＶｎの信号線と接続される。このノード１２０はトランジスタ１２４を介し、さらに２つのスイッチングトランジスタ１２７、１２８を介してメモリセルアレイ１０１のビット線ＢＬに接続される。ラッチ回路１１０の他方のノード１２１はｎチャンネルＭＯＳトランジスタ１２３のゲートに接続され、このｎチャンネルＭＯＳトランジスタ１２３のソースは接地され、ドレインは書き込み検証信号ＰＶｎの信号線と接続される。ノード１２１は更にｎチャンネルＭＯＳトランジスタ１２５、１２６を介して接地線に接続される。
【００２３】
前記トランジスタ１２４のゲートには、書き込み時に高レベルとなる書き込み信号ＰＧＭＯＮが供給され、書き込み時にラッチ回路１１０のノード１２０の電圧をビット線ＢＬに伝える。前記トランジスタ１２７のゲートには、ビット線制御信号ＢＬＣＮＴＲＬが供給され、前記トランジスタ１２８のゲートには、ビット線保護信号ＢＬＰＲＯＴが供給される。これらビット線制御信号ＢＬＣＮＴＲＬとビット線保護信号ＢＬＰＲＯＴは、読み出し時、書き込み・消去の検証時、および書き込み時に高レベルとなり、ビット線ＢＬと当該バッファ回路を電気的に接続させる。これら信号ＢＬＣＮＴＲＬ、信号ＢＬＰＲＯＴは、消去時に低レベルとなり、ビット線ＢＬと当該バッファ回路を電気的に遮断させる。ビット線ＢＬのページバッファ側の端部には、ｐチャンネルＭＯＳトランジスタ１２９が電源電圧Ｖｃｃとビット線ＢＬの間を断続するように接続され、このｐチャンネルＭＯＳトランジスタ１２９のゲートに供給されるバイアス信号ＰＢＩＡＳは読み出し時と書き込み・消去の検証時に低レベルとなり、ビット線ＢＬにセンス電流を流す。
【００２４】
ビット線ＢＬ上のトランジスタ１２７とトランジスタ１２９の間のノードはセンシングノード１３０である。このセンシングノード１３０の電位を充電および放電するために、当該センシングノード１３０には放電用トランジスタ１３１が接続され、そのゲート電極に供給される放電信号ＤＩＳが高レベル時にセンシングノード１３０の電圧は低レベルに引き下げられる。このセンシングノード１３０は前記トランジスタ１２５のゲート電極に接続される。すなわち、選択されたメモリセルが十分に書き込まれてなり、センシングノード１３０が高レベルの時、トランジスタ１２５は導通状態となる。このトランジスタ１２５のソース側には、セット信号ＳＥＴがゲートに入力する前記トランジスタ１２６がスイッチとして設けられている。このセット信号ＳＥＴは読み出し時と書き込み・消去の検証時に高レベルとなり、その結果、ｎチャンネルＭＯＳトランジスタ１２５、１２６は共動して、前記センシングノード１３０のレベルに応じて、前記ラッチ回路１１０のノード１２１を高レベルのままか、低レベルに遷移させたりする。
【００２５】
これらの各信号ＬＤ、ＲＤ、ＹＤ１、ＰＢＩＡＳ、ＰＧＭＯＮ、ＳＥＴ、ＢＬＣＮＴＲＬ、ＢＬＰＲＯＴはそれぞれ前記コントローラー１００から送出される信号であり、各信号と回路の動作との関係については、図１０〜図１３を用いて後述する。簡単には、書き込みの検証時には、ノード１２１のレベルが高レベルから低レベルに遷移することで、書き込みが十分になされたことが分かり、逆に書き込みが十分でない不良時には、ノード１２１のレベルが高レベルのままで、書き込み検証信号ＰＶｎが低レベルとなり、不良が検出される。また、消去の検証時には、十分に消去されたセルについてのバッファ回路においては、ノード１２１のレベルが高レベルのままとなり、反対にノード１２０のレベルは低レベルを維持する。従って、トランジスタ１２２は導通することなく、消去が十分に行われたことが検出される。
【００２６】
図４は前記検証回路群１０３内の１つの検証回路１０３−ｎの回路構成を示す。この検証回路１０３−ｎは、書き込み検証用のＮＡＮＤゲート１３８とインバータ１４０の組合わせと、消去検証用のＮＡＮＤゲート１３９とインバータ１４１の組合わせと、出力用のＮＯＲゲート１４２及びインバータ１４３とを有する。さらに、この検証回路１０３−ｎは、書き込み検証制御信号ＰＭＧＶが高レベルの時に、書き込み検証信号ＰＶｎの信号線を電源電圧Ｖｃｃ側にシフトして書き込み検証信号ＰＶｎの遷移を確実に捕らえるためのインバータ１３４及びｐチャンネルＭＯＳトランジスタ１３６を有し、同様に、消去検証制御信号ＥＲＶが高レベルの時に、消去検証信号ＥＶｎの信号線を電源電圧Ｖｃｃ側にシフトして消去検証信号ＥＶｎの遷移を確実に捕らえるためのインバータ１３５及びｐチャンネルＭＯＳトランジスタ１３７を有する。
【００２７】
書き込み検証用のＮＡＮＤゲート１３８とインバータ１４０の組合わせからなる回路側では、書き込み検証制御信号ＰＧＭＶが高レベルの時に、アクティブとなり、書き込み検証信号ＰＶｎのレベルに応じた出力をする。具体的には、不良を示す低レベルの書き込み検証信号ＰＶｎが入力した時には、ＮＡＮＤゲート１３８の出力は高レベル、インバータ１４０の出力は低レベルとなり、これが出力用のＮＯＲゲート１４２及びインバータ１４３を介して出力される。同様に、消去検証用のＮＡＮＤゲート１３９とインバータ１４１の組合わせからなる回路側では、消去検証制御信号ＥＲＶが高レベルの時に、アクティブとなり、消去検証信号ＥＶｎのレベルに応じた出力をする。具体的には、不良を示す低レベルの消去検証信号ＥＶｎが入力した時には、ＮＡＮＤゲート１３９の出力は高レベル、インバータ１４１の出力は低レベルとなり、これが同じ出力用のＮＯＲゲート１４２及びインバータ１４３を介して出力される。従って、当該検証回路１０３−ｎの出力信号である検証結果信号ＶＰＡＳＳｎは、そのアドレス分割された範囲内において、書き込み検証結果か消去検証結果のいずれか一方でも不良の場合に低レベルの出力となり、良好な書き込みや消去が行われている場合には、高レベルの出力となる。
【００２８】
図５は全体の検証結果を発生させる検証結果発生回路１０４の具体的な回路構成を示す。この検証結果発生回路１０４は、書き込み検証制御信号ＰＧＭＶと消去検証制御信号ＥＲＶの２入力であるＮＯＲゲート１５０の出力部にインバータ１５１の入力部が接続され、該インバータ１５１の出力部はＮＡＮＤゲート１５３の入力の１つとされる。このＮＡＮＤゲート１５３は分割された各検証回路１０３−０〜１０３−（Ｎ−１）からの検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）をまとめて示すためのゲートである。このＮＡＮＤゲート１５３の出力は書き込み検証制御信号ＰＧＭＶと消去検証制御信号ＥＲＶの一方が高レベルであって、且つ検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）の全てが高レベルの時に、低レベルの出力をする。それ以外の場合は高レベルの出力となる。インバータ１５４がＮＡＮＤゲート１５３の出力を反転するため、当該検証結果発生回路１０４の出力信号である全検証結果信号ＶＰＡＳＳは、同時に選択されたメモリセルの範囲で１つでも不良があれば低レベルとなり、まったく不良がない時に高レベルとなる。
【００２９】
図６は分割された検出結果を格納するラッチ回路群１０５の１つのラッチ回路１０５−ｎの回路構成を示す。書き込み検証制御信号ＰＧＭＶと消去検証制御信号ＥＲＶの２つの信号を入力するＮＯＲゲート１５６の出力は、ｐチャンネルＭＯＳトランジスタ１５８とｎチャンネルＭＯＳトランジスタ１５９からなるトランスファゲートと、ｐチャンネルＭＯＳトランジスタ１６１とｎチャンネルＭＯＳトランジスタ１６２からなるトランスファゲートとの切り替えに使用される。前記ｎチャンネルＭＯＳトランジスタ１５９のゲート電極と前記ｐチャンネルＭＯＳトランジスタ１６１のゲート電極には、ＮＯＲゲート１５６の出力がインバータ１５７を介して反転して供給される。
【００３０】
前記ｐチャンネルＭＯＳトランジスタ１５８と前記ｎチャンネルＭＯＳトランジスタ１５９からなるトランスファゲートは前記検証回路１０３−ｎからの検証結果信号ＶＰＡＳＳｎをＮＡＮＤゲート１６０に供給するか否かを制御するゲートである。前記ｐチャンネルＭＯＳトランジスタ１６１と前記ｎチャンネルＭＯＳトランジスタ１６２からなるトランスファゲートは、インバータ１６４を有するループを有効にしながらインバータ１６４とＮＡＮＤゲート１６０でラッチを構成するか否かを制御するゲートである。従って、前記ＮＯＲゲート１５６の出力が書き込み検証中または消去検証中として低レベルの際、前記ｐチャンネルＭＯＳトランジスタ１５８と前記ｎチャンネルＭＯＳトランジスタ１５９からなるトランスファゲートが導通状態となり、検証結果信号ＶＰＡＳＳｎがＮＡＮＤゲート１６０に入力する。書き込み検証または消去検証が終了して、前記ＮＯＲゲート１５６の出力が高レベルとなると、前記検証結果信号ＶＰＡＳＳｎ側のトランスファゲートが閉じて、ラッチ回路のループが導通状態となり、このラッチ回路に検証結果信号ＶＰＡＳＳｎの値を格納する。
【００３１】
前記ＮＡＮＤゲート１６０の出力端子はインバータ１６３に接続され、該インバータ１６３で反転し、検証位置信号ＶＰＬｎとして出力される。前記ＮＡＮＤゲート１６０の他方の入力は、リセット信号ＲＥＳＥＴＢの信号線が接続される。このリセット信号ＲＥＳＥＴＢのレベルが高レベル時にＮＡＮＤゲート１６０はアクティブとなり、逆にリセット信号ＲＥＳＥＴＢのレベルが低レベルとなった時には、ＮＡＮＤゲート１６０は高レベルに安定して、検証位置信号ＶＰＬｎを低レベルにリセットする。
【００３２】
図７は出力回路群１０６の内の最初の出力回路１０６−０の回路構成を示す。信号ＲＳ１に応じてスイッチとして機能するｐチャンネルＭＯＳトランジスタ１６７とｎチャンネルＭＯＳトランジスタ１６８が、インバータを構成するｐチャンネルＭＯＳトランジスタ１６６とｎチャンネルＭＯＳトランジスタ１６９のドレイン側に配列される。なお、信号ＲＳ１はインバータ１６５を介して反転してｐチャンネルＭＯＳトランジスタ１６７のゲートに入力する。このｐチャンネルＭＯＳトランジスタ１６６とｎチャンネルＭＯＳトランジスタ１６９のゲートには、後述するラッチ回路１０７からの信号ＶＰＬが入力する。前記ｐチャンネルＭＯＳトランジスタ１６７とｎチャンネルＭＯＳトランジスタ１６８の間の接続点の信号はＮＡＮＤゲート１８０に入力すると共にＮＯＲゲート１８１にも入力する。
【００３３】
同様に、信号ＲＳ２に応じてスイッチとして機能するｐチャンネルＭＯＳトランジスタ１７７とｎチャンネルＭＯＳトランジスタ１７８が、インバータを構成するｐチャンネルＭＯＳトランジスタ１７６とｎチャンネルＭＯＳトランジスタ１７９のドレイン側に配列される。なお、信号ＲＳ２はインバータ１７５を介して反転してｐチャンネルＭＯＳトランジスタ１７７のゲートに入力する。これらトランジスタ１７６、１７９のゲートには、前記ラッチ回路１０５−０からの信号ＶＰＬ０が入力する。前記ｐチャンネルＭＯＳトランジスタ１７７とｎチャンネルＭＯＳトランジスタ１７８の間の接続点の信号は、前記トランジスタ１６７、１６８の接続点の信号と同じ端子を介して、ＮＡＮＤゲート１８０に入力すると共にＮＯＲゲート１８１にそれぞれ入力する。
【００３４】
この出力回路１０６−０の本来の機能であるデータの出力はデータ信号ｄａｔａ０から入力するデータに基づき行われ、このデータ信号ｄａｔａ０の信号線はｐチャンネルＭＯＳトランジスタ１７２及びｎチャンネルＭＯＳトランジスタ１７３からなるトランスファゲートを介してＮＡＮＤゲート１８０に入力すると共にＮＯＲゲート１８１に入力する。前記信号Ｒ１、ＲＳ２はＮＯＲゲート１７０にも入力し、前記信号Ｒ１、ＲＳ２のいずれか一方でも高レベルの場合、ＮＯＲゲート１７０の出力は低レベルとなる。その低レベルがゲート電圧となるトランジスタ１７３と、インバータ１７１を介して高レベルがゲート電圧となるトランジスタ１７２とは非導通状態となり、データ信号ｄａｔａ０はＮＡＮＤゲート１８０およびＮＯＲゲート１８１に至らない。すなわち、ＮＡＮＤゲート１８０およびＮＯＲゲート１８１には、データ信号ｄａｔａ０と、反転した信号ＶＰＬと、反転した信号ＶＰＬ０の３信号の１つが選択的に入力する。
【００３５】
これら３つの信号が選択的に入力するＮＯＲゲート１８１の他の入力端子にはリードイネーブル信号ＲＥＢが供給され、前記ＮＡＮＤゲート１８０の他の入力端子にはインバータ１７４によって反転したリードイネーブル信号ＲＥＢが供給される。これらＮＯＲゲート１８１、ＮＡＮＤゲート１８０、インバータ１７４およびリードイネーブル信号ＲＥＢの組み合わせから、一対のｐチャンネルＭＯＳトランジスタ１８２とｎチャンネルＭＯＳトランジスタ１８３は３状態の出力段として機能し、これらＭＯＳトランジスタ１８２、１８３のドレインが出力端子１８４として用いられる。この出力端子１８４に信号ＩＯ０が現され、チップ外部にその信号ＩＯ０が出力される。
【００３６】
図８は出力回路群１０６の最初以外の出力回路の１つである出力回路１０６−ｎの回路構成を示す。信号ＲＳ２に応じてスイッチとして機能するｐチャンネルＭＯＳトランジスタ１９３とｎチャンネルＭＯＳトランジスタ１９４が、インバータを構成するｐチャンネルＭＯＳトランジスタ１９２とｎチャンネルＭＯＳトランジスタ１９５のドレイン側に配列される。なお、信号ＲＳ２はインバータ１９１を介して反転してｐチャンネルＭＯＳトランジスタ１９３のゲートに入力する。このｐチャンネルＭＯＳトランジスタ１９２とｎチャンネルＭＯＳトランジスタ１９５のゲートには、前述したラッチ回路１０５−ｎからの信号ＶＰＬｎが入力する。前記ｐチャンネルＭＯＳトランジスタ１９３とｎチャンネルＭＯＳトランジスタ１９４の間の接続点の信号はＮＡＮＤゲート２００に入力すると共にＮＯＲゲート２０１にも入力する。
【００３７】
信号ＲＳ２はそのままｐチャンネルＭＯＳトランジスタ１９７及びｎチャンネルＭＯＳトランジスタ１９６からなるトランスファゲートのゲート制御にも使用される。なお、インバータ１９１で反転された信号ＲＳ２はｎチャンネルＭＯＳトランジスタ１９６のゲート制御にも使用される。このため信号ＲＳ２のレベルに応じて、トランジスタ１９６、１９７からなるトランスファゲートと、トランジスタ１９３、１９４からなるスイッチのどちらか一方が導通し同時に他方が非導通となる。この出力回路１０６−ｎのデータ出力はデータ信号ｄａｔａｎから入力するデータに基づき行われ、このデータ信号ｄａｔａｎの信号線はｐチャンネルＭＯＳトランジスタ１９７及びｎチャンネルＭＯＳトランジスタ１９６からなるトランスファゲートを介してＮＡＮＤゲート２００に入力すると共にＮＯＲゲート２０１に入力する。従って、信号ＲＳ２のレベルが高レベルの際には、前述したラッチ回路１０５−ｎからの信号ＶＰＬｎがＮＡＮＤゲート２００及びＮＯＲゲート２０１に到達し、逆に、信号ＲＳ２のレベルが低レベルの際には、データバスからデータ信号ｄａｔａｎがＮＡＮＤゲート２００及びＮＯＲゲート２０１に到達する。
【００３８】
これら２つの信号が選択的に入力するＮＯＲゲート２０１の他の入力端子にはリードイネーブル信号ＲＥＢが供給され、前記ＮＡＮＤゲート２００の他の入力端子にはインバータ１９８によって反転したリードイネーブル信号ＲＥＢが供給される。これらＮＯＲゲート２０１、ＮＡＮＤゲート２００、インバータ１９８およびリードイネーブル信号ＲＥＢの組み合わせから、一対のｐチャンネルＭＯＳトランジスタ２０２とｎチャンネルＭＯＳトランジスタ２０３は３状態の出力段として機能し、これらＭＯＳトランジスタ２０２、２０３のドレインが出力端子２０４として用いられる。この出力端子２０４に信号ＩＯｎが現され、チップ外部に出力される。
【００３９】
図９はラッチ回路１０７の回路構成を示す。このラッチ回路１０７は、全体の検証結果を発生させる検証結果発生回路１０４からの全検証結果信号ＶＰＡＳＳを一時的に格納して、これを最初の出力回路１０６−０に信号ＶＰＬとして出力するための回路である。書き込み検証制御信号ＰＧＭＶと消去検証制御信号ＥＲＶの２つの信号を入力するＮＯＲゲート２０６の出力は、ｐチャンネルＭＯＳトランジスタ２０８とｎチャンネルＭＯＳトランジスタ２０９からなるトランスファゲートと、ｐチャンネルＭＯＳトランジスタ２１１とｎチャンネルＭＯＳトランジスタ２１２からなるトランスファゲートとの切り替えに使用される。前記ｎチャンネルＭＯＳトランジスタ２０９のゲート電極と前記ｐチャンネルＭＯＳトランジスタ２１１のゲート電極には、ＮＯＲゲート２０６の出力がインバータ２０７を介して反転して供給される。
【００４０】
前記ｐチャンネルＭＯＳトランジスタ２０８と前記ｎチャンネルＭＯＳトランジスタ２０９からなるトランスファゲートは前記検証結果発生回路１０４からの全検証結果信号ＶＰＡＳＳをＮＡＮＤゲート２１０に供給するか否かを制御するゲートである。前記ｐチャンネルＭＯＳトランジスタ２１１と前記ｎチャンネルＭＯＳトランジスタ２１２からなるトランスファゲートは、インバータ２１４を有するループを有効にしながらインバータ２１４とＮＡＮＤゲート２１０でラッチを構成するか否かを制御するゲートである。従って、前記ＮＯＲゲート２０６の出力が書き込み検証中または消去検証中として低レベルの際、前記ｐチャンネルＭＯＳトランジスタ２０８と前記ｎチャンネルＭＯＳトランジスタ２０９からなるトランスファゲートが導通状態となり、全検証結果信号ＶＰＡＳＳがＮＡＮＤゲート２１０に入力される。書き込み検証または消去検証が終了して、前記ＮＯＲゲート２０６の出力が高レベルとなると、前記全検証結果信号ＶＰＡＳＳ側のトランスファゲートが閉じると共にラッチ回路のループが前記ｐチャンネルＭＯＳトランジスタ２１１と前記ｎチャンネルＭＯＳトランジスタ２１２からなるトランスファゲートが導通状態となることで帰還ループとなり、このラッチ回路に全検証結果信号ＶＰＡＳＳの値を格納する。
【００４１】
ＮＡＮＤゲート２１０の出力端子はインバータ２１３に接続され、該インバータ２１３で反転して検証信号ＶＰＬとして出力される。前記ＮＡＮＤゲート２１０の他方の入力は、リセット信号ＲＥＳＥＴＢの信号線が接続される。このリセット信号ＲＥＳＥＴＢのレベルが高レベル時にＮＡＮＤゲート２１０はアクティブとなり、逆にリセット信号ＲＥＳＥＴＢのレベルが低レベルとなった時には、ＮＡＮＤゲート２１０は高レベルに安定して、検証信号ＶＰＬを低レベルにリセットする。
【００４２】
おおむね上述の如き回路構成を有する本実施例のフラッシュメモリはメモリセル１０１Ｃへの書き込み、消去、読み出しなどの動作を行う。本実施例の特徴である検証動作の高速化に関して、はじめに、図１０を参照して書き込みが正常に終了する場合について説明し、次に、図１１を参照して書き込みが異常に終了する場合について説明し、続いて、図１２を参照して消去が正常に終了する場合について説明し、最後に、図１３を参照して消去が異常に終了する場合について説明する。
【００４３】
本実施例のＮＡＮＤ型フラッシュメモリの場合、全ての動作は外部から入力されるコマンドによって制御される。図１０に示すように、書き込み時には、初めに時点Ｔ１で信号ＣＬＥが高レベルに遷移して、アドレス入力コマンド（図１０中、Ｃｏｍ．で示す。）がフラッシュメモリに入出力端子Ｉ／Ｏより入力され、続いて、信号ＡＬＥが高レベルの期間にデータ入力を始めるスタートアドレス（図１０中、Ａｄｄ．で示す。）が入力される。
【００４４】
図１０では、説明のために、３つの単位バッファに関するタイムチャートを例示している。これら単位バッファは、単位バッファＰＢ−２−２−ｋと、単位バッファＰＢ−６−５−０と、その他の単位バッファＰＢｎである。前記単位バッファＰＢ−２−２−ｋは、第２入出力端子にデータを出力するメモリセルに対応し、アドレス分割としては３番目の分割群（０が分割群の１に対応するため）に属する。添え字のｋはその分割されたアドレス内での最終アドレスを意味する。前記単位バッファＰＢ−６−５−０は、第６入出力端子にデータを出力するメモリセルに対応し、アドレス分割としては６番目の分割群に属する。また、他の単位バッファＰＢｎはその他のバッファ回路群１０２の内部の１つの分割バッファ回路群のさらに１つの単位バッファを示す。
【００４５】
実際にデータがバッファに持ち込まれる以前に、各単位バッファ内においては、時点Ｔ２で前記バイアス信号ＰＢＩＡＳが高レベルから低レベルに変化し、前記セット信号ＳＥＴが低レベルから高レベルに変化する。すると、図３のｐチャンネルＭＯＳトランジスタ１２９が導通して、ｎチャンネルＭＯＳトランジスタ１２７、１２８は非導通なためにセンシングノード１３１のレベル（図１０中、その電位をＳＮＳで示す。）が高レベルになり、その結果、ラッチ回路１１０のノード１２１に接続するｎチャンネルＭＯＳトランジスタ１２５も導通状態になる。同時に、セット信号ＳＥＴも低レベルから高レベルに変化し、ｎチャンネルＭＯＳトランジスタ１２６が導通する。このためラッチ回路１１０のノード１２１の電圧（図１０中、その電位をＢで示す。）はｎチャンネルＭＯＳトランジスタ１２５、１２６を介して低レベルに変化し、その反対に当該ラッチ回路１２０の反対側のノード１２０の電圧（図１０中、その電位をＡで示す。）は高レベルへ変化する。
【００４６】
次に、時点Ｔ３で信号ＰＢＩＡＳ、信号ＳＥＴが各トランジスタ１２５、１２６を非導通にさせる側にレベルシフトし、信号ＬＤが高レベルに遷移する。この信号ＬＤの変化によって、各分割バッファ回路群１０２の各単位バッファ内部のｎチャンネルＭＯＳトランジスタ１１３が導通状態となり、ラッチ回路１１０は信号ＹＤ１が高レベル時にｎチャンネルＭＯＳトランジスタ１１２を介してデータバス側に接続される。書き込みがなされるビットについては、対応するバッファには書き込まれるデータ「０」が外部から入力される。すなわち、その対応するラッチ回路１１０のノード１２０は、セット時に高レベルであったものが低レベルに反転し、その逆に、ノード１２１はセット時に低レベルであったものが高レベルに反転する。一方、書き込みをしないビットについては、データ「１」が外部から入力し、その対応するラッチ回路１１０の各ノード１２０、１２１は、セット時のままに、高レベルおよび低レベルを維持する。図１０中、単位バッファＰＢ−２−２−ｋと単位バッファＰＢ−６−５−０がデータ書き込みがなされるメモリセルに対応し、その他の単位バッファＰＢｎはデータ書き込みがなされないメモリセルに対応する。単位バッファＰＢ−２−２−ｋと単位バッファＰＢ−６−５−０では、各ノード１２０、１２１のレベルが信号ＹＤ１の後にそれぞれ反転しているが、その他の単位バッファＰＢｎでは信号ＹＤ１の後でもノードのレベルは反転していない。なお、プログラムしたいメモリセル１０１Ｃは消去された状態にあり、電流を流す状態にある。
【００４７】
続いて、時点Ｔ４で再び信号ＣＬＥが高レベルとなり、書き込み動作をさせるためのコマンドが入出力端子に供給され、本実施例のフラッシュメモリは書き込みと書き込み検証動作を開始する。
【００４８】
まず、第１回目の書き込み検証動作が行われる。これは書き込み制御信号ＰＧＭＶが低レベルから高レベルに変化して、書き込み検証が行われる。書き込み検証が開始すると、ビット線制御信号ＢＬＣＮＴＲＬが高レベルに変化し、続いて、ビット線保護信号ＢＬＰＲＯＴも高レベル、バイアス信号ＰＢＩＡＳが低レベルに変化して、ビット線ＢＬとセンシングノード１３０が電気的に接続される。この電気的に接続されたセンシングノード１３０にはｐチャンネルＭＯＳトランジスタ１２９から電流が流れる状態にあり、ビット線ＢＬを介してメモリセル１０１Ｃ側で電流を流すか否かで、センシングノード１３０の電圧が変化する。第１回目の書き込み検証動作では、全てのメモリセルにはデータ「１」が書き込まれているため、メモリセル１０１Ｃは電流を流す状態にある。従って、各単位バッファにおけるセンシングノード１３０のレベルは低レベルである。
【００４９】
この期間に図１０中の時点Ｔ５に、セット信号ＳＥＴが低レベルから高レベルに変化して、ｎチャンネルＭＯＳトランジスタ１２６は一時的に導通状態となる。しかしながら、前記センシングノード１３０は低レベルであるため、ラッチ回路１１０のノード１２１が接地電圧に電気的に接続することはなく、ラッチ回路１１０内でのデータ保持状態は変化しない。すなわち、単位バッファＰＢ−２−２−ｋと単位バッファＰＢ−６−５−０のノード１２０は低レベルのままであり、単位バッファＰＢ−２−２−ｋと単位バッファＰＢ−６−５−０のノード１２１は高レベルのままである。一方、書き込みがなされないメモリセルに対応した単位バッファＰＢｎでは、ノード１２０が高レベルであり、ノード１２１が低レベルである。
【００５０】
書き込み検証動作では、その検証のためにラッチ回路１２１のノード１２１のレベルが読み出される。すなわち、書き込みがなされない単位バッファＰＢｎについては、ノード１２１のレベルが低レベルのままであることから、このノード１２１にそのゲートが接続するｎチャンネルＭＯＳトランジスタ１２３は非導通のまま維持される。一方、書き込みが行われたメモリセルに対応する単位バッファＰＢ−２−２−ｋと単位バッファＰＢ−６−５−０においては、ノード１２１は高レベルのままであることから、このノード１２１に接続するｎチャンネルＭＯＳトランジスタ１２３は導通状態になる。従って、書き込み検証信号ＰＶ２と書き込み検証信号ＰＶ５が低レベルとなり、これらが前記検証回路群１０３の検証回路１０３−２と検証回路１０３−５にそれぞれ供給される。他の単位バッファＰＢｎには書き込みがなく、書き込み検証信号ＰＶｎの同じ信号線に出力するアドレス分割数ｎについての他の単位バッファにも書き込みがない場合には、図１０に示すように、書き込み検証信号ＰＶｎは高レベルとされる。各検証回路１０３−０〜１０３−（Ｎ−１）に入力する各書き込み検証信号ＰＶｎは、各Ｍ個の各バッファ回路群１０２−０〜１０２−（Ｍ−１）を総括しており、換言すれば、各分割バッファ回路群１０２の出力が同じアドレス分割された番号毎にＭ個分だけ共通化されていることから、全部でＮ個の書き込み検証信号をもって選択されたメモリセルに関しチップ全般の検証が可能となる。
【００５１】
各検証回路１０３−０〜１０３−（Ｎ−１）は、前記各バッファ回路群１０２からの書き込み検証信号ＰＶ０〜ＰＶ（Ｎ−１）を受け取り、この場合、書き込み制御信号ＰＧＭＶが高レベルで消去制御信号ＥＲＶが低レベルであるために、書き込み検証信号ＰＶ０〜ＰＶ（Ｎ−１）に基づいたそれぞれ検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）を出力する。特に、書き込み検証信号ＰＶ２と書き込み検証信号ＰＶ５が不良を示す低レベルであることから、検証結果信号ＶＰＡＳＳ２と信号ＶＰＡＳＳ５は低レベルとなり、他の検証結果信号ＶＰＡＳＳｎは良好である高レベルを示す。
【００５２】
これら検証結果は、本実施例のフラッシュメモリにおいては、２系統の出力としてチップ外部に出力される。１つは全検証結果信号ＶＰＡＳＳとしての出力であり、もう１つはその不良箇所を特定するために分割して出力される検証位置信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）である。まず、全検証結果信号ＶＰＡＳＳでは、前記検証回路群１０３からの検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）の全てが高レベルの時に、全検証結果信号ＶＰＡＳＳが高レベルとなる。それ以外の場合は低レベルの出力であって、同時に選択されたメモリセルの範囲で１つでも不良があることを示す。この第１回目の検証動作では、検証結果信号ＶＰＡＳＳ２と信号ＶＰＡＳＳ５が不良であることを示しているため、全検証結果信号ＶＰＡＳＳも低レベルとなる。
【００５３】
この全検証結果信号ＶＰＡＳＳの出力はチップ全体を制御するコントローラー１００に供給される。コントローラー１００は全検証結果信号ＶＰＡＳＳの出力が不良を示す低レベルであることを受け、書き込み制御信号ＰＧＭＶを高レベルから低レベルに変化させて、書き込み信号ＰＧＭを逆に低レベルから高レベルに変化させ、書き込み動作を開始させることになる。
【００５４】
一方、不良箇所を特定するために分割して出力される検証位置信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）は、分割番号の第２番目と第５番目にかかる信号ＶＰＬ２と信号ＶＰＬ５がラッチ回路１０５−２およびラッチ回路１０５−５から出力される。この第１回目の検証動作時では、特に外部に不良であることを出力することはなく、コントローラー１００が書き込みをするように、当該メモリ全体を制御する。
【００５５】
第１回目の書き込み動作では、書き込み信号ＰＧＭが高レベルになり、高レベルにされた書き込み信号ＰＧＭＯＮが単位バッファの前記トランジスタ１２４のゲートに供給され、ラッチ回路１１０のノード１２０の電圧が導通状態のトランジスタ１２７、１２８を介してビット線ＢＬに伝えられる。検証時に不良であった単位バッファＰＢ−２−２−ｋと単位バッファＰＢ−６−５−０のノード１２０は電圧が低レベルであり、これを用いて所要のメモリセル１０１Ｃに書き込みが行われる。正常な書き込みが行われた場合には、メモリセル１０１Ｃのトランジスタが電流を流さない閾値電圧を有するようになる。一方、書き込みが未だ不良である場合には、消去状態と同じでデータ「１」を有してメモリセル１０１Ｃが電流を流すことになる。
【００５６】
この書き込み動作の後、本実施例のフラッシュメモリは、第２回目の書き込み検証動作をする。ここで、図１０に示す例では、第１回目の書き込み動作中に単位バッファＰＢ−６−５−０にかかるメモリセル１０１Ｃについて十分な書き込みがなされたものとする。このため単位バッファＰＢ−２−２−ｋと他の単位バッファＰＢｎは第１回目の書き込み検証動作中と同じ動作をするが、十分な書き込みがなされた単位バッファＰＢ−６−５−０については、第１回目の書き込み検証動作中と異なる動作をする。すなわち、単位バッファＰＢ−６−５−０に属するメモリセルは十分に書き込まれた結果、データ「０」を有することになり、このためメモリセルは電流を流さなくなる。従って、時点Ｔ６から電源電圧Ｖｃｃ側のトランジスタ１２９を介してセンシングノード１３０が段々と充電されていき、その電圧が高くなる。その結果、第２回目の書き込み検証動作中に、セット信号ＳＥＴのレベルが高くなり、ｎチャンネルＭＯＳトランジスタ１２６が導通した期間内で、ラッチ回路１１０のノード１２１の電圧は高レベルから低レベルに変化する。ノード１２１の電圧が低くなればｎチャンネルＭＯＳトランジスタ１２３が導通することはなく、書き込み検証信号ＰＶ５は高レベルを維持し、言い換えれば、不良であることを示す低レベルに下がらなくなる。
【００５７】
第１回目の検証時とは異なり第２回目の書き込み検証時では書き込み検証信号ＰＶ５が低レベルから高レベルに転ずる。従って、この第２回目の検証時では、書き込み検証信号ＰＶ２だけが低レベルとなり、他の書き込み検証信号ＰＶ０、ＰＶ１、ＰＶ３〜ＰＶ（Ｎ−１）は高レベルとなる。これらが検証回路群１０３に入力し、検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）が出力される。書き込み検証信号ＰＶ５が高レベルに転じたことから、検証回路群１０３からの検証結果信号ＶＰＡＳＳ５は高レベルに転ずる。しかし、検証結果信号ＶＰＡＳＳ２は低レベルのままであるため、前記検証結果発生回路１０４からの全検証結果信号ＶＰＡＳＳは未だ不良を示す低レベルのままとされる。
【００５８】
再び、コントローラー１００は全検証結果信号ＶＰＡＳＳが低レベルであることを受けて、さらに書き込みと検証を継続するようにチップを動作させる。第２回目の書き込み動作でも、第１回目の書き込み動作時と同様に、書き込み信号ＰＧＭが高レベルになり、高レベルにされた書き込み信号ＰＧＭＯＮが単位バッファの前記トランジスタ１２４のゲートに供給され、ラッチ回路１１０のノード１２０の電圧が導通状態のトランジスタ１２７、１２８を介してビット線ＢＬに伝えられる。今度は、図１０に示すように、先の検証時に不良であった単位バッファＰＢ−２−２−ｋが十分書き込まれたものとされる。すなわち、前記単位バッファＰＢ−２−２−ｋのノード１２０は電圧が低レベルであり、これを用いて所要のメモリセル１０１Ｃが再度書き込まれる。
【００５９】
十分な書き込みが行われた場合には、メモリセル１０１Ｃのトランジスタが電流を流さなくなる。図１０の例では、第２回目の書き込み期間内に、先の検証時に不良であった単位バッファＰＢ−２−２−ｋが十分書き込まれたものとされ、その結果、単位バッファＰＢ−２−２−ｋに属するメモリセルは電流を流さなくなる。従って、時点Ｔ６から電源電圧Ｖｃｃ側のトランジスタ１２９を介してセンシングノード１３０が段々と充電されていき、その電圧が高くなる。その結果、第２回目の書き込み検証動作中に、セット信号ＳＥＴのレベルが高くなり、ｎチャンネルＭＯＳトランジスタ１２６が導通した期間内で、ラッチ回路１１０のノード１２１の電圧は高レベルから低レベルに変化する。ノード１２１の電圧が低くなればｎチャンネルＭＯＳトランジスタ１２３が導通することはなく、書き込み検証信号ＰＶ２は高レベルを維持し、言い換えれば、不良であることを示す低レベルに下がらなくなる。
【００６０】
書き込み検証信号ＰＶ２が高レベルに転じたことから、検証回路群１０３からの検証結果信号ＶＰＡＳＳ２は高レベルに転ずる。その結果、検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）は全て高レベルとなり、前記検証結果発生回路１０４からの全検証結果信号ＶＰＡＳＳは全体にわたって良好であることを示す高レベルに転ずる。同様に、ラッチ回路１０５からの出力である検証位置信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）も全部高レベルとなり、ラッチ回路１０７の出力である信号ＶＰＬも高レベルとなる。前記検証結果発生回路１０４で生成された全検証結果信号ＶＰＡＳＳはコントローラー１００に送られ、コントローラー１００は当該メモリセル１０１Ｃの全般にわたって十分な書き込みがなされた旨の情報を得る。そこで、コントローラー１００は書き込み動作と書き込み検証動作を終了させる。
【００６１】
書き込み動作の終了後、信号ＣＬＥが高レベルとされ、通常のリードステータスのコンマンドが入力される。すると、信号ＲＳ１が低レベルから高レベルに変化する。出力回路群１０６の内の最初の出力回路１０６−０では、検証位置信号ＶＰＬが出力のための入力として有効となり、その他の出力回路１０６−１〜１０６−（Ｎ−１）ではデータバスからの信号ｄａｔａ１−ｄａｔａ（Ｎ−１）が出力のための入力として有効となる。これら信号は時点Ｔ７のリードイネーブル信号ＲＥＢの立ち下がりで出力される。図１０の例においては、リードイネーブル信号ＲＥＢの立ち下がりで入出力信号ＩＯ０は低レベルに遷移し、これは書き込みが正常に終了したことをチップ外部に出力するものとなる。
【００６２】
このように入出力信号ＩＯ０が低レベルで、正常な書き込みがなされたことを示していることから、この時点で書き込み動作を終了することも可能であるが、ここで終了せずに、アドレス分割群に対応した各分割アドレス毎の良・不良のステータスを探ることも可能である。本実施例のフラッシュメモリでは、第２のリードステータスのコマンドを信号ＣＬＥが再び高レベルとされた期間内に入力する。この入力によって、出力回路群１０６の内の最初の出力回路１０６−０では、検証位置信号ＶＰＬ０が出力信号として有効になり、他の出力回路１０６−１〜１０６−（Ｎ−１）ではラッチ回路群１０５からの信号ＶＰＬ１〜ＶＰＬ（Ｎ−１）が有効となる。これら信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）は、書き込みが正常に終了したために全て低レベルの信号であり、リードイネーブル信号ＲＥＢの立ち下がりでチップ外部に対応する入出力端子を介して出力される。なお、１つの入出力端子における検証位置信号ＶＰＬｎが低レベルということは、１つの分割された対応するアドレス範囲で書き込みが正常に行われたことを示す。
【００６３】
なお、図１０の例では、信号ＲＳ１に応じてリードステータスのために信号ＶＰＬを一旦出力させてから、次に信号ＲＳ２によって各分割されたアドレス範囲毎のリードステータス動作を行うようにしているが、信号ＲＳ１に応じたリードステータスを行わず、信号ＲＳ２に基づくリードステータス動作を行うようにしても良い。
【００６４】
次に、図１１を参照しながら、書き込み動作が異常な状態を以て終了する場合について説明する。ここで、書き込み動作が異常な状態を以て終了する場合とは、メモリセルアレイ１０１内の少なくとも１つのメモリセル１０１Ｃが、書き込みモードにあるにもかかわらず、十分な書き込みがなされないまま書き込み動作が終了することを意味する。通常、コントローラー１００は書き込み状態であるにもかかわらず未だ十分に書き込みがなされないメモリセルが存在する場合に、書き込み動作と書き込み検証動作を繰り返して行うが、複数回繰り返した後でも未だ十分な書き込みがなされないメモリセルがある場合に異常終了という形で書き込み動作を終了する。なお、図１１では、説明の便宜のためにｎ回の書き込み検証で終了としているが、これは３回の書き込み検証で終了せずに、さらに多く回数の書き込み検証が行われることを意味する。
【００６５】
図１１のチャートに従った書き込みおよび書き込み検証動作では、前述の図１０の書き込みおよび書き込み検証動作と比べれば、第ｎ回目の書き込みによっても単位バッファＰＢ−２−２−ｋに属するメモリセル１０１Ｃで十分な書き込みができなかったものと仮定しており、その部分だけが異なった動作であって、他の動作については簡単のため重複する説明を省略する。すなわち、初めに図１０の動作と同様に、その詳細な動作は同じであるので省略するが、コマンドの入力やアドレス入力を行い、第１回目の検証と書き込み、および第２回目の書き込み検証を行う。
【００６６】
第２回目の書き込み検証後では、単位バッファＰＢ−２−２−ｋに属するメモリセル１０１Ｃで十分な書き込みができていないため、書き込み検証信号ＰＶ２だけが低レベルとなり、他の書き込み検証信号ＰＶ０、ＰＶ１、ＰＶ３〜ＰＶ（Ｎ−１）は高レベルとなる。これらが検証回路群１０３に入力し、検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）が出力される。検証結果信号ＶＰＡＳＳ２は不良セルであることを示す低レベルのままであり、前記検証結果発生回路１０４からの全検証結果信号ＶＰＡＳＳは未だ不良を示す低レベルのままとされる。従って、コントローラー１００は全検証結果信号ＶＰＡＳＳが低レベルであることを受けて、さらに何回かの書き込みと検証を継続するようにチップを動作させる。
【００６７】
第ｎ回をこのフラッシュメモリで設定された最大の書き込みとその検証の反復回数とすると、異常終了とは、第ｎ回目においても不良のメモリセルが残存する場合を意味する。この書き込みとその検証の最大反復回数に達した時点で、書き込み検証信号ＶＰ２は未だ低レベルであり、他の書き込み検証信号ＰＶ０、ＰＶ１、ＰＶ３〜ＰＶ（Ｎ−１）は高レベルであり、検証回路群１０３で生成される検証結果信号ＶＰＡＳＳ２は低レベルであり、同じく検証回路群１０３で生成される他の検証結果信号ＶＰＡＳＳ０，ＶＰＡＳＳ１，ＶＰＡＳＳ３〜ＶＰＡＳＳ（Ｎ−１）は高レベルである。また、検証結果発生回路１０４で生成される全検証結果信号ＶＰＡＳＳは、検証結果信号ＶＰＡＳＳ２が低レベルであるため、低レベルである。ラッチ回路１０７からの検証位置信号ＶＰＬとラッチ回路１０５で生成される検証位置信号ＶＰＬ２は低レベルであり、他の検証位置信号ＶＰＬ０、ＶＰＬ１、ＶＰＬ３〜ＶＰＬ（Ｎ−１）は高レベルである。
【００６８】
前記検証結果発生回路１０４で生成された全検証結果信号ＶＰＡＳＳはコントローラー１００に送られ、コントローラー１００は当該メモリセル１０１Ｃの少なくとも１つのメモリセル１０１Ｃでは十分な書き込みがなされなかった旨の情報を得る。そこで、コントローラー１００は反復回数が上限のｎ回に達しているために書き込み動作と書き込み検証動作を終了させる。
【００６９】
書き込み動作の終了後、信号ＣＬＥが高レベルとされ、通常のリードステータスのコンマンドが入力される。すると、信号ＲＳ１が低レベルから高レベルに変化する。出力回路群１０６の内の最初の出力回路１０６−０では、検証位置信号ＶＰＬが出力のための入力として有効となり、その他の出力回路１０６−１〜１０６−（Ｎ−１）ではデータバスからの信号ｄａｔａ１−ｄａｔａ（Ｎ−１）が出力のための入力として有効となる。これらの信号は時点Ｔ７のリードイネーブル信号ＲＥＢの立ち下がりで出力される。図１１の例においては、リードイネーブル信号ＲＥＢの立ち下がりで入出力信号ＩＯ０は高レベルに遷移し、これは書き込みが異常状態を以て終了したことをチップ外部に出力するものとなる。
【００７０】
このように入出力信号ＩＯ０が高レベルで、異常な書き込みがなされたことを示していることから、アドレス分割群に対応した各分割アドレス毎の良・不良のステータスを探る動作が行われ、書き込みに失敗したメモリセルのアドレスを特定する。本実施例のフラッシュメモリでは、第２のリードステータスのコマンドを信号ＣＬＥが再び高レベルとされた期間内に入力する。この入力によって、出力回路群１０６の内の最初の出力回路１０６−０では、検証位置信号ＶＰＬ０が出力信号として有効になり、他の出力回路１０６−１〜１０６−（Ｎ−１）ではラッチ回路群１０５からの信号ＶＰＬ１〜ＶＰＬ（Ｎ−１）が有効となる。これら検証位置信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）の内、検証位置信号ＶＰＬ２は低レベルであり、他の検証位置信号ＶＰＬ０、ＶＰＬ１、ＶＰＬ３〜ＶＰＬ（Ｎ−１）は高レベルである。そして、リードイネーブル信号ＲＥＢの立ち下がりでチップ外部に、対応する入出力端子を介して出力される。
【００７１】
チップ外部では信号ＩＯ２だけが高レベルとして検出され、これはチップの外部に分割番号２の分割アドレス範囲内に書き込み不良のメモリセルが存在することを示す。本実施例のフラッシュメモリにおいては、アドレスがＮ個に分割されていることから、分割番号２のところだけに不良セルが存在することが特定されている時点で、そのさらに詳細なアドレスを特定するために走査する範囲がＮ分の１とされ、従って、同じ速度で特定作業を進めても、その特定のための時間はＮ分の１となる可能性が高い。すなわち、本実施例のフラッシュメモリでは不良セルのアドレスを特定するための作業がＮ倍の高速で行われ得る。
【００７２】
なお、図１１の例では、信号ＲＳ１に応じてリードステータスのために信号ＶＰＬを一旦出力させてから、次に信号ＲＳ２によって各分割されたアドレス範囲毎のリードステータス動作を行うようにしているが、信号ＲＳ１に応じたリードステータスを行わず、信号ＲＳ２に基づくリードステータス動作を行うようにしても良い。
【００７３】
次に、図１２を参照しながら、消去動作と消去検証動作について説明する。本実施例のＮＡＮＤ型フラッシュメモリの場合、消去時には、初めに時点Ｔ１１で信号ＣＬＥが高レベルに遷移して、アドレス入力コマンド（図１２中、Ｃｏｍ．で示す。）がフラッシュメモリに入出力端子Ｉ／Ｏより入力され、続いて、信号ＡＬＥが高レベルの期間に消去するブロックのアドレス（図１２中、Ａｄｄ．で示す。）を入力する。
【００７４】
図１２では、図１０、１１と同様に、説明のために、３つの単位バッファに関するタイムチャートを例示する。これら単位バッファは、単位バッファＰＢ−２−２−ｋと、単位バッファＰＢ−６−５−０と、その他の単位バッファＰＢｎである。前記単位バッファＰＢ−２−２−ｋは、アドレス分割としては３番目の分割群（０が分割群の１に対応するため）に属し、前記単位バッファＰＢ−６−５−０は、アドレス分割としては６番目の分割群に属する。また、他の単位バッファはその他のバッファ回路群１０２の内部の１つの分割バッファ回路群のさらに１つの単位バッファを示す。なお、消去動作および消去検証動作の期間中は、信号ＬＤ、信号ＲＤ、およびバッファ回路群１０２内の信号ＹＤ１は低レベルに維持される。また、これらこれら単位バッファに対応したメモリセルは全てデータ「０」を有しており、セルは電流を流さない状態（書き込まれた状態）とされている。なお図１２においても、信号Ａは対応する単位バッファのラッチ回路１１０のノード１２０の電位であり、信号Ｂは対応する単位バッファのラッチ回路１１０のノード１２１の電位であり、信号ＳＮＳは対応する単位バッファのノード１３０の電位である。
【００７５】
再び信号ＣＬＥが高レベルとなって、消去コマンドが入力されると、先ず、消去制御信号ＥＲＶが低レベルから高レベルに変化する。このように消去制御信号ＥＲＶが高レベルになると、消去検証動作が開始する。消去検証動作が始まると、時点Ｔ１２で信号ＰＧＭＯＮは高レベルになり、信号ＤＩＳも高レベルとなって、バッファ回路群１０２のラッチ回路１１０のノード１２０が低レベルにセットされ、反対側のノード１２１は高レベルにセットされる。このセット動作の後、信号ＰＧＭＯＮと信号ＤＩＳは低レベルに戻される。続いて、ビット線制信号ＢＬＣＮＴＲＬとビット線保護信号ＢＬＰＲＯＴが高レベルに変化し、且つ信号ＰＢＩＡＳが低レベルに変化して、ビット線ＢＬを介してセンシングノード１３０とメモリセル１０１Ｃが接続され、セルデータ（この消去時には、同じビット線に接続される消去予定のブロック内のメモリセル一括して）のセンシングが開始する。ここで全てのメモリセルは電流を流さないことから、センシングノード１３０のレベル（図１２中、電位ＳＮＳで示す。）は高レベルに充電される。
【００７６】
続いて、時点Ｔ１３で信号ＳＥＴが高レベルになり、全ての単位バッファ内のラッチ回路１１０のノード１２０は高レベルになり、ノード１２１は低レベルに再セットされる。前記ノード１２０はｎチャンネルＭＯＳトランジスタ１２２のゲートに接続することから、当該ｎチャンネルＭＯＳトランジスタ１２２は導通し、一旦、全ての消去検証信号ＥＶ０〜ＥＶ（Ｎ−１）は消去が不良であることを意味する低レベルになる。そして、ビット線制信号ＢＬＣＮＴＲＬとビット線保護信号ＢＬＰＲＯＴが低レベルに制御され、ビット線ＢＬは電気的にバッファ回路群１０２とメモリセル１０１Ｃの間で電気的に非導通とされる。
【００７７】
ここで、前述のように、説明の簡略化のために３つの単位バッファについての動作に着目する。この３つの単位バッファは、書き込み動作と書き込み検証動作（図１０、図１１参照）に用いた単位バッファＰＢ−２−２−ｋと、単位バッファＰＢ−６−５−０と、その他の単位バッファＰＢｎである。この第１回目の消去検証時には、これらのバッファからの消去検証信号ＥＶ２、消去検証信号ＥＶ５、消去検証信号ＥＶｎが共にが低レベルとなり、これらが前記検証回路群１０３の検証回路１０３−２、１０３−５、１０３−ｎにそれぞれ供給される。各検証回路１０３−０〜１０３−（Ｎ−１）に入力する各消去検証信号は、各Ｍ個の各バッファ回路群１０２−０〜１０２−（Ｍ−１）を総括しており、換言すれば、各分割バッファ回路群１０２の出力が同じアドレス分割された番号毎にＭ個分だけ共通化されていることから、全部でＮ個の消去検証信号（０からＮ−１番まで）をもって選択されたメモリセルに関しチップ全般の検証が可能となる。
【００７８】
各検証回路１０３−０〜１０３−（Ｎ−１）は、前記各バッファ回路群１０２からの消去検証信号ＥＶ０〜ＥＶ（Ｎ−１）を受け取り、この場合、書き込み制御信号ＰＧＭＶが低レベルで消去制御信号ＥＲＶが高レベルであるために、消去検証信号ＥＶ０〜ＥＶ（Ｎ−１）に基づいたそれぞれ検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）を出力する。特に、ここでは全ての検証結果信号ＶＰＡＳＳ２、信号ＶＰＡＳＳ５、他の検証結果信号ＶＰＡＳＳｎは低レベルとなる。
【００７９】
これら検証結果は、本実施例のフラッシュメモリにおいては、書き込み検証時と同様に、２系統の出力としてチップ外部に出力される。１つは全検証結果信号ＶＰＡＳＳとしての出力であり、もう１つはその不良箇所を特定するために分割して出力される検証位置信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）である。まず、全検証結果信号ＶＰＡＳＳでは、前記検証回路群１０３からの検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）の全てが高レベルの時に、全検証結果信号ＶＰＡＳＳが高レベルとなる。それ以外の場合は低レベルの出力であって、同時に選択されたメモリセルの範囲で１つでも不良があることを示す。この第１回目の消去検証動作では、全部の検証結果信号ＶＰＡＳＳ２、ＶＰＡＳＳ５、ＶＰＡＳＳｎが不良であることを示しているため、当然ながら全検証結果信号ＶＰＡＳＳも低レベルとなる。
【００８０】
消去検証の結果として、全検証結果信号ＶＰＡＳＳが低レベルのため、コントローラー１００は第１回目の消去動作をする。この消去時には消去検証制御信号ＥＲＶが低レベル消去制御信号ＥＲが高レベルとされ、消去したいブロック内の複数のメモリセルを一括して消去する。ここで説明のため、単位バッファＰＢ−２−２−ｋにかかるメモリセル１０１Ｃでは、消去がうまく行かず、その他の単位バッファＰＢ−６−５−０、ＰＢｎにかかるメモリセル１０１Ｃについては良好な消去がなされたものと仮定する。すなわち、単位バッファＰＢ−２−２−ｋにかかるメモリセル１０１Ｃは電流を流さず、その他の単位バッファＰＢ−６−５−０、ＰＢｎにかかるメモリセル１０１Ｃは電流を流さないものとする。
【００８１】
第１回目の消去動作の後、本実施例のフラッシュメモリは第２回目の消去検証動作を行う。まず、消去検証制御信号ＥＲＶが低レベルから高レベルに変化し、消去検証動作に入る。単位バッファＰＢ−２−２−ｋにかかるメモリセル１０１Ｃでは未だ不良のままであるので、前述の第１回目の消去検証動作と同じ動作を繰り返す。ところが、その他の単位バッファＰＢ−６−５−０、ＰＢｎにかかるメモリセル１０１Ｃでは、良好な消去がされていることから、メモリセル１０１Ｃは電流を流して異なる動作をする。消去検証動作が始まると、信号ＰＧＭＯＮは高レベルになり、信号ＤＩＳも高レベルとなって、バッファ回路群１０２のラッチ回路１１０のノード１２０が一旦低レベルにセットされ、反対側のノード１２１は高レベルにセットされる。このセット動作の後、信号ＰＧＭＯＮと信号ＤＩＳは低レベルに戻される。続いて、ビット線制信号ＢＬＣＮＴＲＬとビット線保護信号ＢＬＰＲＯＴと、信号ＰＢＩＡＳによって、ビット線ＢＬを介してセンシングノード１３０とメモリセル１０１Ｃが接続され、セルデータのセンシングを開始する。ここで単位バッファＰＢ−２−２−ｋにかかるメモリセルは電流を流さないことから、センシングノード１３０のレベルは高レベルに充電されるが、その他の単位バッファＰＢ−６−５−０、ＰＢｎにかかるメモリセル１０１Ｃでは電流が流れて、センシングノード１３０の電圧は低レベルとなる。
【００８２】
従って、引き続き信号ＳＥＴが高レベルになり、単位バッファＰＢ−２−２−ｋ内のラッチ回路１１０のノード１２０は高レベルになり、ノード１２１は低レベルに再セットされるが、その他の良好に消去されたメモリセル１０１Ｃの単位バッファＰＢ−６−５−０、ＰＢｎのノード１２０、１２１ではｎチャンネルＭＯＳトランジスタ１２５が閉じたままに制御されるために再セットされることがない。従って、良好に消去されたメモリセルにかかる単位バッファＰＢ−６−５−０、ＰＢｎの前記ノード１２０は低レベルに維持され、この電圧がｎチャンネルＭＯＳトランジスタ１２２のゲートに供給されるために、消去検証信号ＥＶ５とＥＶｎは消去が良好であることを意味する高レベルに転ずる。
【００８３】
第１回目の検証時とは異なり第２回目の消去検証時では消去検証信号ＥＶ５、ＥＶｎが低レベルから高レベルに転ずる。従って、この第２回目の検証時では、消去検証信号ＥＶ２だけが低レベルとなり、他の消去検証信号ＥＶ０、ＥＶ１、ＥＶ３〜ＥＶ（Ｎ−１）は高レベルとなる。この各検証回路１０３−０〜１０３−（Ｎ−１）は、前記各バッファ回路群１０２からの消去検証信号ＥＶ０〜ＥＶ（Ｎ−１）を受け取り、検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）が出力される。消去検証信号ＥＶ５、消去検証信号ＥＶｎなどが高レベルに転じたことから、検証回路群１０３からの検証結果信号ＶＰＡＳＳ５等は高レベルに転ずる。しかし、検証結果信号ＶＰＡＳＳ２は低レベルのままであるため、前記検証結果発生回路１０４からの全検証結果信号ＶＰＡＳＳは未だ消去不良を示す低レベルのままとされる。再び、コントローラー１００は全検証結果信号ＶＰＡＳＳが低レベルであることを受けて、さらに消去と検証を継続するようにチップを動作させる。
【００８４】
図１２では第２回目の消去動作で、単位バッファＰＢ−２−２−ｋにかかるメモリセルが良好に消去されたものと仮定されている。その結果、その次の消去検証動作では、単位バッファＰＢ−２−２−ｋ内のラッチ回路１１０のノード１２０、１２１の電圧が、センシングノート１３０の電圧がゲートに接続されるｎチャンネルＭＯＳトランジスタ１２５が閉じたままに制御されるために、再セットされることがない。従って、良好に消去されたメモリセルにかかる単位バッファＰＢ−２−２−ｋの前記ノード１２０は低レベルに維持され、この電圧がｎチャンネルＭＯＳトランジスタ１２２のゲートに供給されるために、消去検証信号ＥＶ２は消去が良好であることを意味する高レベルに転ずる。
【００８５】
消去検証信号ＥＶ２が高レベルに転じたことから、検証回路群１０３からの検証結果信号ＶＰＡＳＳ２は高レベルに転ずる。その結果、検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）は全て高レベルとなり、前記検証結果発生回路１０４からの全検証結果信号ＶＰＡＳＳは全体にわたって良好であることを示す高レベルに転ずる。同様に、ラッチ回路１０５からの出力である検証位置信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）も全部高レベルとなり、ラッチ回路１０７の出力である信号ＶＰＬも高レベルとなる。前記検証結果発生回路１０４で生成された全検証結果信号ＶＰＡＳＳはコントローラー１００に送られ、コントローラー１００は当該メモリセル１０１Ｃの全般にわたって十分な消去がなされた旨の情報を得る。そこで、コントローラー１００は消去動作と消去検証動作を終了させる。
【００８６】
消去動作の終了後、信号ＣＬＥが高レベルとされ、書き込み動作終了時と同様に、通常のリードステータスのコンマンドが入力される。すると、信号ＲＳ１が低レベルから高レベルに変化する。出力回路群１０６内の最初の出力回路１０６−０では、検証位置信号ＶＰＬが出力のための入力として有効となり、その他の出力回路１０６−１〜１０６−（Ｎ−１）ではデータバスからの信号ｄａｔａ１−ｄａｔａ（Ｎ−１）が出力のための入力として有効となる。図１２の例においては、リードイネーブル信号ＲＥＢの立ち下がりで入出力信号ＩＯ０は低レベルに遷移し、これは消去が正常に終了したことをチップ外部に出力するものとなる。
【００８７】
このように入出力信号ＩＯ０が低レベルで、正常な消去がなされたことを示していることから、この時点で消去動作を終了することも可能であるが、ここで終了せずに、書き込み動作の場合と同様に、アドレス分割群に対応した各分割アドレス毎の良・不良のステータスを探ることも可能である。本実施例のフラッシュメモリでは、第２のリードステータスのコマンドを信号ＣＬＥが再び高レベルとされた期間内に入力する。この入力によって、出力回路群１０６内の最初の出力回路１０６−０では、検証位置信号ＶＰＬ０が出力信号として有効になり、他の出力回路１０６−１〜１０６−（Ｎ−１）ではラッチ回路群１０５からの信号ＶＰＬ１〜ＶＰＬ（Ｎ−１）が有効となる。これら信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）は、消去が正常に終了したために全て低レベルの信号であり、リードイネーブル信号ＲＥＢの立ち下がりでチップ外部に対応する入出力端子を介して出力される。
【００８８】
なお、図１２の例では、信号ＲＳ１に応じてリードステータスのために信号ＶＰＬを一旦出力させてから、次に信号ＲＳ２によって各分割されたアドレス範囲毎のリードステータス動作を行うようにしているが、信号ＲＳ１に応じたリードステータスを行わず、信号ＲＳ２に基づくリードステータス動作を行うようにしても良い。
【００８９】
次に、図１３を参照しながら、消去動作が異常な状態を以て終了する場合について説明する。ここで、消去動作が異常な状態を以て終了する場合とは、メモリセルアレイ１０１内の少なくとも１つのメモリセル１０１Ｃが、消去モードにあるにもかかわらず、十分な消去がなされないまま消去動作が終了することを意味する。通常、コントローラー１００は消去状態であるにもかかわらず未だ十分に消去がなされないメモリセルが存在する場合に、消去動作と消去検証動作を繰り返して行うが、複数回繰り返した後でも未だ十分な消去がなされないメモリセルがある場合に異常終了という形で消去動作を終了する。なお、図１３では、説明の便宜のためにｎ回の消去検証で終了としているが、これは３回の消去検証で終了せずに、さらに多く回数の消去検証が行われることを意味する。
【００９０】
図１３のチャートに従った消去および消去検証動作では、前述の図１２の消去および消去検証動作と比べれば、第ｎ回目の消去によっても単位バッファＰＢ−２−２−ｋに属するメモリセル１０１Ｃで十分な消去ができなかったものと仮定しており、その部分だけが異なった動作であるため、他の動作については簡単のため重複した説明を省略する。すなわち、初めに図１２の動作と同様に、その詳細な動作は同じであるので省略するが、コマンドの入力やアドレス入力を行い、第１回目の検証と消去、および第２回目の消去検証を行う。
【００９１】
第２回目の消去検証後では、単位バッファＰＢ−２−２−ｋに属するメモリセル１０１Ｃで十分な消去ができていないため、消去検証信号ＥＶ２だけが低レベルとなり、他の消去検証信号ＥＶ０、ＥＶ１、ＥＶ３〜ＥＶ（Ｎ−１）は高レベルとなる。これらが検証回路群１０３に入力し、検証結果信号ＶＰＡＳＳ０〜ＶＰＡＳＳ（Ｎ−１）が出力される。検証結果信号ＶＰＡＳＳ２は不良セルであることを示す低レベルのままであり、前記検証結果発生回路１０４からの全検証結果信号ＶＰＡＳＳは未だ不良を示す低レベルのままとされる。従って、コントローラー１００は全検証結果信号ＶＰＡＳＳが低レベルであることを受けて、さらに何回かの書き込みと検証を継続するようにチップを動作させる。
【００９２】
第ｎ回をこのフラッシュメモリで設定された最大の消去とその検証の反復回数とすると、異常終了とは、第ｎ回目においても不良のメモリセルが残存する場合を意味する。この反復回数は、書き込み動作と書き込み検証動作の最大反復回数と同じであっても良く、異なる数字であっても良い。この消去とその検証の最大反復回数に達した時点で、消去検証信号ＥＰ２は低レベルであり、他の消去検証信号ＥＶ０、ＥＶ１、ＥＶ３〜ＥＶ（Ｎ−１）は高レベルであり、検証回路群１０３で生成される検証結果信号ＶＰＡＳＳ２は低レベルであり、同じく検証回路群１０３で生成される他の検証結果信号ＶＰＡＳＳ０，ＶＰＡＳＳ１，ＶＰＡＳＳ３〜ＶＰＡＳＳ（Ｎ−１）は高レベルである。また、検証結果発生回路１０４で生成される全検証結果信号ＶＰＡＳＳは、検証結果信号ＶＰＡＳＳ２が低レベルであるため、低レベルである。ラッチ回路１０７からの検証位置信号ＶＰＬとラッチ回路１０５で生成される検証位置信号ＶＰＬ２は低レベルであり、他の検証位置信号ＶＰＬ０、ＶＰＬ１、ＶＰＬ３〜ＶＰＬ（Ｎ−１）は高レベルである。
【００９３】
前記検証結果発生回路１０４で生成された全検証結果信号ＶＰＡＳＳはコントローラー１００に送られ、コントローラー１００は当該メモリセル１０１Ｃの少なくとも１つのメモリセル１０１Ｃでは十分な消去がなされなかった旨の情報を得る。そこで、コントローラー１００は反復回数が上限のｎ回に達しているために消去動作と消去検証動作を終了させる。
【００９４】
消去動作の終了後、信号ＣＬＥが高レベルとされ、通常のリードステータスのコンマンドが入力される。すると、信号ＲＳ１が低レベルから高レベルに変化する。出力回路群１０６の内の最初の出力回路１０６−０では、検証位置信号ＶＰＬが出力のための入力として有効となり、その他の出力回路１０６−１〜１０６−（Ｎ−１）ではデータバスからの信号ｄａｔａ１−ｄａｔａ（Ｎ−１）が出力のための入力として有効となる。これらの信号はリードイネーブル信号ＲＥＢの立ち下がりで出力される。図１３の例においては、リードイネーブル信号ＲＥＢの立ち下がりで入出力信号ＩＯ０は高レベルに遷移し、これは消去動作が異常状態を以て終了したことをチップ外部に出力するものとなる。
【００９５】
このように入出力信号ＩＯ０が高レベルで、異常な消去終了がなされたことを示していることから、アドレス分割群に対応した各分割アドレス毎の良・不良のステータスを探る動作が行われ、消去に失敗したメモリセルのアドレスを特定する。本実施例のフラッシュメモリでは、第２のリードステータスのコマンドを信号ＣＬＥが再び高レベルとされた期間内に入力する。この入力によって、出力回路群１０６の内の最初の出力回路１０６−０では、検証位置信号ＶＰＬ０が出力信号として有効になり、他の出力回路１０６−１〜１０６−（Ｎ−１）ではラッチ回路群１０５からの信号ＶＰＬ１〜ＶＰＬ（Ｎ−１）が有効となる。これら検証位置信号ＶＰＬ０〜ＶＰＬ（Ｎ−１）の内、検証位置信号ＶＰＬ２は低レベルであり、他の検証位置信号ＶＰＬ０、ＶＰＬ１、ＶＰＬ３〜ＶＰＬ（Ｎ−１）は高レベルである。そして、リードイネーブル信号ＲＥＢの立ち下がりでチップ外部に、対応する入出力端子を介して出力される。
【００９６】
チップ外部では信号ＩＯ２だけが高レベルとして検出され、これはチップの外部に分割番号２の分割アドレス範囲内に書き込み不良のメモリセルが存在することを示す。本実施例のフラッシュメモリにおいては、アドレスがＮ個に分割されていることから、分割番号２のところだけに不良セルが存在することが特定されている時点で、そのさらに詳細なアドレスを特定するために走査する範囲がＮ分の１とされ、従って、同じ速度で特定作業を進めても、その特定のための時間はＮ分の１となる可能性が高い。すなわち、本実施例のフラッシュメモリでは不良セルのアドレスを特定するための作業がＮ倍の高速で行われ得る。なお、図１３の例では、信号ＲＳ１に応じてリードステータスのために信号ＶＰＬを一旦出力させてから、次に信号ＲＳ２によって各分割されたアドレス範囲毎のリードステータス動作を行うようにしているが、信号ＲＳ１に応じたリードステータスを行わず、信号ＲＳ２に基づくリードステータス動作を行うようにしても良い。
【００９７】
次に、図１４、図１５を参照して、終了時に不良であったメモリセルを特定するためのフローチャートについて説明する。図１４は書き込み動作についてのフローチャートであり、図１５は消去動作についてのフローチャートである。これらは図１０乃至図１３内のステータスリード動作について説明するものである。
【００９８】
図１４を参照して、書き込み終了時の不良セルの特定動作について説明する。まず、手順Ｓ１０で当該フラッシュメモリの書き込み動作が行われ、書き込み動作終了時にステータスリードモードに移行する。手順Ｓ１１でステータスリードか否かが判断され、ＹＥＳの場合に、手順Ｓ１２、Ｓ１３で端子信号ＩＯ６が高レベルとなるのを待機するループに入り、端子信号ＩＯ６が高レベルとなったところで、手順Ｓ１４で最初の入出力端子の端子信号ＩＯ０が高レベルか否かが判断される。手順Ｓ１１でステータスリードでない（ＮＯ）場合に分岐したループでは、手順Ｓ１５、Ｓ１６で時間待ちとされ、手順Ｓ１７のベリファイステータスリードの手順に移行する。手順Ｓ１４で最初の入出力端子の端子信号ＩＯ０が高レベルと判断された場合、換言すれば、書き込み終了時に不良セルが有るとされた時には、同様に手順Ｓ１７のベリファイステータスリードの手順に移行する。もし、手順Ｓ１４で最初の入出力端子の端子信号ＩＯ０が低レベルと判断された場合、これは不良セルが無いことになるので、そのまま手順Ｓ２９に進み、終了する。
【００９９】
前記手順Ｓ１７のベリファイステータスリードでは、先ずｎがゼロにセットされる。このｎはアドレス分割の分割数に対応する。次の手順Ｓ１８でｎが１つ増加され、手順Ｓ１９では増加後の（ｎ−１）に対応する入出力端子の端子信号ＩＯ（ｎ−１）が高レベルか否かが判断される。この判断において、否定の場合は手順Ｓ１８に進み、次の入出力端子についても判断をする。逆に、肯定の場合はリードデータレジスタの手順Ｓ２０に進む。このリードデータレジスタの手順Ｓ２０では、レジスタを用いてアドレスの設定（（ｎ −１）＊Ｌ／ｍ）（ここで、ｍは最大分割数、Ｌは全コラムアドレス数）をし、手順Ｓ２１で数ｒをゼロにセットする。手順Ｓ２２でリードイネーブル信号ＲＥＢが低レベルとされることで読み出し状態とされ、手順Ｓ２３の条件式では全データが低レベルか否か、すなわちそのレジスタで特定された範囲内で不良セルが存在するか否かが判断される。もし、ここで否定となる場合は、そのビットが不良セルであるために、手順Ｓ２４でそのアドレスを格納し、手順Ｓ２５に進む。手順Ｓ２３で肯定の場合、まだ不良データは特定されず、手順Ｓ２５に進む。手順Ｓ２５では数ｒがｎ＊Ｌ／ｍに等しいか否かが判断され、等しくない場合には手順２７、Ｓ２８でリード状態が解除されて数ｒが１つ増加される。逆に等しい場合には、手順Ｓ２６でｎがｍと等しいか否か、すわなち最終の分割数まで増加したか否かが判断され、増加した時はＳ２９で他のシステムの処理に進み、そうでない場合には、手順Ｓ１８に戻って、ｎを１つ増加させ、手順Ｓ１９以下の同様の処理を進める。
【０１００】
このような方法によって、リードデータレジスタを用いて、迅速に不良セルのアドレスを特定することができる。このフローに沿って不良セルが特定した後は、その特定されたアドレス情報を利用して、それに続く処理を行うことができる。なお、この図１４のフローチャートでは、ＩＯ０の情報で不良セルの有無を確認し、その後で不良セルのアドレスを特定しているが、変形例としてＩＯ０の情報で不良セルの有無を確認すると同時に、不良セルのアドレスを特定するようなフローとしても良い。また、ステータスリードを行わず、直接ベリファイステータスリードを行うように構成することも可能である。
【０１０１】
次に、図１５を参照しながら、消去動作の場合の不良セルの特定動作について説明する。まず、手順Ｓ３０で当該フラッシュメモリの消去動作が行われ、消去動作終了時にステータスリードモードに移行する。手順Ｓ３１でステータスリードか否かが判断され、ＹＥＳの場合に、手順Ｓ３２、Ｓ３３で端子信号ＩＯ６が高レベルとなるとなるを待機するループに入り、端子信号ＩＯ６が高レベルとなったところで、手順Ｓ３４で最初の入出力端子の端子信号ＩＯ０が高レベルか否かが判断される。手順Ｓ３１でステータスリードでない（ＮＯ）場合に分岐したループでは、手順Ｓ３５、Ｓ３６で時間待ちとされ、手順Ｓ３７のベリファイステータスリードの手順に移行する。手順Ｓ３４で最初の入出力端子の端子信号ＩＯ０が高レベルと判断された場合、換言すれば、消去終了時に不良セルが有るとされた時には、同様に手順Ｓ３７のベリファイステータスリードの手順に移行する。もし、手順Ｓ３４で最初の入出力端子の端子信号ＩＯ０が低レベルと判断された場合、これは不良セルが無いことになるので、そのまま手順Ｓ４９に進み、終了する。
【０１０２】
前記手順Ｓ３７のベリファイステータスリードでは、先ずｎがゼロにセットされる。このｎはアドレス分割の分割数に対応する。次の手順Ｓ３８でｎが１つ増加され、手順Ｓ３９では増加後の（ｎ−１）に対応する入出力端子の端子信号ＩＯ（ｎ−１）が高レベルか否かが判断される。この判断において、否定の場合は手順Ｓ３８に進み、次の入出力端子についても判断をする。逆に、肯定の場合はリードデータレジスタの手順Ｓ４０に進む。このリードデータレジスタの手順Ｓ４０では、レジスタを用いてアドレスの設定（（ｎ −１）＊Ｌ／ｍ）（ここで、ｍは最大分割数、Ｌは全コラムアドレス数）をし、手順Ｓ４１で数ｒをゼロにセットする。手順Ｓ４２でリードイネーブル信号ＲＥＢが低レベルとされることで読み出し状態とされ、手順Ｓ４３の条件式では全データが低レベルか否か、すなわちそのレジスタで特定された範囲内で不良セルが存在するか否かが判断される。もし、ここで否定となる場合は、そのビットが不良セルであるために、手順Ｓ４４でそのアドレスを格納し、手順Ｓ４５に進む。手順Ｓ４３で肯定の場合、まだ不良データは特定されず、手順Ｓ４５に進む。手順Ｓ４５では数ｒがｎ＊Ｌ／ｍに等しいか否かが判断され、等しくない場合には手順４７、Ｓ４８でリード状態が解除されて数ｒが１つ増加される。逆に等しい場合には、手順Ｓ４６でｎがｍと等しいか否か、すわなち最終の分割数まで増加したか否かが判断され、増加した時はＳ４９で他のシステムの処理に進み、そうでない場合には、手順Ｓ３８に戻って、ｎを１つ増加させ、手順Ｓ３９以下の同様の処理を進める。
【０１０３】
このような方法によって、リードデータレジスタを用いて、迅速に不良セルのアドレスを特定することができる。このフローに沿って不良セルが特定した後は、その特定されたアドレス情報を利用して、それに続く処理を行うことができる。なお、この図１５のフローチャートでは、ＩＯ０の情報で不良セルの有無を確認し、その後で不良セルのアドレスを特定しているが、変形例としてＩＯ０の情報で不良セルの有無を確認すると同時に、不良セルのアドレスを特定するようなフローとしても良い。また、ステータスリードを行わず、直接ベリファイステータスリードを行うように構成することも可能である。
【０１０４】
なお、上述の実施例において、アドレス分割数をＮとし、ＩＯポートの数をＮとして、説明したが、アドレス分割数とＩＯポートの数は等しくともよく、一方が大きい関係であっても良い。
【０１０５】
最後に、本発明の主要な構成について挙げる。
【０１０６】
本発明はワード線の選択に応じて複数のメモリセルに一度に書き込まれるデータをＮ個（Ｎは所要の自然数）に分割して格納するバッファ群と、その分割されたＮ個の単位毎に該メモリセルが適正に書き込まれたか否かを検証しその検証結果を外部に出力する回路とを有することを特徴とする。
【０１０７】
この不揮発性半導体記憶装置の一例において、書き込まれるデータの分割はメモリセルに割り当てられるアドレスを分割することで行われることを特徴することができる。この書き込まれるデータの分割数Ｎは、一例として、入出力端子の端子数と同じ数にすることができる。
【０１０８】
本発明の不揮発性半導体記憶装置の一例では、前記検証結果の外部への出力は、当該装置への特定のコマンドを入力して開始させることができ、また、１つの入出力端子を全検証結果の出力用と、分割した検証結果の出力用に切り換えて使用することもできる。
【０１０９】
また、本発明の不揮発性半導体記憶装置の一例においては、検証結果をラッチ回路に一時的に格納することもできる。不良セルを特定するために、レジスタを利用し、分割されたアドレスの範囲でアドレスを増加して行くようにしても良い。
【０１１０】
また本発明は、ワード線の選択に応じて複数のメモリセルを一度に消去するためのデータをＮ個（Ｎは所要の自然数）に分割して格納するバッファ群と、その分割されたＮ個の単位毎に該メモリセルが適正に消去されたか否かを検証しその検証結果を外部に出力する回路とを有することを特徴とする。
【０１１１】
この不揮発性半導体記憶装置の一例において、消去されるデータの分割はメモリセルに割り当てられるアドレスを分割することで行われることを特徴とすることができる。この書き込まれるデータの分割数Ｎは、一例として、入出力端子の端子数と同じ数にすることができる。
【０１１２】
上述のように、メモリセルについての書き込み不良や消去不良がある場合に、本実施例のフラッシュメモリでは、その不良となったセルのアドレスを特定するために、全アドレスや全コラムアドレスを１つ１つ調査する代わりに、分割されたアドレス群内の調査だけでアドレスの特定が可能である。本実施例のフラッシュメモリでは、従って大幅な特定のための時間短縮を図ることができ、そのデバイスを搭載し、利用するシステムのパフォーマンスを向上できる。例えば、フラッシュメモリが６４Ｍビットタイプのものであるとすると、書き込み或いは消去不良が最終コラムアドレスに存在していた場合には、従来の方法ではコラムアドレスを０〜５１１とすると、１特定サイクルが５０ナノ秒とすると、全体で５０×５１２＝２５．６マイクロ秒かかることになる。しかし、本実施例では、それが８つのアドレス群に分割されるため、８分の１となり、４．２マイクロ秒の時間で済むことになる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の一例のフラッシュメモリを示すブロック図である。
【図２】前記フラッシュメモリの分割バッファ回路を示すブロック図である。
【図３】前記分割バッファ回路内の単位バッファの構成を示す回路図である。
【図４】前記フラッシュメモリの検証回路の構成を示す回路図である。
【図５】前記フラッシュメモリの検証結果発生回路の構成を示す回路図である。
【図６】前記フラッシュメモリのラッチ回路の構成を示す回路図である。
【図７】前記フラッシュメモリの最初の入出力端子に接続する出力回路の構成を示す回路図である。
【図８】前記フラッシュメモリの他の入出力端子に接続する出力回路の構成を示す回路図である。
【図９】前記フラッシュメモリの他のラッチ回路の構成を示す回路図である。
【図１０】前記フラッシュメモリにおいて正常終了する際の書き込み動作とその検証動作を説明するためのタイムチャートである。
【図１１】前記フラッシュメモリにおいて異常終了する際の書き込み動作とその検証動作を説明するためのタイムチャートである。
【図１２】前記フラッシュメモリにおいて正常終了する際の消去動作とその検証動作を説明するためのタイムチャートである。
【図１３】前記フラッシュメモリにおいて異常終了する際の消去動作とその検証動作を説明するためのタイムチャートである。
【図１４】前記フラッシュメモリにおいて書き込み動作とその検証動作後の不良セルの特定のためのフローチャートである。
【図１５】前記フラッシュメモリにおいて消去動作とその検証動作後の不良セルの特定のためのフローチャートである。
【図１６】従来のフラッシュメモリの一例を示すブロック図である。
【符号の簡単な説明】
１００ コントローラー
１０１ メモリセルアレイ
１０１Ｃ メモリセル
１０２ バッファ回路群
１０３ 検証回路群
１０４ 検証結果発生回路
１０５ ラッチ回路
１０６ 出力回路
１０７ ラッチ回路
１１０ ラッチ回路
１２０ ノード
１２１ ノート
１３０ センシングノード
ＢＬ ビット線
ＷＬ ワード線
Claims (2)
- ワード線の選択に応じて複数のメモリセルに一度に書き込まれるデータをＮ個（Ｎは所要の自然数）に分割して格納するバッファ群と、その分割されたＮ個の単位毎に該メモリセルが適正に書き込まれたか否かを検証する検証回路と、該Ｎ個の検証結果を保持する回路と、該保持された検証結果を外部に出力する回路とを有することを特徴とする不揮発性半導体記憶装置。
- ワード線の選択に応じて複数のメモリセルを一度に消去するためのデータをＮ個（Ｎは所要の自然数）に分割して格納するバッファ群と、その分割されたＮ個の単位毎に該メモリセルが適正に消去されたか否かを検証する検証回路と、該Ｎ個の検証結果を保持する回路と、該保持された検証結果を外部に出力する回路とを有することを特徴とする不揮発性半導体記憶装置。
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