JP4612500B2 - 半導体記憶装置及び電子機器 - Google Patents

Description

本発明は、ビット線に仮想接地方式で接続され、不揮発性の非対称型のメモリセルを備える半導体記憶装置に関し、例えば、サイドウォールメモリを備える半導体記憶装置に関する。

最近、静止画又は動画の画像や、長時間のオーディオ情報を記憶する機能を有する電子機器が増えつつある。このような電子機器としては、デジタルカメラ、カーナビゲーションシステム、携帯電話、電子手帳、家庭用ゲーム機器やシリコンオーディオプレイヤーなどがある。これらの電子機器は、データ・ストレージやコード・ストレージの用途に半導体記憶装置が用いられており、特に、電源のオフや電池の消耗によってもデータが消失しないフラッシュメモリ等のような不揮発性メモリが多く用いられている。

この種の半導体記憶装置としては、従来、大容量化のために、メモリセルアレイを構成するメモリセルの入出力端子を、仮想接地方式でビット線に接続したものがある。しかしながら、上記仮想接地方式では、同一のワード線に制御端子が接続された隣接するメモリセルが同一のビット線を共有するので、この隣接するメモリセルのうちの一方のメモリセルへの書き込み時に、書き込みが不要な他方のメモリセルに電荷が蓄積されてしまう所謂ドレインディスターブが生じるという問題がある。

この問題を解決するため、従来、メモリセルアレイを、ワード線が延びる方向に幾つかに分割し、仮想接地方式のビット線によって互いに接続されるメモリセルの個数を所定個に限定して、各領域につき１つのメモリセルを選択して同時に書き込みを行うようにした半導体記憶装置が提案されている。このような半導体記憶装置としては、トランジスタを用いてメモリセルアレイを電気的に分割して複数の領域を構成したものがある（例えば特開２００２−２７９７８９号公報：特許文献１参照）。

これらの半導体記憶装置は、メモリセルアレイをワード線方向にｚ個のメモリセル毎に分割した場合、２つのメモリセルで１つのビット線を共有する固定接地方式の半導体記憶装置よりも、ビット線の数を２（ｚ＋１）／３ｚにすることができる。ビット線の数の削減により、メモリセルアレイの面積を削減して、半導体記憶装置の小型化を図ることができる。図２０は、仮想接地方式の半導体記憶装置と固定接地方式の半導体記憶装置との間で、メモリセルアレイの面積を比較した結果を示す図である。図２０において、縦軸は、固定接地方式の半導体記憶装置のメモリセルアレイ面積に対する仮想接地方式の半導体記憶装置のメモリセルアレイ面積の割合（％）であり、横軸は、メモリセルアレイの１つの領域に含まれるワード線方向のメモリセルの数ｚ（個）である。図２０に示すように、メモリセルアレイを１６個のメモリセル毎に分割した場合（ｚ＝１６の場合）、固定接地方式の半導体記憶装置に対して面積を約７０％に削減できて、半導体記憶装置を効果的に小型化できる。

しかしながら、上記従来の半導体記憶装置は、メモリセルアレイをワード線方向にｚ個のメモリセル毎に分割すると、書き込み動作をｚ回（ｚ＝１６の場合は、１６回）行う必要があるので、書き込み時間が大幅に長くなるという問題がある。図２０に、固定接地方式の半導体記憶装置の書き込み時間に対する仮想接地方式の半導体記憶装置の書き込み時間の倍率を示すグラフを重ねて示している。図２０から明らかなように、１つの領域に含まれるメモリセルの個数に比例して、書き込み時間が増大する。

さらに、上記トランジスタを用いてメモリセルアレイを電気的に分割する従来の半導体記憶装置は、メモリセルアレイにトランジスタを形成する領域が必要になるので、チップ面積の削減の効果が少ないという問題がある。
特開２００２−２７９７８９号公報

そこで、本発明の課題は、仮想接地方式でビット線に接続され、不揮発性の非対称型のメモリセルを備えるにも拘わらず、書き込み時間の増大を防止しつつ、小型化を行うことができる半導体記憶装置を提供することにある。

上記課題を解決するため、本発明の半導体記憶装置は、複数の不揮発性の非対称型のメモリセルが整列されたメモリセルアレイと、
上記複数のメモリセルの入出力端子に仮想接地方式で接続されたビット線と、
上記メモリセルの制御端子に接続されたワード線と、
上記ワード線を選択するワード線選択回路と、
入力データを、上記ワード線選択回路で選択されるワード線に接続された複数又は全ての上記メモリセルに同時に書き込みが可能な変換データに変換するデータ変換回路と、
上記データ変換回路で変換された変換データに基づいて、上記複数又は全てのメモリセルに接続された複数のビット線のうちの端のビット線に印加すべきアレイ端電圧を設定するアレイ端電圧設定回路と、
上記データ変換回路で変換された変換データに基づいて、上記端のビット線に上記アレイ端電圧設定回路で設定されたアレイ端電圧が印加されるように、かつ、書き込みを行うべき上記メモリセルに接続された２つの上記ビット線に互いに異なる電圧が印加される一方、書き込みを行わない上記メモリセルに接続された２つの上記ビット線に互いに同じ電圧が印加されるように、上記複数又は全てのメモリセルに接続されたビット線に印加すべき電圧を設定する印加電圧設定回路と、
上記印加電圧設定回路で設定された電圧を、上記複数又は全てのメモリセルに接続されたビット線に印加する電圧印加回路と
を備え、
上記変換データは、上記メモリセルへの書き込みを行う値と値との間に、上記メモリセルへの書き込みを行わない値が存在しないか、又は、上記メモリセルへの書き込みを行わない値が偶数個存在するデータであることを特徴としている。

上記構成によれば、上記入力データが、上記データ変換回路によって、上記ワード線選択回路で選択されるワード線に接続された複数又は全ての上記メモリセルに同時に書き込みが可能な変換データに変換される。この変換データに基づいて、上記アレイ端電圧設定回路によってアレイ端電圧が設定される。このアレイ端電圧が上記端のビット線に印加されるように、かつ、書き込みを行うべき上記メモリセルに接続された２つの上記ビット線に互いに異なる電圧が印加される一方、書き込みを行わない上記メモリセルに接続された２つの上記ビット線に互いに同じ電圧が印加されるように、上記印加電圧設定回路によって、上記複数又は全てのメモリセルに接続されたビット線に印加すべき電圧が設定される。この印加電圧設定回路によって設定された電圧が、上記電圧印加回路によって、上記複数又は全てのメモリセルに接続されたビット線に印加される。上記メモリセルは仮想接地方式でビット線に接続され、かつ、非対称型の不揮発性のメモリセルであるにもかかわらず、同一のビット線に接続されたメモリセルの間にドレインディスターブが生じることが防止される。したがって、上記メモリセルアレイは、従来のように複数の領域に分割する必要が無いから、書き込み速度の増大を防止でき、また、領域分割のためのトランジスタが不要であるからチップ面積を効果的に削減できる。

なお、非対称型のメモリセルとは、情報の書き込みを行う場合、２つの入出力端子のうち、高電圧を印加すべき端子と低電圧を印加すべき端子とが予め特定されていて、この２つの端子の間で高電圧と低電圧とを交換して印加すると、書き込むべき情報の書き込みが行われないものをいう。
また、仮想接地方式の非対称型の複数のメモリセルに同時に書き込みが可能な変換データが得られる。

一実施形態の半導体記憶装置は、上記入力データを格納すると共に、書き込むべきメモリセルへの書き込みの完了を示す信号を受けたとき、この書き込みが完了したメモリセルに対応する入力データをリセットする入力データ格納回路と、
上記入力データ格納回路の上記入力データがリセットされているか否かを検知する入力データリセット検知回路と、
上記入力データリセット検知回路が、上記入力データが全てリセットされていることを検知したとき、上記入力データ格納回路に格納される入力データを更新する入力データ更新回路と
を備える。

上記実施形態によれば、上記入力データは、上記入力データ格納回路に格納され、この入力データ格納回路は、上記書き込むべきメモリセルへの書き込みの完了を示す信号を受けたときに上記入力データをリセットする。上記入力データ格納回路の入力データがリセットされているか否かが、上記入力データリセット検知回路によって検知される。上記入力データリセット検知回路によって、入力データが全てリセットされていることが検知されたとき、メモリセルへの書き込みが必要な全ての入力データの書き込みが完了したとして、入力データ更新回路によって、上記入力データ格納回路に格納される入力データが更新される。これにより、上記入力データは、上記メモリセルに書き込まれるデータ量に応じて、迅速かつ確実にメモリセルアレイに書き込まれる。

一実施形態の半導体記憶装置は、上記変換データを格納すると共に、書き込むべきメモリセルへの書き込みの完了を示す信号を受けたとき、この書き込みが完了したメモリセルに対応する変換データをリセットする変換データ格納回路と、
上記変換データ格納回路の上記変換データがリセットされているか否かを検知する変換データリセット検知回路と、
上記変換データリセット検知回路が、上記変換データが全てリセットされていることを検知したとき、上記変換データ格納回路に格納される変換データを更新する変換データ更新回路とを備える。

上記実施形態によれば、上記データ変換回路によって上記入力データが変換されてなる上記変換データは、上記変換データ格納回路に格納される。この変換データ格納回路は、上記書き込むべきメモリセルへの書き込みの完了を示す信号を受けたとき、上記変換データをリセットする。上記変換データ格納回路の変換データがリセットされているか否かが、上記変換データリセット検知回路によって検知される。上記変換データリセット検知回路によって、上記変換データが全てリセットされていることが検知されたとき、メモリセルへの書き込みが必要な全ての変換データの書き込みが完了したとして、上記変換データ更新回路によって、上記変換データ格納回路に格納される変換データが更新される。これにより、上記入力データが変換されてなる変換データが、複数のデータ列からなるとき、この複数のデータ列の全てが確実にメモリセルアレイに書き込まれる。

一実施形態の半導体記憶装置は、上記メモリセルは、サイドウォールメモリで形成されている。

上記実施形態によれば、上記サイドウォールメモリは、１つのメモリセルに２つの記憶部を有するので、半導体記憶装置の集積度を効果的に高めることができる。なお、サイドウォールメモリとは、２つのソースドレイン領域と、この２つのソースドレイン領域の間に形成されるチャネル領域と、このチャネル領域上に形成されたゲートと、このゲートの両側に各々形成された電荷保持領域とを有し、上記２つのソースドレイン領域とゲートの電位を各々制御することにより、２つの上記電荷保持領域の電荷の保持状態を別個に制御して、２値以上の情報を記憶できるメモリをいう。ここで、１つの上記電荷保持領域に着目した場合、２つのソースドレイン領域のどちらに高電圧と低電圧を各々印加すべきかが特定され、この高電圧と低電圧とは交換不可であるので、このサイドウォールメモリは非対称型である。

一実施形態の半導体記憶装置は、上記メモリセルアレイのメモリセルのうち、上記ワード線方向の所定個おきのメモリセルを選択するメモリセル選択回路を備え、
上記ワード線選択回路で選択されたワード線に接続され、かつ、上記メモリセル選択回路で選択されたメモリセルに、上記変換データが書き込まれる。

上記実施形態によれば、上記メモリセルは仮想接地方式でビット線に接続されているので、同時に読み出しを行うことができるメモリセルは所定個に限られる。この同時に読み出し可能なメモリセルの個数にあわせて、上記メモリセル選択回路によって上記所定個おきのメモリセルを選択し、この選択されたメモリセルに上記変換データを書き込む。これにより、データの書き込み動作と読み出し動作とを、似た構成の回路を用いて実行できる。例えば、読み出し回路とベリファイ回路とを共通にできる。これにより、半導体記憶装置の回路を簡単にできる。

本発明の電子機器は、上記半導体記憶装置を備える。

上記構成によれば、情報の書き込み速度が比較的速く、しかも、チップ面積が比較的小さい半導体記憶装置を備えるので、比較的大規模の入力情報を高速で保存でき、しかも、小型の電子機器が得られる。

以上のように、本発明の半導体記憶装置は、入力データを、ワード線選択回路で選択されるワード線に接続された複数又は全てのメモリセルに同時に書き込みが可能な変換データに変換するデータ変換回路と、このデータ変換回路で変換された変換データに基づいて、端のビット線にアレイ端電圧設定回路で設定されたアレイ端電圧が印加されるように、かつ、書き込みを行うべきメモリセルに接続された２つのビット線に互いに異なる電圧が印加される一方、書き込みを行わないメモリセルに接続された２つのビット線に互いに同じ電圧が印加されるように、上記複数又は全てのメモリセルに接続されたビット線に印加すべき電圧を設定する印加電圧設定回路を備えるので、仮想接地方式でビット線に接続された非対称型のメモリセルに、上記ワード線に接続された複数又は全てのメモリセルについて、同時に上記変換データを書き込むことができる。また、同一のビット線に接続されたメモリセルの間にドレインディスターブが生じることが防止される。したがって、上記メモリセルアレイは、従来のように複数の領域に分割する必要が無いから、書き込み速度の増大を防止でき、また、領域分割のためのトランジスタが不要であるからチップ面積を効果的に削減できる。

以下、本発明を図示の実施の形態により詳細に説明する。

（第１実施形態）
図１は、本発明の第１実施形態の半導体記憶装置を示すブロック図である。第２Ａ乃至５Ｂは、半導体記憶装置に含まれる回路の一例を示す回路図である。

図１に示すように、この半導体記憶装置は、複数の不揮発性のメモリセルＭＣ１１、ＭＣ１２、・・・ＭＣｍ（ｋ−１）、ＭＣｍｋを、ｍ行×ｋ列のマトリクス状に配置してなるメモリセルアレイ１００を備える。上記メモリセルＭＣ１１、・・・ＭＣｍｋは、後述するサイドウォールメモリで構成されている。このメモリセルアレイ１００には、同一行に並ぶメモリセルの制御ゲートに接続されて行方向に延在する複数のワード線ＷＬ１〜ＷＬｍが、列方向に並んでいる。また、このメモリセルアレイ１００には、同一列に並ぶメモリセルの入出力端子、つまり、ソースドレインを互いに接続して列方向に延在する複数のビット線ＢＬ０〜ＢＬｋが、行方向に並んでいる。このビット線ＢＬ０〜ＢＬｋは、仮想接地方式でメモリセルＭＣ１１〜ＭＣｍｋに接続している。上記ワード線ＷＬ１〜ＷＬｍは、ワード線選択回路としての行デコーダ１０１によって選択されるようになっている。また、入力制御回路１１１の制御の下、入力データをラッチして、各メモリセルに書き込むべき入力データ（２値であれば「０」と「１」）を出力する入力データ格納回路としてのシフトレジスタ１０２（回路図の一例は図２Ａ）が設けられている。また、上記シフトレジスタ１０２に格納された入力データに基づいて、この入力データの全ての書き込みの完了を検知する書き込み終了検知回路１０３（回路図の一例は図２Ｂ）が設けられている。上記シフトレジスタ１０２からの入力データは、データ変換回路１０４（回路図の一例は図３）によって、複数のメモリセルに同時に書き込み可能な変換データに変換される。上記変換データは、ラッチ回路制御部１０７の制御の下、変換データ格納回路としてのラッチ回路１０５（回路図の一例は図４Ａ）に保持されるようになっている。このラッチ回路１０５に格納された変換データに基づいて、この変換データの全ての書き込みの完了を検知する分割書き込み終了検知回路１０６（回路図の一例は図４Ｂ）が設けられている。また、メモリセルアレイの端のビット線ＢＬ０の電圧を設定するアレイ端電圧制御回路１０８（回路図の一例は図４Ｃ）が設けられている。また、ラッチ回路１０５からのデータと上記端のビット線ＢＬ０の電圧とに基づいて、各ビット線ＢＬ１、ＢＬ１、・・・ＢＬｋに印加すべき電圧を設定する印加電圧設定回路としての書き込み電圧制御回路１０９（回路図の一例は図５Ａ）が設けられている。書き込み電圧制御回路１０９で設定された電圧は、電圧印加回路としての書き込み電圧印加回路１１０（回路図の一例は図５Ｂ）によって、ビット線ＢＬ０、ＢＬ１、・・・、ＢＬ（ｋ−１）、ＢＬｋに印加されるようになっている。なお、上記シフトレジスタ１０２は、一般のラッチ回路で置き換えてもよい。本実施形態において、着目するメモリセルが属する行をｉとし、属する列をｊとする。すなわち、ｉ＝１〜ｍであり、ｊ＝０〜ｋである。

図２Ａは、上記シフトレジスタ１０２の構成部分の一例を示す回路図である。図２Ａは、書き込みを行うメモリセルに対応して入力データのうちの１桁を保持するシフトレジスタ１０２の一段ＳＲを示している。図２Ａにおいて、２０１は、φshiftのパルスの立ち上がりによってオンになるＣＭＯＳ伝送ゲート、２０２は、φshiftのパルスの立ち下がりによってオンになるＣＭＯＳ伝送ゲートである。２０３はインバータである。ＣＭＯＳ伝送ゲート２０１の出力側の２つのインバータ２０３は、ＣＭＯＳ伝送ゲート２０２のオンによってインバータペアを構成する。２０７は、制御ゲートに入力される信号ＳＦＲＳＴがHigh（ハイ）のときに出力側を接地して、保持データをリセットするトランジスタである。２０８は、制御ゲートに入力される信号ＲＤＡＴｊがHighのときに出力側を接地して、保持データをリセットするトランジスタである。

図２Ｂは、上記書き込み終了検知回路１０３の一例を示す回路図である。図２Ｂにおいて、２１１はＮＯＲゲートであり、２１２はインバータである。各ＮＯＲゲート２１１には、前段の出力とシフトレジスタ１０２からの出力とが順次入力され、上記シフトレジスタ１０２の全段の出力がLow（ロー）であるときに、ＰＲＧ＿ＥＮＤ信号を出力する。すなわち、上記シフトレジスタ１０２に保持された入力データについて、この入力データのリセットを検知する入力データリセット検知回路として機能する。

図３は、上記データ変換回路１０４の一例を示す回路図である。図３において、３０１はＮＯＲゲート、３０２はＮＡＮＤゲート、３０３はＥＸ−ＮＯＲゲート、３０４はインバータである。図３のデータ変換回路１０４の動作については後述する。

図４Ａは、上記ラッチ回路１０５の一例を示す回路図である。図４Ａにおいて、４０１は、φlatchのパルスの立ち上がりによってオンになるＣＭＯＳ伝送ゲート、４０２は、φlatchのパルスの立ち下がりによってオンになるＣＭＯＳ伝送ゲートである。４０３はインバータである。ＣＭＯＳ伝送ゲート４０１の出力側の２つのインバータ４０３は、ＣＭＯＳ伝送ゲート４０２のオンによってインバータペアを構成する。４０７は、制御ゲートに入力される信号ＬＡＲＳＴがHighのときに出力側を接地して、保持データをリセットするトランジスタである。４０８は、制御ゲートに入力される信号ＲＤＡＴｊがHighのときに出力側を接地して、保持データをリセットするトランジスタである。

図４Ｂは、上記分割書き込み終了検知回路１０６の一例を示す回路図である。図４Ｂにおいて、４１１はＮＯＲゲートであり、４１２はインバータである。各ＮＯＲゲート４１１には、前段の出力とラッチ回路１０５からの出力とが順次入力され、上記ラッチ回路１０５の全段の出力がLowであるときに、ＤＰ＿ＥＮＤ信号を出力する。すなわち、上記ラッチ回路１０５に保持された変換データについて、この変換データのリセットを検知する変換データリセット検知回路として機能する。

図４Ｃは、上記アレイ端電圧制御回路１０８の一例を示す回路図である。図４Ｃにおいて、４２１はＮＯＲゲートであり、４２２はインバータであり、４２３はＥＸ−ＮＯＲゲートである。このアレイ端電圧制御回路１０８の動作は後述する。

図５Ａは、書き込み電圧制御回路１０９の一例を示す回路図である、図５Ａにおいて、５０１は、φloadのパルスの立ち上がりによってオンになるＣＭＯＳ伝送ゲート、５０２は、φloadのパルスの立ち下がりによってオンになるＣＭＯＳ伝送ゲートである。５０３はインバータである。ＣＭＯＳ伝送ゲート５０１の出力側の２つのインバータ５０３は、ＣＭＯＳ伝送ゲート５０２のオンによってインバータペアを構成する。５０５は、ラッチ回路１０５からの変換データＤＤｊと、前段の出力ＳＷｊ−１とが入力されるＥＸ−ＮＯＲゲートである。５０７は、制御ゲートに入力される信号ＳＷＲＳＴがHighのときに出力側を接地して、保持データをリセットするトランジスタである。この書き込み電圧制御回路１０９は、ラッチ回路１０５からの変換データＤＤｊと、全段の出力ＳＷｊ−１とが互いに異なるときにHighの出力ＳＷｊを出力する。

図５Ｂは、上記書き込み電圧印加回路１１０の一例を示す回路図である。図５Ｂにおいて、５１１は、書き込み電圧制御回路１０９からの信号を反転するインバータである。５１２は制御ゲートへのLow信号によってオンされるトランジスタであり、このトランジスタ５１２のオンによって出力値ＢＬｊがＶＰ電位になる。５１３は制御ゲートへのHighの信号によってオンされるトランジスタであり、このトランジスタ５１２のオンによって出力値ＢＬｊがＶ０電位になる。

図６は、上記メモリセルＭＣ１１、・・・ＭＣｍｋを構成するサイドウォールメモリを示す断面図である。このサイドウォールメモリ６００は、２つのシリコン窒化膜６０３ａ，６０３ｂの各々が電荷を蓄えることにより、第１および第２の蓄積ノードとして機能して、２ビットの情報を記憶するものである。このサイドウォールメモリ６００は、基板６０１上に、制御ゲートとして機能するワード線６０５がゲート絶縁膜６０２を介して形成されており、このワード線６０５の両側に、シリコン酸化膜６０６を介して、上記第１及び第２のシリコン窒化膜６０３ａ、６０３ｂが形成されている。この第１及び第２のシリコン窒化膜６０３ａ，６０３ｂは、上記ワード線６０５の側壁と略平行に延びる縦部と、この縦部の下端に連なると共に、上記基板６０１表面と略平行かつワード線６０５から遠ざかる側に延びる横部とを有して、概略Ｌ字形状を有する。上記第１及び第２のシリコン窒化膜６０３ａ，６０３ｂのワード線６０５から遠い側には、シリコン酸化膜６０７，６０７が設けられている。このように、第１及び第２のシリコン窒化膜６０３ａ，６０３ｂを、シリコン酸化膜６０６，６０７で挟むことにより、書き換え動作時の電荷注入効率を高くして高速な動作が可能となっている。上記基板６０１には、上記第１及び第２のシリコン窒化膜６０３ａ，６０３ｂに近接して、２つの拡散領域が形成されている。詳しくは、第１のシリコン窒化膜６０３ａの横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように形成された第１の拡散層６０９を有する。さらに、第２のシリコン窒化膜６０３ｂの横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように形成された第２の拡散層６１２を有する。上記第１の拡散層６０９及び第２の拡散層６１２は、それぞれソース領域またはドレイン領域として機能する。このソース領域またはドレイン領域として機能する第１及び第２の拡散層６０９，６１２の間に、チャネル領域が定められる。上記第１の拡散層６０９は、メモリセルの上部に形成された第１のビット線６１１に接続されている。一方、上記第２の拡散層６１２は、図示しない第２のビット線に接続されている。

このサイドウォールメモリへの書き込み時にビット線に印加する電圧は、下記の表１に示すとおりである。

表１に示すように、データ０の書き込み時は、メモリセルに接続された２本のビット線の両方に、ＶＰ（例えば５Ｖ）又はＶ０（例えば０Ｖ）を印加する。一方、データ１の書き込み時には、第１の蓄積ノード６０３ａに書き込む場合は、第１のビット線６１１にＶＰを印加し、第２のビット線にＶ０を印加する。また、第２の蓄積ノード６０３ｂにデータ１を書き込む場合は、第１のビット線６１１にＶ０を印加し、第２のビット線にＶＰを印加する。なお、一般的には、書き込まれるデータを「０」と定義しても、「１」と定義しても構わないが、本明細書では、書き込まれるデータを「１」と定義する。すなわち、蓄積ノードからデータが消去されて蓄積ノードに電荷が蓄積されていない状態をデータが「０」であるといい、蓄積ノードに書き込みが行われて電荷が蓄積された状態をデータが「１」であるという。また、蓄積ノードに蓄積されてデータを表す電荷は、負電荷でも正電荷でもよい。

書き込み動作においては、ワード線を電圧ＶＷＬに保持し、ビット線に電圧ＶＰのパルスを与えるのが一般的であるが、逆にビット線の電圧ＶＰを保持し、ワード線に電圧ＶＷＬのパルスを与える手法であっても書き込みを行うことができる。ここで重要なことは、データ０の書き込みにおいて、メモリセルに接続された２本のビット線の電圧が互いに同電位であれば、その電圧値にかかわらず（表１に示すように、ＶＰとＶ０とのいずれであっても）、データ０の書き込みが行われる点である。一般的には、データ０の書き込みでは、メモリセルは消去状態のままであり、メモリセルの電荷の蓄積部への電荷の出し入れは行わず、また、書き込みディスターブもない。一方、データ１の書き込みにおいて、メモリセルに接続された２本のビット線に互いに異なる電圧が印加されると、２本のビット線のどちらが高電位であっても、データ１が書き込まれるという点が重要である。

メモリセルへの書き込みに関して、フラッシュメモリの種類によっては、例えばＥＴＯＸ型メモリのように２本のビット線のいずれが高電位であってもよいものが存在するが、本発明は、２本のビット線のうちの高電位を印加すべきビット線が特定されている非対称型のメモリを対象とする。このような非対称型のメモリとしては、スプリット型メモリや、サイドウォールメモリがある。サイドウォールメモリでは、本実施形態のように、１つのメモリセルに２つの蓄積ノードを有して、高電位をいずれのビット線に印加するかによって書き込みが行われる蓄積ノードが異なるので、非対称性を有する。

本実施形態の図１の半導体記憶装置において、ワード線ＷＬ１に接続されたメモリセルに書き込みを行う場合を説明する。本実施形態では、１本のワード線ＷＬ１に接続されたｋ個の全てのメモリセルＭＣ１１〜ＭＣ１ｋについて、２つの蓄積ノードのうちの１つの蓄積ノードに同時書き込みを行う。上記全てのメモリセルＭＣ１１〜ＭＣ１ｋに書き込みを行うとき、全ビット線ＢＬ０〜ＢＬｋに印加する電圧の値を、メモリセルＭＣ１１〜ＭＣ１ｋに書き込むべきデータに基づいて、表１の条件を満たすように決定する。図７は、データ「１１００１００１・・・」を書き込む場合にビット線に印加する電圧と、各メモリセルＭＣ１１，ＭＣ１２，・・・においてデータの書き込みを行う蓄積ノードを破線の丸印で示した図である。図７に示すように、このデータ「１１００１００１・・・」は、同時にメモリセルＭＣ１１，ＭＣ１２，・・・に書き込まれることが可能であり、したがって、書き込み電圧印加回路１１０によるビット線ＢＬ０，ＢＬ１，・・・への電圧印加動作は１度でよい。このように、選択されたビット線ＢＬ０に接続された全メモリセルＭＣ１１，ＭＣ１２，・・・に同時に書き込みを行うには、下記の２つの条件を満たす必要がある。
（１）データ列に含まれる「１」データと「１」データとの間には、「０」データが存在しないか、あるいは、「０」データが偶数個存在すること。
（２）隣り合うメモリセルＭＣ１１，ＭＣ１２，・・・に対して、第１の蓄積ノード及び第２の蓄積ノードを交互に選択して順次書き込みを行うこと（図７の破線の丸印参照）。

上記（１）は、書き込まれるデータが満たすべき条件であり、（２）は、ビット線への印加を制御するときに満たすべき条件である。上記条件（１）は、入力データをデータ変換回路１０３で変換することによって、満たすことができる。また、上記条件（２）は、上記条件（１）を満たすデータに基づいて、アレイ端電圧制御回路１０８及び書き込み電圧制御回路１０９が印加電圧を設定することにより、満たすことができる。

以下、図１の半導体記憶装置の動作を具体的に説明する。

まず、入力制御回路１１１の制御により、入力データＤＩＮをシフトレジスタ１０２に入力する。具体的には、図２Ａのシフトレジスタの各段ＳＲにおいて、ＳＦＲＳＴを立ち下げてリセットを解除し、パルス状のφshiftを与えることによって入力データを各段に転送して、入力データの各桁のデータを、書き込むべきメモリセルに対応するシフトレジスタの各段ＳＲに格納する。

シフトレジスタ１０２への入力データの格納が終了すると、各桁の入力データＤＡｊ（ｊ＝１〜ｋ：以下同様）がデータ変換回路１０４に入力されて、このデータ変換回路１０４が入力データＤＡｊの変換を実行する。

図８は、上記データ変換回路１０４が実行する処理を、模式的に示した図である。まず、入力データＤｊを構成する各桁のデータを、メモリセルＭＣ１１に対応する側の桁（以下、最上位桁という）から偶数番目のデータと奇数番目のデータとに分け、この偶数番目のデータと奇数番目のデータとを互いに異なる列に記す。このとき、偶数番目のデータと奇数番目のデータとは、各データの入力データにおける桁の位置と同じ位置に記す。そして、最上位桁側から順に、変換データを構成するデータを、偶数番目のデータ列（以下、偶数列という）又は奇数番目のデータ列（以下、奇数列という）から選択して抽出する。

まず、最上位桁から最も近いデータ「１」に着目する。最上位桁から上記データ「１」までの値は、そのまま変換データに選択する。上記最上位桁から最も近いデータ「１」が奇数列に存在する場合、次の下位桁側のデータは、偶数列から選択する。偶数列の次の下位桁側のデータが「０」である場合、このデータ「０」を選択し、同じ偶数列の更に下位桁側のデータに着目する。下位桁側のデータが「１」であれば、このデータ「１」を選択し、次の下位桁側のデータは奇数列から選択する。このように、偶数列及び奇数列の一方の下位桁側に順次着目してデータ「１」を選択し、データ「１」を選択すると、他方の列に移って更に下位桁のデータを選択する。そして、選択した値の間の空白の桁には、データ「０」を補充する。これにより、上記条件（１）を満たす変換データが得られる。

図８では、このようにして得られた第１の変換データは「０１００１００１・・・」である。入力データの「１」のうち、第１の変換データの「１」以外の「１」は、第２の変換データの「１」として抽出する。これにより、第２の変換データは「０００１００１０・・・」となる。このような処理が、図３に示すようなデータ変換回路１０４で実行される。

上記データ変換回路１０４で得られた変換データが、図８のように複数である場合、この複数の変換データを順次メモリセルＭＣ１１，・・・ＭＣ１ｋに書き込む。具体的には、図８の第１及び第２変換データを、２回の書き込み動作でメモリセルＭＣ１１，・・・ＭＣ１ｋに書き込みを行う。

上記データ変換回路１０４で変換された変換データＤＣｊは、ラッチ回路制御部１０７の制御の下、ラッチ回路１０５に格納される。具体的には、図４Ａに示されたラッチ回路１０５において、上記ラッチ回路制御部１０７によるＬＡＲＳＴの立ち下がりによってラッチ回路１０５のリセットが解除され、かつ、上記ラッチ回路制御部１０７からのパスル信号φlatchによって、変換データＤＣｊが各ラッチ回路１０５に入力されて保持される。

各ラッチ回路１０５に保持されたデータＤＤｊは、アレイ端電圧制御回路１０８と書き込み電圧制御回路１０９に入力される。

上記アレイ端電圧制御回路１０８は、アレイ端のビット線の電圧をＶＰとすべきかＶ０とすべきかを決定する。詳しくは、まず、アドレス選択信号のうちの最下位の列アドレスＣＡ０と、変換データのうちデータ「１」が最上位桁から数えて偶数番目にあるか、あるいは、奇数番目あるかとによって、端のビット線ＢＬ０に印加すべき電圧（ＶＰ又はＶ０）を特定して、この電圧の値を示す信号ＡＴを出力する。

上記書き込み電圧制御回路１０９は、上記アレイ端電圧制御回路１０８からの信号ＡＴと、上記ラッチ回路１０５からのデータＤＤｊとに基づいて、他のビット線ＢＬ１，ＢＬ２，・・・に印加する電圧を決定する。上記ラッチ回路１０５からのデータＤＤｊは、上記条件（１）を満たしているので、隣り合うメモリセルＭＣについて第１の蓄積ノード及び第２の蓄積ノードに交互に書き込みを行うように、上記ビット線ＢＬ１，ＢＬ２，・・・の印加電圧を設定できる。具体的には、図５Ａの書き込み電圧制御回路１０９において、ラッチ回路制御部１０７からのＳＷＲＳＴの立ち下がりによってリセットが解除され、かつ、上記ラッチ回路制御部１０７からのパスル信号φloadによってデータＤＤｊが入力される。前段の出力ＳＷｊ−１と上記データＤＤｊとに基づいて、ビット線にＶＰとＶ０のどちらの電圧を与えるかを示す信号ＳＷｊが出力される。但し、アレイ端の電圧を示す信号ＳＷ０は、アレイ端電圧制御回路１０８からの出力ＡＴが用いられる。書き込み電圧印加回路１１０は、上記信号ＳＷｊ及びＡＴを受けて、この信号に基づいてＶＰ又はＶ０の電圧をビット線ＢＬｊに印加する。

この半導体記憶装置は、書き込み動作において、書き込みベリファイ動作を行う。詳しくは、ビット線ＢＬ０〜ＢＬｋにパルス電圧を所定回印加する毎に、図示しない読み出し回路がメモリセルＭＣ１１〜ＭＣ１ｋの読み出しを行い、書き込みが完了したメモリセルを検出する。メモリセルＭＣ１１〜ＭＣ１ｋのうちのいずれかのメモリセルが、書き込みデータが「０」から「１」に変化し、書き込みが完了したことが検出されると、この書き込みが完了したメモリセルに対応するシフトレジスタ１０２及びラッチ回路１０５に、上記読み出し回路からＲＤＡＴｊが出力される。これにより、シフトレジスタ１０２及びラッチ回路１０５の所定段がリセットされ、シフトレジスタ１０２の所定段に保持されデータＤＡｊと、ラッチ回路１０５の所定段に保持されたデータＤＤｊとがリセットされる。 ここで、上記シフトレジスタ１０２に格納されるデータＤＡｊを書き込み終了検知回路１０３で検知し、上記ラッチ回路１０５に格納されるデータＤＤｊを分割書き込み終了検知回路１０６で検知している。

上記分割書き込み終了検知回路１０６は、図４Ｂに示すような回路構成を有し、上記ラッチ回路１０５に保持されたデータＤＤｊが全て「０」になったときに、信号ＤＰ＿ＥＮＤを立ち上げる。上記ラッチ回路制御部１０７が、上記ＤＰ＿ＥＮＤの立ち上がりを受けると、φlatchパスルをラッチ回路１０５に出力する。これにより、上記データ変換回路１０４から、新たなデータＤＣｊとして第２の変換データがラッチ回路１０５に入力されて保持される。ここで、上記ラッチ制御回路１０７は、変更データ更新回路として機能する。また、上記ラッチ回路制御部１０７が、上記ＤＰ＿ＥＮＤの立ち上がりを受けると、φloadパルスを書き込み電圧制御回路１０９に出力する。これにより、上記ラッチ回路１０５から、新たなデータＤＤｊとして第２の変換データに対応するデータが書き込み電圧制御回路１０９に入力されて保持される。こうして、上記第１変換データの全てのデータの書き込みが完了した後、第２変換データの書き込みを開始することができる。

なお、分割書き込み終了検知回路１０６は、図４Ｂのような回路構成以外に、図９のようにラッチ回路１０５の各段の格納データＤＤ１〜ＤＤｋを所定数毎にＮＯＲゲート９０１に入力し、この複数のＮＯＲゲート９０１からの出力をインバータ９０２で反転してＮＯＲゲート９０３に入力することにより、各データＤＤ１〜ＤＤｋが「０」であるか否かを検知してもよい。しかしながら、配線負荷やレイアウト形状を考慮して、図４Ｂのような回路構成が好ましい。

また、書き込み終了検知回路１０３は、図２Ｂに示すような回路構成を有し、上記シフトレジスタ１０２の各段に保持されたデータＤＡｊが全て「０」になったときに、信号ＰＲＧ＿ＥＮＤを立ち上げる。このシフトレジスタ１０２のデータＤＡｊは、データ変換回路１０４で変換されてなる全ての変換データ（ここでは第１及び第２変換データ）の書き込みが完了すると、全て「０」となる。上記入力制御回路１１１が、信号ＰＲＧ＿ＥＮＤの立ち上がりを受けると、ＳＦＲＳＴを立ち上げてシフトレジスタ１０２をリセットし、その後、ＳＦＲＳＴを立ち下げてリセットを解除し、パルス状のφshiftを与えて入力データを格納する。これにより、全ての変換データのメモリセルへの書き込みが完了した後、新たな入力データがシフトレジスタ１０２に格納されて、新たな入力データの書き込みを開始することができる。このように、上記入力制御回路１１１は、入力データ更新回路として機能する。

なお、書き込み終了検知回路１０３は、図２Ｂのような回路構成以外に、図９と同様に、シフトレジスタ１０２の各段の格納データＤＡ１〜ＤＡｋを所定数毎にＮＯＲゲートに入力し、この複数のＮＯＲゲートからの出力をインバータで反転してＮＯＲゲートに入力する回路構成を有してもよい。しかしながら、配線負荷やレイアウト形状を考慮すれば、図２Ｂのような回路構成が好ましい。

なお、上記読み出し回路は周知のセンスアンプ等を用いることができる。

（第２実施形態）
図１０は、本発明の第２実施形態の半導体記憶装置を示す図である。

第２実施形態の半導体記憶装置は、過剰書き込みの防止を行う機能を有するものであり、第１実施形態のラッチ回路１０５、ラッチ回路制御部１０７、分割書き込み終了検知回路１０６が無くて、データ変換回路１０４の出力ＤＣｊが直接アレイ端電圧制御回路１１０８及び書き込み電圧制御回路１１０９に入力される点が、第１実施形態の半導体記憶装置と異なる。第２実施形態において、第１実施形態と同一の構成部分には同一の参照番号を付して、詳細な説明を省略する。

図１１Ａは、上記アレイ端電圧制御回路１１０８の回路図である。図１１Ａにおいて、１１２１はＮＯＲゲートであり、１１２２はインバータであり、１１２３はＥＸ−ＮＯＲゲートである。図１１Ａに示すように、アレイ端電圧制御回路１１０８は、最初の段のインバータ１１２２及び各段のＮＯＲゲート１１２１に、データ変換回路１０４の出力ＤＣｊが入力される。

図１１Ｂは、上記書き込み電圧制御回路１１０９の回路図である。図１１Ｂにおいて、１１３１はＥＸ−ＮＯＲゲート、１１３２はインバータである。図１１Ｂに示すように、書き込み電圧制御回路１１０９は、前段の出力ＳＷｊ−１とデータ変換回路１０４の出力ＤＣｊが互いに異なるときにHighのＳＷｊを出力する。

本実施形態の半導体記憶装置は、入力データがデータ変換回路１０４で変換されてなる変換データを、１度の書き込み動作によってメモリセルＭＣｉ１〜ＭＣｉｋに書き込む。書き込みが終了したメモリセルＭＣｉｊに対応して、図示しない読み出し回路から信号ＲＤＡＴｊがシフトレジスタ１０２の所定段に入力される。これにより、シフトレジスタ１０２において、書き込みが終了したメモリセルＭＣｉｊに対応する入力データがリセットされる。これにより、書き込みが終了したメモリセルに、書き込み電圧がビット線を通じて再度印加されることを防止して、メモリセルへの過剰書き込みを防止することができる。

（第３実施形態）
図１２は、本発明の第３実施形態の半導体記憶装置を示すブロック図である。

第３実施形態の半導体記憶装置は、データ変換回路１３０４で変換される変換データについて、この変換データに対応して同時に書き込みを行うメモリセルの数が２個以下になるようにしている。これにより、変換データが上記条件（１）「データ列に含まれる「１」データと「１」データとの間には、「０」データが存在しないか、あるいは、「０」データが偶数個存在すること」を満たなくても、メモリセルへの書き込みが可能となる。

本実施形態の半導体記憶装置は、データ変換回路１３０４、ラッチ回路制御部１３０７及び書き込み電圧制御回路１３０９の回路構成が、第１実施形態の半導体記憶装置と異なる。第３実施形態において、第１実施形態と同一の構成部分には同一の参照番号を付して、詳細な説明を省略する。

図１３Ａは、上記データ変換回路１３０４の回路図である。このデータ変換回路１３０４は、入力データＤＡ１〜ＤＡｋを、同時に出力される書き込みデータ（本実施形態ではデータ「１」）が２個以下である変換データＤＣｊに変換する。この２個以下のデータＤＣｊは、図３のデータ変換回路のように、書き込みデータ「１」の間に「０」が存在しないか、あるいは、「０」が偶数個存在するように設定する必要が無いから、回路構成が簡易である。図１３Ａにおいて、１３１１はＮＯＲゲート、１３１２はインバータ、１３１３はＮＡＮＤゲートである。

図１３Ｂは、上記書き込み電圧制御回路１３０９の回路図である。この書き込み電圧制御回路１３０９は、上記変換データＤＣｊに含まれる同時に書き込みを行うデータが２個以下であるから、ラッチ回路１０５から出力された変換データＤＤｊと、前段の出力ＳＷｊ−１との比較のみによってビット線電圧の設定を行うことができる。したがって、図５Ａの書き込み電圧制御回路１０９のようなφload及びＳＷＲＳＴの入力は不要であるため、簡易な回路構成にできる。図１３Ｂにおいて、１３１５はＥＸ−ＮＯＲゲート、１３１６はインバータである。

また、上記ラッチ回路制御部１３０７は、第１実施形態のような書き込み電圧制御回路１０９へのφload及びＳＷＲＳＴの出力が不要である。

本実施形態の半導体記憶装置は、上記データ変換回路１３０４によって、書き込みデータが２個以下である変換データＤＣｊが出力され、この変換データＤＣｊがラッチ回路１０５を介してデータＤＤｊとして書き込み電圧制御回路１３０９に入力される。この書き込み電圧制御回路１３０９により、アレイ端電圧制御回路１０８からの出力ＡＴ（ＳＷ０）と、上記データＤＤｊとに基づいて、ビット線ＢＬｊに印加する電圧が設定される。ここで、上記データＤＤｊと同一の変換データＤＣｊは、書き込みデータが２個以下であるので、変換データＤＣｊに含まれる書き込みデータが３個以上である場合のように、メモリセルへの書き込み完了時期がずれることに起因して、残りの書き込みデータを更に変換する必要は無い。つまり、例えば２個の書き込みデータのうち、１個の書き込みデータのメモリセルへの書き込みが完了すると、残りの１個の書き込みデータは、書き込みを行っているメモリセルがどの位置にあっても、そのまま書き込みを継続できる。したがって、簡易な構成のデータ変換回路１３０４、ラッチ回路制御部１３０７及び書き込み電圧制御回路１３０９によって、入力データの書き込みを行うことができる。上記２個以下の書き込みデータの書き込みが終了すると、分割書き込み終了検知回路１０６によってＤＰ＿ＥＮＤが立ち上げられ、上記ラッチ回路制御部１３０７からラッチ回路１０５にφlatch及びＬＡＲＳＴが出力されて、他の変換データがデータ変換回路１３０４からラッチ回路１０５に格納される。

本実施形態の半導体記憶装置は、変換データに含まれて同時に書き込まれるデータが２個以下であるが、この変換データに含まれる書き込みデータが２個（２ビット）であっても、図１４に示すように、入力データを１ビットずつ書き込む従来の半導体記憶装置と比較して、書き込み回数を約３分の１に削減できる。したがって、入力データの書き込み時間を効果的に削減できる。なお、図１４の縦軸は、入力データの書き込みに要する平均書き込み回数であり、横軸は入力データのビット数である。

（第４実施形態）
図１５は、第４実施形態の半導体記憶装置を示すブロック図である。

本実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置に対して、選択されたワード線ＷＬｉに接続された全てのメモリセルに書き込みを行うのではなくて、ｎ個おきのメモリセルに書き込みを行う点が相違する。仮想接地方式の半導体記憶装置では、１本のワード線に接続された全てのメモリセルからの読み出しを同時にはできず、多くても４個に１個のメモリセルからしか、同時に読み出し動作を行うことができない。そこで、本実施形態では、同時に書き込みを行うメモリセルの個数を、同時に読み出し可能なメモリセルの個数に合わせることにより、動作の制御を簡易にしている。なお、書き込み時のベリファイ動作において、読み出し動作を何度も行って、必要なメモリセルのデータを全て読み出す場合、第１実施形態のように全メモリセルに同時に書き込む構成を採用すればよい。

第４実施形態において、第１実施形態と同一の構成部分には同一の参照番号を付して、詳細な説明を省略する。

図１５に示すように、この半導体記憶装置は、メモリセルアレイ１６００が、ワード線方向に、ｎ個のメモリセルＭＣｉｈｊを含むｋ個の領域に分かれている。ここで、ｉ＝１〜ｍ、ｈ＝１〜ｋ、ｊ＝１〜ｎである。上記メモリセルアレイの１つの領域に対して、上記書き込み電圧制御回路１６０９が１個設けられている。上記書き込み電圧制御回路１６０９は、１つの上記領域に属して同一のワード線ＷＬｉに接続されたｎ個のメモリセルＭＣｉｈｊについて、このメモリセルＭＣｉｈｊに接続された２つのビット線ＢＬｈ（ｊ−１），ＢＬｈｊに印加する電圧を、１つのメモリセルＭＣｉｈｊ毎に順次設定する。

また、この半導体記憶装置は、ｎ個につき１個（つまり、１つの領域につき１個）のメモリセルＭＣｉｈｊに書き込みを行うために、メモリセルＭＣｉｈｊのアドレス選択を行う必要がある。そこで、図１６に示すような回路図を有する選択回路１６１１が設けられている。この選択回路１６１１は、アドレスＣＡ１〜ＣＡｐ（２ｐ＝ｎとする）を予め与えておき、φｓｅｌを立ち上げることで、選択信号ＳＥＬ１〜ＳＥＬｎを書き込み電圧制御回路１６０９に出力して、選択動作を行う。この選択信号ＳＥＬ１〜ＳＥＬｎを受けた書き込み電圧制御回路１６０９は、図１７の回路図に示すように、上記選択信号ＳＥＬ１〜ＳＥＬｎに対応したメモリセルＭＣｉｈｊについて、ビット線ＢＬｈ（ｊ−１），ＢＬｈｊに印加すべき電圧の値を出力する。なお、図１６において、１６２１及び１６２２はＮＡＮＤゲート、１６２３はインバータである。また、図１７において、１７０１は選択信号ＳＥＬ１〜ＳＥＬｎと変換データＤＤｊが入力されるＮＡＮＤゲートであり、１７０２はインバータである。他の構成部分の機能は、第１実施形態の書き込み電圧制御回路１０９の構成部分と同じである。

本実施形態のメモリセルアレイ１６００、書き込み電圧制御回路１６０９及び選択回路１６１１は、第２及び第３実施形態の半導体記憶装置に用いてもよい。すなわち、第２及び第３実施形態において、ｎ個毎に１個のメモリセルＭＣｉｈｊに書き込みを行ってもよい。

また、本実施形態において、同時に書き込みを行うメモリセルＭＣｉｈｊの数と、同時に読み出しを行うメモリセルＭＣｉｈｊの数とは、一致させなくてもよく、例えば、同時に書き込みを行うメモリセルＭＣｉｈｊの数を、同時に読み出しを行うメモリセルＭＣｉｈｊの数の整数倍にしてもよい。

（第５実施形態）
図１８は、第５実施形態の半導体記憶装置を示すブロック図である。

本実施形態の半導体記憶装置は、メモリアレイ１８００に、非対称型のメモリセルとして、スプリットゲート式のメモリセルを用いている。スプリットゲート式のメモリセルは、トランジスタのソースとドレイン間のチャンネル上に、コントロールゲートとフローティングゲートの２つのゲートを有し、書き込み時に高電圧を印加すべき端子と低電圧を印加すべき端子とが特定された非対称型のメモリセルである。本実施形態では、第１実施形態に対して、アレイ端電圧制御回路１０８にＧＮＤレベルをＣＡ０として入力している点が相違する。なお、メモリセルの２つの端子に印加する書き込み電圧の高低が図１８と逆である場合は、アレイ端電圧制御回路１０８に、ＣＡ０としてＶＣＣレベルを入力すれば良い。本実施形態は、第２乃至第４実施形態に適用することができる。

（第６実施形態）
図１９は、本発明の第６実施形態の電子機器としてのデジタルカメラを示すブロック図である。このデジタルカメラは、フラッシュメモリとして本発明の第１実施形態の半導体記憶装置を備え、このフラッシュメモリに、撮影画像の記憶を行う。

図１９に示すように、このデジタルカメラは、操作者によりパワースイッチ１９０１がオンされると、電池１９０２から供給される電力がＤＣ／ＤＣコンバータ１９０３で所定電圧に変圧されて、各部品に供給される。レンズ１９１６から入った光は、ＣＣＤ１９１８で電流に変換され、Ａ／Ｄコンバータ１９２０でデジタル信号となり、映像処理部１９１０のデータバッファ１９１１に入力される。データバッファ１９１１に入力された信号は、ＭＰＥＧ処理部１９１３で動画処理され、ビデオエンコーダ１９１４を経てビデオ信号となり、液晶パネル１９２２に表示される。操作者によりシャッター１９０４が押下されると、データバッファ１９１１の情報が、ＪＰＥＧ処理部１９１２を経て静止画として処理され、フラッシュメモリ１９０８に記録される。このフラッシュメモリ１９０８には、撮影画像情報の他、システムプログラム等も記録されている。ＤＲＡＭ１９０７は、ＣＰＵ１９０６や映像処理部１９１０の様々な処理過程で発生するデータの一時記憶用に利用される。

上記フラッシュメモリ１９０８には、情報量が大きな映像情報や音声情報等が記録されるので、大量のまとまったデータの書き込み、読み出し及び消去が行われる。ここで、上記フラッシュメモリ１９０８は、本発明の第１実施形態の半導体記憶装置であり、サイドウォールメモリで構成されたメモリセルアレイを備える。したがって、このフラッシュメモリ１９０８は、１つのメモリセルに２つの記憶部を有して集積度が高く、しかも、仮想接地方式を採用できるので、安価に製造できる。さらに、このフラッシュメモリ１９０８は、仮想接地方式であるにもかかわらず、同一のワード線に接続された全てのメモリセルに、過剰書き込みを防止しつつ、同時に書き込みを行うことができるので、高速書き込みを行うことができる。したがって、チップ面積が小さくて安価であり、しかも、高速書き込みのフラッシュメモリ１９０８が得られ、ひいては、小型かつ安価で、しかも、撮影画像の高速保存が可能なデジタルカメラが得られる。

なお、本実施形態では、電子機器の一例としてのデジタルカメラについて述べたが、上記フラッシュメモリは、デジタルカメラに限られず、デジタルレコーダ、携帯電話、カーナビゲーションシステム、電子手帳、家庭用ゲーム機器等の他の電子機器に用いることができる。

本発明の第１実施形態の半導体記憶装置を示すブロック図である。 シフトレジスタを示す回路図である。 書き込み終了検知回路を示す回路図である。 データ変換回路を示す回路図である。 ラッチ回路を示す回路図である。 分割書き込み終了検知回路を示す回路図である。 アレイ端電圧制御回路を示す回路図である。 書き込み電圧制御回路を示す回路図である。 書き込み電圧印加回路を示す回路図である。 メモリセルを構成するサイドウォールメモリを示す断面図である。 データ「１１００１００１・・・」を一連のメモリセルに書き込む様子を示した図である。 データ変換回路が実行する処理を模式的に示した図である。 分割書き込み終了検知回路の他の回路構成を示す図である。 第２実施形態の半導体記憶装置を示す図である。 第２実施形態におけるアレイ端電圧制御回路を示す回路図である。 第２実施形態における書き込み電圧制御回路を示す回路図である。 第３実施形態の半導体記憶装置を示す図である。 第３実施形態におけるデータ変換回路を示す回路図である。 第３実施形態における書き込み電圧制御回路を示す回路図である。 第３実施形態の半導体記憶装置と従来の半導体記憶装置とについて、入力データの書き込みに要する書き込み回数を比較した図である。 第４実施形態の半導体記憶装置を示すブロック図である。 第４実施形態における選択回路を示す回路図である。 第４実施形態における書き込み電圧制御回路を示す回路図である。 第５実施形態の半導体記憶装置を示すブロック図である。 第６実施形態の電子機器としてのデジタルカメラを示すブロック図である。 仮想接地方式の半導体記憶装置と固定接地方式の半導体記憶装置との間で、メモリセルアレイの面積の比較と、書き込み時間の比較を行った図である。

１００ メモリセルアレイ
１０１ 行デコーダ
１０２ シフトレジスタ
１０４ データ変換回路
１０５ ラッチ回路
１０６ 分割書き込み終了検知回路
１０７ ラッチ回路制御部
１０８ アレイ端電圧制御回路
１０９ 書き込み電圧制御回路
１１０ 書き込み電圧印加回路
１１１ 入力制御回路
ＭＣ１１、ＭＣ１２、・・・、ＭＣ１（ｋ−１）、ＭＣ１ｋ、・・・、ＭＣｍ（ｋ−１）、ＭＣｍｋ メモリセル
ＷＬ１、・・・、ＷＬｍ ワード線
ＢＬ０、ＢＬ１、・・・、ＢＬｋ ビット線

Claims (6)

1. 複数の不揮発性の非対称型のメモリセルが整列されたメモリセルアレイと、
   上記複数のメモリセルの入出力端子に仮想接地方式で接続されたビット線と、
   上記メモリセルの制御端子に接続されたワード線と、
   上記ワード線を選択するワード線選択回路と、
   入力データを、上記ワード線選択回路で選択されるワード線に接続された複数又は全ての上記メモリセルに同時に書き込みが可能な変換データに変換するデータ変換回路と、
   上記データ変換回路で変換された変換データに基づいて、上記複数又は全てのメモリセルに接続された複数のビット線のうちの端のビット線に印加すべきアレイ端電圧を設定するアレイ端電圧設定回路と、
   上記データ変換回路で変換された変換データに基づいて、上記端のビット線に上記アレイ端電圧設定回路で設定されたアレイ端電圧が印加されるように、かつ、書き込みを行うべき上記メモリセルに接続された２つの上記ビット線に互いに異なる電圧が印加される一方、書き込みを行わない上記メモリセルに接続された２つの上記ビット線に互いに同じ電圧が印加されるように、上記複数又は全てのメモリセルに接続されたビット線に印加すべき電圧を設定する印加電圧設定回路と、
   上記印加電圧設定回路で設定された電圧を、上記複数又は全てのメモリセルに接続されたビット線に印加する電圧印加回路と
   を備え、
   上記変換データは、上記メモリセルへの書き込みを行う値と値との間に、上記メモリセルへの書き込みを行わない値が存在しないか、又は、上記メモリセルへの書き込みを行わない値が偶数個存在するデータであることを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   上記入力データを格納すると共に、書き込むべきメモリセルへの書き込みの完了を示す信号を受けたとき、この書き込みが完了したメモリセルに対応する入力データをリセットする入力データ格納回路と、
   上記入力データ格納回路の上記入力データがリセットされているか否かを検知する入力データリセット検知回路と、
   上記入力データリセット検知回路が、上記入力データが全てリセットされていることを検知したとき、上記入力データ格納回路に格納される入力データを更新する入力データ更新回路と
   を備えることを特徴とする半導体記憶装置。
3. 請求項１又は２に記載の半導体記憶装置において、
   上記変換データを格納すると共に、書き込むべきメモリセルへの書き込みの完了を示す信号を受けたとき、この書き込みが完了したメモリセルに対応する変換データをリセットする変換データ格納回路と、
   上記変換データ格納回路の上記変換データがリセットされているか否かを検知する変換データリセット検知回路と、
   上記変換データリセット検知回路が、上記変換データが全てリセットされていることを検知したとき、上記変換データ格納回路に格納される変換データを更新する変換データ更新回路と
   を備えることを特徴とする半導体記憶装置。
4. 請求項１乃至３のいずれか１つに記載の半導体記憶装置において、
   上記メモリセルは、サイドウォールメモリで形成されていることを特徴とする半導体記憶装置。
5. 請求項１乃至４のいずれか１つに記載の半導体記憶装置において、
   上記メモリセルアレイのメモリセルのうち、上記ワード線方向の所定個おきのメモリセルを選択するメモリセル選択回路を備え、
   上記ワード線選択回路で選択されたワード線に接続され、かつ、上記メモリセル選択回路で選択されたメモリセルに、上記変換データが書き込まれることを特徴とする半導体記憶装置。
6. 請求項１乃至５のいずれか１つに記載の半導体記憶装置を備えた電子機器。

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