JP5015008B2 - 半導体装置およびその制御方法 - Google Patents
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- 不揮発性メモリセルを有するメモリセルアレイと、
前記メモリセルを構成するトランジスタのソース・ドレインと第1電源とを接続または非接続するための第1選択回路と、
前記ソース・ドレインと第2電源とを接続または非接続するための第2選択回路と、
前記ソース・ドレインと前記第1電源とを接続または非接続とするかを示す第1選択情報を記憶し、前記第1選択回路と接続する第1記憶部と、
前記ソース・ドレインと前記第2電源とを接続または非接続とするかを示す第2選択情報を記憶し、前記第2選択回路と接続する第2記憶部と、
前記ソース・ドレイン、前記第1選択回路および前記第2選択回路と接続するビットラインと、
前記第1記憶部に記憶された前記第1選択情報を前記ビットラインを経由し前記第2記憶部に前記第2選択情報として転送する制御回路とを具備し、
前記第1選択回路と前記第2選択回路とは前記メモリセルアレイを挟み反対側に設けられており、
前記第1記憶部と前記第2記憶部とは、前記メモリセルアレイに対し、それぞれ前記第1選択回路と前記第2選択回路と同じ側に設けられている、半導体装置。 - 前記第1選択情報は、対応する前記メモリセルにプログラムするまたはプログラムしないかを示す情報である、請求項1に記載の半導体装置。
- 前記第2選択情報は前記第1選択情報と同じ情報であり、前記第1選択情報が対応する前記メモリセルにプログラムしないことを示す情報の場合、前記第2選択回路は前記ソース・ドレインと前記第2電源とを非接続とする、請求項2に記載の半導体装置。
- 前記制御回路は、前記第1選択回路および前記第2選択回路に、それぞれ前記第1記憶部および前記第2記憶部と前記ビットラインとを接続させ、前記第1選択情報を前記第1記憶部から前記第2記憶部に転送する、請求項1に記載の半導体装置。
- 前記制御回路は、前記第1選択情報に応じて前記メモリセルの1つである第1メモリセルにデータをプログラムする際に、前記第1選択回路に前記第1メモリセルに接続するビットラインである第2ビットラインを選択させ、前記第2選択回路に前記第1メモリセルに接続する他のビットラインである第1ビットラインを選択させ、
その後、前記第1選択回路に前記第2ビットラインを選択させた状態で、前記第2選択回路に前記第2ビットラインを選択させ、前記第1選択情報を前記第1記憶部から前記第2記憶部に転送し、
その後、前記第1選択情報に応じて前記第2ビットラインに接続する他のメモリセルである第2メモリセルにデータをプログラムする際に、前記第2選択回路に前記第2ビットラインを選択させた状態で、前記第1選択回路に前記第2メモリセルに接続する他のビットラインである第3ビットラインを選択させる、請求項4に記載の半導体装置。 - 前記制御回路は、前記第1選択情報に応じて前記メモリセルの1つである第1メモリセルにデータをプログラムする際に、前記第1選択回路に前記第1メモリセルに接続するビットラインである第1ビットラインを選択させ、前記第2選択回路に前記第1メモリセルに接続する他のビットラインである第2ビットラインを選択させ、
その後、前記第2選択回路に前記第2ビットラインを選択させた状態で、前記第1選択回路に前記第2ビットラインを選択させ、前記第1選択情報を前記第1記憶部から前記第2記憶部に転送し、
その後、前記第1選択情報に応じて前記第2ビットラインに接続する他のメモリセルである第2メモリセルにデータをプログラムする際に、前記第1選択回路に前記第2ビットラインを選択させた状態で、前記第2選択回路に前記第2メモリセルに接続する他のビットラインである第3ビットラインを選択させる、請求項4に記載の半導体装置。 - 前記第1電源および前記第2電源は、それぞれデータをプログラムするための電圧を前記メモリセルに印加する、請求項1から6のいずれか一項に記載の半導体装置。
- 不揮発性メモリセルを有するメモリセルアレイと、前記メモリセルを構成するトランジスタのソース・ドレインに接続するビットラインに電圧を印加するための第1電源および第2電源と、前記メモリセルを構成するトランジスタのソース・ドレインと前記第1電源とを接続または非接続するための第1選択回路と、前記ソース・ドレインと前記第2電源とを接続または非接続するための第2選択回路と、前記ビットラインと前記第1電源とを接続または非接続とするかを示す第1選択情報を記憶する第1記憶部と、前記ビットラインと前記第2電源とを接続または非接続とするかを示す第2選択情報を記憶する第2記憶部とを具備する半導体装置の制御方法において、
前記第1記憶部および前記第2記憶部と前記ビットラインとを接続させるステップと、
前記ソース・ドレイン、前記第1選択回路および前記第2選択回路と前記ビットラインとを接続させるステップと、
前記ビットラインを介し前記第1選択情報を前記第1記憶部から前記第2記憶部に前記第2選択情報として転送するステップとを有する、半導体装置の制御方法。 - 不揮発性メモリセルを有するメモリセルアレイと、
前記メモリセルを構成するトランジスタのソース・ドレインに接続するビットラインと、
前記メモリセルを構成するトランジスタのソース・ドレインと第1電源とを接続または非接続するための第1選択回路と、
前記ソース・ドレインと第2電源とを接続または非接続するための第2選択回路と、
前記ソース・ドレインと前記第1電源とを接続または非接続とするかを示す第1選択情報を記憶し、前記第1選択回路と接続する第1記憶部と、
前記ソース・ドレインと前記第2電源とを接続または非接続とするかを示す第2選択情報を記憶し、前記第2選択回路と接続する第2記憶部と、
前記メモリセルアレイに含まれ、互いに物理的に分離され、互いに異なる前記ビットラインを有する第1領域および第2領域と、
前記第1領域に含まれる前記メモリセルと前記第2領域に含まれる前記メモリセルに交互にデータをプログラムする制御回路とを具備し、
前記ビットラインは、前記ソース・ドレイン、前記第1選択回路および前記第2選択回路と接続し、
前記制御回路は、前記第1記憶部に記憶された前記第1選択情報を前記ビットラインを経由し前記第2記憶部に前記第2選択情報として転送する、半導体装置。 - 前記制御回路は、次にデータをプログラムするメモリセルのビットラインをプリチャージする、請求項9に記載の半導体装置。
- 前記制御回路は、前記第1領域または前記第2領域に含まれる複数のメモリセルを同時にプログラミングする、請求項9または10に記載の半導体装置。
- 前記トランジスタのゲートに接続するワードラインを具備し、
同時にプログラミングされる前記複数のメモリセルは同一の前記ワードラインに接続されている、請求項11に記載の半導体装置。 - 不揮発性メモリセルを有するメモリセルアレイと、前記メモリセルを構成するトランジスタのソース・ドレインに接続するビットラインと、前記メモリセルアレイに含まれ、互いに物理的に分離され、互いに異なる前記ビットラインを有する第1領域および第2領域と、前記メモリセルを構成するトランジスタのソース・ドレインと第1電源とを接続または非接続するための第1選択回路と、前記ソース・ドレインと第2電源とを接続または非接続するための第2選択回路と、前記ソース・ドレインと前記第1電源とを接続または非接続とするかを示す第1選択情報を記憶し、前記第1選択回路と接続する第1記憶部と、前記ソース・ドレインと前記第2電源とを接続または非接続とするかを示す第2選択情報を記憶し、前記第2選択回路と接続する第2記憶部とを具備する半導体装置の制御方法において、
前記第1領域に含まれる第1メモリセルにデータをプログラムするステップと、
前記第2領域に含まれる第2メモリセルにデータをプログラムするステップと、
前記ソース・ドレイン、前記第1選択回路および前記第2選択回路と前記ビットラインとを接続させるステップと、
前記ビットラインを介し前記第1選択情報を前記第1記憶部から前記第2記憶部に前記第2選択情報として転送するステップとを有し、
前記第1メモリセルにデータをプログラムするステップと、前記第2メモリセルにデータをプログラムするステップは、交互に行われる、半導体装置の制御方法。 - 不揮発性メモリセルを有するメモリセルアレイと、
前記メモリセルを構成するトランジスタのソース・ドレインに接続するビットラインと、
前記トランジスタのゲートに接続するワードラインと、
前記メモリセルアレイに含まれ、同一の前記ワードラインに接続し同時にデータが読み出されるメモリセルを有する複数の分割領域と、
各分割領域に含まれ、同一の前記ワードラインに接続し同時にデータがプログラムされるメモリセルを有する複数のサブ分割領域と、
各セルブロック内のメモリセルは物理的に隣接して配置され、各セルブロックは各分割領域内に含まれる少なくとも1ビットを有する複数のセルブロックと、
前記分割領域内の隣接するメモリセルに接続するビットラインを互いに接続する接続回路と、
前記メモリセルを構成するトランジスタのソース・ドレインと第1電源とを接続または非接続するための第1選択回路と、
前記ソース・ドレインと第2電源とを接続または非接続するための第2選択回路と、
前記ソース・ドレインと前記第1電源とを接続または非接続とするかを示す第1選択情報を記憶し、前記第1選択回路と接続する第1記憶部と、
前記ソース・ドレインと前記第2電源とを接続または非接続とするかを示す第2選択情報を記憶し、前記第2選択回路と接続する第2記憶部と、
前記第1記憶部に記憶された前記第1選択情報を前記ビットラインを経由し前記第2記憶部に前記第2選択情報として転送する制御回路とを具備し、
前記ビットラインは、前記ソース・ドレイン、前記第1選択回路および前記第2選択回路と接続する、半導体装置。 - データがプログラムされるべき前記メモリセルである第1メモリセルに接続する前記ビットラインである第1ビットラインは、前記第1メモリセルに前記データがプログラムされる前にプリチャージされ、
前記接続回路は、前記第1ビットラインがプリチャージされる際、前記第1ビットラインと前記第1メモリセルと前記分割領域内の隣接するメモリセルである第2メモリセルの接続する前記ビットラインである第2ビットラインとを接続する、請求項14に記載の半導体装置。 - 前記第1メモリセルにデータがプログラムされる際は、前記接続回路は前記第1ビットラインと前記第2ビットラインとを非接続とする、請求項15に記載の半導体装置。
- 前記接続回路は、
前記第1ビットラインと接続する第1接続線と前記第2ビットラインと接続する第2接続線とに接続する選択トランジスタと、
各セルブロック内の複数のメモリセルに接続するビットラインから1本のビットラインを選択し前記第1接続線または前記第2接続線に接続する選択回路と、
を有する、請求項14から16のいずれか一項に記載の半導体装置。 - 不揮発性メモリセルを有するメモリセルアレイと、前記メモリセルを構成するトランジスタのソース・ドレインに接続するビットラインと、前記トランジスタのゲートに接続するワードラインと、前記メモリセルアレイに含まれ、同一の前記ワードラインに接続し同時にデータが読み出されるメモリセルを有する複数の分割領域と、各分割領域に含まれ、同一の前記ワードラインに接続し同時にデータがプログラムされるメモリセルを有する複数のサブ分割領域と、各セルブロック内のメモリセルは物理的に隣接して配置され、各セルブロックは各分割領域内に含まれる少なくとも1ビットを有する複数のセルブロックと、
前記メモリセルを構成するトランジスタのソース・ドレインと第1電源とを接続または非接続するための第1選択回路と、
前記ソース・ドレインと第2電源とを接続または非接続するための第2選択回路と、
前記ソース・ドレインと前記第1電源とを接続または非接続とするかを示す第1選択情報を記憶し、前記第1選択回路と接続する第1記憶部と、
前記ソース・ドレインと前記第2電源とを接続または非接続とするかを示す第2選択情報を記憶し、前記第2選択回路と接続する第2記憶部とを具備する半導体装置の制御方法において、
前記ソース・ドレイン、前記第1選択回路および前記第2選択回路と前記ビットラインとを接続させるステップと、
前記ビットラインを介し前記第1選択情報を前記第1記憶部から前記第2記憶部に前記第2選択情報として転送するステップと、
データがプログラムされるべき前記メモリセルである第1メモリセルに接続する前記ビットラインである前記第1ビットラインと前記第1メモリセルと前記分割領域内の隣接するメモリセルである第2メモリセルの接続する前記ビットラインである前記第2ビットラインとを接続するステップと、
前記第1ビットラインおよび第2ビットラインをプリチャージするステップと、
前記第1メモリセルに前記データをプログラムするステップとを有する、半導体装置の制御方法。 - 前記データをプログラムするステップの前に、前記第1ビットラインと前記第2ビットラインとを非接続とするステップを有する、請求項18に記載の半導体装置の制御方法。
- 前記不揮発性メモリセルは仮想接地型メモリセルである、請求項1から7、9から12並びに14から17のいずれか一項に記載の半導体装置。
- 前記不揮発性メモリセルは仮想接地型メモリセルである、請求項8、13、18および19のいずれか一項に記載の半導体装置の制御方法。
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