JP5052991B2 - メモリセルアレイ及び半導体記憶装置 - Google Patents

Description

本発明は電気的に書換え可能な複数のメモリセルを含むメモリセルアレイ及びメモリセルアレイを含む半導体記憶装置に関する。

電気的に書換え可能な複数のメモリセルを含むメモリセルアレイが知られている。メモリセルアレイでは複数のワード線と複数のビット線とが交差するように配線され、その交点にメモリセルが格子状に多数、配置されている。一般にメモリセルはトランジスタとコンデンサから構成され、メモリセルに対する情報の書き込み及び読み出しはコンデンサの充放電によってなされる。また、フラッシュメモリのようにトランジスタに電荷蓄積領域が形成されており、メモリセルに対する情報の書き込み及び読み出しは電荷蓄積領域の電荷の有無によってなされるものもある。どちらの場合も、メモリセルから情報を読み出す場合には、読み出したいメモリセルが接続されているワード線に電圧を印加して、当該メモリセルからビット線に情報を出力する。通常、情報を読み出すメモリセルの位置（ワード線の位置）によって、ビット線において電流が流れる経路の長さが異なる。電流が流れるビット線の長さが異なる場合、ビット線の抵抗値も異なってくる。そのため、ビット線の先に接続されているセンスアンプなどの位置において電流値にばらつきが生じてしまうという問題があった。例えば特許文献１にビット線に流れる電流の経路が同じになるようなメモリセルのアーキテクチャが開示されている。
特開２００２−１９０５３７号公報

しかしながら、特許文献１に開示されているメモリセルのアーキテクチャにおいては、１本の金属ビット線がメモリセルのソース電位に設定される場合とドレイン電位に設定される場合があり、１本の金属ビット線がメモリセルのソース及びドレインのどちらか一方の電位にしか設定されないようにする場合と比べて、金属ビット線の充放電時に消費する電力が大きくなり、また、充放電に要する時間も長くなってしまうという問題点があった。

本発明は上記した如き問題点に鑑みてなされたものであって、メモリセルの情報読み出し時において、ビット線の充放電に要する電力及び時間を低く抑えつつ、情報を読み出すメモリセルの位置に拠らずビット線の出力先における電流値のばらつきを抑えることができるメモリセルアレイを提供することを目的とする。

本発明によるメモリセルアレイは、行方向及び列方向に配列されている複数のメモリセルと、各々が前記行方向に伸長し且つ前記メモリセルのゲートが行毎に共通に接続されている複数のワード線と、各々が前記列方向に伸長し且つ前記メモリセルの隣接するもの同士のドレイン及びソースが共通に接続されている複数のサブビット線と、前記複数のサブビット線の各々の一端に接続されている１対のドレインセレクタ及びソースセレクタと、を含むメモリセルアレイであって、前記サブビット線の隣接するもの同士の一端に接続されているドレインセレクタ及びソースセレクタの対同士が前記ワード線を挟んで互いに反対側に配置されていることを特徴とする。

本発明による半導体記憶装置は、行方向及び列方向に配列されている複数のメモリセルと、各々が前記行方向に伸長し且つ前記メモリセルのゲートが行毎に共通に接続されている複数のワード線と、各々が前記列方向に伸長し且つ前記メモリセルの隣接するもの同士のドレイン及びソースが共通に接続されている複数のサブビット線と、前記複数のサブビット線の各々の一端に接続されている１対のドレインセレクタ及びソースセレクタと、前記ソースセレクタを介して前記サブビット線に接続されているメインビット線と、前記ドレインセレクタを介して前記サブビット線に接続されている電圧供給線と、を含むメモリセルアレイと、前記複数のワード線の内のいずれか１つを選択するワード線選択手段と、前記複数のドレインセレクタの内のいずれか１つと前記複数のソースセレクタの内のいずれか１つとを選択してワード線選択手段が選択したワード線に接続されているメモリセルの内のいずれか１つから情報を読み出すメモリセル情報読出し手段と、を含む半導体記憶装置であって、前記メモリセル情報読出し手段は前記複数のワード線を挟んで互いに反対側に配置されているドレインセレクタとソースセレクタとを選択することを特徴とする。

以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。

図１は本発明によるメモリセルアレイの一例を表す図である。

メモリセルアレイ１には行方向及び列方向に（すなわちマトリックス状に）配列されている複数のメモリセルからなるメモリセル群ＭＳが含まれる。ここでの行方向とは例えばメモリセルＭ１１、Ｍ１２、Ｍ１３及びＭ１４の並びなどを指す。また、ここでの列方向とは例えばメモリセルＭ１１、Ｍ２１、・・・、Ｍｎ１（ここでのｎは２以上の整数）の並びなどを指す。メモリセルの各々は例えばトランジスタに電荷蓄積領域が形成されており、メモリセルに対する情報の書き込み及び読み出しは電荷蓄積領域の電荷の有無によってなされる。

ワード線ＷＤ１〜ＷＤｎ（ここでのｎは２以上の整数）の各々には複数のメモリセルの各々のゲートが行方向に沿って共通に接続されている。例えばワード線ＷＤ１にはメモリセルＭ１１、Ｍ１２、Ｍ１３及びＭ１４などのゲートが行方向に沿って共通に接続されている。

サブビット線ＳＢ１〜ＳＢ５の各々には複数のメモリセルの各々のドレイン若しくはソースが列方向に沿って共通に接続されている。例えばサブビット線ＳＢ１にはメモリセルＭ１１、Ｍ２１、・・・、Ｍｎ１のドレイン若しくはソースが列方向に沿って共通に接続されている。

サブビット線ＳＢ１〜ＳＢ５の各々の一端には１対のドレインセレクタ及びソースセレクタが接続されている。より詳細には、サブビット線ＳＢ１〜ＳＢ５の内の隣接するもの同士の一端に接続されているドレインセレクタ及びソースセレクタの対同士がワード線ＷＤ１〜ＷＤｎを挟んで反対側に配置されている。例えば、サブビット線ＳＢ３とサブビット線ＳＢ２とが互いに隣接している。サブビット線ＳＢ３の一端ｂ３にはドレインセレクタＤＳ３及びソースセレクタＳＳ２の対が接続されおり、サブビット線ＳＢ２の一端ａ２にはドレインセレクタＤＳ２及びソースセレクタＳＳ１の対が接続されている。ドレインセレクタＤＳ３及びソースセレクタＳＳ２の対とドレインセレクタＤＳ２及びソースセレクタＳＳ１の対はワード線ＷＤ１〜ＷＤｎを挟んで互いに反対側に配置されている。

ドレインセレクタＤＳ１及びＤＳ３は電圧供給線４２に接続されている。電圧供給線４２には定電圧源１２が接続されている。電圧供給線４２は、ドレインセレクタＤＳ１を介してサブビット線ＳＢ１及びサブビット線ＳＢ５に接続されており、ドレインセレクタＤＳ３を介してサブビット線ＳＢ３に接続されている。定電圧源１２はサブビット線ＳＢ１、ＳＢ３及びＳＢ５に接続されているメモリセルのドレインに電圧を設定する。また、ドレインセレクタＤＳ２及びＤＳ４は電圧供給線４１に接続されている。電圧供給線４１には定電圧源１１が接続されている。電圧供給線４１は、ドレインセレクタＤＳ２を介してサブビット線ＳＢ２に接続されており、ドレインセレクタＤＳ４を介してサブビット線ＳＢ４に接続されている。定電圧源１１はサブビット線ＳＢ２及びＳＢ４に接続されているメモリセルのドレインに電圧を設定する。

サブビット線ＳＢ１はソースセレクタＳＳ４を介して、サブビット線ＳＢ２はソースセレクタＳＳ１を介して、サブビット線ＳＢ３はソースセレクタＳＳ２を介して、サブビット線ＳＢ４はソースセレクタＳＳ３を介して、サブビット線ＳＢ５はソースセレクタＳＳ４を介して、一点鎖線によって示されているメインビット線ＭＢ１に接続されている。メインビット線ＭＢ１はサブビット線ＳＢ１〜ＳＢ５より配線幅が広いストリップ状の導体である。ここでは、メインビット線ＭＢ１はサブビット線ＳＢ１〜ＳＢ５とは異なる配線層に配線されている。サブビット線ＳＢ１、ＳＢ３及びＳＢ５はビア２２を介して、サブビット線ＳＢ２及びＳＢ４はビア２１を介してそれぞれ、メインビット線ＭＢ１に接続されている。なお、メインビット線ＭＢ１はビア２１及びビア２２の付近で切れているわけではなく、実際には図示されているよりも長く上下方向に伸びている。

本発明による半導体記憶装置はワード線ＷＤ１〜ＷＤｎの内のいずれか１つを選択するワード線選択手段を備えている。ワード線選択手段の一部に含まれ且つワード線ＷＤ１〜ＷＤｎに接続されているワード線選択部（図示せず）を介して、ワード線ＷＤ１〜ＷＤｎの内のいずれか１つに電圧を印加することによって当該１のワード線を選択する。ワード線選択手段によりワード線ＷＤ１〜ＷＤｎの内のいずれか１つに電圧を印加することにより、当該１のワード線に共通に接続されている複数のメモリセルが選択される。例えばワード線選択手段によりワード線ＷＤ１に電圧を印加すれば、ワード線ＷＤ１に共通に接続されているメモリセルM１１〜M１４が選択される。

また、本発明による半導体記憶装置はドレインセレクタＤＳ１〜ＤＳ４の内のいずれか１つとソースセレクタＳＳ１〜ＳＳ４の内のいずれか１つとを選択して、ワード線選択手段によって選択されたワード線に接続されているメモリセルの内のいずれか１つから情報を読み出すメモリセル情報読出し手段を備えている。ドレインセレクタＤＳ１〜ＤＳ４及びソースセレクタＳＳ１〜ＳＳ４の各々はトランジスタであり、メモリセル情報読出し手段の一部に含まれるセレクタ選択部（図示せず）を介して、これらのゲートに電圧を印加して当該ドレインセレクタ若しくはソースセレクタを選択する。セレクタ選択部はセレクタ選択線３１〜３８に接続されており、これらの選択線を介してドレインセレクタＤＳ１〜ＤＳ４及びソースセレクタＳＳ１〜ＳＳ４のゲートに電圧を印加する。例えばメモリセル情報読出し手段によってセレクタ選択線３１からドレインセレクタＤＳ４のゲートに電圧を印加すれば、ドレインセレクタＤＳ４が選択される。

表１はドレインセレクタＤＳ１〜ＤＳ４及びソースセレクタＳＳ１〜ＳＳ４の選択パターンを表す表である。

同表中の「メモリセル」には選択パターンを示す記号１Ａ〜４Ｂが示されている。選択パターン１Ａまたは１ＢのときはメモリセルＭ１１、Ｍ２１、・・・、Ｍｎ１のいずれかが選択される。これらのメモリセルの内のいずれが選択されるのかはワード線ＷＤ１〜ＷＤｎの内のいずれに電圧が印加されているのかによって決定される。同様に、選択パターン２Ａまたは２ＢのときはメモリセルＭ１２、Ｍ２２、・・・、Ｍｎ２のいずれか、選択パターン３Ａまたは３ＢのときはメモリセルＭ１３、Ｍ２３、・・・、Ｍｎ３のいずれか、選択パターン４Ａまたは４ＢのときはメモリセルＭ１４、Ｍ２４、・・・、Ｍｎ４のいずれかが選択される。「ドレインセレクタ」及び「ソースセレクタ」にはそれぞれ、メモリセル情報読出し手段が同時に選択するドレインセレクタ及びソースセレクタが選択パターン毎に示されている。

例えば選択パターン１Ａの場合、メモリセル情報読出し手段がドレインセレクタＤＳ１及びソースセレクタＳＳ１を同時に選択することを表している。このとき、ワード線ＷＤ１に電圧が印加されているとすると、メモリセルＭ１１においてサブビット線ＳＢ１に接続されている側がドレインとなり、サブビット線ＳＢ２に接続されている側がソースとなる。この場合、図１中に示されるメモリセルＭ１１の左側から右側に電流が流れる。また、選択パターン１Ｂの場合、メモリセル情報読出し手段はドレインセレクタＤＳ２及びソースセレクタＳＳ４を同時に選択する。このとき、ワード線ＷＤ１に電圧が印加されているとすると、メモリセルＭ１１においてサブビット線ＳＢ２に接続されている側がドレインとなり、サブビット線ＳＢ１に接続されている側がソースとなる。この場合、図１中に示されるメモリセルＭ１１の右側から左側に電流が流れる。このように表１中の「メモリセル」に示される記号の末尾がＡの場合はメモリセルを左側から右側に流れ、記号の末尾がＢの場合は電流がメモリセルを右側から左側に流れる。

図１及び表１から明らかなように、メモリセル情報読出し手段はワード線ＷＤ１〜ＷＤｎを挟んで互いに反対側に配置されているドレインセレクタとソースセレクタとを同時に選択する。例えば、選択パターン３Ａの場合、メモリセル情報読出し手段がドレインセレクタＤＳ３及びソースセレクタＳＳ３を同時に選択するが、ドレインセレクタＤＳ３とソースセレクタＳＳ３とはワード線ＷＤ１〜ＷＤｎを挟んで互いに反対側に配置されている。他の全ての選択パターンにおいても同様に、同時に選択されるドレインセレクタとソースセレクタとはワード線ＷＤ１〜ＷＤｎを挟んで互いに反対側に配置されている。

図２はワード線選択手段がワード線ＷＤ１を選択し、メモリセル情報読出し手段がドレインセレクタＤＳ１及びソースセレクタＳＳ１を選択（選択パターン１Ａ）した場合に、メモリセルアレイ１に流れる電流の経路を表した図である。電流の流れる経路は太線で示されている。電流の流れる方向は矢印で示されている。

メモリセル情報読出し手段がドレインセレクタＤＳ１を選択しているため、ドレインセレクタＤＳ１のドレインからソースに電流が流れるようになる。それにより、定電圧源１２からサブビット線ＳＢ１に電流が流れる。ワード線選択手段がワード線ＷＤ１を選択しているため、ワード線ＷＤ１にそのゲートが接続されているメモリセルＭ１１のドレインからソースに電流が流れる。また、メモリセル情報読出し手段がソースセレクタＳＳ１を選択しているため、ドレインセレクタＳＳ１のドレインからソースに電流が流れるようになる。それにより、メモリセルＭ１１のソースからビア２１に電流が流れる。電流はビア２１を介してメインビット線ＭＢ１上を流れる。メインビット線ＭＢ１にはセンスアンプ回路（図示せず）が接続されており、電流はセンスアンプ回路が接続されている方向（ビア２１からビア２２の方向）に流れる。上記した電流の経路によりメモリセル情報読出し手段がメモリセルＭ１１から読み出した情報がセンスアンプ回路に供給される。

図３はワード線選択手段がワード線ＷＤｎを選択し、メモリセル情報読出し手段がドレインセレクタＤＳ１及びソースセレクタＳＳ１を選択（選択パターン１Ａ）した場合に、メモリセルアレイ１に流れる電流の経路を表す図である。図２と同様に電流の流れる経路は太線で示され、電流の流れる方向は矢印で示されている。

メモリセル情報読出し手段がドレインセレクタＤＳ１を選択しているため、ドレインセレクタＤＳ１のドレインからソースに電流が流れるようになる。それにより、定電圧源１２からサブビット線ＳＢ１に電流が流れる。ワード線選択手段がワード線ＷＤｎを選択しているため、ワード線ＷＤｎにそのゲートが接続されているメモリセルＭｎ１のドレインからソースに電流が流れる。また、メモリセル情報読出し手段がソースセレクタＳＳ１を選択しているため、ドレインセレクタＳＳ１のドレインからソースに電流が流れるようになる。それにより、メモリセルＭｎ１のソースからビア２１に電流が流れる。電流はビア２１を介してメインビット線ＭＢ１上を流れる。メインビット線ＭＢ１にはセンスアンプ回路（図示せず）が接続されており、電流はセンスアンプ回路が接続されている方向（ビア２１からビア２２の方向）に流れる。上記した電流の経路によりメモリセル情報読出し手段がメモリセルＭｎ１から読み出した情報がセンスアンプ回路に供給される。

図２及び３から明らかなように、選択されるメモリセル（ワード線）が異なる場合にもメモリセルアレイ１を流れる電流の経路の長さにほとんど差が無い。そのため、選択されるメモリセル（ワード線）が異なる場合にも電流が流れる経路における配線抵抗の値もほとんど差が無く、メインビット線ＭＢ１の出力先（センスアンプ回路など）における電流値のばらつきを抑えることができる。選択されるメモリセル（ワード線）が異なる場合にもメモリセルアレイ１を流れる電流の経路の長さにほとんど差が無いのは、サブビット線の隣接するもの同士の一端に接続されているドレインセレクタ及びソースセレクタの対同士がワード線ＷＤ１〜ＷＤｎを挟んで反対側に配置されているためである。また、メモリセル情報読出し手段がワード線ＷＤ１〜ＷＤｎを挟んで互いに反対側に配置されているドレインセレクタとソースセレクタとを同時に選択するためである。このような配置により、選択されるメモリセルに拠らず、電流はサブビット線の一端から他端まで流れるため、電流が流れる経路の長さに差が無くなる。

仮にサブビット線の隣接するもの同士の一端に接続されているドレインセレクタ及びソースセレクタの対同士がワード線ＷＤ１〜ＷＤｎに対して同じ側にあり、メモリセル情報読出し手段がワード線ＷＤ１〜ＷＤｎに対して同じ側に配置されているドレインセレクタとソースセレクタとを同時に選択したとする。この場合、電流はサブビット線上を、当該サブビット線の一端から、選択されたメモリセルが接続されている位置まで流れ、その位置から隣接するサブビット線上をＵターンして流れることになる。そのため、選択されるメモリセルの位置によってサブビット線上を流れる電流の経路の長さが異なってしまう。サブビット線の配線幅はメインビット線のそれに比較して狭く、配線の膜厚も薄いため、サブビット線の配線抵抗は比較的大きい値となる。そのため、電流値のばらつきを抑えるためには、本実施例に示されるようにサブビット線を流れる電流の経路の長さを同じにすることが有効である。

電流値のばらつきが大きい場合、センスアンプ回路でメインビット線の電圧をデジタルレベルで扱える大きさまで増幅したときに、デジタルレベルでのエラーが発生する頻度が多くなるが、本実施例の如くセンスアンプ回路に入力される電流値のばらつきが抑えられることにより、デジタルレベルでのエラーが減少し、メモリセルアレイを製造するときに歩留まりの向上が期待できる。

本実施例に示される如くメモリセルＭ１１のドレインには定電圧源１２から電圧供給線４２を経由して電圧が供給されている。また、メインビット線ＭＢ１はソースセレクタＳＳ１を介してサブビット線ＳＢ２と接続されており、メモリセルＭ１１のソース電位に設定される。なお、選択パターン１Ａ以外の全ての選択パターンにおいても同様にメインビット線ＭＢ１はメモリセルのソース電位にのみ設定される。これにより、メインビット線ＭＢ１に加える電位を変化させる必要がないため、メインビット線ＭＢ１をメモリセルＭ１１のドレイン電位とソース電位の両方に設定する構成に比較してメインビット線ＭＢ１の充放電に要する電力及び時間を低く抑えることができる。また、メインビット線ＭＢ１以外のメインビット線（図示せず）も同様にメモリセルのソース電位にのみ設定される。それにより、メインビット線ＭＢ１と隣接するメインビット線（図示せず）の間の結合容量を低く抑えることができ、充放電に要する時間を低く抑えることができる。メインビット線の配線幅はサブビット線のそれに比較して広く、配線の膜厚も厚いため、メインビット線の配線に寄生する容量は比較的大きい値となる。そのため、メインビット線の充放電に要する電力と時間を抑えるためには、本実施例に示されるようにメインビット線をメモリセルのソース電位にのみ設定させることが有効である。

上記した如く本実施例によればメモリセルの情報読み出し時において、ビット線の充放電に要する電力及び時間を低く抑えつつ、情報を読み出すメモリセルの位置に拠らずビット線の出力先における電流値のばらつきを抑えることができる。

上記したメモリセルアレイ１は通常、図４に示されるようにマルチプレクサ回路及びセンスアンプ回路に接続されている。ここではメモリセルアレイ１と同様の構成の複数のメモリセルアレイが配置されている。行方向に伸びるワード線ＷＤのまとまりでブロックＢＬ１とブロックＢＬ２に分かれている。この図ではブロックが２つの場合を示したが実際の半導体記憶装置は多数のブロックで構成されている。ワード線ＷＤはブロック内のメモリセルアレイで共通である。列方向に伸びるサブビット線ＳＢはブロック内での配線となっている。サブビット線ＳＢはビア２０を介してメインビット線ＭＢに接続されている（ただし、同図中には当該接続の線は示されていない）。各メインビット線ＭＢはブロックＢＬ１とブロックＢＬ２とで共通であり、マルチプレクサ回路５０を経由してセンスアンプ回路６０に接続されている。なお、マルチプレクサ回路５０は各メインビット線ＭＢから入力された電流の内の１つを選択する通常のマルチプレクサ回路であれば良い。また、センスアンプ回路６０はメインビット線ＭＢからの電流を増幅するための通常のセンスアンプ回路であれば良い。本実施例によれば、いずれのメモリセル（ワード線）を選択してもサブビット線ＳＢで電流が流れる経路の長さ（サブビット線ＳＢの配線抵抗値）がほぼ同じであるため、センスアンプ回路６０に到達する電流値のばらつきが抑えられる。

本実施例はメモリセル情報読出し手段が選択パターン１ＡによりドレインセレクタＤＳ１及びソースセレクタＳＳ１を選択した場合の例であるが、メモリセル情報読出し手段が他の選択パターンにより他のドレインセレクタ及びソースセレクタを選択した場合にも上記したのと同様の効果が得られる。

本実施例はサブビット線をサブビット線ＳＢ１〜ＳＢ５の５本とした例であるが、本発明にかかるサブビット線の本数制限はない。また、メモリセルの個数についても制限はない。本実施例はドレインセレクタをドレインセレクタＤＳ１〜ＤＳ４の５つ（ＤＳ１が２つ）、及び、ソースセレクタをソースセレクタＳＳ１〜ＳＳ４の５つ（ＳＳ４が２つ）とした例であるが、本発明にかかるドレインセレクタ及びソースセレクタの個数制限は無く、メモリセルの個数に応じて増減すれば良い。

本発明によるメモリセルアレイの一例を表す図である。 メモリセルアレイに流れる電流の経路を表す図である。 メモリセルアレイに流れる電流の経路を表す図である。 本発明によるメモリセルアレイをマルチプレクサ回路及びセンスアンプ回路と共に表す図である。

符号の説明

１ メモリセルアレイ
１１、１２ 定電圧源
２０、２１、２２ ビア
３１〜３８ セレクタ選択線
４１、４２ 電圧供給線
５０ マルチプレクサ回路
６０ センスアンプ回路
ａ１〜ａ５、ｂ１〜ｂ５ サブビット線の端点
ＭＢ、ＭＢ１ メインビット線
M１１〜M１４、M２１〜M２４、Mｎ１〜Mｎ４ メモリセル
ＭＳ メモリセル群
ＤＳ１〜ＤＳ４ ドレインセレクタ
ＳＢ１〜ＳＢ５ サブビット線
ＳＳ１〜ＳＳ４ ソースセレクタ
ＷＤ、ＷＤ１〜ＷＤｎ ワード線

Claims (4)

1. 行方向及び列方向に配列されている複数のメモリセルと、
   各々が前記行方向に伸長し且つ前記メモリセルのゲートが行毎に共通に接続されている複数のワード線と、
   各々が前記列方向に伸長し且つ前記メモリセルの隣接するもの同士のドレイン及びソースが共通に接続されている複数のサブビット線と、
   前記複数のサブビット線の各々の一端に接続されている１対のドレインセレクタ及びソースセレクタと、を含むメモリセルアレイであって、
   前記サブビット線の隣接するもの同士の一端に接続されているドレインセレクタ及びソースセレクタの対同士が前記ワード線を挟んで互いに反対側に配置されていることを特徴とするメモリセルアレイ。
2. 前記ソースセレクタを介して前記サブビット線に接続されているメインビット線と、
   前記ドレインセレクタを介して前記サブビット線に接続されている電圧供給線と、を含むことを特徴とする請求項１に記載のメモリセルアレイ。
3. 行方向及び列方向に配列されている複数のメモリセルと、
   各々が前記行方向に伸長し且つ前記メモリセルのゲートが行毎に共通に接続されている複数のワード線と、
   各々が前記列方向に伸長し且つ前記メモリセルの隣接するもの同士のドレイン及びソースが共通に接続されている複数のサブビット線と、
   前記複数のサブビット線の各々の一端に接続されている１対のドレインセレクタ及びソースセレクタと、
   前記ソースセレクタを介して前記サブビット線に接続されているメインビット線とを含むメモリセルアレイと、
   前記複数のワード線の内のいずれか１つを選択するワード線選択手段と、
   前記複数のドレインセレクタの内のいずれか１つと前記複数のソースセレクタの内のいずれか１つとを選択してワード線選択手段が選択したワード線に接続されているメモリセルの内のいずれか１つから情報を読み出すメモリセル情報読出し手段と、を含む半導体記憶装置であって、
   前記メモリセル情報読出し手段は前記複数のワード線を挟んで互いに反対側に配置されているドレインセレクタとソースセレクタとを選択することを特徴とする半導体記憶装置。
4. 前記ドレインセレクタを介して前記サブビット線に接続されている電圧供給線を含むことを特徴とする請求項３に記載のメモリセルアレイ。

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